KR20160002059A - 하드 마스크 제거 방법 - Google Patents

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한제우
민경진
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삼성전자주식회사
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Abstract

하드 마스크 제거 방법에서, 기판 상에 하드 마스크를 형성한다. 하드 마스크에 대해 제1 온도에서 제1 플라즈마 처리 공정을 수행한다. 제1 온도보다 높은 제2 온도에서 하드 마스크에 대해 제2 플라즈마 처리 공정을 수행한다.

Description

하드 마스크 제거 방법{METHODS OF REMOVING A HARD MASK}
본 발명은 하드 마스크 제거 방법에 관한 것이다. 보다 상세하게 본 발명은 탄소를 포함하는 하드 마스크를 제거하는 방법에 관한 것이다.
반도체 소자 제조 시, 식각 대상막 상에 탄소를 포함하는 하드 마스크를 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 수행하여 미세 패턴을 형성할 수 있다. 이후, 상기 하드 마스크는 플라즈마 처리 공정 등으로 제거할 수 있는데, 상기 식각 공정에 사용되는 식각 가스가 불소를 포함할 경우, 식각 부산물로서 불소 화합물이 발생할 수 있다. 상기 불소 화합물은 상기 하드 마스크 표면에 증착되어 블로킹막을 형성할 수 있으며, 이에 따라 상기 하드 마스크는 완전히 제거되지 않고 상기 식각 대상막 상에 잔류할 수 있다. 특히, 상기 불소 화합물은 화학적으로 안정하지 않기 때문에 상기 하드 마스크 제거 시 고온이 요구될 경우, 상기 블로킹막으로부터 오염을 유발하는 팝핑(popping) 현상이 발생할 수 있다.
본 발명의 일 과제는 효과적인 하드 마스크 제거 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 하드 마스크 제거 방법에서, 기판 상에 하드 마스크를 형성한다. 상기 하드 마스크에 대해 제1 온도에서 제1 플라즈마 처리 공정을 수행한다. 상기 제1 온도보다 높은 제2 온도에서 상기 하드 마스크에 대해 제2 플라즈마 처리 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 하드 마스크는 탄소 및 붕소를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하드 마스크를 형성하기 이전에, 상기 기판 상에 식각 대상막을 형성하고, 불소를 포함하는 식각 가스 및 상기 하드 마스크를 사용하여 상기 식각 대상막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 대상막을 패터닝함에 따라 상기 하드 마스크 상에 불소 화합물을 포함하는 블로킹 막이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 플라즈마 처리 공정을 수행하는 것은 상기 블로킹 막을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 플라즈마 처리 공정들은 서로 다른 식각 가스를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 플라즈마 처리 공정은 O2 플라즈마 및 NF3 플라즈마 중 적어도 하나를 사용하여 수행될 수 있으며, 상기 제2 플라즈마 처리 공정은 H2O 플라즈마를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 온도는 100 ℃ 내지 300 ℃일 수 있으며, 상기 제2 온도는 400 ℃ 내지 500 ℃일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플라즈마 처리 공정은 상기 제1 플라즈마 처리 공정과 인-시튜(in-situ)로 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 대상막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 하드 마스크 제거 방법에서, 기판 상에 하드 마스크를 형성한다. 상부에 리프트 핀이 형성되고 챔버 내에 배치된 정전 척 상에 상기 챔버의 측벽에 형성된 입구를 통해 상기 기판을 로딩한다. 상기 기판 상면에 수직한 제1 방향으로 상기 리프트 핀을 이동시켜, 상기 기판을 상기 정전 척으로부터 이격시킨다. 상기 정전 척에 연결되도록 상기 챔버에 배치된 온도 조절 장치를 통해 상기 정전 척을 제1 온도로 가열한 상태에서, 상기 챔버의 제1 유입로를 통해 제1 식각 가스를 공급하고 상기 챔버의 상부 및 상기 정전 척의 하부에 배치된 전극들에 고주파 전압을 인가하여 상기 기판에 제1 플라즈마 처리 공정을 수행한다. 상기 제1 방향에 반대인 제2 방향으로 상기 리프트 핀을 이동시켜, 상기 기판을 상기 정전 척에 접촉시킨다. 상기 정전 척을 상기 제1 온도로 유지한 상태에서, 상기 챔버의 제2 유입로를 통해 제2 식각 가스를 공급하고 상기 전극들에 고주파 전압을 인가하여 상기 기판에 제2 플라즈마 처리 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 기판이 상기 정전 척으로부터 이격됨에 따라, 상기 제1 플라즈마 처리 공정은 상기 기판에 대해 상기 제1 온도보다 낮은 제2 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 하드 마스크는 탄소 및 붕소를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하드 마스크를 형성하기 이전에, 상기 기판 상에 식각 대상막을 형성하고, 불소를 포함하는 식각 가스 및 상기 하드 마스크를 사용하여 상기 식각 대상막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 대상막을 패터닝함에 따라 상기 하드 마스크 상에 불소 화합물을 포함하는 블로킹 막이 형성될 수 있으며, 상기 제1 플라즈마 처리 공정을 수행하는 것은 상기 블로킹 막을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 가스는 O2 가스 또는 NF3 가스 중 적어도 하나를 포함할 수 있고, 상기 제2 식각 가스는 H2O 가스를 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 하드 마스크 제거 방법에서, 기판 상에 하드 마스크를 형성한다. 제1 챔버 내에 배치된 제1 정전 척 상에 상기 제1 챔버의 측벽에 형성된 제1입구를 통해 상기 기판을 로딩한다. 상기 제1 정전 척에 연결되도록 상기 제1 챔버에 배치된 제1 온도 조절 장치를 통해 상기 제1 정전 척을 제1 온도로 가열한 상태에서, 상기 제1 챔버의 제1 유입로를 통해 제1 식각 가스를 공급하고 상기 제1 챔버의 상부 및 상기 제1 정전 척의 하부에 배치된 제1 전극들에 고주파 전압을 인가하여 상기 기판에 제1 플라즈마 처리 공정을 수행한다. 제2 챔버 내에 배치된 제2 정전 척 상에 상기 제2 챔버의 측벽에 형성된 제2 입구를 통해 상기 제1 플라즈마 처리 공정이 수행된 상기 기판을 로딩한다. 상기 제2 정전 척에 연결되도록 상기 제2 챔버에 배치된 제2 온도 조절 장치를 통해 상기 제2 정전 척을 상기 제1 온도보다 높은 제2 온도로 가열한 상태에서, 상기 제2 챔버의 제2 유입로를 통해 제2 식각 가스를 공급하고 상기 제2 챔버에 배치된 제2 전극들에 고주파 전압을 인가하여 상기 기판에 제2 플라즈마 처리 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 제1 온도는 100 ℃ 내지 300 ℃일 수 있고, 상기 제2 온도는 400 ℃ 내지 500 ℃일 수 있다.
예시적인 실시예들에 있어서, 상기 하드 마스크는 탄소 및 붕소를 포함할 수있으며, 상기 하드 마스크를 형성하기 이전에, 상기 기판 상에 식각 대상막을 형성하고, 불소를 포함하는 식각 가스 및 상기 하드 마스크를 사용하여 상기 식각 대상막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 대상막을 패터닝함에 따라 상기 하드 마스크 상에 불소 화합물을 포함하는 블로킹 막이 형성될 수 있으며, 상기 제1 플라즈마 처리 공정을 수행하는 것은 상기 블로킹 막을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 가스는 O2 가스 또는 NF3 가스 중 적어도 하나를 포함할 수 있고, 상기 제2 식각 가스는 H2O 가스를 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 패턴 형성 중 식각 부산물 발생으로 인해 형성될 수 있는 블로킹막을 상대적으로 낮은 온도에서 제1 플라즈마 처리 공정을 수행하여 제거할 수 있고, 이후 제2 플라즈마 처리 공정을 수행하여 상기 패턴 형성을 위한 식각 공정 중 식각 마스크로 사용되는 하드 마스크를 용이하게 제거할 수 있다.
이때, 상기 제1 및 제2 플라즈마 처리 공정들은 각각 서로 다른 온도의 제1 및 제2 챔버들 내에서 수행될 수 있으며, 또는 동일 챔버 내에서 정전 척의 온도를 변화시키거나, 상기 정전 척 상부에 배치되는 리프트 핀을 이동시켜 상기 하드 마스크의 온도를 조절함으로써 인-시튜(in-situ)로 수행될 수 있다. 그러므로 상기 하드 마스크 제거 시 고온이 요구되더라도, 팝핑 현상으로 인한 오염 및/또는 결함이 발생하지 않을 수 있다.
도 1 내지 도 6은 예시적인 실시예들에 따른 하드 마스크 제거 방법을 나타낸 단면도들이다.
도 7 및 도 8은 예시적인 실시예들에 따른 하드 마스크 제거 방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 예시적인 실시예들에 따른 하드 마스크 제거 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 6은 예시적인 실시예들에 따른 하드 마스크 제거 방법을 나타낸 단면도들이다.
도 1을 참조하면, 챔버(도시되지 않음) 내로 로딩된 기판(100) 상에 식각 대상막(110), 제1 및 제2 하드 마스크막들(120, 130) 및 포토레지스트 패턴(140)을 순차적으로 형성한다. 이때, 포토레지스트 패턴(140)은 제2 하드 마스크막(130)의 상면을 부분적으로 노출시키는 개구(145)를 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.
식각 대상막(110)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 등을 통해 실리콘 산화물 및/또는 실리콘 질화물을 포함하도록 형성할 수 있다.
제1 및 제2 하드 마스크막들(120, 130)은 식각 대상막(110)에 대해 높은 식각 선택비를 갖되 서로 다른 식각 선택비를 갖는 물질을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 하드 마스크막(120)은 탄소 및 붕소를 포함하도록 형성할 수 있고, 이때 상기 붕소는 제1 하드 마스크막(120) 내에 약 10 내지 약 50 중량%로 포함될 수 있다. 제2 하드 마스크막(130)은 실리콘 산질화물 또는 탄소를 포함하도록 형성할 수 있다.
한편, 형성하고자 하는 패턴에 따라, 제2 하드 마스크막(130)은 형성되지 않을 수도 있으며, 제1 하드 마스크막(120)은 탄소만을 포함하도록 형성할 수도 있다. 또한, 제2 하드 마스크막(130)과 포토레지스트 패턴(140) 사이에, 식각 대상막(110)에 대한 선택비가 제2 하드 마스크막(130) 또는 포토레지스트 패턴(140)과는 다른 물질을 포함하는 적어도 하나의 하드 마스크막을 더 형성할 수도 있다.
도 2를 참조하면, 포토레지스트 패턴(140)을 식각 마스크로 사용하여 제2 및 제1 하드 마스크막들(130, 120)을 순차적으로 식각한다. 이에 따라, 식각 대상막(110) 상에 순차적으로 적층된 제1 하드 마스크(125) 및 제2 하드 마스크(도시하지 않음)가 형성될 수 있다. 이후, 포토레지스 패턴(140) 및 상기 제2 하드 마스크는 예를 들어, 습식 식각 공정 등을 통해 제거할 수 있다.
도 3을 참조하면, 불소를 포함하는 식각 가스 및 식각 마스크로서 제1 하드 마스크(125)를 사용하여 식각 대상막(110)을 패터닝한다. 이에 따라, 식각 대상막(110)이 부분적으로 제거되어 패턴(115)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 가스는 불화탄소(CxFy) 및/또는 불화탄화수소(CxHyFz)를 포함할 수 있다.
한편, 상기 식각 가스가 불소를 포함함에 따라, 상기 패터닝 공정 중 불소 화합물을 포함하는 식각 부산물이 발생할 수 있으며, 이는 제1 하드 마스크(125) 표면에 증착되어 블로킹막(127)을 형성할 수 있다. 이때, 제1 하드 마스크(125)는 상기 패터닝 공정 이후에 플라즈마 처리 공정 등을 통해 제거되어야 하지만, 블로킹막(127)에 의해 커버됨에 따라 제거되지 않고 패턴(115) 상에 잔류할 수 있다. 또한, 상기 식각 부산물은 화학적으로 안정하지 않기 때문에, 제1 하드 마스크(125) 내 붕소 함량에 따라 제1 하드 마스크(125) 제거 시 예를 들어 약 400 ℃ 이상의 고온이 요구될 경우, 오염을 유발하는 팝핑(popping) 현상이 블로킹막(127)으로부터 발생할 수 있다. 이에 따라 이하에서 설명하는 바와 같이, 제1 하드 마스크(125)를 제거하기 이전에 그 표면을 전처리함으로써 상기 패터닝 공정에 의한 결함 및 오염의 발생을 방지할 수 있다.
도 4를 참조하면, 제1 하드 마스크(125) 및 패턴(115)이 형성된 기판(100)을 제1 챔버(1000) 내로 투입한다. 예시적인 실시예들에 있어서, 제1 챔버(1000)는 도 1 내지 도 3을 참조로 설명한 공정이 수행되는 상기 챔버와 다를 수 있다. 하지만 경우에 따라, 상기 챔버는 제1 챔버(1000)와 동일할 수도 있다.
제1 챔버(1000)는 제1 입구(280), 제1 정전 척(200), 제1 리프트 핀(210), 제1 온도 조절 장치(220), 제1 및 제2 전극들(251, 253), 제1 및 제2 유입로들(231, 233), 제1 확산 패널(240), 제1 정류 패널(260), 제1 배기로(271) 및 제1 배기 장치(270)를 포함할 수 있으며, 이때 기판(100)은 제1 정전 척(200) 및 이의 상부에 배치된 제1 리프트 핀(210) 상에 실장될 수 있다.
제1 입구(280)는 제1 챔버(1000)의 일 측벽에 위치하여 기판(100)의 투입 및 반출 경로를 제공할 수 있다.
제1 정전 척(200)은 실질적으로 제1 챔버(1000)의 중앙 하부에 위치할 수 있으며, 이의 상면에 실장되는 기판(100)을 지지할 수 있다. 예를 들어, 제1 정전 척(200)은 Al, AlN 등의 물질을 포함할 수 있다.
제1 리프트 핀(210)은 제1 정전 척(200) 상부에 배치될 수 있으며, 제1 정전 척(200)과 기판(100) 사이의 거리를 조절할 수 있도록 제1 정전 척(200)의 상면에 실질적으로 수직한 방향들로 이동할 수 있다. 제1 리프트 핀(210)은 예를 들어, 세라믹 물질을 포함할 수 있다.
제1 온도 조절 장치(220)는 제1 정전 척(200)과 전기적으로 연결되어 이를 가열할 수 있으며, 예를 들어 히터(heater)를 포함할 수 있다.
제1 및 제2 전극들(251, 253)은 각각 제1 정전 척(200) 하부 및 제1 챔버(1000) 상부에 위치할 수 있으며, 이에 고주파 전압이 인가됨으로써 제1 챔버(1000) 내부에 존재하는 처리 가스들로부터 플라즈마의 발생을 유도할 수 있다.
제1 및 제2 유입로들(231, 233)은 제1 챔버(1000) 상부에 연결될 수 있으며, 이들 각각은 차후에 수행되는 제1 및 제2 플라즈마 처리 공정들(도 5 및 6 참조)에 사용될 제1 및 제2 처리 가스들의 주입 경로를 제공할 수 있다.
제1 확산 패널(240)은 제1 및 제2 유입로들(231, 233)과 인접한 제1 챔버(1000) 내의 상부에 위치할 수 있다. 제1 확산 패널(240)은 복수 개의 제1 확산구들(241)을 포함할 수 있으며, 제1 챔버(1000) 내부로 유입되는 상기 제1 및 제2 처리 가스들을 균일하게 확산시킬 수 있다.
제1 정류 패널(260)은 제1 정전 척(200)의 측벽에 인접한 제1 챔버(1000) 하부에 위치할 수 있으며 복수 개의 제1 배기구들(261)을 포함할 수 있다.
제1 배기로(271)는 제1 챔버(1000)의 하부에 배치되어 제1 배기 장치(270)에 연결될 수 있다. 제1 정류 패널(260) 및 제1 배기로(271)는 상기 제1 및 제2 플라즈마 처리 공정들을 수행한 이후 제1 챔버(1000) 내부에 잔류할 수 있는 반응 부산물들의 배출 경로를 제공할 수 있다.
제1 배기 장치(270)는 상기 제1 및 제2 플라즈마 처리 공정들 이후에 수행되는 퍼지 공정 시 요구되는 구동 에너지를 제공할 수 있으며, 예를 들어 감압 펌프 등을 포함할 수 있다.
한편, 도 4에서는 1개의 제1 챔버(1000)만을 도시하였으나 이에 제한되지 않으며, 공정 효율 및 생상성 향상을 고려하여 복수 개의 제1 챔버들(1000)이 병렬로 배치된 멀티 챔버 장치를 사용할 수도 있다.
이후, 기판(100) 상면에 수직한 제1 방향으로 제1 리프트 핀(210)을 이동시켜 기판(100)을 제1 정전 척(200)으로부터 이격시킨 뒤, 제1 정전 척(200)을 제1 온도로 가열한다. 예시적인 실시예들에 있어서, 상기 제1 온도는 약 400 ℃ 내지 약 500 ℃일 수 있다.
이때, 제1 하드 마스크(125)는 제1 리프트 핀(210)에 의해 제1 정전 척(200)으로부터 일정 거리만큼 이격되기 때문에 제1 정전 척(200)보다 낮은 제2 온도, 예를 들어 약 100 ℃ 내지 약 300 ℃의 온도로 가열될 수 있다. 따라서 식각 부산물의 발생으로 인해 제1 하드 마스크(125) 표면에 블로킹막(127)이 형성되더라도 고온에 의한 팝핑 현상이 발생하지 않을 수 있다.
도 5를 참조하면, 제1 하드 마스크(125) 표면에 제1 플라즈마 처리 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 제1 플라즈마 처리 공정은 제1 유입로(231)를 통해 제1 챔버(1000) 내부로 O2 가스 또는 NF3 가스 중 적어도 하나를 포함하는 제1 처리 가스를 주입한 뒤, 제1 및 제2 전극들(251, 253)에 각각 고주파 전압을 인가하여 제1 챔버(1000) 내부에 존재하는 상기 제1 처리 가스로부터 플라즈마의 발생을 유도함으로써 수행될 수 있다. 즉, 상기 제1 플라즈마 처리 공정 중 O2 플라즈마 및/또는 NF3 플라즈마가 발생할 수 있으며, 이들은 상기 제2 온도, 즉 약 100 ℃ 내지 약 300 ℃의 온도에서 상기 불소 화합물과 화학적으로 반응할 수 있다. 그 결과, 블로킹막(127)이 제거될 수 있다.
이후, 제1 배기 장치(270)를 사용하여 퍼지 공정을 수행한다. 이에 따라, 상기 제1 플라즈마 처리 공정 이후 제1 챔버(1000) 내부에 잔류하는 부산물들, 예를 들어 미반응 제1 처리 가스 또는 미반응 플라즈마 등을 제1 챔버(1000) 외부로 용이하게 배출시킬 수 있다.
도 6을 참조하면, 기판(100) 상면에 수직하고 상기 제1 방향에 반대되는 제2 방향으로 제1 리프트 핀(210)을 이동시켜 기판(100)을 제1 정전 척(200)에 접촉시킨다. 제1 하드 마스크(125)는 상기 제1 플라즈마 처리 공정이 수행되는 상기 제2 온도보다 높은 제3 온도로 가열될 수 있다. 예시적인 실시예들에 있어서, 도 4 및 도 5를 참조로 수행한 공정에서 제1 정전 척(200)이 가열된 상기 제1 온도, 즉 약 400 ℃ 내지 약 500 ℃와 동일한 온도로 제1 정전 척(200)이 가열될 수 있으며, 이때 제1 하드 마스크(125)가 형성된 기판(100)은 제1 정전 척(200)으로부터 이격되지 않고 접촉하므로, 이 역시 상기 제1 온도와 동일한 온도로 가열될 수 있다. 이에 따라, 상기 제3 온도는 상기 제1 온도와 실질적으로 동일할 수 있다.
이후, 제2 플라즈마 처리 공정을 수행하여 제1 하드 마스크(125)를 제거한다.
예시적인 실시예들에 있어서, 상기 제2 플라즈마 처리 공정은 제2 유입로(233)를 통해 제1 챔버(1000) 내부로 H2O 가스를 포함하는 제2 처리 가스를 주입한 뒤, 제1 및 제2 전극들(251, 253)에 각각 고주파 전압을 인가하여 제1 챔버(1000) 내부에 존재하는 상기 제2 처리 가스로부터 H2O 플라즈마의 발생을 유도함으로써 수행될 수 있다. 즉, 하드 마스크(125)는 이에 포함된 탄소 및 붕소가 상기 H2O 플라즈마로부터 유도된 수산기(-OH)와 상기 제3 온도, 즉 약 400 ℃ 내지 약 500 ℃의 온도에서 화학적으로 반응한 결과로서 제거될 수 있다.
전술한 바와 같이, 패턴(115) 형성 중 식각 부산물의 발생으로 인해 제1 하드 마스크(125)의 표면에 블로킹막(127)이 형성될 수 있지만, 상기 제1 플라즈마 처리 공정을 통해 상대적으로 낮은 상기 제1 온도에서 이를 효과적으로 제거할 수 있으며, 이후 상대적으로 높은 상기 제3 온도에서 상기 제2 플라즈마 처리 공정을 수행함으로써 제1 하드 마스크(125)를 용이하게 제거할 수 있다.
특히, 제1 하드 마스크(125)의 조성에 따라 상기 제2 플라즈마 처리 공정 시 약 400 ℃ 이상의 고온이 요구되어 블로킹막(127)으로부터 팝핑 현상이 발생할 수 있지만, 상기 제1 챔버 내의 제1 리프트 핀(210)을 이동시켜 제1 하드 마스크(125)의 온도를 조절함으로써 팝핑 현상 및 이로 인한 오염 발생을 방지할 수 있다. 또한 제1 하드 마스크(125)의 온도 조절을 위해 제1 챔버(1000) 또는 제1 정전 척(200)의 온도를 변화시키지 않고도, 상기 제1 및 제2 플라즈마 처리 공정들을 인-시튜(in-situ)로 수행할 수 있으므로 공정 효율 및 생산성 향상의 이점을 가질 수 있다.
지금까지는, 기판(100) 상에 식각 대상막(110)을 형성하고 제1 하드 마스크(125)를 식각 마스크로 사용하여 이를 패터닝하여 패턴(115)을 형성한 후, 제1 하드 마스크(125)를 제거하는 것에 대해 설명하였지만, 본 발명의 개념은 반드시 식각 대상막(110)을 패터닝하는 데 사용되는 제1 하드 마스크(125) 제거에만 적용되는 것은 아니다. 즉, 본 발명의 개념은 탄소 및/또는 붕소를 포함하는 어떠한 종류의 하드 마스크에도 적용 가능한 것으로서, 반드시 식각 마스크로 사용되지 않아도 무방하며, 예를 들어 CMP 공정과 같은 평탄화 공정에 사용되는 마스크 등과 같이, 다른 종류의 공정에 사용되는 하드 마스크에도 본 발명의 개념이 적용될 수 있다.
도 7 및 도 8은 예시적인 실시예들에 따른 하드 마스크 제거 방법을 설명하기 위한 단면도들이다. 상기 하드 마스크 제거 방법은 도 1 내지 도 6을 참조로 설명한 하드 마스크 제거 방법과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 챔버(도시되지 않음) 내로 로딩된 기판(100) 상에 순차적으로 적층된 패턴(115) 및 제1 하드 마스크(125)를 형성할 수 있다. 한편, 패턴(115) 형성 중 식각 부산물의 발생으로 인해 제1 하드 마스크(125) 표면에 불소 화합물을 포함하는 블로킹막(127)이 더 형성될 수 있다.
이후, 도 7을 참조하면, 제1 하드 마스크(125) 및 패턴(115)이 형성된 기판(100)을 제1 입구(280), 제1 정전 척(200), 제1 리프트 핀(210), 제1 온도 조절 장치(220), 제1 및 제2 전극들(251, 253), 제1 및 제2 유입로들(231, 233), 제1 확산 패널(240), 제1 정류 패널(260), 제1 배기로(271) 및 제1 배기 장치(270)를 포함하는 제1 챔버(1000) 내로 투입한다. 전술한 바와 같이, 제1 챔버(1000)는 상기 챔버와 다를 수 있지만, 경우에 따라 동일할 수도 있다. 이때, 기판(100)은 제1 정전 척(200) 및 이의 상부에 배치된 제1 리프트 핀(210)에 이들과 접촉하도록 실장될 수 있다.
이후, 제1 정전 척(200)을 상기 제2 온도, 즉 약 100 ℃ 내지 약 300 ℃의 온도로 가열하고, 제1 하드 마스크(125) 표면에 제1 플라즈마 처리 공정을 수행한다.
제1 정전 척(200)이 상기 제2 온도로 가열됨에 따라, 이에 접촉하는 기판(100) 상에 형성된 제1 하드 마스크(125) 역시 상기 제2 온도로 가열될 수 있으며, 이에 따라 제1 하드 마스크(125) 표면에 블로킹막(127)이 형성되더라도 고온에 의한 팝핑 현상이 발생하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 플라즈마 처리 공정은 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 수행될 수 있다. 즉, 상기 제1 플라즈마 처리 공정은 상기 제2 온도, 즉 약 100 ℃ 내지 약 300 ℃의 온도에서 O2 플라즈마 및/또는 NF3 플라즈마를 사용하여 수행될 수 있다. 이에 따라, 블로킹막(127)은 제거될 수 있다.
도 8을 참조하면, 제2 플라즈마 처리 공정을 수행하여 제1 하드 마스크(125)를 제거한다.
예시적인 실시예들에 있어서, 상기 제2 플라즈마 처리 공정은 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 수행될 수 있다. 즉, 상기 제2 플라즈마 처리 공정은 H2O 플라즈마를 사용하여 수행될 수 있다.
한편, 상기 제2 플라즈마 처리 공정 수행 시, 제1 하드 마스크(125) 내 붕소 함량에 따라 상기 제1 플라즈마 처리 공정에 요구된 상기 제2 온도보다 높은 온도, 즉 약 400 ℃ 이상의 온도가 요구될 수 있다. 이에 따라, 상기 H2O 플라즈마를 기판(100) 상으로 제공하기 이전에 제1 정전 척(200)을 상기 제3 온도, 예를 들어 약 400 ℃ 내지 약 500 ℃의 온도로 가열할 수 있으며, 상기 제2 플라즈마 처리 공정은 이 같은 온도 조건에서 수행될 수 있다.
전술한 바와 같이 도 7 내지 도 8을 참조로 설명한 하드 마스크 제거 방법에서는, 제1 정전 척(200)이 내부에 제1 리프트 핀(210)을 포함할 수 있지만, 도 1 내지 도 6을 참조로 설명한 하드 마스크 제거 방법과는 달리, 제1 리프트 핀(210)을 사용하여 기판(100)을 제1 정전 척(200)으로부터 이격시키지는 않으며, 제1 정전 척(200)을 가열시키는 온도를 조절함으로써 팝핑 현상을 방지한다. 이에 따라, 내부에 제1 리프트 핀(210)을 포함하지 않는 제1 정전 척(200)을 사용해도 무방하다.
도 9 및 도 10은 예시적인 실시예들에 따른 하드 마스크 제거 방법을 설명하기 위한 단면도들이다. 상기 하드 마스크 제거 방법은 도 1 내지 도 6을 참조로 설명한 하드 마스크 제거 방법과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 챔버(도시되지 않음) 내로 로딩된 기판(100) 상에 순차적으로 적층된 패턴(115) 및 제1 하드 마스크(125)를 형성할 수 있다. 한편, 패턴(115) 형성 중 식각 부산물의 발생으로 인해 제1 하드 마스크(125) 표면에 불소 화합물을 포함하는 블로킹막(127)이 더 형성될 수 있다.
이후, 도 9를 참조하면, 제1 및 제2 챔버들(1000, 2000)을 포함하는 멀티 챔버 장치를 사용하여 제1 하드 마스크(125) 및 패턴(115)이 형성된 기판(100)에 제1 플라즈마 처리 공정을 수행한다. 이때, 기판(100)은 제1 챔버(1000) 내로 투입되어 제1 정전 척(200) 및 제1 리프트 핀(210) 상에 실장될 수 있다.
제1 및 제2 챔버들(1000, 2000)은 상기 멀티 챔버 장치 내에서 서로 인접할 수 있으며, 실질적으로 동일한 구성을 포함할 수 있다. 즉, 제1 챔버(1000)는 제1 입구(280), 제1 정전 척(200), 제1 리프트 핀(210), 제1 온도 조절 장치(220), 제1 및 제2 전극들(251, 253), 제1 및 제2 유입로들(231, 233), 제1 확산 패널(240), 제1 정류 패널(260), 제1 배기로(271) 및 제1 배기 장치(270)를 포함할 수 있고, 제2 챔버(2000)는 제2 입구(380), 제2 정전 척(300), 제2 리프트 핀(310), 제2 온도 조절 장치(320), 제3 및 제4 전극들(351, 353), 제 3 및 제4 유입로들(331, 333), 제2 확산 패널(340), 제2 정류 패널(360), 제2 배기로(371) 및 제2 배기 장치(370)를 포함할 수 있으며, 이때 제2 챔버(2000)의 각 구성요소들은 제1 챔버(1000)의 대응하는 각 구성요소들과 실질적으로 동일할 수 있다. 한편, 도 9에서는 제1 및 제2 챔버들(1000, 2000)만을 도시하였으나, 상기 멀티 챔버 장치는 이에 제한되는 것이 아니고 공정 효율 및 생산성 향상을 고려하여 제1 및 제2 챔버들(1000, 2000)과 실질적으로 동일한 복수 개의 챔버를 더 포함할 수도 있다. 한편, 상기 멀티 챔버 장치에 포함되는 각 제1 및 제2 챔버들(1000, 2000)은 상기 챔버와 다를 수 있으나, 경우에 따라 실질적으로 동일할 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 플라즈마 처리 공정은 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 수행될 수 있다. 즉, 상기 제1 플라즈마 처리 공정은 제1 유입로(231)를 통해 제1 챔버(1000) 내부로 O2 가스 및 NF3 가스 중 적어도 하나를 포함하는 제1 처리 가스를 주입하고, 이로부터 유도된 O2 플라즈마 및/또는 NF3 플라즈마를 사용하여 상기 제2 온도, 즉 약 100 ℃ 내지 약 300 ℃의 온도에서 수행될 수 있다. 이에 따라, 블로킹막(127)은 제거될 수 있다.
한편, 상기 제1 플라즈마 처리 공정 중, 기판(100)은 도 9에 도시된 바와 같이 제1 챔버(1000) 내에서 제1 정전 척(200)과 직접 접촉할 수 있으며, 이때 제1 정전 척(200)은 제1 온도 조절 장치(220)를 통해 상기 제2 온도 즉, 약 100 ℃ 내지 약 300 ℃의 온도로 가열될 수 있다.
혹은 이와는 다르게, 도 4에 도시된 바와 같이, 제1 정전 척(200)의 상부에 배치된 제1 리프트 핀(210)을 기판(100) 상면에 수직한 제1 방향으로 이동시킴으로써 기판(100)은 제1 정전 척(200)과 이격될 수도 있으며, 이 경우에 제1 정전 척(200)은 제1 온도 조절 장치(220)를 통해 상기 제2 온도보다 높은 상기 제1 온도, 즉 예를 들어 약 400 ℃ 내지 약 500 ℃의 온도로 가열될 수 있다. 이 경우, 제1 하드 마스크(125)는 제1 정전 척(200)과 일정 거리만큼 이격되기 때문에 이보다 낮은 상기 제2 온도, 즉 예를 들어 약 100 ℃ 내지 약 300 ℃의 온도로 가열될 수 있다.
즉, 기판(100)이 제1 정전 척(200)과 접촉하든 혹은 이와 이격되든, 제1 하드 마스크(125)는 상대적으로 낮은 상기 제2 온도, 즉 예를 들어 약 100 ℃ 내지 약 300 ℃의 온도로 가열될 수 있다. 따라서 상기 패터닝 공정 중 제1 하드 마스크(125) 표면에 블로킹막(127)이 형성되더라도 상기 제1 플라즈마 처리 공정을 통해 팝핑 현상 없이 이를 용이하게 제거할 수 있다.
도 10을 참조하면, 제1 하드 마스크(125) 및 패턴(115)이 형성된 기판(100)을 제1 챔버(1000)에서 제2 챔버(2000) 내부로 이동시키고, 기판(100) 상에 제2 플라즈마 처리 공정을 수행한다. 이때, 제2 챔버(2000)의 온도는 제2 온도 조절 장치(320)를 통해 제1 챔버(1000)보다 높은 상기 제3 온도, 예를 들어 400 ℃ 내지 약 500 ℃의 온도로 가열 및 유지될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플라즈마 처리 공정은 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 수행될 수 있다. 즉, 상기 제2 플라즈마 처리 공정은 제4 유입로(333)를 통해 제2 챔버(2000) 내부로 H2O 가스를 포함하는 제2 처리 가스를 주입하고, 이로부터 유도된 H2O 플라즈마를 사용하여 상기 제3 온도에서 수행될 수 있다. 이에 따라, 제1 하드 마스크(125)는 제거될 수 있다.
한편, 상기 제2 플라즈마 처리 공정 중, 기판(100)은 도 10에 도시된 바와 같이 제2 챔버(2000) 내에서 제2 정전 척(300)과 직접 접촉할 수 있으며, 이때 제2 정전 척(300)은 제2 온도 조절 장치(320)을 통해 상기 제3 온도 즉, 예를 들어 약 400 ℃ 내지 약 500 ℃의 온도로 가열될 수 있다.
혹은 이와는 다르게, 도 4에 도시된 바와 유사하게 제2 정전 척(300)의 상부에 배치된 제2 리프트 핀(310)을 기판(100) 상면에 수직한 제1 방향으로 이동시킴으로써 기판(100)은 제2 정전 척(300)과 이격될 수도 있으나, 이 경우에 제2 정전 척(300)은 제2 온도 조절 장치(320)을 통해 상기 제3 온도보다 높은 제4 온도, 예를 들어 약 500 ℃ 내지 약 700 ℃의 온도로 가열될 수 있다. 이에 따라, 제1 하드 마스크(125)는 제2 정전 척(300)으로부터 일정 거리만큼 이격되어, 이보다 낮은 상기 제3 온도, 즉 약 400 ℃ 내지 약 500 ℃의 온도로 가열될 수 있다.
전술한 바와 같이, 패턴(115) 형성 중 식각 부산물의 발생으로 인해 형성될 수 있는 블로킹막(127)을 상대적으로 낮은 온도에서 상기 제1 플라즈마 처리 공정을 수행하여 제거할 수 있고, 이후 상기 제2 플라즈마 처리 공정을 수행함으로써 제1 하드 마스크(125)를 용이하게 제거할 수 있다.
이때, 상기 제1 및 제2 플라즈마 공정들은 서로 다른 온도의 제1 및 제2 챔버들(1000, 2000) 내에서 각각 수행될 수 있으며, 이에 따라 제1 하드 마스크(125)의 온도를 조절하여 상기 제1 및 제2 플라즈마 처리 공정들을 수행하기 때문에, 팝핑 현상 및 그로 인한 오염의 발생을 방지할 수 있다.
도 11 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자의 제조 방법은 도 1 내지 도 6, 도 7 내지 도 8, 혹은 도 9 내지 도 10을 참조로 설명한 하드 마스크 제거 방법에서 수행되는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 소자 분리막 패턴(405)이 형성된 기판(400) 상에 게이트 구조물(430) 및 스페이서(440)를 형성하고, 이들과 인접하는 기판(400) 상부에 제1 및 제2 불순물 영역들(451, 453)을 형성한다. 이때, 게이트 구조물(430) 및 제1 및 제2 불순물 영역들(451, 453)은 트랜지스터를 정의할 수 있으며, 제1 및 제2 불순물 영역들(451, 453)은 상기 트랜지스터의 소스/드레인 영역들로 제공될 수 있다.
기판(400)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.
소자 분리막 패턴(405)은 기판(400) 상부에 트렌치(도시하지 않음)를 형성하고, 상기 트렌치를 충분히 채우도록 기판(400) 상에 소자 분리막을 형성한 후, 기판(400) 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물 등과 같은 산화물을 포함하도록 형성할 수 있다.
게이트 구조물(430)은 기판(400) 상에 게이트 절연막, 게이트 전극막 및 마스크(도시하지 않음)를 순차적으로 형성하고, 상기 마스크를 식각 마스크로 사용하여 상기 게이트 전극막 및 상기 게이트 절연막을 순차적으로 패터닝한 뒤, 상기 마스크를 예를 들어 습식 식각 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 게이트 구조물(430)은 기판(400) 상에 순차적으로 적층된 게이트 절연막 패턴(410) 및 게이트 전극(420)을 포함하도록 형성될 수 있다. 게이트 절연막 패턴(410)은 예를 들어, 실리콘 산화물 등과 같은 산화물을 포함하도록 형성할 수 있다. 게이트 전극(420)은 예를 들어, 불순물이 도핑된 폴리실리콘 또는 텅스텐(W) 등과 같은 금속을 포함하도록 형성할 수 있다.
스페이서(440)는 게이트 구조물(430)을 커버하는 스페이서막을 기판(400) 상에 형성하고, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 스페이서(440)는 게이트 구조물(430)의 측벽 상에 형성될 수 있다. 스페이서(440)는 예를 들어, 실리콘 질화물 등과 같은 질화물을 포함하도록 형성할 수 있다.
제1 및 제2 불순물 영역들(451, 453)은 게이트 구조물(430) 및 스페이서(440)가 형성된 기판(400) 상부에 이온 주입 공정을 수행함으로써 형성할 수 있다. 제1 및 제2 불순물 영역들(451, 453)은 예를 들어 인, 비소와 같은 n형 불순물들, 혹은 붕소, 갈륨과 같은 p형 불순물들을 포함하도록 형성할 수 있다.
혹은 이와는 다르게, 경우에 따라서는 제1 및 제2 불순물 영역들(451, 453)을 먼저 형성하고, 게이트 구조물(430) 및 스페이서(440)를 형성할 수도 있다.
도 12를 참조하면, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 기판(400) 상에 상기 트랜지스터를 충분히 커버하는 제1 층간 절연막(460)을 형성하고, 이를 관통하며 제1 및 제2 불순물 영역들(451, 453)의 상면을 노출시키는 제1 및 제2 콘택 홀들(481, 483)을 형성한다.
제1 층간 절연막(460)은 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연 물질을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 홀들(481, 483)은 제1 층간 절연막(460) 상에 이의 상면을 부분적으로 노출시키는 제3 하드 마스크(471)를 형성하고, 불소를 포함하는 식각 가스 및 식각 마스크로서 제3 하드 마스크(471)를 사용하는 식각 공정을 수행함으로써 형성할 수 있다. 이때, 제3 하드 마스크(471)는 탄소 및 붕소를 포함하도록 형성할 수 있고, 상기 붕소는 약 10 내지 약 50 중량%로 포함될 수 있다. 상기 식각 가스는 예를 들어, 불화탄소(CxFy) 가스 및/또는 불화탄화수소(CxHyFz) 가스일 수 있다.
한편, 상기 식각 공정 중 상기 식각 가스로부터 유도된 불소 화합물을 포함하는 식각 부산물이 발생될 수 있으며, 이는 제3 하드 마스크(471) 표면에 블로킹막(473)을 형성할 수 있다. 이에 따라, 제3 하드 마스크(471)는 상기 식각 공정 이후에 제거되지 않고 제1 층간 절연막(460) 상에 잔류할 수 있다. 특히, 상기 제거 공정이 예를 들어 약 400 이상의 고온에서 수행될 경우, 블로킹막(473)으로부터 팝핑 현상이 발생할 수 있다.
도 13을 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들, 도 7 및 도 8을 참조로 설명한 공정들, 혹은 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제3 하드 마스크(471)를 제거한다.
즉, 제3 하드 마스크(471) 표면에 제1 플라즈마 처리 공정을 수행하여 블로킹막(473) 및/또는 상기 식각 부산물을 제거하고, 이후 제2 플라즈마 처리 공정을 수행하여 제3 하드 마스크(471)를 제거할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 플라즈마 처리 공정은 상기 제2 온도, 즉 약 100 ℃ 내지 약 300 ℃의 온도에서 O2 플라즈마 및/또는 NF3 플라즈마를 사용하여 수행할 수 있고, 상기 제2 플라즈마 처리 공정은 상기 제3 온도, 즉 약 400 ℃ 내지 약 500 ℃의 온도에서 H2O 플라즈마를 사용하여 수행할 수 있다.
도 14를 참조하면, 제1 및 제2 콘택 홀들(481, 483)을 채우는 제1 및 제2 콘택 플러그들(491, 193)을 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(491, 193)은 제1 및 제2 콘택 홀들(481, 483)을 충분히 채우는 제1 도전막을 기판 및 제1 층간 절연막(460) 상에 형성하고, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(Etch Back) 공정을 통해 제1 층간 절연막(460)의 상면이 노출될 때까지 상기 제1 도전막의 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 제1 및 제2 콘택 플러그들(491, 193)은 각각 제1 및 제2 불순물 영역들(451, 453)의 상면과 접촉할 수 있으며, 상기 트랜지스터와 전기적으로 연결될 수 있다.
제1 및 제2 콘택 플러그들(491, 493)은 예를 들어, 불순물이 도핑된 폴리실리콘 또는 텅스텐(W) 등과 같은 금속을 포함하도록 형성할 수 있다.
도 15를 참조하면, 제1 및 제2 콘택 플러그들(491, 493) 및 제1 층간 절연막(460) 상에 제2 층간 절연막(500)을 형성하고, 이를 관통하여 제2 콘택 플러그(493)의 상면과 접촉하는 비트 라인 콘택(510)을 형성한 뒤, 비트 라인 콘택(510)과 접촉하는 비트 라인(520) 및 이를 커버하는 제3 층간 절연막(530)을 제2 층간 절연막(500) 상에 형성한다. 이에 따라, 비트 라인 콘택(510) 및 비트 라인(520)은 상기 트랜지스터와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 콘택(510)은 제2 층간 절연막(500)을 부분적으로 제거하여 제2 콘택 플러그(493)의 상면을 노출시키는 제1 개구(도시하지 않음)를 형성하고, 상기 제1 개구를 충분히 매립하도록 제2 콘택 플러그(493) 및 제2 층간 절연막(500) 상에 제2 도전막을 형성한 뒤, 제2 층간 절연막(500)의 상면이 노출될 때까지 상기 제2 도전막을 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(520)은 비트 라인 콘택(510)에 접촉하는 제3 도전막을 제2 층간 절연막(500) 상에 형성하고, 이를 패터닝함으로써 형성할 수 있다. 이에 따라, 비트 라인(520)은 기판(400) 상면에 평행한 제3 방향으로 연장되고, 기판(400) 상면에 평행하며 상기 제3 방향에 실질적으로 수직한 제4 방향으로 복수 개가 형성될 수 있다.
한편, 비트 라인 콘택(510) 및 비트 라인(520)은 예를 들어, 불순물이 도핑된 폴리실리콘 또는 텅스텐(W) 등과 같은 금속을 포함하도록 형성할 수 있다. 제2 및 제3 층간 절연막들(500, 530)은 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연 물질을 포함하도록 형성할 수 있다.
도 16을 참조하면, 제2 및 제3 층간 절연막들(500, 530)을 관통하며 제1 콘택 플러그(491) 상면과 접촉하는 커패시터 콘택(535)을 형성하고, 커패시터 콘택(535) 및 제3 층간 절연막(530) 상에 식각 저지막(540) 및 몰드막(550)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 커패시터 콘택(535)은 제2 및 제3 층간 절연막들(500, 530)을 식각하여 제1 콘택 플러그(491)의 상면을 노출시키는 제2 개구(도시하지 않음)를 형성하고, 상기 제2 개구를 충분히 매립하도록 제4 도전막을 형성한 뒤, 제3 층간 절연막(530)의 상면이 노출될 때까지 상기 제4 도전막을 평탄화함으로써 형성할 수 있다. 커패시터 콘택(535)은 예를 들어, 불순물이 도핑된 폴리실리콘 또는 텅스텐(W) 등과 같은 금속을 포함하도록 형성할 수 있다.
식각 저지막(540)은 예를 들어, 실리콘 질화물 등과 같은 질화물을 포함하도록 형성할 수 있다. 몰드막(550)은 예를 들어, 실리콘 산화물 등과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 도 1 내지 도 3을 참조로 설명한 공정들 또는 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 몰드막(550) 및 식각 저지막(540)을 부분적으로 제거한다. 이에 따라, 커패시터 콘택(535)의 상면을 노출시키는 제3 개구(555)를 형성할 수 있다.
즉, 예시적인 실시예들에 있어서, 제3 개구(555)는 몰드막(550) 상에 이의 상면을 부분적으로 노출시키는 제4 하드 마스크(552)를 형성하고, 불소를 포함하는 식각 가스 및 식각 마스크로서 제4 하드 마스크(552)를 사용하는 식각 공정을 수행함으로써 형성할 수 있다. 이때, 제4 하드 마스크(552)는 탄소 및 붕소를 포함하도록 형성할 수 있고, 상기 붕소는 약 10 내지 약 50 중량%로 포함될 수 있다. 상기 식각 가스는 예를 들어, 불화탄소(CxFy) 가스 및/또는 불화탄화수소(CxHyFz) 가스일 수 있다. 한편, 상기 식각 공정 중 식각 부산물의 발생으로 인해 제4 하드 마스크(552) 표면 상에 블로킹막(554)이 형성될 수 있다.
도 17을 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들, 도 7 및 도 8을 참조로 설명한 공정들, 도 9 및 도 10을 참조로 설명한 공정들, 또는 도 13을 참조로 설명한 공정들을 수행함으로써, 제4 하드 마스크(552)를 제거한다.
이때, 제3 개구(555) 형성 중 블로킹막(554, 도 16 참조)이 형성되더라도, 팝핑 현상 없이 제4 하드 마스크(552)를 용이하게 제거할 수 있다.
이후, 제3 개구(555)의 내벽 및 몰드막(540) 상에 하부 전극막(560)을 형성한다. 하부 전극막(560)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다.
도 18을 참조하면, 하부 전극막(560) 상에 제3 개구(555)를 충분히 채우는 희생막(도시하지 않음)을 형성하고, 몰드막(550)의 상면이 노출될 때까지 상기 희생막 및 하부 전극막(560) 상부를 평탄화함으로써 하부 전극(565) 및 희생막 패턴(도시하지 않음)을 형성한다. 이에 따라, 하부 전극(565)은 제3 개구(555)의 내벽 상에 형성되어 이를 부분적으로 채울 수 있고, 커패시터 콘택(535)의 상면과 접촉할 수 있으며, 예를 들어 실리더 형상(cylindrical shape)을 가질 수 있다. 상기 희생막 패턴은 하부 전극(555) 상에 형성되어 제3 개구(555)의 나머지 부분을 채울 수 있다.
이후, 몰드막(550) 및 상기 희생막 패턴을 예를 들어, 습식 식각 공정을 통해 제거한다. 이때, 하부 전극(365)은 상기 습식 식각 공정에 의해 제거되지 않고 잔류할 수 있다.
도 19를 참조하면, 하부 전극(565) 상에 유전막(570) 및 상부 전극(580)을 순차적으로 형성한다. 이에 따라, 하부 전극(565), 유전막(570) 및 상부 전극(580)을 포함하는 커패시터(590)가 형성될 수 있다.
유전막(570)은 하부 전극(565)의 표면 및 식각 저지막(540) 상에 절연 물질을 포함하도록 형성할 수 있으며, 예를 들어 실리콘 산화물, 금속 산화물과 같은 산화물 및/또는 실리콘 질화물, 금속 질화물과 같은 질화물을 포함하도록 형성할 수 있다. 이때, 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
상부 전극(580)은 하부 전극(565)과 실질적으로 동일한 물질, 예를 들어 금속, 금속 질화물 또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다.
전술한 바와 같이, 실리콘 산화물 및/또는 실리콘 질화물을 포함하는 막을 패터닝하거나 식각하여 콘택 홀 및/또는 개구를 형성할 때 식각 부산물의 발생 및/또는 이로 인한 블로킹막(554)이 형성될 수 있지만, 이후에 상기 제1 및 제2 플라즈마 처리 공정들을 순차적으로 수행함으로써, 상기 반도체 소자 제조 시 오염 및 결함의 발생의 방지할 수 있다.
100, 400: 기판 110: 식각 대상막
115: 패턴 120, 130: 제1 및 제2 하드 마스크막
125: 제1 하드 마스크 127, 473, 554: 블로킹막
140: 포토레지스트 패턴 200, 300: 제1 및 제2 정전 척
210, 310: 제1 및 제2 리프트 핀 405: 소자 분리막 패턴
231, 233, 331, 333: 제1 내지 제4 유입로
251, 253, 351, 353: 제1 내지 제4 전극
280, 380: 제1 및 제2 입구 240, 340: 제1 및 제2 확산 패널
260, 360: 제1 및 제2 정류 패널 270, 370: 제1 및 제2 배기 장치
220, 320: 제1 및 제2 온도 조절 장치
271, 371: 제1 및 제2 배기로 1000, 2000: 제1 및 제2 챔버
241, 341: 제1 및 제2 확산구 261, 361: 제1 및 제2 배기구
410: 게이트 절연막 420: 게이트 전극
430: 게이트 구조물 440: 스페이서
451, 453: 제1 및 제2 불순물 영역 481, 483: 제1 및 제2 콘택 홀
471, 552: 제3 및 제4 하드 마스크 491, 493: 제1 및 제2 콘택 플러그
510: 비트라인 콘택 520: 비트라인
460, 500, 530: 제1 내지 제3 층간 절연막
535: 커패시터 콘택 555: 제3 개구
560: 하부전극막 565: 하부전극
570: 유전막 580: 상부전극
590: 커패시터

Claims (10)

  1. 기판 상에 하드 마스크를 형성하고;
    상기 하드 마스크에 대해 제1 온도에서 제1 플라즈마 처리 공정을 수행하고; 그리고
    상기 제1 온도보다 높은 제2 온도에서 상기 하드 마스크에 대해 제2 플라즈마 처리 공정을 수행하는 것을 포함하는 하드 마스크 제거 방법.
  2. 제1항에 있어서, 상기 하드 마스크는 탄소 및 붕소를 포함하는 하드 마스크 제거 방법.
  3. 제2항에 있어서, 상기 하드 마스크를 형성하기 이전에,
    상기 기판 상에 식각 대상막을 형성하고; 그리고
    불소를 포함하는 식각 가스 및 상기 하드 마스크를 사용하여 상기 식각 대상막을 패터닝하는 것을 더 포함하는 하드 마스크 제거 방법.
  4. 제3항에 있어서, 상기 식각 대상막을 패터닝함에 따라 상기 하드 마스크 상에 불소 화합물을 포함하는 블로킹 막이 형성되는 것을 포함하는 하드 마스크 제거 방법.
  5. 제4항에 있어서, 상기 제1 플라즈마 처리 공정을 수행하는 것은 상기 블로킹 막을 제거하는 것을 포함하는 하드 마스크 제거 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 플라즈마 처리 공정들은 서로 다른 식각 가스를 사용하여 수행되는 하드 마스크 제거 방법.
  7. 제6항에 있어서, 상기 제1 플라즈마 처리 공정은 O2 플라즈마 및 NF3 플라즈마 중 적어도 하나를 사용하여 수행되며, 상기 제2 플라즈마 처리 공정은 H2O 플라즈마를 사용하여 수행되는 하드 마스크 제거 방법.
  8. 제1항에 있어서, 상기 제1 온도는 100 ℃ 내지 300 ℃이며, 상기 제2 온도는 400 ℃ 내지 500 ℃인 하드 마스크 제거 방법.
  9. 기판 상에 하드 마스크를 형성하고;
    상부에 리프트 핀이 형성되고 챔버 내에 배치된 정전 척 상에 상기 챔버의 측벽에 형성된 입구를 통해 상기 기판을 로딩하고;
    상기 기판 상면에 수직한 제1 방향으로 상기 리프트 핀을 이동시켜, 상기 기판을 상기 정전 척으로부터 이격시키고;
    상기 정전 척에 연결되도록 상기 챔버에 배치된 온도 조절 장치를 통해 상기 정전 척을 제1 온도로 가열한 상태에서, 상기 챔버의 제1 유입로를 통해 제1 식각 가스를 공급하고 상기 챔버의 상부 및 상기 정전 척의 하부에 배치된 전극들에 고주파 전압을 인가하여 상기 기판에 제1 플라즈마 처리 공정을 수행하고;
    상기 제1 방향에 반대인 제2 방향으로 상기 리프트 핀을 이동시켜, 상기 기판을 상기 정전 척에 접촉시키고; 그리고
    상기 정전 척을 상기 제1 온도로 유지한 상태에서, 상기 챔버의 제2 유입로를 통해 제2 식각 가스를 공급하고 상기 전극들에 고주파 전압을 인가하여 상기 기판에 제2 플라즈마 처리 공정을 수행함으로써 상기 하드 마스크를 제거하는 것을 포함하는 하드 마스크 제거 방법.
  10. 제11항에 있어서, 상기 기판이 상기 정전 척으로부터 이격됨에 따라, 상기 제1 플라즈마 처리 공정은 상기 기판에 대해 상기 제1 온도보다 낮은 제2 온도에서 수행되는 하드 마스크 제거 방법.
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WO2018053487A1 (en) * 2016-09-19 2018-03-22 Tokyo Electron Limited Method of in situ hard mask removal
WO2019135903A1 (en) * 2018-01-08 2019-07-11 Varian Semiconductor Equipment Associates, Inc. Techniques for improved removal of sacrificial mask

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177146B2 (en) * 2019-10-31 2021-11-16 Applied Materials, Inc. Methods and apparatus for processing a substrate

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9222172B2 (en) * 2008-08-20 2015-12-29 Applied Materials, Inc. Surface treated aluminum nitride baffle
US9653327B2 (en) * 2011-05-12 2017-05-16 Applied Materials, Inc. Methods of removing a material layer from a substrate using water vapor treatment

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018053487A1 (en) * 2016-09-19 2018-03-22 Tokyo Electron Limited Method of in situ hard mask removal
US10490404B2 (en) 2016-09-19 2019-11-26 Tokyo Electron Limited Method of in situ hard mask removal
WO2019135903A1 (en) * 2018-01-08 2019-07-11 Varian Semiconductor Equipment Associates, Inc. Techniques for improved removal of sacrificial mask
US10354875B1 (en) 2018-01-08 2019-07-16 Varian Semiconductor Equipment Associates, Inc. Techniques for improved removal of sacrificial mask

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