KR20150135606A - Printed circuit board and manufacturing method thereof - Google Patents

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KR20150135606A KR1020140061647A KR20140061647A KR20150135606A KR 20150135606 A KR20150135606 A KR 20150135606A KR 1020140061647 A KR1020140061647 A KR 1020140061647A KR 20140061647 A KR20140061647 A KR 20140061647A KR 20150135606 A KR20150135606 A KR 20150135606A
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Abstract

The present invention relates to a technology for manufacturing a circuit board, especially, to a package board. The present invention has a feature that does not additionally perform a pattern forming process on a lower surface and uses a laser via hole lower surface filled with copper plating as a ball surface pad.

Description

회로기판 및 제조방법{PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a printed circuit board (PCB)

본 발명은 회로기판 제조기술에 관한 것으로서, 특히 패키지기판에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board manufacturing technique, and more particularly to a package substrate.

일반적으로 패키지기판의 상부면은 칩실장을 위한 칩면 패드(chip side pad)를 제작하고, 하부면에는 주기판과의 솔더접속을 위하여 볼면 패드(ball side pad)를 제작하게 되는데, 본 발명은 하부면의 볼면 패드를 형성하는데 있어서 패턴전사공정과 도금공정을 생략할 수 있는 저비용 고신뢰성 회로기판 제조공법에 관한 것이다. In general, a chip side pad for chip mounting is formed on the upper surface of the package substrate, and a ball side pad is formed on the lower surface for solder connection to the main board. To a method of manufacturing a low-cost high-reliability circuit board capable of omitting a pattern transferring step and a plating step in forming a ball-side pad of a semiconductor device.

도1은 종래기술에 따라 제작된 패키지기판의 단면을 나타낸 도면이다. 도1을 참조하면, 상부면에는 칩실장을 위한 칩면 패드(30)가 제작되어 있으며, 하부면에는 주기판과의 접속을 위하여 솔더가 얹혀질 볼면 패드(80)가 제작되어 있다. 상부면의 칩면 패드(30)와 하부면의 볼면 패드(80)는 비아홀에 의해 전기적으로 접속되어 있으며, 절연층(40) 위에는 솔더레지스트(90)가 표면처리되어 있다. 1 is a cross-sectional view of a package substrate manufactured according to the prior art. Referring to FIG. 1, a chip side pad 30 for chip mounting is formed on the upper surface, and a ball side surface pad 80 on which solder is placed for connection with the main substrate is formed on the lower side. The chip side pad 30 on the upper surface and the ball side pad 80 on the lower side are electrically connected by a via hole and the solder resist 90 is surface treated on the insulating layer 40.

종래기술에 따른 도1의 패키지기판을 제작하기 위해서는 코어리스 제조기술 및 MSAP(modified semi-additive process) 패턴형성 기술이 사용된다. MSAP에 관한기술은 본원 출원인의 선행기술 대한민국 특허공개 제10-2011-0025250호와 제10-2011-0097322호 등에 상술되어 있다. In order to manufacture the package substrate of FIG. 1 according to the prior art, a coreless manufacturing technique and a modified semi-additive process (MSAP) pattern forming technique are used. The technology relating to the MSAP is described in the prior art Korean Patent Application Publication No. 10-2011-0025250 and No. 10-2011-0097322.

도2a 내지 도2j는 종래기술에 따라 도1의 패키지기판을 제작한 방법을 나타낸 도면이다. 2A to 2J are views showing a method of manufacturing the package substrate of FIG. 1 according to the related art.

도2a를 참조하면, 절연층(10c) 양면에 캐리어동박(10b, 10d)와 베이스동박(10a, 10e)가 피복된 코어기판에서 시작한다. 도2b를 참조하면, 코어기판의 표면에 드라이필름(20)을 피복하고 사진, 현상, 식각 등 일련의 이미지 프로세스를 진행해서 소정의 회로패턴을 드라이필름(20)에 전사한다. 이어서 MSAP 도금을 실시해서 노출된 베이스동박(10a, 10e) 표면 위에 동도금층(30)을 형성한다. 도면부호 30의 동도금층이 나중에 칩면 패드를 구성하게 된다. Referring to Fig. 2A, a core substrate is shown in which carrier copper foils 10b and 10d and base copper foils 10a and 10e are coated on both sides of an insulating layer 10c. Referring to FIG. 2B, a dry film 20 is coated on the surface of a core substrate, and a series of image processes such as photo, development, and etching are performed to transfer a predetermined circuit pattern onto the dry film 20. Subsequently, the copper plating layer 30 is formed on the surface of the exposed base copper foils 10a and 10e by MSAP plating. And the copper plating layer 30 constitutes a chip side pad later.

도2d를 참조하면, 드라이필름(20)을 박리 제거한다. 도2e를 참조하면, 절연층(40)과 동박(50)을 적층하고 라미네이트 한다. 도2f를 참조하면, 레이저 드릴을 실시해서 비아홀(60)을 가공하여, 동도금층(30)의 표면을 노출한다. Referring to FIG. 2D, the dry film 20 is peeled off. Referring to FIG. 2E, the insulating layer 40 and the copper foil 50 are laminated and laminated. Referring to FIG. 2F, a via hole 60 is formed by laser drilling to expose the surface of the copper plating layer 30.

도2g를 참조하면, 패턴전사한 도금마스크(도시생략)를 표면에 덮고 동도금을 실시해서 비아홀(60)을 동(Cu)으로 충진하고 표면에 동도금층(80)을 형성한다. 도2h를 참조하면, 베이스동박(10a, 10e)과 캐리어동박(10b, 10d)사이에 게재한 접착층을 벗겨내어 도2g의 구조물을 상하 두개로 분리한다. 2G, a plating mask (not shown) subjected to pattern transfer is covered on the surface and copper plating is performed to fill the via hole 60 with copper (Cu), and copper plating layer 80 is formed on the surface. Referring to FIG. 2 (h), the adhesive layer placed between the base copper foils 10a and 10e and the carrier copper foils 10b and 10d is peeled off, thereby separating the structure of FIG.

도2i를 참조하면, 분리된 구조물에 대해 소프트에칭을 실시하여 표면의 동(Cu)을 전면 식각하면, 표면이 노출된 동박(50)과 베이스동박(10a, 10e)가 식각되면서 회로가 형성된다. 도2i에서 도면부호 30은 칩면 패드, 도면부호 80은 볼면 패드로 작용한다. 마지막으로, 도2j를 참조하면, 표면에 솔더레지스트(90)를 인쇄해서 표면을 방청처리한다.Referring to FIG. 2I, when the copper on the surface is etched by soft etching on the separated structure, a circuit is formed while the exposed copper foil 50 and the base copper foils 10a and 10e are etched . 2I, reference numeral 30 denotes a chip side pad, and reference numeral 80 denotes a ball side pad. Finally, referring to FIG. 2J, a solder resist 90 is printed on the surface to rust the surface.

그런데, 전술한 종래기술의 공정단계 도2b, 도2c, 도2d의 공정은 사진, 현상, 식각 등 이미지 공정과 MSAP 도금공정으로서,생산라인에서 지체되는 시간이 길고 원자재 비용을 상승시키는 고가의 프로세스이다. 2B, 2C, and 2D are image processes such as photography, development and etching, and MSAP plating processes. The MSOP plating process is an expensive process that takes a long time to be delayed in the production line and raises the cost of raw materials to be.

1. 대한민국 특허공개 제10-2011-0025250호.1. Korean Patent Publication No. 10-2011-0025250. 2. 대한민국 특허공개 제10-2011-0097322호.2. Korean Patent Publication No. 10-2011-0097322. 3. 대한민국 등록특허 제1,162,089호.3. Korean Patent No. 1,162,089.

본 발명의 목적은 패키지기판의 제조에 있어서, 공정이 복잡해서 불량을 유발하고 공정비용을 상승시키는 이미지 프로세스와 MSAP 프로세스를 생략한 패키지기판 제조공법을 제공하는데 있다.It is an object of the present invention to provide a package substrate manufacturing method in which an image process and an MSAP process are omitted in the production of a package substrate, which process is complicated and causes defects and raises process costs.

상기 목적을 달성하기 위하여, 본 발명은 하부면에 추가로 패턴형성 프로세스를 진행하지 아니하고, 동도금으로 충진된 레이저 비아홀 하부면을 볼면 패드로 사용하는 것을 특징으로 한다. In order to achieve the above object, the present invention is characterized in that the lower surface of the laser via hole filled with the copper plating is used as a surface pad without further performing the pattern formation process on the lower surface.

본 발명은 사진, 현상, 식각 등 이미지 공정과 MSAP 도금공정을 생략할 수 있으므로, 패키지기판 제조공정을 단순화함으로써 제품 불량발생과 비용상승을 억제하는 효과가 있다. The present invention can omit the image process such as photo, development, etching, and MSAP plating process, and thus simplifies the process of manufacturing the package substrate, thereby preventing the occurrence of product defects and cost increase.

도1은 종래기술에 따라 제작된 패키지기판의 단면을 나타낸 도면.
도2a 내지 도2j는 종래기술에 따라 도1의 패키지기판을 제작한 방법을 나타낸 도면.
도3은 본 발명에 따라 제작된 패키지기판의 단면을 나타낸 도면.
도4a 내지 도4g는 본 발명에 따른 패키지기판 제조방법을 나타낸 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view of a package substrate manufactured according to the prior art; Fig.
2A to 2J are diagrams illustrating a method of manufacturing the package substrate of FIG. 1 according to the prior art;
3 is a cross-sectional view of a package substrate manufactured according to the present invention.
4A to 4G show a method of manufacturing a package substrate according to the present invention.

본 발명은 회로기판을 제조하는 방법에 있어서, (a) 제1 동박 위에 제2 절연층과 제2 동박을 차례로 적층하고 프레스하여 라미네이션 하는 단계; (b) 제2 동박과 제2 절연층을 차례로 식각하여 제1 동박의 표면이 노출되도록 비아홀을 형성하는 단계; (c) 제2 동박 위에 도금마스크를 피복하고 동도금을 실시함으로써 상기 비아홀을 동(Cu)으로 충진하고, 상기 비아홀과 연결된 동도금층을 상기 제2 동박 위에 형성하는 단계; (d) 상기 도금마스크를 박리 제거하고, 소프트에칭을 실시해서 표면이 노출된 제2 동박 및 제1 동박을 식각 제거함으로써, 상기 비아홀의 상부에는 동도금층으로 형성된 동박을 칩면 패드로 구성하고, 상기 동(Cu)으로 충진된 비아홀의 하부면을 볼면 패드로 구성하는 단계; 및 (e) 상기 절연층 표면에 솔더레지스트를 인쇄하는 단계를 포함하는 회로기판 제조방법을 제공한다.A method of manufacturing a circuit board, comprising the steps of: (a) laminating a second insulating layer and a second copper layer on a first copper layer in order, pressing and laminating; (b) etching the second copper foil and the second insulating layer in order to form a via hole so that the surface of the first copper foil is exposed; (c) filling the via hole with copper (Cu) by covering the second copper foil with a plating mask and performing copper plating, and forming a copper plating layer connected to the via hole on the second copper foil; (d) the plating mask is peeled off, soft etching is performed to etch away the exposed second copper foil and the first copper foil, whereby the copper foil formed of the copper plating layer is formed on the via hole with a chip side pad, Forming a bottom surface of the via hole filled with copper (Cu) with a surface side pad; And (e) printing a solder resist on the surface of the insulating layer.

본 발명은 절연층; 선정된 회로패턴에 따라 상기 절연층의 일 표면 위에 형성된 칩면 패드; 상기 칩면 패드로부터 상기 절연층의 반대측 표면까지 상기 절연층을 관통하고, 상기 관통된 공간은 동(Cu)의 충진되어 상부면은 상기 칩면 패드와 연결되고, 하부면은 볼면 패드로 작용하는 비아홀; 및 상기 상기 칩면 패드와 볼면 패드를 노출하도록 상기 절연층의 표면에 인쇄된 솔더레지스트를 포함하는 회로기판을 제공한다.The present invention relates to an insulating layer, A chip side pad formed on one surface of the insulating layer in accordance with a predetermined circuit pattern; A via hole penetrating the insulating layer from the chip side pad to the opposite side surface of the insulating layer, the through space filled with Cu, the upper side connected to the chip side pad, and the lower side acting as a ball side pad; And a solder resist printed on the surface of the insulating layer to expose the chip surface pad and the ball surface pad.

이하, 첨부도면 도3 및 도4를 참조하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to FIGS. 3 and 4.

도3은 본 발명에 따라 제작된 패키지기판의 단면을 나타낸 도면이다. 도3을 참조하면, 상부면에는 칩실장을 위한 칩면 패드(30)가 제작되어 있으며, 하부면에는 주기판과의 접속을 위하여 볼면 패드가 추가로 형성되어 있지 않다. 상부면의 칩면 패드를 연결하는 비아홀의 하부면(200)이 볼면 패드로 작용하는 것이 특징이다. 절연층(40) 위에는 솔더레지스트(90)가 표면처리되어 있다. 3 is a cross-sectional view of a package substrate manufactured according to the present invention. Referring to FIG. 3, a chip side pad 30 for chip mounting is formed on the upper surface, and a bottom surface pad is not formed on the lower side for connection to the main plate. And the lower surface 200 of the via hole connecting the chip surface pads of the upper surface acts as a surface pad. On the insulating layer 40, a solder resist 90 is surface-treated.

도4a 내지 도4g는 본 발명에 따른 패키지기판 제조방법을 나타낸 도면이다. 도4a를 참조하면, 프리프레그와 같은 절연층(10c)를 가운데 두고 양면에 18 ~ 20 ㎛ 두께의 캐리어 동박(10b, 10d)과 2 ㎛ 정도의 베이스 동박(10a, 10e)이 차례로 피복된 코어기판(10)에서 시작한다.4A to 4G are views showing a method of manufacturing a package substrate according to the present invention. 4A, a copper core 10b, 10d having a thickness of 18 to 20 mu m and a base copper foil 10a, 10e having a thickness of about 2 mu m are disposed on both sides of an insulating layer 10c such as a prepreg, Start on the substrate 10.

도4b를 참조하면, 코어기판(10) 위에 절연층(40)과 동박(50)을 적층하고 라미네이트 한다. 도4c를 참조하면, 레이저 드릴을 통해 비아홀(60)을 가공하여 베이스동박(10a, 10e)의 표면을 노출한다. Referring to FIG. 4B, the insulating layer 40 and the copper foil 50 are laminated on the core substrate 10 and laminated. Referring to FIG. 4C, the via hole 60 is processed through the laser drill to expose the surfaces of the base copper foils 10a and 10e.

도4d를 참조하면, 패턴이 전사된 도금마스크(도시생략)를 피복하고 동도금을 실시하여 비아홀(60)을 동(Cu)으로 충진하고 표면에 동도금층(80)을 형성한다. 도4e를 참조하면, 베이스동박(10a, 10e)과 캐리어동박(10b, 10d)사이에 게재한 접착층을 벗겨내어 도4d의 구조물을 상하 두개로 분리한다. 4D, a plating mask (not shown) onto which a pattern is transferred is coated and copper plating is performed to fill the via hole 60 with copper (Cu), and a copper plating layer 80 is formed on the surface. 4E, the adhesive layer placed between the base copper foils 10a and 10e and the carrier copper foils 10b and 10d is peeled off, thereby separating the structure of FIG. 4D vertically.

도4f를 참조하면, 분리된 구조물에 대해 소프트에칭을 실시하여 표면의 동(Cu)을 전면 식각하면, 표면이 노출된 동박(50)과 베이스동박(10a, 10e)이 식각되면서 회로가 형성된다. 도4f에서 도면부호 30은 칩면 패드, 도면부호 200은 볼면 패드로 작용한다. 여기서, 볼면 패드(200)은 이미지 프로세스와 MSAP 도금으로 형성된 동박이 아니라, 비아홀 충진을 위한 동도금 단계에서 비아홀을 채우고 있는 동도금의 하부면임에 유의한다. 마지막으로, 도2j를 참조하면, 표면에 솔더레지스트(90)를 인쇄해서 표면을 방청처리한다.Referring to FIG. 4F, when the copper on the surface is etched by soft etching on the separated structure, a circuit is formed while the exposed copper foil 50 and the base copper foils 10a and 10e are etched . In FIG. 4F, reference numeral 30 denotes a chip side pad, and reference numeral 200 denotes a ball side pad. Note that the ballpoint pad 200 is not a copper foil formed by the imaging process and the MSAP plating, but the bottom surface of the copper plating filling the via hole in the copper plating step for via hole filling. Finally, referring to FIG. 2J, a solder resist 90 is printed on the surface to rust the surface.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. The foregoing has somewhat improved the features and technical advantages of the present invention in order to better understand the claims of the invention described below. Additional features and advantages that constitute the claims of the present invention will be described in detail below. It should be appreciated by those skilled in the art that the disclosed concepts and specific embodiments of the invention can be used immediately as a basis for designing or modifying other structures to accomplish the invention and similar purposes.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다. In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures to accomplish the same purpose of the present invention. It will be apparent to those skilled in the art that various modifications, substitutions and alterations can be made hereto without departing from the spirit or scope of the invention as defined in the appended claims.

본 발명은 사진, 현상, 식각 등 이미지 공정과 MSAP 도금공정을 생략할 수 있으므로, 패키지기판 제조공정을 단순화함으로써 제품 불량발생과 비용상승을 억제하는 효과가 있다. The present invention can omit the image process such as photo, development, etching, and MSAP plating process, and thus simplifies the process of manufacturing the package substrate, thereby preventing the occurrence of product defects and cost increase.

30 : 칩면 패드
40 : 절연층
80, 200 : 볼면 패드
90 : 솔더레지스트30: Chip surface pad
40: Insulating layer
80, 200: Ball Pads
90: Solder resist

Claims (4)

절연층;
선정된 회로패턴에 따라 상기 절연층의 일 표면 위에 형성된 칩면 패드;
상기 칩면 패드로부터 상기 절연층의 반대측 표면까지 상기 절연층을 관통하고, 상기 관통된 공간은 동(Cu)의 충진되어 상부면은 상기 칩면 패드와 연결되고, 하부면은 볼면 패드로 작용하는 비아홀; 및
상기 상기 칩면 패드와 볼면 패드를 노출하도록 상기 절연층의 표면에 인쇄된 솔더레지스트;
를 포함하는 회로기판.Insulating layer;
A chip side pad formed on one surface of the insulating layer in accordance with a predetermined circuit pattern;
A via hole penetrating the insulating layer from the chip side pad to the opposite side surface of the insulating layer, the through space filled with Cu, the upper side connected to the chip side pad, and the lower side acting as a ball side pad; And
A solder resist printed on a surface of the insulating layer to expose the chip surface pad and the ball surface pad;
≪ / RTI > 회로기판을 제조하는 방법에 있어서,
(a) 제1 동박 위에 제2 절연층과 제2 동박을 차례로 적층하고 프레스하여 라미네이션 하는 단계;
(b) 제2 동박과 제2 절연층을 차례로 식각하여 제1 동박의 표면이 노출되도록 비아홀을 형성하는 단계;
(c) 제2 동박 위에 도금마스크를 피복하고 동도금을 실시함으로써 상기 비아홀을 동(Cu)으로 충진하고, 상기 비아홀과 연결된 동도금층을 상기 제2 동박 위에 형성하는 단계;
(d) 상기 도금마스크를 박리 제거하고, 소프트에칭을 실시해서 표면이 노출된 제2 동박 및 제1 동박을 식각 제거함으로써, 상기 비아홀의 상부에는 동도금층으로 형성된 동박을 칩면 패드로 구성하고, 상기 동(Cu)으로 충진된 비아홀의 하부면을 볼면 패드로 구성하는 단계; 및
(e) 상기 절연층 표면에 솔더레지스트를 인쇄하는 단계;
를 포함하는 회로기판 제조방법.A method of manufacturing a circuit board,
(a) laminating a second insulating layer and a second copper foil on the first copper foil in order, pressing and lamination;
(b) etching the second copper foil and the second insulating layer in order to form via holes so that the surface of the first copper foil is exposed;
(c) filling the via hole with copper (Cu) by covering the second copper foil with a plating mask and performing copper plating, and forming a copper plating layer connected to the via hole on the second copper foil;
(d) the plating mask is peeled off, soft etching is performed to etch away the exposed second copper foil and the first copper foil, whereby the copper foil formed of the copper plating layer is formed on the via hole with a chip side pad, Forming a bottom surface of the via hole filled with copper (Cu) with a surface side pad; And
(e) printing a solder resist on the surface of the insulating layer;
≪ / RTI > 제2항에 있어서, 상기 단계 (a)의 제1 동박은 코어 절연층 양면에 캐리어 동박과 베이스 동박이 차례로 피복되어 있고, 상기 캐리어 동박과 베이스 동박 사이에는 유기체층 또는 접착층이 게재되어 있어 약간의 물리적인 힘을 인가한 경우 캐리어 동박과 베이스 동박을 분리할 수 있도록 형성된 코어기판의 베이스 동박인 것을 특징으로 하는 회로기판 제조방법.The method according to claim 2, wherein the first copper foil of step (a) has a carrier copper foil and a base copper foil sequentially coated on both surfaces of the core insulating layer, and an organic layer or an adhesive layer is disposed between the carrier copper foil and the base copper foil, Wherein the base copper foil is a base copper foil of a core substrate formed so as to be able to separate the carrier copper foil and the base copper foil when a physical force is applied thereto. 제3항에 있어서, 상기 단계 (c)에 후속하여,
상기 캐리어 동박과 베이스 동박 사이에 물리적 힘을 인가하여 분리함으로써 상하 2개의 구조물로 분리하여, 상기 제1 동박을 노출하는 단계
를 포함하는 회로기판 제조방법. 4. The method of claim 3, wherein, following step (c)
Separating the carrier copper foil and the base copper foil into two upper and lower structures by applying a physical force between them to expose the first copper foil
≪ / RTI >
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