KR20150133088A - 그래핀-반도체 멀티 접합을 갖는 전자소자 및 그 제조방법 - Google Patents

그래핀-반도체 멀티 접합을 갖는 전자소자 및 그 제조방법 Download PDF

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Abstract

그래핀-반도체 멀티 접합을 갖는 전자소자 및 그 제조방법에 관해 개시되어 있다. 개시된 전자소자는 적어도 하나의 그래핀 돌기를 갖는 그래핀층과 이러한 그래핀층을 덮는 반도체층을 포함한다. 상기 그래핀 돌기의 측면은 비평면으로 멀티 에지(edge)를 가질 수 있는데, 상기 그래핀 돌기는 계단식 측면을 가질 수 있다. 상기 그래핀층은 복수의 나노 결정(nano-crystal) 그래핀을 포함한다. 상기 그래핀층은 복수의 나노 결정 그래핀을 포함하는 하부 그래핀층과 상기 하부 그래핀층 상에 형성된 상기 그래핀 돌기를 포함한다. 상기 반도체층은 전이금속 디켈코게나이드(Transition Metal Dichalcogenide)(TMDC)층을 포함할 수 있다. 상기 복수의 그래핀 돌기는 각각 복수의 나노 결정 그래핀을 포함할 수 있다.

Description

그래핀-반도체 멀티 접합을 갖는 전자소자 및 그 제조방법{Electronic device having graphene-semiconductor multi junction and method of manufacturing the same}
본 개시는 그래핀을 포함하는 소자 및 그 제조방법에 관한 것으로써, 보다 자세하게는 그래핀-반도체 접합을 갖는 전자소자와 그 제조방법에 관한 것이다.
그래핀과 몰리브데나이트(MoS2)는 최근 많은 관심을 받고 있는 재료들이다. 그래핀과 몰리브데나이트는 많은 특성을 갖고 있다. 그래핀은 철보다 단단하면서도 쉽게 휘어질 수 있고, 구리보다 더 전기가 잘 통하는 물성을 갖고 있다. 몰리브데나이트는 특이한 전자적인 특성을 갖고 있다. 두 물질에 대한 연구를 통해서 실리콘 칩과 트랜지스터의 물리적인 한계를 극복할 수 있는 가능성이 높아지고 있다. 그래핀은 몰리브데나이트보다 전도성이 좋지만, 몰리브데나이트의 장점은 반도체 특성을 갖는다는 것이다. 몰리브데나이트는 그래핀이 가지지 못한 전자구조에서 이상적인 에너지 밴드를 갖고 있다. 이는 온(ON)에서 오프(OFF) 상태로 쉽게 스위치할 수 있고, 전기 소모를 줄일 수 있음을 의미한다. 따라서 두 물질이 함께 사용되면, 두 물질의 장점들이 결합될 수 있다.
본 개시는 그래핀-반도체 사이에 증가된 접합영역을 갖는 전자소자를 제공한다.
본 개시는 이러한 전자소자의 제조방법을 제공한다.
개시된 전자소자는 적어도 하나의 그래핀 돌기를 갖는 그래핀층과 이러한 그래핀층을 덮는 반도체층을 포함한다. 상기 그래핀 돌기의 측면은 비평면으로써, 멀티 에지(edge)를 가질 수 있다. 곧, 상기 그래핀 돌기는 계단식 측면을 갖는다.
상기 그래핀층은 복수의 나노 결정(nano-crystal) 그래핀을 포함한다. 상기 그래핀층은 복수의 나노 결정 그래핀을 포함하는 하부 그래핀층과 상기 하부 그래핀층 상에 형성된 상기 그래핀 돌기를 포함한다.
상기 하부 그래핀층 상에서 상기 그래핀 돌기들은 이격되어 있다. 상기 그래핀 돌기들의 높이는 같거나 다를 수 있다. 상기 반도체층은 전이금속 디켈코게나이드(Transition Metal Dichalcogenide)(TMDC)층을 포함할 수 있다.
상기 복수의 그래핀 돌기는 각각 복수의 나노 결정 그래핀을 포함할 수 있다.
상기 복수의 그래핀 돌기의 높이는 동일하거나 다를 수 있다.
상기 그래핀층은 상기 복수의 나노 결정 그래핀을 포함하는 하부 그래핀층과, 상기 하부 그래핀층 상에 형성된 상기 복수의 그래핀 돌기를 포함할 수 있다.
상기 하부 그래핀층은 순차적으로 적층된 제1 및 제2 그래핀층을 포함할 수 있다.
개시된 전자소자의 제조방법은 제1 기판 상에 복수의 나노 결정 그래핀을 포함하는 그래핀층을 형성하는 과정, 상기 그래핀층 상에 반도체층을 형성하는 과정, 상기 그래핀층에서 상기 제1 기판을 분리하는 과정 및 상기 그래핀층과 상기 반도체층을 상기 제1 기판보다 유연한 제2 기판에 전사하는 과정을 포함하고, 상기 그래핀층은 복수의 그래핀 돌기를 포함한다.
이러한 제조방법에서, 상기 반도체층을 형성하는 과정은 상기 그래핀층 상에 졸-겔 상태의 반도체 용액층을 도포하는 과정 및 상기 반도체 용액층이 도포된 결과물을 어닐링하는 과정을 포함할 수 있다.
다른 실시예에 따르면, 상기 반도체층을 형성하는 과정은 상기 그래핀층 상에 상기 반도체층의 성분의 일부를 포함하는 산화막을 형성하는 과정, 상기 산화막을 상기 반도체층과 동일한 물질의 반도체막으로 변화시키는 과정 및 상기 반도체막을 성장시키는 과정을 포함할 수 있다.
상기 그래핀층을 형성하는 과정은,
상기 제1 기판 상에 상기 복수의 나노 결정 그래핀을 포함하는 하부 그래핀층을 형성하는 과정 및 상기 하부 그래핀층 상에 상기 복수의 그래핀 돌기를 형성하는 과정을 포함할 수 있다.
상기 반도체 용액층은 스핀 코팅 방식으로 도포할 수 있다.
상기 반도체 용액층을 도포하는 과정을 상기 반도체층의 성분이 포함된 용액에 상기 그래핀층을 넣었다 꺼내는 과정을 포함할 수 있다.
상기 어닐링은 저온 어닐링 또는 고온 어닐링일 수 있다.
상기 고온 어닐링시에 상기 반도체 용액층은 상기 저온 어닐링시보다 두껍게 도포할 수 있다.
개시된 그래핀-반도체 멀티 접합을 갖는 전자소자에서, 반도체층은 그래핀층 상에 존재한다. 상기 그래핀층은 다층으로 구성되고, 상기 반도체층을 향하는 다수의 그래핀 돌기를 갖는다. 상기 그래핀 돌기는 다층의 그래핀으로 형성되고, 그 가장자리는 계단식이다. 곧, 상기 그래핀 돌기는 멀티 에지(multi edge)를 갖는다. 상기 반도체층은 상기 그래핀 돌기의 멀티 에지와 접촉되므로, 상기 그래핀층과 상기 반도체층의 접촉 영역은 종래보다 훨씬 넓어진다. 이에 따라 상기 전자소자의 전류 효율은 종래보다 증가된다. 예컨대, 상기 전자소자가 태양전지(solar cell)인 경우, 종래보다광 전류가 증가될 수 있다.
도 1은 본 발명의 일 실시예에 의한 그래핀-반도체 사이에 증가된 접합영역을 갖는 전자소자의 단면도이다.
도 2는 도 1에서 그래핀층의 돌기의 높이가 동일한 경우를 나타낸 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 의한 전자소자의 제조방법을 나타낸 단면도들이다.
도 5는 도 3 및 도 4의 제조방법에서 저온 어닐링으로 얻은 결과물에 대한 라만 시프트(Raman shift)를 나타낸 그래프이다.
도 6은 도 3 및 도 4의 제조방법에서 고온 어닐링으로 얻은 결과물에 대한 라만 시프트를 나타낸 그래프이다.
도 7 내지 도 11은 본 발명의 다른 실시예에 의한 전자소자의 제조방법을 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 그래핀-반도체 사이에 증가된 접합영역을 갖는 전자소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 그래핀-반도체 사이에 증가된 접합영역을 갖는 전자소자를 설명한다. 상기 전자소자는, 예를 들면 광 검출기, 태양전지와 같은 광소자일 수도 있으나, 이러한 소자로 제한되지 않는다.
도 1을 참조하면, 전자소자는 기판(30) 상에 형성된 하부 그래핀층을 포함한다. 기판(30)은 플라스틱 기판일 수 있고, 휘어질 수 있는 유연 기판(flexible substrate)일 수 있다. 상기 하부 그래핀층은 제1 및 제2 그래핀층(G1, G2)을 포함한다. 상기 하부 그래핀층은 단일층의 그래핀층을 포함할 수도 있고, 제2 그래핀층(G2) 상에 적어도 하나 이상의 그래핀층을 더 포함할 수 있다. 제1 그래핀층(G1)은 복수의 나노 결정 그래핀(nc-G)(32)을 포함할 수 있다. 나노 결정 그래핀(32)은 그래핀 플레이크(graphene flake)일 수 있다. 제2 그래핀층(G2)은 제1 그래핀층(G1)과 동일하거나 다른 그래핀층일 수 있다. 제2 그래핀층(G2) 상에 제1 내지 제3 그래핀 돌기(40, 42, 44)가 존재한다. 제2 그래핀층(G2) 상에 형성된 그래핀 돌기의 수는 3개보다 적거나 많을 수 있다. 제1 내지 제3 그래핀 돌기(40, 42, 44)는 서로 이격되어 있다. 제1 내지 제3 그래핀 돌기(40, 42, 44)는 각각 복층일 수 있다. 예를 들면, 제1 그래핀 돌기(40)는 3층이고, 제2 그래핀 돌기(42)는 2층이다. 각 돌기의 층수는 2층, 3층으로 제한되지 않으며, 3층 이상이 될 수도 있다. 제1 내지 제3 그래핀 돌기(40, 42, 44)의 높이는 다를 수 있다. 예를 들면, 제1 및 제3 그래핀 돌기(40, 44)의 높이는 동일할 수 있고, 제2 그래핀 돌기(42)의 높이는 제1 및 제3 그래핀 돌기(40, 44)보다 낮을 수 있다. 제2 그래핀 돌기(42)의 높이는 제1 및 제3 그래핀 돌기(40, 44)보다 높을 수도 있다. 각각의 경우에 제1 그래핀 돌기(40)의 높이는 제3 그래핀 돌기(44)의 높이와 다를 수도 있다. 제1 내지 제3 그래핀 돌기(40, 42, 44)에서 각 돌기의 높이에 따라 각 돌기의 폭이 다를 수 있다. 제1 내지 제3 그래핀 돌기(40, 42, 44)는 각각 복수의 나노 결정 그래핀을 포함한다. 제1 내지 제3 그래핀 돌기(40, 42, 44)는 피라미드 형태이고, 그 측면은 평면 혹은 평탄한 면이 아닐 수 있다. 예컨대, 제1 내지 제3 그래핀 돌기(40, 42, 44)는 계단식 측면을 가질 수 있다. 그렇기 때문에, 제1 내지 제3 돌기(40, 42, 44)의 측면의 면적은 측면이 평평한 면일 때보다 넓어진다. 그러므로 후술될 반도체층(50)이 제1 내지 제3 그래핀 돌기(40, 42, 44)를 덮을 경우, 반도체층(50)과 제1 내지 제3 그래핀 돌기(40, 42, 44)의 접합면적(junction area)은 증가될 수 있다. 상기 하부 그래핀층과 제1 내지 제3 그래핀 돌기(40, 42, 44)를 통칭해서 그래핀층이라 할 수 있다.
제2 그래핀층(G2) 상에 제1 내지 제3 그래핀 돌기(40, 42, 44)를 덮는 반도체층(50)이 구비되어 있다. 반도체층(50)은 제1 내지 제3 그래핀 돌기(40, 42, 44)의 상부면 및 계단형 측면과 접촉된다. 또한, 반도체층(50)은 제1 내지 제3 그래핀 돌기(40, 42, 44) 사이의 상기 하부 그래핀층의 상부면과 접촉된다. 반도체층(50)은 제1 내지 제3 그래핀 돌기(40, 42, 44) 사이를 채운다. 반도체층(50)의 두께는 가장 높은 그래핀 돌기의 높이보다 두꺼울 수 있다. 반도체층(50)의 상부면은 평탄할 수 있다. 반도체층(50)은 전이금속 디칼코게나이드(TMDC)층일 수 있다. 상기 TMDC층은 예를 들면 MX2층일 수 있다. 여기서, M은 예를 들면 몰리브덴(Mo), 텅스텐(W)일 수 있다. 그리고 X는, 예를 들면 S, Se 등일 수 있다. 반도체층(50) 상에 제1 전극(52)이 마련되어 있다. 제1 전극(52)의 재료는, 예를 들면 금(Au)일 수 있으나, 다른 전극재료가 사용될 수 있다. 기판(30)의 밑면에 제2 전극(54)이 마련되어 있다. 제2 전극(54)의 재료는, 예를 들면 티타늄(Ti)일 수 있으나, 다른 전극 재료가 사용될 수 있으며, 제1 전극(52)과 동일한 재료일 수도 있다. 도 1의 전자소자가 광 소자일 때, 반도체층(50)과 제1 내지 제3 그래핀 돌기(40, 42, 44)의 계단식 측면이 접촉되어 반도체층(50)과 그 아래의 금속층, 곧 상기 그래핀층의 접촉면적이 증가하므로, 종래보다 많은 광전류가 발생될 수 있다. 따라서 상기 광소자가 광 검출기인 경우, 광 검출기의 검출효율을 높일 수 있고, 상기 광소자가 태양전지인 경우, 광전변환 효율이 높은 태양전지가 될 수 있다.
도 2는 본 발명의 다른 실시예에 의한 전자소자를 보여준다. 도 1과 다른 부분에 대해서만 설명하고, 동일한 참조번호는 동일한 부재를 나타낸다. 또한 제1 및 제2 그래핀층(G1, G2)은 각각 편의 상 하나의 층으로 도시하고, 각 층에 포함된 복수의 나노 결정 그래핀은 도시하지 않았다.
도 2를 참조하면, 제2 그래핀층(G2) 상에 제4 내지 제6 그래핀 돌기(60, 62, 64)가 존재한다. 제4 내지 제6 그래핀 돌기(60, 62, 64)는 서로 이격되어있다. 도 1의 제1 내지 제3 그래핀 돌기(40, 42, 44)처럼 제4 내지 제6 그래핀 돌기(60, 62, 64)는 각각 적층된 복수의 그래핀층을 포함하고, 각 돌기의 측면이 계단식일 수 있다. 제 4 내지 제6 그래핀 돌기(60, 62, 64)의 각층은 도 1의 제1 내지 제3 그래핀 돌기(40, 42, 44)처럼 복수의 나노 결정 그래핀을 포함하는데, 도시의 편의상 제4 내지 제6 그래핀 돌기(60, 62, 64)에서 각 층은 하나의 층으로 도시하였다. 제4 내지 제6 그래핀 돌기(60, 62, 64)는 피라미드 형태이고, 각각 적층된 3개의 그래핀층을 포함한다. 제4 내지 제6 그래핀 돌기(60, 62, 64)의 높이는 동일할 수 있고, 각각 3개 이하 또는 3개 이상의 그래핀층을 포함할 수 있다.
다음에는 본 발명의 일 실시예에 의한 그래핀-반도체 멀티 접합을 갖는 전자소자의 제조방법을 도 3 및 도 4를 참조하여 설명한다.
도 3을 참조하면, 제1 기판(70) 상에 그래핀층(72)을 형성한다. 제1 기판(70)은, 예를 들면 사파이어 기판 또는 SiO2/Si 기판일 수 있다.
그래핀층(72)은 통상의 나노 결정(나노 사이즈) 그래핀 형성방법으로 형성할 수 있다. 그래핀층(72)은 도 1에서 설명한 제1 및 제2 그래핀층(G1, G2)과 제1 내지 제3 그래핀 돌기(40, 42, 44)를 포함할 수 있다.
이러한 그래핀층(72)은 다음과 같은 공정으로 형성할 수 있는데, 이 공정으로 한정되지는 않는다. 예를 들면, HF 용액을 이용한 구리박(Cu-foil) 기판의 자연 산화막(native oxide)의 제거한다(30% HF 용액에 30초 동안 세정). 다음, 쿼츠노(quartz furnace)에서 구리박 기판을 어닐링하는데, 어닐링은 대기압 상태에서 700~900℃로 1시간동안 진행한다. 이러한 어닐링 동안에 H2:Ar=1:1의 혼합가스를 500sccm~1000sccm 정도 상기 쿼츠노에 공급한다. 다음, 상기 쿼츠노에 공급되는 상기 혼합가스 공급량을 100~200sccm으로 감소시킨 후, 상온까지 냉각시킨다. 다음, 상기 냉각 후, 상기 구리박 상에 나노 결정 그래핀을 형성하는데, 통상적으로 알려진 방법으로 형성될 수 있고, 이 과정에서 제1 및 제2 그래핀층(G1, G2)과 같은 그래핀층과 상술한 그래핀 돌기가 형성된다.
계속해서, 도 3을 참조하면, 그래핀층(72) 상에 졸-겔 상태의 반도체 용액(solution)층(74)을 도포한다. 반도체 용액층(74)은 도 1의 반도체층(50)의 모재(parent material)가 될 수 있다. 반도체 용액층(74)은, 예를 들면 TMDC층을 형성하기 위한 TMDC 용액층일 수 있다. 반도체 용액층(74)은 도 1의 반도체층(50)을 형성하는 물질을 포함하는 용액일 수 있다. 반도체 용액층(74)의 도포는 다양한 방식으로 수행할 수 있는데, 예를 들면 반도체 소자의 제조 공정에 사용되는 스핀 코팅(spin coating) 방식을 이용하여 반도체 용액층(74)을 도포할 수 있고, 딥핑(dipping) 방식으로 도포할 수 있다. 상기 딥핑 방식은 반도체 소스 용액이 채워진 용기에 그래핀층(72)이 형성된 제1 기판(70)을 담궜다 꺼내는 방식이다. 상기 용기에 채워진 반도체 소스 용액은, 예를 들면 (NH4)2MoS4 + DMF(0.1M)일 수 있다.
계속해서, 반도체 용액층(74)을 도포한 후에는 그 결과물을 어닐링한다. 상기 어닐링이 상대적으로 저온 공정일 경우, 어닐링 온도는, 예를 들면 250℃ 정도일 수 있다. 상기 어닐링이 상대적으로 고온 공정일 경우, 어닐링 온도는, 예를 들면 400℃ 이상일 수도 있는데, 400℃~1000℃ 정도일 수 있다. 상기 어닐링이 고온 공정으로 진행될 경우, 반도체 용액층(74)은 상기 어닐링이 저온 공정으로 진행될 때보다 두껍게 형성할 수 있다. 어닐링을 통해 반도체 용액층(74)에서 반도체층 성분을 제외한 나머지 성분이 제거된다. 이러한 어닐링은, 예를 들면 노(furnace)에서 진행될 수 있다. 노에서 어닐링이 진행되는 동안, 노에는 25sccm의 H2S와 100sccm의 H2/Ar 가스가 공급될 수 있다. H2/Ar 가스는 1:4의 비율로 공급될 수 있다. 상기 어닐링 동안에 상기 노의 압력은, 예를 들면 1토르(torr) 정도일 수 있다.
이와 같은 어닐링 결과, 그래핀층(72) 상에는 도 4에 도시한 바와 같이 반도체층(74A)이 형성된다. 반도체층(74A)은 도 1의 반도체층(50)과 동일한 물질층일 수 있다.
어닐링이 완료된 후, 그래핀층(72)과 반도체층(74A)으로부터 제1 기판(70)을 분리 혹은 제거한다. 제1 기판(70)의 분리나 제거는 그래핀층(72) 상에 지지층을 코팅한 다음, 제1 기판(70)을 식각하는 방법이 이용될 수 있다.
제1 기판(70)으로부터 분리한 그래핀층(72)과 반도체층(74A)은 제2 기판(80) 상에 전사된다. 제2 기판(80)은 제1 기판(70)과 달리 유연한 기판(flexible substrate)일 수 있다. 제2 기판(80)은, 예를 들면 휘어질 수 있는 플라스틱 기판일 수 있다.
도 5는 도 3 및 도 4의 제조방법에서 반도체 용액층(74)을 저온 어닐링(250℃에서 어닐)하여 얻은 결과물에 대한 라만 시프트(Raman shift)를 보여준다. 도 5에서 가로축은 라만 시프트를, 세로축은 세기를 나타낸다.
도 5의 결과를 얻기 위한 실험에서, 반도체층(74A)으로 MoS2층을 사용하였다. 도 5에서 제1 피크(P1)는 반도체층(74A)으로 사용된 MoS2의 성분의 존재를 나타내는 피크이다. 제2 피크(P2)는 나노 결정 그래핀을 포함하는 그래핀층(72)을 나타내는 피크이다.
도 5에 도시한 바와 같이, 반도체 용액층(74)을 저온 어닐링한 결과에서 그래핀층(72)의 존재(제2 피크:P2)와 함께 MoS2의 존재(제1 피크:P1)가 관측되는 바, 상기 저온 어닐링에 의해 그래핀층(72) 상에 TMDC층이 형성된 것을 알 수 있다.
도 6은 도 3 및 도 4의 제조방법에서 반도체 용액층(74)을 상대적으로 높은 고온 어닐링(400℃~1000℃에서 어닐)하여 얻은 결과물에 대한 라만 시프트(Raman shift)를 보여준다. 도 6에서 가로축은 라만 시프트를, 세로축은 세기를 나타낸다. 도 6의 결과를 얻기 위한 실험에서, 반도체층(74A)으로 MoS2층을 사용하였다. 도 6에서 제1 피크(P11)는 반도체층(74A)으로 사용된 MoS2의 성분의 존재를 나타내는 피크이다. 제2 피크(P22)는 나노 결정 그래핀을 포함하는 그래핀층(72)을 나타내는 피크이다.
도 6에서 볼 수 있듯이, 반도체 용액층(74)을 고온 어닐링한 결과에서도 그래핀층(72)의 존재(제2 피크:P22)와 함께 MoS2의 존재(제1 피크:P11)가 관측되는 바, 상기 고온 어닐링에 의해서도 그래핀층(72) 상에 TMDC층이 형성된 것을 알 수 있다. 도 5의 제1 피크(P1)와 도 6의 제1 피크(P11)를 비교하면, 도 6의 제1 피크(P11)의 세기가 도 5의 제1 피크(P1)의 세기보다 큰 것을 볼 수 있는데, 이것은 고온 어닐링시에 TMDC층의 결정성이 더 좋아짐을 의미한다.
다음에는 본 발명의 다른 실시예에 의한 그래핀-반도체 멀티 접합을 갖는 전자소자의 제조방법을 도 7 내지 도 9를 참조하여 설명한다. 하기 설명에서 도 3 및 도 4에서 설명한 부재와 동일한 부재에 대해서는 동일한 참조번호를 사용한다.
도 7a를 참조하면, 제1 기판(70) 상에 그래핀층(72)을 형성한다. 그래핀층(72) 상에 산화막(84)을 형성한다. 도 7b는 도 7a의 제1 부분(A1)을 확대한 도면이다.
도 7b를 참조하면, 산화막(84)은 제2 그래핀층(G2)의 상부면을 덮는다. 또한 산화막(84)은 제2 그래핀층(G2) 상에 존재하는 그래핀 돌기의 상부면과 계단형 측면을 덮는다. 산화막(84)이 형성된 후에도 산화막(84)에 상기 그래핀 돌기의 계단형 측면의 윤곽은 남아있을 수 있다. 산화막(84)은 열증착(thermal evaporation)법으로 형성할 수 있다. 산화막(84)의 두께는, 예를 들면 15nm~30nm일 수 있다. 산화막(84)은 도 1의 반도체층(50)으로 사용되는 MX2층(M과 X는 도 1의 설명에서 설명한 바와 같을 수 있음)의 M을 포함하는 산화막일 수 있다. 예를 들면, 산화막(84)은 MoOx막(x는 1 ~ 3)일 수 있다.
다음, 도 8a 및 도 8b에 도시한 바와 같이, 그래핀층(72) 상에 반도체층(88)을 형성한다. 반도체층(88)은 도 7a의 산화막(84)을 변화시켜 형성할 수 있다. 도 8b는 도 8a의 제1 부분(A1)을 확대한 도면이다.
산화막(84)을 반도체층(88)으로 변화시키는 과정은 제1 기판(70) 상에 형성된 산화막(84)을 소스가스와 반응시켜 수행할 수 있다. 상기 소스가스는 반도체층(50)으로 사용되는 MX2층의 X를 포함하는 가스일 수 있다. 예를 들면, 상기 소스가스는 수소 칼코게나이드 가스(hydrogen chalcogenide gases)(예컨대, H2S, H2Se, H2Te 등)이거나 칼코겐 파우더(chalcogen powder)를 가열시켜 얻어지는 증기(vapor)일 수 있다. 상기 소스가스의 공급량은, 예를 들면 1sccm~ 100sccm일 수 있다. 이러한 소스가스와 산화막(84)의 반응은 칼코켄화(chalcogenization) 반응으로 산화막(84)의 산소는 상기 소스가스에 포함된 X와 치환된다. 이 결과, 그래핀층(72) 상에 반도체층(88)이 형성된다.
산화막(84)을 반도체층(88)으로 변화시킨 다음, 반도체층(88) 상으로 상기 M을 포함하는 가스와 상기 소스가스를 공급하여 반도체층(88)을 계속 성장시킨다. 반도체층(88)의 성장은 도 9a 및 도 9b에 도시한 바와 같이 그래핀 돌기 사이의 반도체층(88)의 두께가 그래핀 돌기의 높이보다 클 때까지 성장시킬 수 있다. 이렇게 형성한 반도체층(88)의 상부면은 평탄화할 수 있다. 상술한 반도체층(88)의 형성공정은 소정 온도에서 수행할 수 있는데, 예를 들면 400℃~1000℃에서 수행할 수 있다. 반도체층(88)은 도 1의 반도체층(50)일 수 있다. 도 9b는 도 9a의 제1 부분(A1)을 확대한 도면이다.
다음, 반도체층(88)을 형성한 후, 도 10에 도시한 바와 같이, 그래핀층(72)으로부터 제1 기판(70)을 분리한다. 또는 제1 기판(70)으로부터 그래핀층(72)과 반도체층(88)을 분리한다.
다음, 도 11에 도시한 바와 같이, 그래핀층(72)과 반도체층(88)을 제2 기판(90) 상에 전사한다. 제2 기판(90)은 유연기판일 수 있다. 제2 기판(90)은 도 1의 기판(30)과 동일하거나 유사한 기판 특성을 가질 수 있다. 이후, 도 1의 제1 및 제2 전극(52, 54)에 해당하는 전극을 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32:나노 결정 그래핀(nc-G)
40, 42, 44, 60, 62, 64:제1 내지 제6 그래핀 돌기
50, 74A, 88:반도체층 52, 54:제1 및 제2 전극
70:제1 기판 72:그래핀층
74:반도체 용액층(졸-겔 상태) 74A:반도체층
80:제2 기판 84:산화막
A1:제1 부분 G1, G2:제1 및 제2 그래핀층

Claims (20)

  1. 기판
    상기 기판 상에 형성된 그래핀층 및
    상기 그래핀층을 덮는 반도체층을 포함하고,
    상기 그래핀층은 복수의 나노 결정 그래핀과 복수의 그래핀 돌기를 포함하는 전자소자.
  2. 제 1 항에 있어서,
    상기 그래핀 돌기의 측면은 비평면인 전자소자.
  3. 제 2 항에 있어서,
    상기 그래핀 돌기는 계단형 측면을 갖는 전자소자.
  4. 제 1 항에 있어서,
    상기 복수의 그래핀 돌기는 각각 복수의 나노 결정 그래핀을 포함하는 전자소자.
  5. 제 1 항에 있어서,
    상기 복수의 그래핀 돌기의 높이는 동일하거나 다른 전자소자.
  6. 제 1 항에 있어서,
    상기 기판은 유연기판(flexible substrate)인 전자소자.
  7. 제 1 항에 있어서,
    상기 반도체층은 전이금속 디칼코게나이드(TMDC)층인 전자소자.
  8. 제 1 항에 있어서,
    상기 그래핀층은,
    상기 복수의 나노 결정 그래핀을 포함하는 하부 그래핀층 및
    상기 하부 그래핀층 상에 형성된 상기 복수의 그래핀 돌기를 포함하는 전자소자.
  9. 제 8 항에 있어서,
    상기 하부 그래핀층은 순차적으로 적층된 제1 및 제2 그래핀층을 포함하는 전자소자.
  10. 제1 기판 상에 복수의 나노 결정 그래핀을 포함하는 그래핀층을 형성하는 단계
    상기 그래핀층 상에 반도체층을 형성하는 단계
    상기 그래핀층에서 상기 제1 기판을 분리하는 단계 및
    상기 그래핀층과 상기 반도체층을 상기 제1 기판보다 유연한 제2 기판에 전사하는 단계를 포함하고,
    상기 그래핀층은 복수의 그래핀 돌기를 포함하는 전자소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 그래핀층 상에 졸-겔 상태의 반도체 용액층을 도포하는 단계 및
    상기 반도체 용액층이 도포된 결과물을 어닐링하는 단계를 포함하는 전자소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 그래핀층 상에 상기 반도체층의 성분의 일부를 포함하는 산화막을 형성하는 단계
    상기 산화막을 상기 반도체층과 동일한 물질의 반도체막으로 변화시키는 단계 및
    상기 반도체막을 성장시키는 단계를 포함하는 전자소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 반도체층은 전이금속 디칼코게나이드(TMDC)층인 전자소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 그래핀층을 형성하는 단계는,
    상기 제1 기판 상에 상기 복수의 나노 결정 그래핀을 포함하는 하부 그래핀층을 형성하는 단계 및
    상기 하부 그래핀층 상에 상기 복수의 그래핀 돌기를 형성하는 단계를 포함하는 전자소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 반도체 용액층은 스핀 코팅 방식으로 도포하는 전자소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 반도체 용액층은 상기 반도체층의 성분이 포함된 용액에 상기 그래핀층을 넣었다 꺼내는 단계를 포함하는 전자소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 어닐링은 저온 어닐링 또는 고온 어닐링인 전자소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 고온 어닐링시에 상기 반도체 용액층은 상기 저온 어닐링시보다 두껍게 도포하는 전자소자의 제조방법.
  19. 제 10 항에 있어서,
    상기 그래핀 돌기의 측면은 비평면인 전자소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 그래핀 돌기는 계단형 측면을 갖는 전자소자의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3023390B1 (en) * 2014-11-18 2019-04-10 IMEC vzw MoS2 film formation and transfer to a substrate
WO2017218488A1 (en) * 2016-06-13 2017-12-21 Cornell University Apparatuses with atomically-thin ohmic edge contacts between two-dimensional materials, methods of making same, and devices comprising same
EP3407121B1 (en) * 2017-05-22 2021-09-08 Vestel Elektronik Sanayi ve Ticaret A.S. Laminated heterostructure device, apparatus comprising the same, and method of operating a laminated heterostructure device
JP7012347B2 (ja) * 2017-11-01 2022-02-14 国立研究開発法人産業技術総合研究所 二次元層状材料の積層体
WO2020096708A2 (en) * 2018-10-03 2020-05-14 Northwestern University Two-dimensional semiconductor based printable optoelectronic inks, fabricating methods and applications of same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120111400A (ko) * 2011-03-31 2012-10-10 삼성전자주식회사 3차원 그래핀 구조체, 그의 제조방법 및 전사방법
US20130146846A1 (en) * 2011-12-13 2013-06-13 International Business Machines Corporation Graphene field effect transistor
WO2013140181A1 (en) * 2012-03-22 2013-09-26 The University Of Manchester Photovoltaic cells
US20130255764A1 (en) * 2012-03-30 2013-10-03 Kabushiki Kaisha Toshiba Stacked electrode, stacked electrode production method, and photoelectric conversion device
KR20130132105A (ko) * 2012-05-25 2013-12-04 삼성전자주식회사 그래핀 전사 방법 및 이를 이용한 소자의 제조방법
US20140014030A1 (en) * 2012-07-10 2014-01-16 William Marsh Rice University Methods for production of single-crystal graphenes
WO2014038600A1 (ja) * 2012-09-05 2014-03-13 独立行政法人物質・材料研究機構 部分還元グラフェン階層体－連結体、部分還元グラフェン階層体－連結体の製造方法、部分還元グラフェン階層体－連結体含有粉末、部分還元グラフェン階層体－連結体含有フィルム、グラフェン電極フィルム、グラフェン電極フィルムの製造方法及びグラフェンキャパシター

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109195B1 (ko) 2005-12-19 2012-01-30 삼성전자주식회사 3차원 구조의 발광소자 및 그의 제조방법
KR20080055538A (ko) 2006-12-15 2008-06-19 삼성전기주식회사 발광소자
KR101277445B1 (ko) 2009-12-11 2013-06-27 엘지디스플레이 주식회사 반도체 발광소자 및 그 제조방법
KR101906972B1 (ko) 2012-04-18 2018-10-11 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
JP2013232478A (ja) 2012-04-27 2013-11-14 Toshiba Corp 半導体発光装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120111400A (ko) * 2011-03-31 2012-10-10 삼성전자주식회사 3차원 그래핀 구조체, 그의 제조방법 및 전사방법
US20130146846A1 (en) * 2011-12-13 2013-06-13 International Business Machines Corporation Graphene field effect transistor
WO2013140181A1 (en) * 2012-03-22 2013-09-26 The University Of Manchester Photovoltaic cells
US20130255764A1 (en) * 2012-03-30 2013-10-03 Kabushiki Kaisha Toshiba Stacked electrode, stacked electrode production method, and photoelectric conversion device
KR20130132105A (ko) * 2012-05-25 2013-12-04 삼성전자주식회사 그래핀 전사 방법 및 이를 이용한 소자의 제조방법
US20140014030A1 (en) * 2012-07-10 2014-01-16 William Marsh Rice University Methods for production of single-crystal graphenes
WO2014038600A1 (ja) * 2012-09-05 2014-03-13 独立行政法人物質・材料研究機構 部分還元グラフェン階層体－連結体、部分還元グラフェン階層体－連結体の製造方法、部分還元グラフェン階層体－連結体含有粉末、部分還元グラフェン階層体－連結体含有フィルム、グラフェン電極フィルム、グラフェン電極フィルムの製造方法及びグラフェンキャパシター

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