KR20150131184A - 재구성가능한 팝 - Google Patents

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KR20150131184A
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microelectronic
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conductive
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conductive interconnects
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벨가셈 하바
리차드 드윗 크피스프
와엘 조니
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인벤사스 코포레이션
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Abstract

마이크로 전자 패키지(10)는 하부 및 상부 패키지 면들(11, 12), 상기 하부 패키지 면에 있는 하부 단자들(25), 상부 패키지 면에 있는 상부 단자들(45), 각각의 마이크로 전자 요소가 메모리 저장 어레이 기능을 지니는 제1 및 제2 마이크로 전자 요소들(30), 및 각각의 도전성 인터커넥트가 적어도 하나의 하부 단자를 적어도 하나의 상부 단자와 전기적으로 접속시켜 주는 도전성 인터커넥트들(15)을 포함할 수 있다. 상기 도전성 인터커넥트들(15)은 어드레스 정보를 전달하도록 구성된 제1 도전성 인터커넥트들(15a)을 포함할 수 있으며, 상기 제1 도전성 인터커넥트들의 제1 세트(70a)의 신호 할당들은 상기 제1 도전성 인터커넥트들의 제2 세트(70b)의 신호 할당들과 관련해 이론적인 회전 축(29)에 대한 180° 회전 대칭을 지닌다. 또한, 상기 도전성 인터커넥트들(15)은 데이터 정보를 전달하도록 구성된 제2 도전성 인터커넥트들(15b)을 포함할 수 있으며, 각각의 제2 도전성 인터커넥트의 위치는 상응하는 무-접속 도전성 인터커넥트(15d)의 위치와 관련해 상기 회전 축(29)에 대한 180° 회전 대칭을 지닌다.

Description

재구성가능한 팝{Reconfigurable POP}
관련 출원들의 전후 참조
본원은 2013년 3월 15일자 출원된 미국 임시특허출원 제61/798,475호를 기초로 우선권을 주장하는, 2013년 3월 21일자 출원된 미국 특허출원 제13/898,952호의 계속 출원이며, 이들 출원들의 개시내용들은 본원에 참조 병합된다.
기술분야
본원의 주제는 마이크로 전자 패키지들 및 마이크로 전자 패키지들을 합체하는 어셈블리들에 관한 것이다.
반도체 칩들은 일반적으로 사전에 패키징된 개별 유닛들로서 제공된다. 표준 칩은 정면이 큰 편평하고 직사각형인 몸체를 지니며 상기 칩의 내부 회로에 접속된 접점들을 지닌다. 각각의 개별 칩은 상기 칩의 접점들에 접속된 외부 단자들을 지니는 패키지에 포함되는 것이 전형적이다. 또, 단자들, 다시 말하면 상기 패키지의 외부 접속점들은 인쇄 회로 보드와 같은 회로 패널에 보드의 전기적으로 접속되도록 구성된다. 여러 종래의 설계에서는, 칩 패키지가 상기 칩 자체의 면적보다 상당히 큰 회로 패널의 면적을 점유한다. 정면을 지니는 편평한 칩을 참조하여 본원 명세서에서 사용되는 "상기 칩의 면적"은 정면의 면적을 언급하는 것으로 이해되어야 한다.
"플립 칩" 설계들에서는, 상기 칩의 정면이 패키지 유전체 요소의 면, 다시 말하면 상기 패키지의 기판에 마주치며, 상기 칩 상의 접점들은 땜납 범프들 또는 다른 접속 요소들에 의해 상기 기판의 면 상의 접점들에 직접 본드된다. 또, 상기 기판은 상기 기판상에 놓이는 외부 단자들을 통해 회로 패널에 본드될 수 있다. 상기 "플립 칩" 설계는 비교적 콤팩트한 배치를 제공하며; 각각의 패키지는 예를 들면 일반 양도된 미국 특허 제5,148,265호, 제5,148,266호, 및 제5,679,977호의 몇몇 실시 예들에 개시된 바와 같이 상기 칩의 정면의 면적과 같거나 상기 칩의 정면의 면적보다 약간 큰 회로 패널의 면적을 점유하며, 상기 미국 특허들의 개시내용들은 본원 명세서에 참조 병합된다. 몇몇 혁신적인 장착 기법들은 종래의 플립-칩 본딩의 콤팩트화 접근법을 제공하거나 종래의 플립-칩 본딩의 콤팩트화 접근법과 동일하다. 상기 칩 자체의 면적과 동일하거나 상기 칩 자체의 면적보다 약간 큰 회로 패널의 면적에 단일 칩을 수용할 수 있는 패키지들은 일반적으로 "칩-스케일 패키지들"로서 언급된다.
칩들의 임의의 물리적 배치에서 중요하게 고려되어야 할 점은 크기이다. 칩들의 보다 콤팩트한 물리적 배치들에 대한 요구는 휴대용 전자 기기들의 급속한 발전에 따라 훨씬 더 강력해지고 있다. 단지 예를 들자면, 일반적으로 "스마트폰들"로서 언급되는 기기들은 고해상 디스플레이들 및 관련 이미지 처리 칩들과 함께 위성 위치 확인 시스템(global positioning system) 수신기들, 전자 카메라들, 및 근거리 통신 네트워크 접속들과 같은 강력한 데이터 프로세서들, 메모리 및 보조 기기들을 지니는 셀룰러 전화의 기능들을 합체한 것이다. 그러한 기기들은 포켓 사이즈의 기기에서 이루어지는 완전한 인터넷 접속, 전체-해상도 비디오를 포함하는 엔터테인먼트, 내비게이션, 전자 뱅킹 및 그 이상의 모든 것들과 같은 기능들을 제공할 수 있다. 복합 휴대용 기기들은 작은 공간 내에 여러 칩을 패킹하는 것을 필요로 한다. 더욱이, 상기 칩들 중 일부는 일반적으로 "I/O들"로서 언급되는 여러 입력 및 출력 접속을 지닌다. 이러한 I/O들은 다른 칩들의 I/O들과 상호접속되어야 한다. 상호접속들을 형성하는 구성요소들은 어셈블리의 크기를 상당히 증가하지 않아야 한다. 예를 들면 성능 향상 및 크기 감소가 요구되는 인터넷 검색 엔진들에서 사용된 것들과 같은 데이터 서버들에서와 같은 다른 애플리케이션들에서 유사한 요구들이 생긴다.
메모리 저장 어레이들을 포함하는 반도체 칩들, 특히 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 칩들 및 플래시 메모리 칩들은 일반적으로 단일-칩 또는 다중-칩 패키지들 및 어셈블리들로 패키징된다. 각각의 패키지는 내부의 칩들 및 단자들 간에 신호들, 즉 전원 및 접지 신호들을 전달하기 위한 여러 전기 접속부를 지닌다. 상기 전기 접속부들은 칩의 접점-지지 표면에 대해 수평 방향으로 연장되어 있는, 트레이스들, 비임 리드들 등등과 같은 수평 도체들, 상기 칩의 표면에 대해 수직 방향으로 연장되어 있는, 비어(via)들과 같은 수직 도체들, 및 상기 칩의 표면에 대해 수평 및 수직 방향 양자 모두로 연장되어 있는 와이어 본드들과 같은 서로 다른 종류들의 도체들을 포함할 수 있다.
다중-칩 패키지들의 칩들에 대한 패키지들 내의 신호들의 전송은 특정한 문제들, 특히 클록 신호들, 및 메모리 칩들에 대한 어드레스 및 스트로브 신호들과 같은 2개 이상의 칩들에 공통인 신호들에 대한 특정한 문제들을 제기한다. 그러한 다중-칩 패키지들 내에서는, 상기 칩들 및 상기 패키지의 단자들 간의 접속 경로들의 길이들이 변할 수 있다. 서로 다른 경로 길이들은 상기 신호들이 각각의 칩 및 상기 단자들 사이를 이동하는데 더 길거나 짧은 시간들을 소비할 수 있게 한다. 한 지점으로부터 다른 한 지점으로의 신호의 이동 시간은 "전파 지연(propagation delay)"이라 불리며 도체 길이, 도체의 구조, 및 이들과 근접해 있는 다른 유전체 또는 도전성 구조의 함수이다.
종래의 마이크로 전자 패키지는 메모리 저장 어레이 기능을 주로 제공하도록 구성된 마이크로 전자 요소, 다시 말하면 다른 어떤 기능보다도 메모리 저장 어레이 기능을 제공하도록 매우 많은 개수의 능동 기기들을 구체화하는 마이크로 전자 요소를 합체할 수 있다. 상기 마이크로 전자 요소는 DRAM 칩, 또는 그러한 반도체 칩들의 적층된 전기적으로 상호접속된 어셈블리일 수도 있고 DRAM 칩, 또는 그러한 반도체 칩들의 적층된 전기적으로 상호접속된 어셈블리를 포함할 수도 있다. 전형적으로는, 그러한 패키지의 단자들 모두가 상기 마이크로 전자 요소가 장착되어 있는 패키지 기판의 하나 이상의 주변 에지들에 인접한 여러 세트의 컬럼들로 배치되어 있다.
전술한 내용을 감안하여 볼 때, 전기적 성능을 개선하도록 다중-칩 마이크로 전자 패키지들 및 어셈블리들에 대한 특정한 개선점들이 이루어질 수 있다. 본 발명의 이러한 속성들은 이하에 기재되는 바와 같은 마이크로 전자 패키지들 및 어셈블리들의 구성에 의해 달성될 수 있다.
본 발명의 한 실시태양에 의하면, 마이크로 전자 패키지는 하부 패키지 면, 상기 하부 패키지 면의 반대 측에 있는 상부 패키지 면, 및 상기 하부 및 상부 패키지 면들의 경계를 이루는 주변 패키지 에지들; 제1 구성요소와의 접속용으로 구성된 상기 하부 패키지 면에 있는 하부 단자들; 제2 구성요소와의 접속용으로 구성된 상기 상부 패키지 면에 있는 상부 단자들; 제1 및 제2 마이크로 전자 요소들 각각은 메모리 저장 어레이 기능을 지니는 제1 및 제2 마이크로 전자 요소들; 및 도전성 인터커넥트들 각각은 적어도 하나의 하부 단자를 적어도 하나의 상부 단자와 전기적으로 접속시키는 도전성 인터커넥트들;을 포함한다. 상기 제1 및 제2 마이크로 전자 요소들의 요소 면들은 상기 하부 패키지 면과 나란한 단일 평면에 배치될 수 있다. 상기 제1 및 제2 마이크로 전자 요소들 각각은 대응하는 요소 면에 접점들을 지닐 수 있다. 상기 도전성 인터커넥트들 중 적어도 일부는 상기 마이크로 전자 요소들의 접점들과 전기적으로 접속되어 있을 수 있다.
상기 도전성 인터커넥트들은 어드레스 정보를 전달하도록 구성된 제1 도전성 인터커넥트들을 포함할 수 있으며 상기 하부 패키지 면에 수직인 이론적인 평면의 대응하는 제1 및 제2 대립 측면들 상에 배치된 제1 및 제2 세트의 인터커넥트들을 포함할 수 있다. 상기 제1 세트의 인터커넥트들의 신호 할당들은 상기 제2 세트의 인터커넥트들의 신호 할당들과 관련해 상기 마이크로 전자 패키지의 이론적인 회전 축에 대한 180°회전 대칭을 지닐 수 있다. 상기 회전 축은 상기 하부 패키지 면에 수직일 수 있으며 상기 이론적인 평면에서 연장될 수 있다.
상기 도전성 인터커넥트들은 또한 상기 마이크로 전자 요소들 중 하나로 그리고 상기 마이크로 전자 요소들 중 하나로부터 데이터 정보를 전달하도록 구성된 제2 도전성 인터커넥트들을 포함할 수 있으며 상기 이론적인 평면의 대응하는 제1 및 제2 측면들 상에 배치된 제3 및 제4 세트의 인터커넥트들을 포함할 수 있다. 각각의 제2 도전성 인터커넥트의 위치는 상기 마이크로 전자 패키지 내의 마이크로 전자 요소들로부터 전기적으로 절연된 상응하는 무-접속 도전성 인터커넥트의 위치와 관련해 상기 회전 축에 대한 180°회전 대칭을 지닐 수 있다.
일 예에서는, 상기 하부 패키지 면은 상기 주변 패키지 에지들 중 인접한 주변 패키지 에지들 간의 교차점들에 위치해 있는 모서리들을 지닐 수 있다. 상기 하부 패키지 면은 제1 대립 쌍의 모서리들 간에 연장되어 있는 제1 라인 및 제2 대립 쌍의 모서리들 간에 연장되어 있는 제2 라인 간의 교차점에서 중심을 한정할 수 있다. 상기 회전 축은 상기 하부 패키지 면 중심에 있거나 상기 하부 패키지 면 중심 부근에 있는 위치를 가로지를 수 있다. 한 특정 실시 예에서는, 상기 마이크로 전자 요소들의 요소 면들이 상기 마이크로 전자 요소들의 인접한 에지들 간의 중심 영역 및 상기 요소 면들의 주변 에지들 및 대응하는 인접한 주변 에지들 간의 주변 영역들을 한정하도록 단일 평면의 방향에서 서로 이격되어 있을 수 있다. 상기 제1 도전성 인터커넥트들은 상기 중앙 영역과 정렬되어 있을 수 있다.
한 대표적이 실시 예에서는, 상기 제2 도전성 인터커넥트들이 상기 주변 영역들 중 적어도 하나와 정렬되어 있을 수 있다. 한 특정 실시 예에서는, 상기 제1 도전성 인터커넥트들 중 적어도 일부가 상기 마이크로 전자 패키지 내의 회로에 의해 이용가능한 어드레스 정보를 전달하여 상기 마이크로 전자 요소들 중 적어도 하나의 마이크로 전자 요소의 메모리 저장 어레이의 이용가능한 모든 어드레스 가능한 메모리 위치들 중에서 한 어드레스 가능한 메모리 위치를 결정하도록 구성될 수 있다. 한 실시 예에서는, 상기 제1 도전성 인터커넥트들이 상기 마이크로 전자 패키지 내의 회로에 의해 이용가능한 어드레스 정보 모두를 전달하여 상기 마이크로 전자 요소들 내의 메모리 저장 어레이의 이용가능한 모든 어드레스 가능한 메모리 위치들 중에서 한 어드레스 가능한 메모리 위치를 결정하도록 구성될 수 있다.
일 예에서는, 상기 제1 도전성 인터커넥트들이 어드레스 정보 및 커맨드 정보를 전달하도록 구성될 수 있다. 한 특정 실시 예에서는, 상기 마이크로 전자 요소들의 표면들 상에 유전체 층이 형성될 수 있다. 상기 마이크로 전자 패키지는 또한 상기 유전체 층 상에 형성된 트레이스들로서, 상기 마이크로 전자 요소들의 접점들 및 상기 제1 및 제2 도전성 인터커넥트들과 접속된 트레이스들을 또한 포함 할 수 있다. 한 대표적인 실시 예에서는, 상기 트레이스들이 제1 및 제2 트레이스들을 포함할 수 있다. 상기 제1 트레이스들은 상기 마이크로 전자 요소들의 접점들 및 상기 제1 도전성 인터커넥트들 간의 제1 축에 수직인 제1 방향으로 연장될 수 있다. 상기 제2 트레이스들은 상기 마이크로 전자 요소들의 접점들 및 상기 제2 도전성 인터커넥트들 간의 제1 축과 나란한 제2 방향으로 연장될 수 있다.
한 특정 예에서는, 상기 마이크로 전자 패키지가 기판을 또한 포함할 수 있다. 상기 상부 패키지 면 또는 상기 하부 패키지 면 중 하나를 한정하는 유전체 층의 표면은 상기 기판의 제1 표면일 수 있다. 한 실시 예에서는, 상기 기판이 상기 기판의 두께를 통해 연장되어 있는 적어도 하나의 애퍼처를 지닐 수 있다. 상기 마이크로 전자 요소들의 하나 이상의 마이크로 전자 요소들의 접점들은 상기 적어도 하나의 애퍼처와 정렬될 수 있으며 복수 개의 리드들에 의해 상기 기판의 제1 표면에 있는 기판 접점들과 전기적으로 접속될 수 있다. 일 예에서는, 상기 리드들 중 적어도 일부가 상기 적어도 하나의 애퍼처를 통해 연장되어 있는 와이어 본드들을 포함할 수 있다.
한 특정 실시 예에서는, 상기 마이크로 전자 패키지가 상기 마이크로 전자 요소들 중 적어도 하나와 열적으로 연통하는 방열기를 포함할 수 있다. 한 대표적인 실시 예에서는, 상기 마이크로 전자 패키지가 제3 및 제4 마이크로 전자 요소들을 또한 포함할 수 있으며, 상기 제3 및 제4 마이크로 전자 요소들 각각이 메모리 저장 어레이 기능을 지닌다. 상기 제1, 제2, 제3, 및 제4 마이크로 전자 요소들의 요소 면들은 상기 하부 패키지 면과 나란한 단일 평면에 배치될 수 있다. 상기 제3 및 제4 마이크로 전자 요소들 각각은 대응하는 요소 면에 접점들을 지닐 수 있다.
한 특정 예에서는, 상기 이론적인 평면이 제1 이론적인 평면일 수 있다. 상기 마이크로 전자 패키지는 상기 하부 패키지 면 및 상기 제1 이론적인 평면에 수직인 제2 이론적인 평면을 한정할 수 있다. 상기 마이크로 전자 패키지는 상기 마이크로 전자 요소들로 그리고 상기 마이크로 전자 요소들로부터 칩 선택 정보를 전달하도록 구성된 제3 도전성 인터커넥트들을 또한 포함할 수 있다. 상기 제1 이론적인 평면의 제1 측면 상에서의 상기 제1 도전성 인터커넥트들 및 상기 제3 도전성 인터커넥트들의 신호 할당들은 상기 제1 이론적인 평면의 제2 측면 상에서의 상기 제1 도전성 인터커넥트들의 신호 할당들의 거울상(mirror image)일 수 있다. 상기 제2 이론적인 평면의 제1 측면 상에서의 상기 제1 도전성 인터커넥터들 및 상기 제3 도전성 인터커넥트들의 신호 할당들은 상기 제2 이론적인 평면의 제1 측면의 반대 측에 있는 상기 제2 이론적인 평면의 제2 측면 상에서의 상기 제1 도전성 인터커넥트들의 신호 할당들의 거울상(mirror image)일 수 있다.
한 실시 예에서는, 상기 마이크로 전자 패키지가 상기 마이크로 전자 요소들로 그리고 상기 마이크로 전자 요소들로부터 칩 선택 정보를 전달하도록 구성된 제3 도전성 인터커넥트들로서, 상기 이론적인 평면의 대응하는 제1 및 제2 측면들 상에 배치된 제5 및 제6 세트의 인터커넥트들을 포함하는, 제3 도전성 인터커넥트들을 또한 포함할 수 있다. 상기 제5 또는 제6 세트의 인터커넥트들 중 하나의 각각의 제3 도전성 인터커넥트의 위치는 상기 제5 또는 제6 세트의 인터커넥트들 중 나머지 하나의 상응하는 제3 도전성 인터커넥트의 위치와 관련해 상기 회전 축에 대한 180°회전 대칭을 지닐 수 있다.
일 예에서는, 적층된 마이크로 전자 어셈블리가 위에 기재한 제1 및 제2 동일한 마이크로 전자 패키지들을 각각 포함할 수 있다. 상기 제1 마이크로 전자 패키지는 상기 제2 마이크로 전자 패키지와 관련해 상기 제1 마이크로 전자 패키지의 회전 축에 대한 동일한 회전 배향을 지닐 수 있다. 상기 제1 마이크로 전자 패키지의 제1, 제2, 및 제3 도전성 인터커넥트들 각각은 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1, 제2, 및 제3 도전성 인터커넥트들 중 상응하는 도전성 인터커넥트 상에 놓일 수 있고 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1, 제2, 및 제3 도전성 인터커넥트들 중 상응하는 도전성 인터커넥트와 전기적으로 접속될 수 있다. 상기 제1 마이크로 전자 패키지의 각각의 무-접속 도전성 인터커넥트는 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트 상에 놓일 수 있고 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속될 수 있다.
한 특정 실시 예에서는, 적층된 마이크로 전자 어셈블리가 위에 기재한 제1 및 제2 동일한 마이크로 전자 패키지들을 각각 포함할 수 있다. 상기 제1 마이크로 전자 패키지는 상기 제2 마이크로 전자 패키지와 관련해 180°만큼 상기 제1 마이크로 전자 패키지의 회전 축을 중심으로 회전될 수 있다. 상기 제1 마이크로 전자 패키지의 제1 및 제3 도전성 인터커넥트들 각각은 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1 및 제3 도전성 인터커넥트들의 상응하는 도전성 인터커넥트 상에 놓일 수 있고 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1 및 제3 도전성 인터커넥트들의 상응하는 도전성 인터커넥트와 전기적으로 접속될 수 있다. 상기 제1 마이크로 전자 패키지의 각각의 제2 도전성 인터커넥트는 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트 상에 놓일 수 있고 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속될 수 있다. 상기 제2 마이크로 전자 패키지의 각각의 제2 도전성 인터커넥트는 상기 제1 마이크로 전자 패키지의 무-접속 도전성 인터커넥트 하부에 놓일 수 있고 상기 제1 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속될 수 있다.
한 대표적인 실시 예에서는, 적층된 마이크로 전자 구성요소가 위에 기재한 제1 및 제2 적층된 마이크로 전자 어셈블리들을 각각 포함할 수 있다. 상기 마이크로 전자 패키지들 각각의 회전 축은 서로 일치할 수 있다. 상기 제1 적층된 마이크로 전자 어셈블리의 제1 마이크로 전자 패키지의 제1 및 제2 도전성 인터커넥트들은 상기 제2 적층된 마이크로 전자 어셈블리의 제1 마이크로 전자 패키지와 동일한 위치들 및 신호 할당들을 지닐 수 있다.
상기 제1 적층된 마이크로 전자 어셈블리의 제2 마이크로 전자 패키지의 제1 및 제2 도전성 인터커넥트들은 상기 제2 적층된 마이크로 전자 어셈블리의 제2 마이크로 전자 패키지와 동일한 위치들 및 신호 할당들을 지닐 수 있다. 상기 제1 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 각각의 제3 도전성 인터커넥트는 상기 제2 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속될 수 있다. 상기 제2 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 각각의 제3 도전성 인터커넥트는 상기 제2 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속될 수 있다.
한 특정 예에서는, 상기 적층된 마이크로 전자 어셈블리는 상기 제1 마이크로 전자 패키지에 전기적으로 접속된 적어도 하나의 수동 요소를 또한 포함할 수 있다. 한 실시 예에서는, 상기 적어도 하나의 수동 요소가 적어도 하나의 디커플링 커패시터를 포함할 수 있다. 일 예에서는, 상기 적층된 마이크로 전자 어셈블리는 회로 패널을 또한 포함할 수 있으며, 상기 회로 패널은 상기 회로 패널의 패널 면에 복수 개의 패널 접점들을 지니고 상기 회로 패널 상에 디커플링 커패시터, 종단 저항기, 또는 구동 요소 중 적어도 하나를 지닌다. 상기 제1 마이크로 전자 패키지의 상부 단자들 중 적어도 일부는 상기 패널 접점들에 결합될 수 있다. 한 특정 실시 예에서는, 상기 적층된 마이크로 전자 어셈블리가 회로 패널을 또한 포함할 수 있으며, 상기 회로 패널은 상기 회로 패널의 패널 면에 복수 개의 접점들을 지닌다. 상기 제2 마이크로 전자 패키지의 하부 단자들 중 적어도 일부는 상기 패널 접점들에 결합될 수 있다.
한 대표적인 실시 예에서는, 상기 패널 접점들이 상기 제2 마이크로 전자 패키지의 도전성 인터커넥트들을 통해 상기 제1 마이크로 전자 패키지의 마이크로 전자 요소들과 전기적으로 접속될 수 있다. 한 특정 예에서는, 상기 적층된 마이크로 전자 어셈블리가 상기 제1 및 제2 마이크로 전자 패키지들의 제1 도전성 인터커넥트들에 전기적으로 접속된 기기를 또한 포함할 수 있다. 상기 기기는 상기 제1 및 제2 마이크로 전자 패키지들의 마이크로 전자 요소들의 접점들에 어드레스 정보를 구동하도록 동작가능할 수 있다. 일 실시 예에서는, 시스템이 위에 기재된 마이크로 전자 어셈블리 및 상기 마이크로 전자 어셈블리에 전기적으로 접속된 하나 이상의 다른 전자 구성요소들을 포함할 수 있다. 일 예에서는, 상기 시스템이 하우징을 또한 포함할 수 있으며, 상기 마이크로 전자 어셈블리 및 상기 하나 이상의 다른 전자 구성요소들은 상기 하우징과 조립된다.
도 1a는 본 발명의 한 실시 예에 따른 마이크로 전자 패키지의 평면도이다.
도 1b는 도 1a의 라인 1B-1B을 따라 절취된 도 1a의 마이크로 전자 패키지의 한 가지 가능한 측단면도이다.
도 1c는 도전성 인터커넥트들의 위치들을 보여주는 도 1a의 마이크로 전자 패키지의 평면도이다.
도 2a는 도 1c의 라인 A-A를 따라 절취된 본 발명의 한 실시 예에 따른 2개의 마이크로 전자 패키지의 적층된 어셈블리의 개략적인 측단면도이다.
도 2b는 도 1c의 라인 A-A를 따라 절취된 본 발명의 다른 한 실시 예에 따른 두 개의 마이크로 전자 패키지의 적층된 어셈블리의 개략적인 측단면도이다.
도 3a는 도 1c의 라인 A-A를 따라 절취된 본 발명의 한 실시 예에 따른 4개의 마이크로 전자 패키지의 적층된 어셈블리의 개략적인 측단면도이다.
도 3b는 본 발명의 다른 한 실시 예에 따른 4개의 마이크로 전자 패키지의 적층된 어셈블리의 측단면도이다.
도 4a는 신호 버스들의 위치들을 보여주는 도 1a의 마이크로 전자 패키지의 평면도이다.
도 4b - 도 4e는 도 4a의 마이크로 전자 패키지를 제조하는 방법에서의 단계들의 평면도들이다.
도 5a는 본 발명의 한 실시 예에 따른 열 확산기(heat spreader)를 지니는 마이크로 전자 패키지의 평면도이다.
도 5b는 도 5a의 라인 5B-5B를 따라 절취된 도 5a의 마이크로 전자 패키지의 한 가지 가능한 측단면도이다.
도 6은 본 발명의 한 실시 예에 따른 시스템을 예시하는 개략적인 단면도이다.
본 발명의 실시 예들에는 내부에 하나보다 많은 반도체 칩, 다시 말하면 마이크로 전자 요소를 지니는 패키지들이 제공되어 있다. 다수의 칩 패키지는 내부에 구비된 칩들을 회로 패널, 예컨대 인쇄 배선 보드에 접속시키는데 필요한 총 면적 또는 공간을 감소시킬 수 있는데, 상기 회로 패널, 예컨대 인쇄 배선 보드에는 상기 패키지가 특히 볼 그리드 어레이, 랜드 그리드 또는 핀 그리드 어레이와 같은 단자들의 어레이를 통해 전기적으로 그리고 기계적으로 접속될 수 있다. 그러한 접속 공간은 소형이거나 휴대가능한 컴퓨팅 기기들, 예컨대 더 넓은 세계로 무선 접속하는 개인용 컴퓨터들의 기능을 결합하는 것이 전형적인 "스마트폰들" 또는 태블릿들과 같은 핸드헬드 기기들에 특히 국한된다. 다중-칩 패키지들은 예컨대, DDR3 타입 DRAM 칩들 및 그 후속물들에서 진화된 고성능 "동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 칩들과 같은 시스템에 대량의 비교적 값싼 메모리를 제공하게 하는데 특히 유용할 수 있다.
방열(heat dissipation)은 또한 각각의 칩의 대형 평면들 중 적어도 하나가 방열기에 결합하게 되거나 설치된 시스템 내의 흐름 또는 공기에 노출되거나 설치된 시스템 내의 흐름 또는 공기를 이용하여 열 전달을 이루게 하는 것이 바람직하도록 진화된 칩들에 대한 과제로 제기되고 있다. 이하에 기재되어 있는 패키지들은 이러한 목적들을 이루는데 도움이 될 수 있다.
도 1a - 도 1c에는 본 발명의 한 실시 예에 따른 마이크로 전자 패키지(10)의 특정 타입이 예시되어 있다. 도 1a - 도 1c에서 볼 수 있는 바와 같이, 상기 패키지(10)는 대향된 상부 및 하부 패키지 면들(11, 12)을 지닐 수 있다.
상기 패키지(10)는 대향된 제1 및 제2 표면들(21, 22)을 지니는 기판(20)과 조립되는 적어도 2개의 마이크로 전자 요소(30)를 포함할 수 있다. 일 예에서는, 상기 마이크로전자 요소(30)의 면(31)에 있는 도전성 요소 접점들(35)은 상기 제2 표면(22)에 있는 도전성 기판 접점들, 예를 들면 플립-칩 접속부들을 지니는, 상기 제2 표면(22)에 있는 도전성 기판 접점들에 대면하여 접합될 수 있다. 도 1a에 도시된 바와 같이, 상기 패키지(10)가 상기 기판(20)의 제2 표면(22)에 장착된 4개의 마이크로 전자 요소(30)를 지닐 수 있다. (도시되지 않은) 다른 실시 예들에서는, 상기 패키지(10)가 2개 또는 8개의 마이크로 전자 요소와 같은 다른 개수의 마이크로 전자 요소(30)를 포함할 수 있다. 상기 마이크로 전자 요소들(30)의 요소 면들(31) 각각은 상기 제2 패키지(10)의 하부 패키지 면(11)에 나란한 단일 평면에서 배치될 수 있다.
상기 패키지(10)는 상기 마이크로 전자 요소들(30)의 정면 표면(31) 및 상기 기판(20)의 제2 표면 사이에 접착제를 부가적으로 포함할 수 있다. 상기 패키지(10)는 또한 상기 마이크로 전자 요소들(30)의 배면 표면들(33)을 선택적으로 커버할 수도 있고, 부분적으로 커버할 수도 있으며 커버되지 않을 채로 있을 수도 있는 봉입재(50)를 포함할 수 있다.
도 1c에는 상기 마이크로 전자 요소들(30)이 상기 기판(20)의 제2 표면(22)에 플립-칩 본딩되게 하는, 도 1a에 대하여 위에서 설명한 실시 예의 예상가능한 단면도가 예시되어 있다. 그러한 실시 예에서는, 상기 마이크로 전자 요소들(30) 및 상기 기판(20) 간의 전기 접속부들은 상기 마이크로 전자 요소들 각각의 접점들 및 상기 기판의 제2 표면(22)에 있는 도전성 본드 패드들 간에 연장되어 있는 플립-칩 접속부들을 포함한다.
각각의 마이크로 전자 요소(30)의 접점들(35)은 상기 정면 표면 부위의 중앙 부분을 점유하는 상기 정면 표면(31)의 중앙 영역에 배치된 하나 이상의 컬럼들로 이루어질 수 있다. 상기 중앙 영역은 예를 들면 상기 마이크로 전자 요소(30)의 대향된 에지들 간의 최단 거리의 중간 3분의 1을 포함하는 상기 정면 표면(31)의 부위를 점유할 수 있다.
특정 예에서는, 상기 마이크로 전자 요소들(30) 각각이 상기 마이크로 전자 요소들 중 다른 마이크로 전자 요소들에 기능적인 면에서 그리고 기계적인 면에서 동등할 수 있고, 그럼으로써 각각의 마이크로 전자 요소는 동일한 기능을 지니는 상기 정면 표면(31)에 있는 도전성 접점들(35)의 동일한 패턴을 지닐 수 있게 되지만, 각각의 마이크로 전자 요소의 길이, 폭, 및 높이의 특정 치수들이 다른 마이크로 전자 요소들의 길이, 폭, 및 높이의 치수들과는 다를 수 있다.
상기 마이크로 전자 요소들(30)은 각각 메모리 저장 어레이 기능을 주로 제공하도록 구성될 수 있다. 예를 들면, 상기 마이크로 전자 요소들(30)은 각각 타입 DDR3, DDR4, LPDDR3, GDDR5, 또는 이러한 타입들의 다른 세대들의 메모리 요소들, 예컨대 DDRx, LPDDRx, 또는 GDDRx일 수 있다. 그러한 마이크로 전자 요소(30)에서는, 메모리 저장 어레이 기능을 제공하도록 구성되는, 다시 말하면 다른 기기들과 구조화 및 인터커넥트된 상기 마이크로 전자 요소(30) 내의 다수의 능동 기기, 예컨대 트랜지스터는 다른 어떤 기능을 제공하도록 구성된 다수의 능동 기기보다 많을 수 있다. 따라서, 일 예에서는, DRAM 칩과 같은 마이크로 전자 요소(30)는 자신의 주요하거나 유일한 기능으로서 메모리 저장 어레이 기능을 지닐 수 있다.
일 예에서는, 상기 마이크로 전자 요소들(30) 각각이 베어 칩들 또는 마이크로 전자 유닛들일 수 있으며 각각의 베어 칩 또는 마이크로 전자 유닛은 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 저장 어레이와 같거나 또는 DRAM 저장 어레이(예컨대, DRAM 집적 회로 칩)로서 주로 기능을 수행하도록 구성된 메모리 저장 요소를 합체한다. 본원 명세서에서 사용된 "메모리 저장 요소"는 예컨대 전기 인터페이스를 통한 데이터의 전송을 위해 상기 데이터를 저장 및 검색하는데 유용한 회로와 함께, 어레이로 이루어진 다수의 메모리 셀을 언급한다.
한 특정 실시 예에서는, 상기 패키지(10)가 4개의 마이크로 전자 요소(30)를 지닐 수 있으며, 각각의 마이크로 전자 요소의 접점들(35)은 8개의 데이터 I/O 접점을 포함한다. 다른 한 실시 예에서는, 상기 패키지(10)가 4개의 마이크로 전자 요소(30)를 지닐 수 있으며, 각각의 마이크로 전자 요소의 접점들(35)은 16개의 데이터 I/O 접점을 포함한다. 한 특정 예에서는, 상기 패키지(10)(및 본원 명세서에 기재된 다른 마이크로 전자 패키지들 중 어느 하나)는 상기 패키지에 의해 전달, 다시 말하면 수신하거나, 또는 상기 패키지로부터 한 클록 사이클에서 32 데이터 비트를 병렬로 전송하도록 구성될 수 있다. 다른 일 예에서는, 상기 패키지(10)(및 본원 명세서에 기재된 다른 마이크로 전자 패키지들 중 어느 하나)가 한 클록 사이클에서 64 데이터 비트를 병렬로 전송하도록 구성될 수 있다. 다수의 다른 데이터 전송량이 가능하며, 이들 중에서 단지 얼마 안되는 그러한 전송량이 제한없이 언급될 것이다. 예를 들면, 상기 패키지(10)(및 본원 명세서에 기재된 다른 마이크로 전자 패키지들 중 어느 하나)는 데이터를 나타내는 한 세트의 64 기반 비트 및 상기 64 기반 비트에 대한 오류 정정 코드(error correction code; ECC) 비트들인 8 비트를 포함할 수 있다. 96 데이터 비트, 108 비트(데이터 및 ECC 비트), 128 데이터 비트, 및 144 비트(데이터 및 ECC 비트)는 상기 패키지(10)(및 본원 명세서에 기재한 다른 마이크로 전자 패키지들 중 어느 하나)가 지원하도록 구성될 수 있는 사이클당 데이터 전송 폭들의 다른 예들이다.
기판을 참조하여 본원 명세서에 사용되는, 도전성 요소가 기판의 표면"에" 있다는 기재는 상기 기판이 다른 어떤 요소와 조립되어 있지 않을 때 도전성 요소가 상기 기판 외측으로부터 상기 기판의 표면을 향해 상기 기판의 표면에 수직인 방향으로 이동하는 크로싱 교점(theoretical point)과 접촉하여 이용가능함을 나타낸다. 따라서, 기판의 표면에 있는 단자 또는 다른 도전성 요소는 그러한 표면으로부터 돌출되어 있을 수도 있고, 그러한 표면과 동일한 평면일 수도 있으며 상기 기판 내의 홀(hole) 또는 요부에 있는 그러한 표면에 대해 요홈으로 이루어질 수도 있다.
상기 패키지(10)는 상부 및 하부 패키지 면들(11, 12)을 한정하는 패키지 구조를 지닐 수 있다. 상기 마이크로 전자 요소들(30) 각각의 요소 면(31)은 상기 제1 패키지 면(11)과 나란히 배향될 수 있다. 상기 제1 패키지 면(11)은 상기 마이크로 전자 요소들(30)의 요소 면들(31) 상에 놓인 유전체 층의 표면에 의해 한정될 수 있다. 예를 들면, 도 1c에 도시된 바와 같이, 상기 제1 패키지 면(11)은 상기 기판(20)의 제1 표면(21)일 수 있다. 다른 실시 예들에서는, 상기 제1 패키지 면(11)은 상기 마이크로 전자 요소들(30)의 요소 면들(31) 상에 놓인 봉입재(50)의 표면일 수도 있고, 리드 프레임 상에 놓인 봉입재의 표면일 수도 있다.
어떤 경우에는, 상기 기판(20)이 본질적으로 반도체 재료, 예컨대 실리콘, 또는 세라믹 재료 또는 이산화 규소, 예컨대 유리와 같은, 상기 기판의 평면에서(상기 기판의 제1 표면(21)에 나란한 방향으로) 낮은 '열 팽창 계수(CTE; coefficient of thermal expansion)', 다시 말하면 12 ppm/℃(part per million/degree)의 CTE를 지니는 재료로 이루어질 수 있다. 변형적으로는, 상기 기판(20)은 본질적으로 폴리이미드, 에폭시, 열가소성, 열경화성, 또는 다른 적합한 중합체 재료와 같은 중합체 재료로 이루어질 수도 있고 그중에서도 특히 FR-4와 같은, BT(bismaleimide-triazine) 수지 또는 에폭시-유리의 유리 강화 구조와 같은 복합 중합체-무기 재료를 포함하거나 본질적으로 그러한 복합 중합체-무기 재료로 이루어지는 시트 같은(sheet-like) 기판을 포함할 수 있다. 일 예에서는, 그러한 기판(20)이 본질적으로 상기 기판의 평면에서, 다시 말하면, 상기 기판의 표면을 따른 방향으로 30 ppm/℃ 미만의 CTE를 지니는 재료로 이루어질 수 있다.
상기 기판(20)의 제1 표면(21)과 나란한 방향들은 본원 명세서에서 "수평(horizontal)" 또는 "측면(lateral)" 방향들로서 언급되지만, 상기 제1 표면과 수직인 방향들은 본원 명세서에서 상향 또는 하향 방향들로서 언급되고 또한 본원 명세서에서 "수직(vertical)" 방향들로서 언급된다. 본원 명세서에서 언급되는 방향들은 언급되는 구조들의 기준 좌표계로 이루어진다. 따라서, 이러한 방향들은 중력에 의한 기준 좌표계에서 일반적인 "상향(up)" 또는 "하향(down)" 방향들에 대해 임의의 배향으로 놓일 수 있다.
하나의 특징이 다른 하나의 특징보다 "한 표면 위에" 높은 높이로 배치되어 있다는 기재가 의미하는 것은 하나의 특징이 다른 특징보다 표면으로부터 간격을 두고 동일한 직각 방향으로 멀리 떨어져 있음을 의미한다. 이와는 반대로, 하나의 특징이 다른 하나의 특징보다 "한 표면 위에" 낮은 높이로 배치되어 있다는 기재가 의미하는 것은 하나의 특징이 다른 특징보다 상기 표면으로부터 간격을 두고 동일한 직각 방향으로 가깝게 떨어져 있음을 의미한다.
도 3b에서 볼 수 있는 바와 같이, 예를 들면, 상기 기판(20)은 상기 기판(20)의 두께(T)를 통해 연장되는 적어도 하나의 개구부(도시되지 않음)를 지닐 수 있다. 상기 마이크로 전자 요소들 중 하나 이상의 마이크로 전자 요소들의 요소 접점들(35)은 상기 적어도 하나의 개구부와 정렬되어 있을 수 있으며 예컨대 와이어 본드들 또는 리드 본드들을 포함하는 복수 개의 리드들에 의해 상기 기판(20)의 제1 표면(21)에 있는 기판 접점들과 전기적으로 접속될 수 있다.
상기 패키지(10)는 상기 패키지의 하부 패키지 면(11)에 있는 하부 단자들(25), 예컨대 상기 패키지의 하부 패키지 면(11) 상의 도전성 패드들, 랜드들, 또는 도전성 포스트들 또는 핀들을 지닐 수 있다. 상기 하부 단자들(25)은 상기 마이크로 전자 요소들(30)의 요소 접점들(35) 중 적어도 일부와 전기적으로 접속될 수 있다. 상기 하부 단자들(25)은 상기 마이크로 전자 요소들(30)의 요소 접점들(35)에 어드레스 정보를 전달하도록 구성된 제1 단자들(25a), 상기 요소 접점들로 그리고 상기 요소 접점들로부터 데이터 I/O 정보를 전달하도록 구성된 제2 단자들, 칩 선택 단자들로서 구성된 제3 단자들, 및 상기 마이크로 전자 패키지(10) 내의 마이크로 전자 요소들로부터 전기적으로 절연된 무-접속 단자들(25d)을 포함할 수 있다. 상기 하부 단자들(25)은 회로 패널 또는 다른 마이크로 전자 패키지와 같은 다른 한 마이크로 전자 구성요소의 상응하는 단자들 또는 도전성 접점들에 결합되도록 구성될 수 있다.
상기 패키지(10)는 상기 패키지의 상부 패키지 면(12)에서 상부 단자들(45)을 지닐 수 있다. 상기 상부 단자들(45)은 상기 마이크로 전자 요소들(30)의 요소 접점들(35) 중 적어도 일부와 전기적으로 접속될 수 있다. 상기 상부 단자들(45)은 상기 마이크로 전자 요소들(30)의 요소 접점들에 어드레스 정보를 전달하도록 구성된 제1 단자들(45a), 상기 요소 접점들로 그리고 상기 요소 접점들로부터 데이터 I/O 정보를 전달하도록 구성된 제2 단자들(45b), 칩 선택 단자들로서 구성된 제3 단자들(45c), 및 상기 마이크로 전자 패키지(10) 내의 마이크로 전자 요소들로부터 전기적으로 절연된 무-접속 단자들(45d)을 포함할 수 있다. 상기 상부 단자들(45)은 회로 패널 또는 다른 한 마이크로 전자 패키지와 같은 다른 한 마이크로 전자 구성요소의 상응하는 단자들 또는 도전성 접점들에 결합되도록 구성될 수 있다. 첨부도면들에 도시된 예들에서는, 하부 단자들(25) 및 상부 단자들(45)이 상기 마이크로 전자 요소들(30) 중 어느 하나 상에 놓여 있지 않다.
상기 하부 단자들(25) 및 상기 상부 단자들(45)은 회로 패널, 예컨대 그 중에서도 특히 인쇄 배선 보드, 플렉서블 회로 패널, 소켓, 다른 마이크로 전자 어셈블리 또는 패키지, 인터포저(interposer), 또는 수동 구성요소 어셈블리와 같은 외부 구성요소의 상응하는 도전성 요소들과의 제2 패키지(10)의 접속을 위한 엔드포인트(endpoint)들로서의 기능을 수행할 수 있다. 일 예에서는, 그러한 회로 패널이 마더보드 또는 DIMM 모듈 보드일 수 있다. 특정 실시 예에서는, 상기 단자들이 그 중에서도 특히 (이하에 기재되는 바와 같은 결합 요소들을 포함하는) 볼-그리드 어레이(ball-grid array; BGA), 랜드-그리드 어레이(land-grid array; LGA), 또는 핀-그리드 어레이(pin-grid array; PGA)와 같은 부위 어레이로 배열되어 있을 수 있다.
한 대표적인 실시 예에서는, 상기 하부 단자들(25) 및 상기 상부 단자들(45)(및 본원 명세서에 기재된 다른 단자들 중 어느 하나)는 구리, 구리 합금, 금, 니켈 등등과 같은 도전성 재료로부터 만들어지는 실질적으로 강성인 포스트들을 포함할 수 있다. 상기 하부 단자들(25) 및 상기 상부 단자들(45)은 예를 들면 레지스트 마스크 내의 개구부들 내로 도전성 재료를 도금함으로써, 또는 예를 들면 구리, 구리 합금, 니켈, 또는 이들의 조합으로 이루어진 포스트들을 형성함으로써 형성될 수 있다. 그러한 포스트들은 예를 들면 금속 시트 또는 다른 금속 구조를 포스트들 내에 감분하는 방식으로 패터닝함으로써 형성될 수 있으며, 상기 포스트들은 예를 들면 상기 패키지(10)를 다른 한 패키지(10)와 전기적으로 상호접속하기 위한 단자들로서 상기 기판(20) 또는 봉입재(50)로부터 떨어져 연장되어 있다. 상기 하부 단자들(25) 및 상기 상부 단자들(45)은 예를 들면 개시내용이 본원 명세서에 참조 병합되는, 미국 특허 제6,177,636호에 기재되어 있는 바와 같은 다른 구조들을 지니는 실질적으로 강성인 포스트들일 수 있다. 일 예에서는, 상기 하부 단자들(25)이 서로 동일 평면상에 있는 노출된 접점 표면들을 지닐 수 있다.
상기 하부 단자들(25)은 상기 상부 단자들(45); 또는 중앙 영역(23)과 정렬되어 있으며 상기 마이크로 전자 요소들(30)의 내부 에지들(32) 사이에 연장되어 있는 도전성 구조를 통한 요소 접점들(35); 중 적어도 하나와 접속될 수 있다. 일 예에서는, 상기 하부 및 상부 단자들(25, 45)은 상기 제2 패키지(10)의 두께(T)의 방향으로 연장되는 도전성 인터커넥트(15)에 의해 서로 접속될 수 있다. 일 예에서는, 도전성 인터커넥트들(15)이 어레이 구성을 통한 본드로 배치될 수 있다.
상기 도전성 인터커넥트들(15)은 상기 마이크로 전자 요소들(30)의 요소 접점들(35)에 어드레스 정보를 전달하도록 구성된 제1 도전성 인터커넥트들(15a), 상기 요소 접점들로 그리고 상기 요소 접점들로부터 데이터 I/O 정보를 전달하도록 구성된 제2 도전성 인터커넥트들(15b), 칩 선택 단자들로서 구성된 제3 인터커넥트들(15c), 및 상기 마이크로 전자 패키지(10) 내의 마이크로 전자 요소들로부터 전기적으로 절연되어 있는 무-접속 도전성 인터커넥트들(15d)을 포함할 수 있다. 상기 무-접속 도전성 인터커넥트들(15d) 중 적어도 일부는 상기 무-접속 하부 단자들(15d) 및 상기 무-접속 상부 단자들(45d) 간의 패스-스루(pass-through) 전기 접속부들일 수 있다.
한 실시 예에서는, 상기 제1 도전성 인터커넥트들(15a) 중 적어도 일부는 상기 패키지(10) 내의 회로에 의해 사용가능한 어드레스 정보를 전달하여 상기 패키지의 마이크로 전자 요소들(30) 중 적어도 하나의 메모리 저장 어레이의 이용가능한 모든 어드레스 가능한 메모리 위치들 중에서 하나의 어드레스 가능한 메모리 위치를 결정하도록 구성될 수 있다. 한 특정 예에서는, 상기 제1 도전성 인터커넥트들(15a)이 상기 마이크로 전자 패키지(10) 내의 회로에 의해 이용가능한 어드레스 정보 모두를 전달하여 상기 패키지의 마이크로 전자 요소들(30) 내의 메모리 저장 어레이의 이용가능한 모든 어드레스 가능한 메모리 위치들 중에서 하나의 어드레스 가능한 메모리 위치를 결정하도록 구성될 수 있다. 한 대표적인 실시 예에서는, 상기 제1 도전성 인터커넥트들(15a) 중 적어도 일부가 커맨드 정보를 전달하도록 구성될 수 있다.
상기 마이크로 전자 요소들(30)의 대응하는 마이크로 전자 요소들의 이격된 내부 에지들(32) 중 적어도 부분들은 상기 기판(20)의 (또는 상기 마이크로 전자 요소들의 요소 면들 상에 놓인 봉입재(50)와 같은 변형적인 유전체 층의) 중앙 영역(23)을 한정할 수 있다. 일 예에서는, 상기 중앙 영역(23)이 상기 마이크로 전자 요소들(30)의 요소 면들(31) 중 어떤 요소 면 상에도 놓이지 않을 수 있다. 상기 중앙 영역(23)을 한정하는 내부 에지들(32)은 상기 패키지(10)의 센트로이드(centroid)(C)를 향해 대면하고 있을 수 있다. 한 특정 실시 예에서는, 상기 기판의 중앙 영역(23)이 상기 패키지(10)의 제1 및 제2 대립된 측면 에지들(13a, 13c) 사이의 거리의 중간 3분의 1 내에 연장될 수 있으며, 상기 측면 에지들은 하부 패키지 면(11)에 수직으로 연장되어 있다.
제2 패키지(10)의 외부 에지들(13a, 13b, 13c, 13d) 중 적어도 하나 및 마이크로 전자 요소들(30)은 상기 기판(20)의 주변 영역(28)을 한정할 수 있다. 일 예에서는, 상기 주변 영역(28)이 상기 마이크로 전자 요소들(30)의 요소 면들(31) 중 어떤 요소 면 상에도 놓이지 않을 수 있다. 상기 주변 영역(28)은 상기 마이크로 전자 요소들 각각의 하나 이상의 외부 에지들(34)에 의해 경계가 이루어지게 되고, 상기 외부 에지들은 상기 내부 에지와 반대 측에 위치한 제1 외부 에지 및 상기 내부 에지 및 상기 제1 외부 에지 사이에 연장되어 있는 제2 및 제3 외부 에지들을 포함한다.
첨부도면들에 도시된 실시 예들에서는, 상기 패키지(10) 내에서 어드레스 정보를 전달하는 제1 도전성 인터커넥트들(15a) 모두와 상기 패키지 내에서 칩 선택 정보를 전달하는 제3 도전성 인터커넥트들(15c) 모두는 상기 중앙 영역(23)과 정렬된다. (도시되지 않은) 다른 실시 예들에서는, 상기 제1 도전성 인터커넥트들(15a) 중 적어도 일부 및/또는 상기 제3 도전성 인터커넥트들(15c) 중 적어도 일부는 상기 주변 영역(28)과 정렬될 수 있다.
첨부도면들에 도시된 실시 예들에서는, 상기 패키지(10) 내에서 데이터 정보를 전달하는 제2 도전성 인터커넥트들(15b) 모두가 상기 주변 영역(28)과 정렬된다. (도시되지 않은) 다른 실시 예들에서는, 상기 제2 도전성 인터커넥트들(15b) 중 적어도 일부는 상기 중앙 영역(23)과 정렬될 수 있다.
첨부도면들에 도시된 실시 예들에서는, 제2 패키지(10) 내의 마이크로 전자 요소들(30)로부터 전기적으로 절연되어 있는 무-접속 도전성 인터커넥트들(15d) 중 적어도 일부는 상기 주변 영역(28)을 통해 연장되어 있으며, 상기 무-접속 도전성 인터커넥트들 중 적어도 일부는 상기 중앙 영역(23)을 통해 연장되어 있다. 다른 실시 예들에서는, 상기 무-접속 도전성 인터커넥트들(15d) 모두는 상기 주변 영역(28) 내에서 연장되어 있을 수도 있고, 상기 무-접속 도전성 인터커넥트들 모두는 상기 중앙 영역(23) 내에서 연장되어 있을 수도 있다.
한 특정 예에서는, 상기 도전성 인터커넥트들(15) 중 적어도 일부가 전력 및 기준 전위 신호들 중 적어도 하나를 전달하도록 구성될 수 있으며, 그러한 전력 및 기준 전위 신호들은 상기 중앙 영역(23) 및 상기 주변 영역(28) 중 어느 하나 또는 양자 모두 내에 연장되어 있을 수도 있다.
도 1c를 참조하면, (어드레스 정보를 전달하도록 구성된) 상기 제1 도전성 인터커넥트들(15a)은 상기 하부 패키지 면(12)에 수직인 이론적인 평면(P1)의 대응하는 제1 및 제2 대립 측면들 상에 배치된 제1 및 제2 세트의 인터커넥트들(70a, 70b)을 포함할 수 있다. 상기 제1 세트의 인터커넥트들(70a)의 신호 할당들은 상기 제2 세트의 인터커넥트들(70b)의 신호 할당들과 관련해 상기 마이크로 전자 패키지(10)의 이론적인 회전 축(29)(도 1a)에 대한 180°회전 대칭을 지닐 수 있다. 예를 들면, 상기 제1 세트의 인터커넥트들(70a)에서의 제1 인터커넥트(15a-1)은 상기 제2 세트의 인터커넥트들(70b)에서의 제1 인터커넥트(15a-2)와 관련해 상기 이론적인 회전 축(29)에 대한 180°회전 대칭을 지닌다.
상기 제1 도전성 인터커넥트들(15a)의 그러한 180°회전 대칭 구성은 상기 제1 마이크로 전자 패키지(10a)(도 2b)의 제1 도전성 인터커넥트들(15a)이 직접 상부에 놓임으로써, 상기 제1 및 제2 패키지들(10a, 10b)이 동일하지만 서로에 대해 180°회전될 때 상기 제1 패키지에 적층되는 제2 마이크로 전자 패키지(10b)에서 동일한 신호 할당들을 전달하도록 구성된 상기 제1 도전성 인터커넥트들과 결합되는 것을 허용할 수 있다.
일 예에서는, 4개의 마이크로 전자 요소(30)를 지니는 마이크로 전자 패키지(10)의 한 실시 예에서, 상기 이론적인 평면(P1)의 제1 측면 상에의 상기 제1 도전성 인터커넥트들(15A)의 신호 할당들은 상기 이론적인 평면(P1)의 제2 측면 상의 상기 제1 도전성 인터커넥트들의 신호 할당들의 거울상(mirror image)일 수 있다. 더군다나, 상기 이론적인 평면(P1) 및 상기 하부 패키지 면(12)에 수직인 제2 이론적인 평면(P2)의 제1 측면 상의 상기 제1 도전성 인터커넥트들(15A)의 신호 할당들은 상기 제2 이론적인 평면(P2)의 제2 측면 상의 제1 도전성 인터커넥트들의 신호 할당의 거울상일 수 있다. 일 예에서는, 상기 제2 이론적인 평면(P2)의 제1 측면 상의 제2 도전성 인터커넥트들(15b)의 신호 할당은 상기 제2 이론적인 평면(P2)의 제2 측면 상의 제2 도전성 인터커넥트들의 신호 할당의 거울상일 수 있다.
(데이터 정보를 전달하도록 구성된) 상기 제2 도전성 인터커넥트들(15b)은 상기 이론적인 평면(P1)의 대응하는 제1 및 제2 측면들 상에 배치된 제3 및 제4 세트의 인터커넥트들(71a, 71b)을 포함할 수 있다. 상기 제3 세트의 인터커넥트들(71a) 에서의 제2 도전성 인터커넥트들(15b) 각각의 위치는 상응하는 무-접속 도전성 인터커넥트(15d)의 위치와 관련해 이론적인 회전 축(29)에 대한 180°회전 대칭을 지닐 수 있다. 또한 상기 제4 세트의 인터커넥트들(71b)에서의 제2 도전성 인터커넥트들(15b) 각각의 위치는 상응하는 무-접속 도전성 인터커넥트(15d)의 위치와 관련해 상기 이론적인 회전 축(29)에 대한 180°회전 대칭을 지닐 수 있다.
예를 들면, 상기 제3 세트의 인터커넥트들(71a)에서의 제2 인터커넥트(15b-1)는 상기 이론적인 평면(P1)의 반대 측 상에 있는 무-접속 인터커넥트(15d-1)와 관련해 상기 이론적인 회전 축(29)에 대한 180°회전 대칭을 지닌다. 또한, 상기 제4 세트의 인터커넥트(71b)에서의 제2 인터커넥트(15b-2)는 상기 이론적인 평면(P1)의 반대 측 상에 있는 무-접속 인터커넥트(15d-2)와 관련해 상기 이론적인 회전 축(29)에 대한 180°회전 대칭을 지닌다.
상기 제2 도전성 인터커넥트들(15b)의 그러한 180°회전 대칭 구성은 상기 제1 마이크로 전자 패키지(10a)(도 2b)에서의 제2 도전성 인터커넥트들(15b)이 직접 상부에 놓임으로써, 상기 제1 및 제2 패키지들(10a, 10b)이 동일하지만 서로에 대해 180°회전될 때 상기 제1 패키지에 적층되는 제2 마이크로 전자 패키지(10b)에서의 상응하는 무-접속 도전성 인터커넥트들과 결합됨과 아울러, 상기 제2 마이크로 전자 패키지(10b)에서의 제2 도전성 인터커넥트들(15b)이 직접 하부에 놓임으로써, 상기 제1 및 제2 패키지들(10a, 10b)이 동일하지만 서로에 대해 180°회전될 때 상기 제1 마이크로 전자 패키지(10a)에서의 상응하는 무-접속 도전성 인터커넥트들과 결합되는 것을 허용할 수 있다.
(칩 선택 정보를 전달하도록 구성된) 상기 제3 도전성 인터커넥트들(15c)은 상기 이론적인 평면(P1)의 대응하는 제1 및 제2 대립 측면들 상에 배치된 제5 및 제6 세트의 인터커넥트들(72a, 72b)을 포함할 수 있다. 상기 제5 세트의 인터커넥트들(72a)의 신호 할당들은 상기 제6 세트의 인터커넥트들(72b)의 신호 할당들과 관련해 상기 이론적인 회전 축(29)에 대한 180°회전 대칭을 지닐 수 있다. 예를 들면, 상기 제1 세트의 인터커넥트들(72a)에서의 제3 인터커넥트(15c-1)는 상기 제2 세트의 인터커넥트들에서의 제3 인터커넥트(15c-2)와 관련해 상기 이론적인 회전 축(29)에 대한 180°회전 대칭을 지닌다.
상기 제3 도전성 인터커넥트들(15c)의 그러한 180°회전 대칭 구성은 제1 마이크로 전자 패키지(10a)(도 2b)에서의 제3 도전성 인터커넥트들(15c)이 직접 상부에 놓임으로써, 상기 제1 및 제2 패키지들(10a, 10b)이 서로에 대해 180°회전되는 경우에 상기 제1 패키지에 적층되는 상기 제2 마이크로 전자 패키지에서 칩 선택 신호 할당들을 전달하도록 구성된 상기 제3 도전성 인터커넥트들과 결합되는 것을 허용할 수 있다.
일 예에서는, 4개의 마이크로 전자 요소(30)를 지니는 마이크로 전자 패키지(10)의 한 실시 예에서, 상기 이론적인 평면(P1)의 제1 측면 상에의 상기 제3 도전성 인터커넥트들(15c)의 신호 할당들이 상기 이론적인 평면(P1)의 제2 측면 상에서의 제3 도전성 인터커넥트들의 신호 할당들의 거울상일 수 있다. 더군다나, 상기 이론적인 평면(P1) 및 상기 하부 패키지 면(12)에 수직인 제2 이론적인 평면(P2)의 제1 측면 상의 상기 제3 도전성 인터커넥트들(15c)의 신호 할당들이 상기 제2 이론적인 평면(P2)의 제2 측면 상의 제3 도전성 인터커넥트들의 신호 할당들의 거울상일 수 있다.
도 1a에서 볼 수 있는 바와 같이, 상기 이론적인 회전 축(29)은 상기 패키지(10)의 중심(C)을 통해 연장되어 상기 하부 패키지 면(12)을 가로지르게 된다. 몇몇 실시 예들에서는, 상기 이론적인 회전 축(29)이 상기 패키지(10)의 중심(C) 부근에 연장되어 상기 하부 패키지 면(12)의 중심 부근 위치를 가로지르게 된다. 상기 패키지(10)의 중심(C)은 상기 패키지(10)의 주변 에지들(13) 중 인접한 주변 에지들 사이에 위치해 있는 제1 대립 쌍의 모서리들(14a, 14c) 사이에 연장되어 있는 제1 라인(L1) 및 상기 주변 에지들의 인접한 에지들 사이에 위치해 있는 제2 대립 쌍의 모서리들(14b, 14d) 사이에 연장되어 있는 제2 라인(L2) 간의 교차점에 한정될 수 있다.
도 2a에서 볼 수 있는 바와 같이, 마이크로 전자 어셈블리(5)는 2개의 동일한 마이크로 전자 패키지(10a, 10a')를 포함할 수 있으며, 상기 마이크로 전자 패키지들(10a, 10a') 각각은 위에 기재한 마이크로 전자 패키지(10)일 수 있다. 그러한 마이크로 전자 어셈블리(5)에서는, 상기 제2 패키지(10a')의 상부 단자들(45)이 상기 제1 패키지(10a)의 하부 단자들(25) 중 상응하는 하부 단자들에 결합될 수 있다. 일 예에서는, 상기 제1 패키지(10a)의 도전성 인터커넥트들(15) 중 적어도 일부가 상부에 놓일 수 있으며 상기 제2 패키지(10a')의 도전성 인터커넥트들 중 상응하는 도전성 인터커넥트들과 전기적으로 접속될 수 있다. 도 2a에 도시된 바와 같이, 상기 제1 마이크로 전자 패키지(10a)는 상기 제2 마이크로 전자 패키지(10a')와 관련해 자신의 회전 축(29)에 대한 동일한 회전 배향을 지닌다.
또한 여기서 볼 수 있는 점은 상기 제1 마이크로 전자 패키지(10a)의 제1, 제2, 및 제3 도전성 인터커넥트들(15a, 15b, 15c) 각각이 동일한 신호 할당(예컨대, 상응하는 제1 도전성 인터커넥트들(15a)에 대한 A2 어드레스 할당, 상응하는 제2 도전성 인터커넥트들(15b)에 대한 DQ1 데이터 I/O 할당, 상응하는 제3 도전성 인터커넥트들(15c)에 대한 CS 칩 선택 할당)을 지니는 제2 마이크로 전자 패키지(10a')의 대응하는 제1, 제2, 및 제3 도전성 인터커넥트들의 상응하는 도전성 인터커넥트 상에 놓이고 상기 제2 마이크로 전자 패키지(10a')의 대응하는 제1, 제2, 및 제3 도전성 인터커넥트들의 상응하는 도전성 인터커넥트와 전기적으로 접속된다. 상기 제1 마이크로 전자 패키지(10a)의 각각의 무-접속 도전성 인터커넥트(15d)는 상기 제2 마이크로 전자 패키지(10a')의 무-접속 도전성 인터커넥트 상에 놓이고 상기 제2 마이크로 전자 패키지(10a')의 무-접속 도전성 인터커넥트와 전기적으로 접속될 수 있다. 자신들의 회전 축들(29)에 대한 동일한 상대적인 배향을 지니는 2개의 동일한 마이크로 전자 패키지(10a, 10a')를 지니는 그러한 적층된 마이크로 전자 어셈블리(5)는 상기 마이크로 전자 어셈블리(5)가 단일의 마이크로 전자 패키지(10a)에 비해 확장된 깊이를 지니는 것을 허용할 수 있다.
상기 마이크로 전자 어셈블리(5)는 상기 제1 패키지(10a)의 하부 단자들(25) 및 상기 제2 패키지(10a')의 상부 단자들(45)의 상응하는 단자들에 부착된 결합 요소들(8)을 포함할 수 있다. 상기 결합 요소들(8)은 예를 들면 땜납, 주석, 인듐, 공융(eutectic) 조성물 또는 이들의 조합과 같은 본드 재료, 또는 도전성 페이스트 또는 도전성 접착제와 같은 다른 한 결합 재료의 덩어리들일 수 있다. 한 특정 실시 예에서는, 외부 구성요소(예컨대, 회로 패널(60))의 패키지 단자들 및 접점들 간의 결합부들은 개시내용들이 본원 명세서에 참조 병합되는, 일반적인 방식으로 소유된 미국 특허출원 제13/155,719호 및 제13/158,797호에 기재되어 있는 바와 같은 도전성 매트릭스 재료를 포함할 수 있다. 한 특정 실시 예에서는, 상기 결합부들이 유사한 구조를 지닐 수도 있고 본원 명세서에 기재한 바와 같은 방식으로 형성될 수도 있다.
도 2b에서 볼 수 있는 바와 같이, 마이크로 전자 어셈블리(6)는 2개의 동일한 마이크로 전자 패키지들(10a, 10b)을 포함할 수 있으며, 상기 2개의 동일한 마이크로 전자 패키지들(10a, 10b) 각각은 위에 기재한 마이크로 전자 패키지(10)일 수 있다. 그러한 마이크로 전자 패키지(10)에서는, 상기 제2 패키지(10b)의 상부 단자들(45)이 상기 제1 패키지(10a)의 하부 단자들(25) 중 상응하는 하부 단자들에 결합될 수 있다. 일 예에서는, 상기 제1 패키지(10a)의 도전성 인터커넥트들(15) 중 적어도 일부는 상기 제2 패키지(10b)의 도전성 인터커넥트들의 상응하는 도전성 인터커넥트들 상에 놓이고 상기 제2 패키지(10b)의 도전성 인터커넥트들의 상응하는 도전성 인터커넥트들과 전기적으로 접속될 수 있다. 도 2b에 도시된 바와 같이, 상기 제1 마이크로 전자 패키지(10a)는 상기 제2 마이크로 전자 패키지(10b)와 관련해 180°만큼 자신의 회전 축(29)을 중심으로 회전된다.
여기서 또한 볼 수 있는 바와 같이, 상기 제1 마이크로 전자 패키지(10a)의 제1 및 제3 도전성 인터커넥트들(15a, 15c) 각각은 동일한 신호 할당을 지니는 제2 마이크로 전자 패키지(10b)의 대응하는 제1 및 제3 도전성 인터커넥트들의 해당하는 도전성 인터커넥트 상에 놓이고 상기 제2 마이크로 전자 패키지(10b)의 대응하는 제1 및 제3 도전성 인터커넥트들의 해당하는 도전성 인터커넥트와 전기적으로 접속된다. 상기 제1 마이크로 전자 패키지(10a)의 각각의 제2 도전성 인터커넥트(15b)는 상기 제2 마이크로 전자 패키지(10b)의 무-접속 도전성 인터커넥트(15d) 상에 놓일 수 있고 상기 제2 마이크로 전자 패키지(10b)의 무-접속 도전성 인터커넥트(15d)와 전기적으로 접속될 수 있으며, 상기 제2 마이크로 전자 패키지의 각각의 제2 도전성 인터커넥트는 상기 제1 마이크로 전자 패키지의 무-접속 도전성 인터커넥트 하부에 놓일 수 있고 상기 제1 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속될 수 있다. 자신들의 회전 축들(29)을 중심으로 서로에 대해 180°만큼 회전된 2개의 동일한 마이크로 전자 패키지(10a, 10b)를 지니는 그러한 적층된 마이크로 전자 어셈블리(5)는 상기 마이크로 전자 어셈블리(5)가 단일의 마이크로 전자 패키지(10a)에 비해 확장된 폭을 지니는 것을 허용할 수 있다.
따라서, 본 발명에 따른 동일한 마이크로 전자 패키지(10)는 동일한 마이크로 전자 패키지(10)를 서로에 대해 회전시키지 않고 동일한 마이크로 전자 패키지들(10)을 적층함으로써 확장된 깊이를 지니는 적층된 마이크로 전자 어셈블리(6)의 제1 버전, 및 동일한 마이크로 전자 패키지들(10)을 적층하고 동일한 마이크로 전자 패키지들(10)을 서로에 대해 180°만큼 회전시킴으로써 확장된 폭을 지니는 적층된 마이크로 전자 어셈블리(7)의 제2 버전을 제공할 수 있다.
도 3a에서 볼 수 있는 바와 같이, 적층된 마이크로 전자 구성요소(8)는 제1 및 제2 적층된 마이크로 전자 어셈블리(6, 7)를 포함할 수 있으며, 상기 제1 적층된 마이크로 전자 어셈블리는 위에 기재한 적층된 마이크로 전자 어셈블리(6)이고, 상기 제2 적층된 마이크로 전자 어셈블리는 제3 도전성 인터커넥트들(15c)(칩 선택)의 위치들이 상응하는 무-접속 도전성 인터커넥트들(15d)의 위치와 스와핑(swapping)된 것을 제외하고 위에 기재한 마이크로 전자 어셈블리(6)와 동일한 것이다. 상기 적층된 마이크로 전자 구성요소(8)의 제1 및 제2 적층된 마이크로 전자 어셈블리들(6, 7)은 자신들의 회전 축들(29)에 대한 동일한 상대적인 배항을 지닌다. 도 3a에 도시된 바와 같이, 상기 마이크로 전자 패키지들(10a, 10b, 10c, 10d) 각각의 회전 축들(29)은 서로 일치할 수 있다.
그러한 적층된 마이크로 전자 구성요소(8)에서는, 상기 제1 마이크로 전자 패키지(10a)의 하부 단자들(25)이 상기 제2 마이크로 전자 패키지(10b)의 상부 단자들(45)과 결합되고 상기 제2 마이크로 전자 패키지(10b)의 상부 단자들(45)과 전기적으로 접속된다. 또한, 상기 제2 마이크로 전자 패키지의 하부 단자들(25)은 상기 제3 마이크로 전자 패키지(10c)의 상부 단자들(45)과 결합되고 상기 제3 마이크로 전자 패키지(10c)의 상부 단자들(45)와 전기적으로 접속될 수 있다. 더군다나, 상기 제3 마이크로 전자 패키지(10c)의 하부 단자들(25)은 상기 제4 마이크로 전자 패키지(10d)의 상부 단자들(45)과 결합되고 상기 제4 마이크로 전자 패키지(10d)의 상부 단자들(45)과 전기적으로 접속된다.
여기서 볼 수 있는 바와 같이, 상기 제1 마이크로 전자 패키지(10a)의 제1 및 제2 도전성 인터커넥트들(15a, 15b)(어드레스, 데이터)은 상기 제3 마이크로 전자 패키지(10c)와 동일한 위치들 및 신호 할당들을 지니고, 상기 제2 마이크로 전자 패키지(10b)의 제1 및 제2 도전성 인터커넥트들은 상기 제4 마이크로 전자 패키지(10d)와 동일한 위치들 및 신호 할당들을 지닌다.
또한 여기서 볼 수 있는 바와 같이, 상기 제1 및 제2 마이크로 전자 패키지들(10a, 10b) 각각의 제3 도전성 인터커넥트(15c)(칩 선택) 각각은 상기 제3 및 제4 마이크로 전자 패키지들(10c, 10d) 각각의 무-접속 도전성 인터커넥트(15d)와 전기적으로 접속되며, 상기 제3 및 제4 마이크로 전자 패키지들 각각의 제3 도전성 인터커넥트 각각은 상기 제1 및 제2 마이크로 전자 패키지 각각의 무-접속 도전성 인터커넥트와 전기적으로 접속된다.
서로에 대해 180°만큼 회전된 2개의 동일한 마이크로 전자 패키지(10c, 10d)를 지니는 제2의 적층된 마이크로 전자 어셈블리(7)와 결합되는, 서로에 대해 180°만큼 회전된 제1 적층된 마이크로 전자 어셈블리(6)를 지니는 그러한 적층된 마이크로 전자 구성요소(8)는, 상기 마이크로 전자 구성요소(8)가 듀얼 랭크 구성을 지니고 단일의 마이크로 전자 패키지(10)에 비해 확장된 폭을 지니는 것을 허용할 수 있다.
도 3a에서 볼 수 있는 바와 같이, 도 3b의 적층된 마이크로 전자 구성요소(8)는 회로 패널 또는 상기 회로 패널의 패널 면에서 복수 개의 접점들을 지니는 다른 상호접속 기판(11)과 접속될 수 있다. 그러한 상호접속 기판(11)의 상부에는 적어도 하나의 기기(40)가 장착될 수 있다. 상기 제1 마이크로 전자 패키지(10a)의 상부 단자들(45) 중 적어도 일부는 상기 상호접속 기판(11)의 접점들에 결합될 수 있다.
각각의 기기(40)는 디커플링 커패시터 또는 종단 저항기와 같은 수동 요소일 수 있다. 그러한 디커플링 커패시터들은 상기 마이크로 전자 패키지들(10a, 10b, 10c, 10d) 내측의 내부 전원 및 접지 버스들에 전기적으로 접속될 수 있다. 일 예에서는, 상기 소자(40)가 상기 마이크로 전자 패키지들(10a, 10b, 10c, 10d)의 제1 도전성 인터커넥트들(15a)에 전기적으로 접속된 구동 요소일 수 있으며, 상기 구동 요소는 상기 마이크로 전자 패키지의 마이크로 전자 요소들의 접점들에 어드레스 정보를 구동하도록 동작가능하다.
상기 적층된 마이크로 전자 구성요소(8)는 또한 회로 패널(60)과 접속될 수 있으며 상기 회로 패널(60)은 상기 회로 패널(60)의 패널 면에서 복수 개의 패널 접점들(65)을 지니고, 제4 마이크로 전자 패키지(10d)의 하부 단자들(25) 중 적어도 일부는 상기 패널 접점들에 결합된다. 상기 패널 접점들(65)은 상기 제1, 제2, 및 제3 마이크로 전자 패키지들(10a, 10b, 10c)의 도전성 인터커넥트들(15)을 통해 상기 제1, 제2, 및 제3 마이크로 전자 패키지들(10a, 10b, 10c)과 전기적으로 접속될 수 있다.
도 3b에서 볼 수 있는 바와 같이, 마이크로 전자 구성요소(2)는 적어도 하나의 수동 요소(40)를 포함할 수 있다. 일 예에서는, 상기 적어도 하나의 수동 요소(40)는 상기 제1 패키지(10a)의 상부 패키지 면(12)에 장착될 수 있다. 한 실시 예에서는, 상기 적어도 하나의 수동 요소(40)는 인터커넥트 기판(11)에 장착될 수 있으며 상기 인터커넥트 기판(11)은 상기 제1 패키지(10a)의 상부 패키지 면(12)에 접속되어 있다. 일 예에서는, 상기 적어도 하나의 수동 요소(40)가 적어도 하나의 디커플링 커패시터를 포함할 수 있다.
도 4a에서 볼 수 있는 바와 같이, 도전성 구조는 상기 제1, 제2, 및 제3 도전성 인터커넥트들(15a, 15b, 15c)과 접속되고 상기 제1, 제2, 및 제3 도전성 인터커넥트들을 통해 상기 마이크로 전자 요소들(30)의 요소 접점들(35)과 접속된 도 1a - 도 1c의 마이크로 전자 패키지(10)의 유전체 층 상에 형성된 트레이스들(80, 81)을 포함할 수 있다.
상기 트레이스들은 제1 트레이스들(80) 및 제2 트레이스들(81)을 포함하며, 상기 제1 트레이스들은 상기 마이크로 전자 요소들의 접점들(35) 및 상기 제1 및 제3 도전성 인터커넥트들(15a, 15c) 간의 요소 접점 축(A1)에 수직인 제1 방향(D1)으로 연장되어 있으며, 상기 제2 트레이스들은 상기 마이크로 전자 요소들의 접점들 및 상기 제2 도전성 인터커넥트들(15b) 간의 요소 접점 축(A1)과 나란한 제2 방향(D2)으로 연장되어 있다.
도 4b - 도 4e에는 도 1a 및 도 4a의 마이크로 전자 패키지를 제조하는 방법의 단계들이 도시되어 있다. 그러한 프로세스는 유전체 층 또는 기판(20)과 비어(via)-충전 FR4 사전 천공 삽입부들을 결합함으로써 도 4b에 도시된 바와 같이 개시될 수 있다. 비록 단지 하나의 유전체 층 또는 기판(20)이 도 4b에 도시되어 있지만, 한 실시 예에서는, 2x2 몰드가 상기 비어-충전 FR4 사전 천공 삽입부들 상에 유전체 재료를 형성하는데 사용될 수 있고, 그럼으로써 4개의 패키지(10)가 서로 결합하게 되는 동안에 형성될 수 있게 된다.
도 4c에 도시된 바와 같이, 공지된 양호한 다이들(마이크로 전자 요소들(30))은 사전 천공 개구부들(90) 내에 배치될 수 있다. 다음에는, 도 4d에 도시된 바와 같이, 봉입재(50)가 상기 마이크로 전자 요소들(30)의 배면 표면들 상에 공급, 스텐실 처리, 스크린 처리 또는 제공될 수 있다. 다른 일 예에서는, 상기 봉입재가 오버몰딩에 의해 상부에 형성되는 몰드 컴파운드(mold compound)일 수 있다.
그리고나서, 도 4e에 도시된 바와 같이, 상기 방향(D1)으로 연장하게 되는 제1 트레이스들(80) 및 상기 방향(D1)을 가로지르는 방향(D2)으로 연장하게 되는 제2 트레이스(81)로서 금속화가 적용될 수 있으며, 상기 제1 트레이스들은 상기 제1 및 제3 도전성 인터커넥트들(15a, 15c)과 접속되어 있고, 상기 제2 트레이스들은 상기 제2 도전성 인터커넥트들(15b)과 접속되어 있다.
도 5a에서 볼 수 있는 바와 같이, 위에 기재한 패키지(10)의 기능적인 특징들 중 일부 또는 모두를 지니는 마이크로 전자 패키지(10')는 또한 방열기 어셈블리(55)를 포함할 수 있다. 상기 방열기 어셈블리(55)는 상기 마이크로 전자 요소(30)와 열적으로 연통하는 방열기(55), 및 상기 방열기의 하나 이상의 노출된 표면을 덮는 봉입재(50)를 포함할 수 있다. 그러한 방열기는 예를 들면 열전도성 접착제 또는 그리스에 의해 상기 마이크로 전자 요소들(30)의 표면에 결합하게 될 수 있다. 일 예에서는, 상기 방열기가 적어도 부분적으로 상기 패키지(10)의 마이크로 전자 요소(30)의 배면(33) 상에 놓일 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 상기 방열기(55)의 측면 부분들(56)은 상기 마이크로 전자 패키지(10)의 하나 또는 2개의 측면 에지(13)를 넘어 연장될 수 있다. 상기 방열기(55)는 개구부(57)를 지니며 상기 방열기(55)는 상기 개구부(57)를 통해 연장되어 있다. 상기 개구부(57)는 상기 패키지(10)의 중앙 영역(23) 중 적어도 일부와 정렬될 수 있으며, 그럼으로써 상기 제1 도전성 인터커넥트들(15a) 중 적어도 일부가 상기 개구부(57)를 통해 연장될 수 있게 된다. 상기 방열기(55)는 또한 상기 제2 도전성 인터컨넥트들(15b) 중 적어도 일부가 상기 패키지의 주변 영역(28)에서 상기 방열기의 어느 한 측 상에서 상기 패키지(10)를 통해 연장되는 것을 허용할 수 있다.
상기 방열기 어셈블리(55)를 이루는 방열기는 부분적으로나 또는 완전히 임의의 적합한 전도성 재료로 만들어질 수 있다. 적합한 열전도성 재료의 예들에는 금속, 흑연, 열전도성 접착제, 예컨대, 열전도성 에폭시, 땜납 등등, 또는 그러한 재료들의 조합이 포함되지만, 이들에 국한되지 않는다. 일 예에서는, 상기 방열기는 실질적으로 이어져 있는 금속 시트일 수 있다.
한 실시 예에서는, 상기 방열기가 상기 마이크로 전자 요소(30)에 인접 배치된 금속 층을 포함할 수 있다. 상기 금속 층은 상기 제1 패키지(10')의 상부 또는 하부 면에 노출될 수 있다. 변형적으로는, 상기 방열기가 상기 마이크로 전자 요소들(30)의 적어도 배면 표면을 덮는 오버몰드 또는 봉입재(50)를 포함할 수 있다. 일 예에서는, 상기 방열기가 상기 마이크로 전자 요소(30)의 정면 표면 및 배면 표면 중 적어도 하나와 열적으로 연통할 수 있다. 상기 방열기는 주변 환경으로의 열방출을 개선할 수 있다.
한 특정 실시 예에서는, 금속 또는 다른 열전도성 재료로 만들어진 사전에 형성된 방열기가 열전도성 접착제 또는 열전도성 그리스와 같은 열전도성 재료로 상기 마이크로 전자 요소(30)의 배면 표면에 부착될 수도 있고 상기 마이크로 전자 요소(30)의 배면 표면상에 배치될 수도 있다. 그러한 접착제는 존재하는 경우에 상기 방열기 및 상기 방열기가 부착되어 있는 마이크로 전자 요소(130) 간의 상대적인 이동이 예를 들면 호환성 있게 부착된 요소들 간의 열팽창 차를 수용하는 것을 허용하는 호환성 재료(compliant material)일 수 있다. 상기 방열기는 모놀리식 구조일 수 있다. 변형적으로는, 상기 방열기가 서로 이격되어 있는 다수의 방열기 부분을 포함할 수 있다. 한 특정 실시 예에서는, 상기 방열기가 상기 마이크로 전자 요소(30)의 배면 표면 중 적어도 일부에 직접 결합된 땜납 층일 수도 있고 상기 마이크로 전자 요소(30)의 배면 표면 중 적어도 일부에 직접 결합된 땜납 층을 포함할 수도 있다.
위의 도 1a - 도 5b를 참조하여 위에 기재한 마이크로 전자 패키지들, 적층된 마이크로 전자 어셈블리들, 및 적층된 마이크로 전자 구성요소들은 도 6에 도시된 시스템(600)과 같은 다양한 전자 시스템의 구성에 이용될 수 있다. 예를 들면, 본 발명의 부가적인 실시 예에 의한 시스템(600)은 다른 전자 구성요소들(608, 611)과 연관지어, 위에 기재한 바와 같은 마이크로 전자 패키지들, 적층된 마이크로 전자 어셈블리들, 및 적층된 마이크로 전자 구성요소들과 같은 복수 개의 모듈들 또는 구성요소들(606)을 포함한다.
도시된 대표적인 실시 예(600)에서는, 상기 시스템이 플렉서블 인쇄 회로 보드와 같은 회로 패널, 마더보드, 또는 라이저 패널(riser panel)(602)을 포함할 수 있으며, 상기 회로 패널은 상기 모듈들 또는 구성요소들(606, 608)을 서로 상호접속하는 다수의 도체(604)를 포함할 수 있고, 상기 다수의 도체(604) 중 단지 하나가 도 6에 도시되어 있다. 그러한 회로 패널(602)은 상기 시스템(600)에 포함된 마이크로 전자 패키지들 및/또는 마이크로 전자 어셈블리들 각각으로 그리고 상기 시스템(600)에 포함된 마이크로 전자 패키지들 및/또는 마이크로 전자 어셈블리들 각각으로부터 신호들을 전송할 수 있다. 그러나, 이는 단지 대표적인 것에 불과하며, 상기 모듈들 또는 구성요소들(606) 간의 전기적 접속들이 사용될 수 있다.
한 특정 실시 예에서는, 상기 시스템(600)이 또한 반도체 칩(608)과 같은 프로세서를 포함할 수 있으며, 그럼으로써 각각의 모듈 또는 구성요소(606)는 클록 사이클 단위로 다수(N) 개의 데이터 비트를 병렬로 전송하도록 구성될 수 있게 하고, 상기 프로세서는 클록 사이클 단위로 다수(M) 개의 데이터 비트를 병렬로 전송하도록 구성될 수 있게 하며, 여기서 M은 N보다 크거나 같다.
도 6에 도시된 예에서는, 상기 구성요소(608)가 반도체 칩이고 구성요소(610)가 디스플레이 스크린이지만, 임의의 다른 구성요소들이 상기 시스템(600)에서 사용될 수 있다. 물론, 비록 단지 2개의 추가적인 구성요소(608, 611)가 예시를 명료하게 하기 위해 도 6에 도시되어 있지만, 상기 시스템(600)은 임의 개수의 그러한 구성요소들을 포함할 수 있다.
모듈들 또는 구성요소들(606) 및 구성요소들(608, 611)은 파선들로 개략적으로 도시된 공통 하우징(601)에 장착될 수 있으며, 원하는 회로를 형성하도록 필요에 따라 서로 전기적으로 상호 접속될 수 있다. 상기 하우징(601)은 예를 들면 셀룰러 전화 또는 개인 휴대 정보 단말기에서 유용한 타입의 휴대용 하우징으로서 도시되어 있다. 구조(606)가 영상 칩(imaging chip)과 같은 감광 요소를 포함하는 실시 예들에서는, 렌즈(611) 또는 다른 광학 기기가 또한 상기 구조로 광을 라우팅하기 위해 제공될 수 있다. 다시, 도 6에 도시된 단순화된 시스템은 단지 대표적인 것일 뿐이며, 데스크톱 컴퓨터들, 라우터들 등등과 같은 고정 구조들로 일반적으로 간주되는 시스템들을 포함하는 다른 시스템들이 위에서 논의된 구조들을 사용하여 만들어질 수 있다.
비록 본 발명이 본원 명세서에서는 특정 실시 예들을 참조하여 기재되었지만, 여기서 이해하여야 할 점은 이러한 실시 예들이 단지 본 발명의 원리들 및 적용들을 예시한 것뿐이라는 점이다. 그러므로 여기서 이해하여야 할 점은 예시적인 실시 예들에 대한 다수의 변경이 이루어질 수 있으며 다른 배치들이 첨부된 청구항들에 의해 한정된 바와 같은 본 발명의 정신 및 범위로부터 이탈하지 않고 고안될 수 있다는 점이다.
여기서 알아야 할 점은 여러 종속 청구항 및 여러 종속 청구항에 기재된 특징들이 초기 청구항들에서 제시한 것들과는 다른 방식들로 조합될 수 있다는 점이다. 또한 여기서 알아야 할 점은 개별 실시 예들과 연관지어 기재된 특징들이 기재된 실시 예들의 다른 실시 예들과 공유될 수 있다는 점이다.

Claims (27)

  1. 마이크로 전자 패키지에 있어서,
    상기 마이크로 전자 패키지는,
    하부 패키지 면, 상기 하부 패키지 면의 반대 측에 있는 상부 패키지 면, 및 상기 하부 및 상부 패키지 면들의 경계를 이루는 주변 패키지 에지들;
    제1 구성요소와의 접속용으로 구성된 상기 하부 패키지 면에 있는 하부 단자들;
    제2 구성요소와의 접속용으로 구성된 상기 상부 패키지 면에 있는 상부 단자들;
    제1 및 제2 마이크로 전자 요소들로서, 제1 및 제2 마이크로 전자 요소들 각각은 메모리 저장 어레이 기능을 지니며, 제1 및 제2 마이크로 전자 요소들의 요소 면들은 상기 하부 패키지 면과 나란한 단일 평면에 배치되어 있고, 제1 및 제2 마이크로 전자 요소들 각각은 대응하는 요소 면에 접점들을 지니는, 제1 및 제2 마이크로 전자 요소들; 및
    도전성 인터커넥트들로서, 도전성 인터커넥트들 각각은 적어도 하나의 하부 단자를 적어도 하나의 상부 단자와 전기적으로 접속시키고, 도전성 인터커넥트들 중 적어도 일부는 상기 마이크로 전자 요소들의 접점들과 전기적으로 접속되어 있는, 도전성 인터커넥트들;
    을 포함하며,
    상기 도전성 인터커넥트들은,
    어드레스 정보를 전달하도록 구성되며 상기 하부 패키지 면에 수직인 이론적인 평면의 대응하는 제1 및 제2 대립 측면들 상에 배치된 제1 및 제2 세트의 인터커넥트들을 포함하는 제1 도전성 인터커넥트들로서, 상기 제1 세트의 인터커넥트들의 신호 할당들은 상기 제2 세트의 인터커넥트들의 신호 할당들과 관련해 상기 마이크로 전자 패키지의 이론적인 회전 축에 대한 180°회전 대칭을 지니고, 상기 회전 축은 상기 하부 패키지 면에 수직이며 상기 이론적인 평면에서 연장되어 있는, 제1 도전성 인터커넥트들; 및
    상기 마이크로 전자 요소들 중 하나로 그리고 상기 마이크로 전자 요소들 중 하나로부터 데이터 정보를 전달하도록 구성되며 상기 이론적인 평면의 대응하는 제1 및 제2 측면들 상에 배치된 제3 및 제4 세트의 인터커넥트들을 포함하는 제2 도전성 인터커넥트들로서, 각각의 제2 도전성 인터커넥트의 위치는 상기 마이크로 전자 패키지 내의 마이크로 전자 요소들로부터 전기적으로 절연된 상응하는 무-접속 도전성 인터커넥트의 위치와 관련해 상기 회전 축에 대한 180°회전 대칭을 지니는, 제2 도전성 인터커넥트들;
    을 포함하는, 마이크로 전자 패키지.
  2. 제1항에 있어서, 상기 하부 패키지 면은 상기 주변 패키지 에지들 중 인접한 주변 패키지 에지들 간의 교차점들에 위치해 있는 모서리들을 지니며, 상기 하부 패키지 면은 제1 대립 쌍의 모서리들 간에 연장되어 있는 제1 라인 및 제2 대립 쌍의 모서리들 간에 연장되어 있는 제2 라인 간의 교차점에서 중심을 한정하고, 상기 회전 축은 상기 하부 패키지 면 중심에 있거나 상기 하부 패키지 면 중심 부근에 있는 위치를 가로지르는, 마이크로 전자 패키지.
  3. 제1항에 있어서, 상기 마이크로 전자 요소들의 요소 면들은 상기 마이크로 전자 요소들의 인접한 에지들 간의 중심 영역 및 상기 요소 면들의 주변 에지들 및 대응하는 인접한 주변 에지들 간의 주변 영역들을 한정하도록 단일 평면의 방향에서 서로 이격되어 있으며, 상기 제1 도전성 인터커넥트들은 상기 중앙 영역과 정렬되어 있는, 마이크로 전자 패키지.
  4. 제3항에 있어서, 상기 제2 도전성 인터커넥트들은 상기 주변 영역들 중 적어도 하나와 정렬되어 있는, 마이크로 전자 패키지.
  5. 제1항에 있어서, 상기 제1 도전성 인터커넥트들 중 적어도 일부는 상기 마이크로 전자 패키지 내의 회로에 의해 이용가능한 어드레스 정보를 전달하여 상기 마이크로 전자 요소들 중 적어도 하나의 마이크로 전자 요소의 메모리 저장 어레이의 이용가능한 모든 어드레스 가능한 메모리 위치들 중에서 한 어드레스 가능한 메모리 위치를 결정하도록 구성된, 마이크로 전자 패키지.
  6. 제1항에 있어서, 상기 제1 도전성 인터커넥트들은 상기 마이크로 전자 패키지 내의 회로에 의해 이용가능한 어드레스 정보 모두를 전달하여 상기 마이크로 전자 요소들 내의 메모리 저장 어레이의 이용가능한 모든 어드레스 가능한 메모리 위치들 중에서 한 어드레스 가능한 메모리 위치를 결정하도록 구성된, 마이크로 전자 패키지.
  7. 제1항에 있어서, 상기 제1 도전성 인터커넥트들은 어드레스 정보 및 커맨드 정보를 전달하도록 구성된, 마이크로 전자 패키지.
  8. 제1항에 있어서, 상기 마이크로 전자 요소들의 표면들 상에 유전체 층이 형성되며, 상기 마이크로 전자 패키지는 상기 유전체 층 상에 형성된 트레이스들로서, 상기 마이크로 전자 요소들의 접점들 및 상기 제1 및 제2 도전성 인터커넥트들과 접속된 트레이스들을 부가적으로 포함하는, 마이크로 전자 패키지.
  9. 제1항에 있어서, 상기 트레이스들은 제1 및 제2 트레이스들을 포함하며, 상기 제1 트레이스들은 상기 마이크로 전자 요소들의 접점들 및 상기 제1 도전성 인터커넥트들 간의 제1 축에 수직인 제1 방향으로 연장되어 있고, 상기 제2 트레이스들은 상기 마이크로 전자 요소들의 접점들 및 상기 제2 도전성 인터커넥트들 간의 제1 축과 나란한 제2 방향으로 연장되어 있는, 마이크로 전자 패키지.
  10. 제1항에 있어서,
    상기 마이크로 전자 패키지는,
    기판;
    을 부가적으로 포함하며,
    상기 상부 패키지 면 또는 상기 하부 패키지 면 중 하나를 한정하는 유전체 층의 표면은 상기 기판의 제1 표면인, 마이크로 전자 패키지.
  11. 제10항에 있어서, 상기 기판은 상기 기판의 두께를 통해 연장되어 있는 적어도 하나의 애퍼처를 지니고, 상기 마이크로 전자 요소들의 하나 이상의 마이크로 전자 요소들의 접점들은 상기 적어도 하나의 애퍼처와 정렬되어 있으며 복수 개의 리드들에 의해 상기 기판의 제1 표면에 있는 기판 접점들과 전기적으로 접속되어 있는, 마이크로 전자 패키지.
  12. 제11항에 있어서, 상기 리드들 중 적어도 일부는 상기 적어도 하나의 애퍼처를 통해 연장되어 있는 와이어 본드들을 포함하는, 마이크로 전자 패키지.
  13. 제1항에 있어서,
    상기 마이크로 전자 패키지는,
    상기 마이크로 전자 요소들 중 적어도 하나와 열적으로 연통하는 방열기;
    를 부가적으로 포함하는, 마이크로 전자 패키지.
  14. 제1항에 있어서,
    상기 마이크로 전자 패키지는,
    제3 및 제4 마이크로 전자 요소들;
    을 부가적으로 포함하며,
    상기 제3 및 제4 마이크로 전자 요소들 각각은 메모리 저장 어레이 기능을 지니고, 상기 제1, 제2, 제3, 및 제4 마이크로 전자 요소들의 요소 면들은 상기 하부 패키지 면과 나란한 단일 평면에 배치되며, 상기 제3 및 제4 마이크로 전자 요소들 각각은 대응하는 요소 면에 접점들을 지니는, 마이크로 전자 패키지.
  15. 제14항에 있어서, 상기 이론적인 평면은 제1 이론적인 평면이며, 상기 마이크로 전자 패키지는 상기 하부 패키지 면 및 상기 제1 이론적인 평면에 수직인 제2 이론적인 평면을 한정하고, 상기 마이크로 전자 패키지는 상기 마이크로 전자 요소들로 그리고 상기 마이크로 전자 요소들로부터 칩 선택 정보를 전달하도록 구성된 제3 도전성 인터커넥트들을 부가적으로 포함하며,
    상기 제1 이론적인 평면의 제1 측면 상에서의 상기 제1 도전성 인터커넥트들 및 상기 제3 도전성 인터커넥트들의 신호 할당들은 상기 제1 이론적인 평면의 제2 측면 상에서의 상기 제1 도전성 인터커넥트들의 신호 할당들의 거울상(mirror image)이고, 상기 제2 이론적인 평면의 제1 측면 상에서의 상기 제1 도전성 인터커넥터들 및 상기 제3 도전성 인터커넥트들의 신호 할당들은 상기 제2 이론적인 평면의 제1 측면의 반대 측에 있는 상기 제2 이론적인 평면의 제2 측면 상에서의 상기 제1 도전성 인터커넥트들의 신호 할당들의 거울상(mirror image)인, 마이크로 전자 패키지.
  16. 제1항에 있어서,
    상기 마이크로 전자 패키지는,
    상기 마이크로 전자 요소들로 그리고 상기 마이크로 전자 요소들로부터 칩 선택 정보를 전달하도록 구성된 제3 도전성 인터커넥트들로서, 상기 이론적인 평면의 대응하는 제1 및 제2 측면들 상에 배치된 제5 및 제6 세트의 인터커넥트들을 포함하는, 제3 도전성 인터커넥트들;
    을 부가적으로 포함하며,
    상기 제5 또는 제6 세트의 인터커넥트들 중 하나의 각각의 제3 도전성 인터커넥트의 위치는 상기 제5 또는 제6 세트의 인터커넥트들 중 나머지 하나의 상응하는 제3 도전성 인터커넥트의 위치와 관련해 상기 회전 축에 대한 180°회전 대칭을 지니는, 마이크로 전자 패키지.
  17. 청구항 제16항에 기재된 제1 및 제2 동일한 마이크로 전자 패키지들을 각각 포함하는 적층된 마이크로 전자 어셈블리에 있어서,
    상기 제1 마이크로 전자 패키지는 상기 제2 마이크로 전자 패키지와 관련해 상기 제1 마이크로 전자 패키지의 회전 축에 대한 동일한 회전 배향을 지님으로써,
    상기 제1 마이크로 전자 패키지의 제1, 제2, 및 제3 도전성 인터커넥트들 각각은 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1, 제2, 및 제3 도전성 인터커넥트들 중 상응하는 도전성 인터커넥트 상에 놓이게 하고 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1, 제2, 및 제3 도전성 인터커넥트들 중 상응하는 도전성 인터커넥트와 전기적으로 접속되게 하며,
    상기 제1 마이크로 전자 패키지의 각각의 무-접속 도전성 인터커넥트는 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트 상에 놓이게 하고 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속되게 하는, 적층된 마이크로 전자 어셈블리.
  18. 청구항 제16항에 기재된 제1 및 제2 동일한 마이크로 전자 패키지들을 각각 포함하는 적층된 마이크로 전자 어셈블리에 있어서,
    상기 제1 마이크로 전자 패키지는 상기 제2 마이크로 전자 패키지와 관련해 180°만큼 상기 제1 마이크로 전자 패키지의 회전 축을 중심으로 회전됨으로써,
    상기 제1 마이크로 전자 패키지의 제1 및 제3 도전성 인터커넥트들 각각은 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1 및 제3 도전성 인터커넥트들의 상응하는 도전성 인터커넥트 상에 놓이게 하고 동일한 신호 할당을 지니는 상기 제2 마이크로 전자 패키지의 대응하는 제1 및 제3 도전성 인터커넥트들의 상응하는 도전성 인터커넥트와 전기적으로 접속되게 하며,
    상기 제1 마이크로 전자 패키지의 각각의 제2 도전성 인터커넥트는 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트 상에 놓이게 하고 상기 제2 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속되게 하며, 상기 제2 마이크로 전자 패키지의 각각의 제2 도전성 인터커넥트는 상기 제1 마이크로 전자 패키지의 무-접속 도전성 인터커넥트 하부에 놓이게 하고 상기 제1 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속되게 하는, 적층된 마이크로 전자 어셈블리.
  19. 청구항 제18항에 기재된 제1 및 제2 적층된 마이크로 전자 어셈블리들을 각각 포함하는 적층된 마이크로 전자 구성요소에 있어서,
    상기 마이크로 전자 패키지들 각각의 회전 축은 서로 일치하며,
    상기 제1 적층된 마이크로 전자 어셈블리의 제1 마이크로 전자 패키지의 제1 및 제2 도전성 인터커넥트들은 상기 제2 적층된 마이크로 전자 어셈블리의 제1 마이크로 전자 패키지와 동일한 위치들 및 신호 할당들을 지니고, 상기 제1 적층된 마이크로 전자 어셈블리의 제2 마이크로 전자 패키지의 제1 및 제2 도전성 인터커넥트들은 상기 제2 적층된 마이크로 전자 어셈블리의 제2 마이크로 전자 패키지와 동일한 위치들 및 신호 할당들을 지니며,
    상기 제1 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 각각의 제3 도전성 인터커넥트는 상기 제2 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속되고, 상기 제2 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 각각의 제3 도전성 인터커넥트는 상기 제2 마이크로 전자 어셈블리의 각각의 마이크로 전자 패키지의 무-접속 도전성 인터커넥트와 전기적으로 접속되는, 적층된 마이크로 전자 구성요소.
  20. 제18항에 있어서,
    상기 적층된 마이크로 전자 어셈블리는,
    상기 제1 마이크로 전자 패키지에 전기적으로 접속된 적어도 하나의 수동 요소;
    를 부가적으로 포함하는, 적층된 마이크로 전자 어셈블리.
  21. 제20항에 있어서, 상기 적어도 하나의 수동 요소는 적어도 하나의 디커플링 커패시터를 포함하는, 적층된 마이크로 전자 어셈블리.
  22. 제18항에 있어서,
    상기 적층된 마이크로 전자 어셈블리는,
    회로 패널;
    을 부가적으로 포함하며, 상기 회로 패널은 상기 회로 패널의 패널 면에 복수 개의 패널 접점들을 지니고 상기 회로 패널 상에 디커플링 커패시터, 종단 저항기, 또는 구동 요소 중 적어도 하나를 지니며, 상기 제1 마이크로 전자 패키지의 상부 단자들 중 적어도 일부는 상기 패널 접점들에 결합되어 있는, 적층된 마이크로 전자 어셈블리.
  23. 제18항에 있어서,
    상기 적층된 마이크로 전자 어셈블리는,
    회로 패널;
    을 부가적으로 포함하며, 상기 회로 패널은 상기 회로 패널의 패널 면에 복수 개의 접점들을 지니고, 상기 제2 마이크로 전자 패키지의 하부 단자들 중 적어도 일부는 상기 패널 접점들에 결합되어 있는, 적층된 마이크로 전자 어셈블리.
  24. 제23항에 있어서, 상기 패널 접점들은 상기 제2 마이크로 전자 패키지의 도전성 인터커넥트들을 통해 상기 제1 마이크로 전자 패키지의 마이크로 전자 요소들과 전기적으로 접속되어 있는, 적층된 마이크로 전자 어셈블리.
  25. 제18항에 있어서,
    상기 적층된 마이크로 전자 어셈블리는,
    상기 제1 및 제2 마이크로 전자 패키지들의 제1 도전성 인터커넥트들에 전기적으로 접속된 기기;
    를 부가적으로 포함하며, 상기 기기는 상기 제1 및 제2 마이크로 전자 패키지들의 마이크로 전자 요소들의 접점들에 어드레스 정보를 구동하도록 동작가능한, 적층된 마이크로 전자 어셈블리.
  26. 청구항 제18항에 기재된 마이크로 전자 어셈블리 및 상기 마이크로 전자 어셈블리에 전기적으로 접속된 하나 이상의 다른 전자 구성요소들을 포함하는 시스템.
  27. 제26항에 있어서,
    상기 시스템은,
    하우징;
    을 부가적으로 포함하며, 상기 마이크로 전자 어셈블리 및 상기 하나 이상의 다른 전자 구성요소들은 상기 하우징과 조립되는, 시스템.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3018953B1 (fr) 2014-03-19 2017-09-15 St Microelectronics Crolles 2 Sas Puce de circuit integre montee sur un interposeur
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
CN109075151B (zh) 2016-04-26 2023-06-27 亚德诺半导体国际无限责任公司 用于组件封装电路的机械配合、和电及热传导的引线框架
KR102400101B1 (ko) 2017-11-03 2022-05-19 삼성전자주식회사 Pop 반도체 패키지 및 그를 포함하는 전자 시스템
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11398258B2 (en) * 2018-04-30 2022-07-26 Invensas Llc Multi-die module with low power operation
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
EP3832716B1 (en) * 2019-12-02 2022-07-06 STMicroelectronics S.r.l. An assortment of substrates for semiconductor circuits, corresponding assortment of devices and method
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US11742295B2 (en) * 2020-12-28 2023-08-29 Global Unichip Corporation Interface of integrated circuit die and method for arranging interface thereof
US12112113B2 (en) 2021-03-05 2024-10-08 Apple Inc. Complementary die-to-die interface
US11803471B2 (en) 2021-08-23 2023-10-31 Apple Inc. Scalable system on a chip
JP2023045844A (ja) * 2021-09-22 2023-04-03 キオクシア株式会社 半導体デバイス及びメモリシステム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
US20040245617A1 (en) * 2003-05-06 2004-12-09 Tessera, Inc. Dense multichip module
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
US20050285248A1 (en) * 2004-06-29 2005-12-29 Sun-Teck See Method and system for expanding flash storage device capacity
US7358616B2 (en) * 2005-09-14 2008-04-15 Freescale Semiconductor, Inc. Semiconductor stacked die/wafer configuration and packaging and method thereof
DE102006003377B3 (de) * 2006-01-24 2007-05-10 Infineon Technologies Ag Halbleiterbaustein mit einem integrierten Halbleiterchip und einem Chipgehäuse und elektronisches Bauteil
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8518746B2 (en) 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US8378477B2 (en) 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US8890304B2 (en) 2011-06-08 2014-11-18 Tessera, Inc. Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material
US9117811B2 (en) 2011-06-13 2015-08-25 Tessera, Inc. Flip chip assembly and process with sintering material on metal bumps
JP6006920B2 (ja) * 2011-07-04 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体モジュール及びモジュール基板
US8345441B1 (en) * 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
KR101797079B1 (ko) * 2011-12-30 2017-11-14 삼성전자 주식회사 Ｐｏｐ 구조의 반도체 패키지
US8848392B2 (en) * 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly

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Publication number Publication date
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US9728495B2 (en) 2017-08-08
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