KR20150127804A - 반도체 상의 구리 도금 - Google Patents

반도체 상의 구리 도금 Download PDF

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KR20150127804A
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게리 햄
제이슨 에이. 리스
링윤 웨이
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롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨
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Abstract

반도체 웨이퍼의 전면 또는 에미터 면(emitter side)의 전류 트랙을 금속화하기 위해 일가 구리 도금조를 사용한다. 구리는 전해도금 또는 LIP에 의해 전류 트랙 상에 선택적으로 침착된다. 통상의 금속 도금조를 사용하여 전류 트랙의 추가 금속화를 수행할 수 있다. 금속화된 반도체는 광전지 디바이스의 제조에 사용될 수 있다.

Description

반도체 상의 구리 도금 {Plating of copper on semiconductors}
본 발명은 반도체 상에 구리를 도금하는 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 일가 구리조를 사용하여 반도체 상에 구리를 도금하는 방법에 관한 것이다.
광전지 및 태양 전지와 같이 도핑된 반도체의 금속 도금은 반도체의 전면과 후면에 전기적 전도성 접촉자(conductive contact)의 형성을 포함한다. 반도체로부터 전기적 전도성 접촉자로 방해 없이 대전 입자(charge carrier)를 발생시키도록 하기 위하여, 금속 코팅은 반도체와 옴 접촉(ohmic contact)을 일으킬 수 있어야 한다. 전류 손실을 피하기 위하여, 금속화된 접촉 그리드(contact grid)는 적절한 전류 전도성, 즉, 높은 전도성 또는 충분히 높은 컨덕터 트랙 단면적을 가져야 한다.
태양 전지의 후면 금속 코팅에 대하여 상기 요건들을 만족시키는 많은 공정들이 존재한다. 예를 들면, 태양 전지의 후면에서 전류 전도성을 개선시키기 위하여, 후면 바로 아래에 p-도핑을 강화시킨다. 이러한 목적을 위하여 보통 알루미늄을 사용한다. 예를 들면, 증착에 의해 또는 후면상으로 프린팅되어 그 안으로 운반하거나, 각각 그 안에서 합금함에 의해 알루미늄을 도포한다. 전면 또는 광입사면(light incidence side) 금속 코팅의 경우, 목표는 활성 반도체 표면의 쉐이딩(shading)을 최소로 하여, 가능한 한 넓은 표면을 사용하여 광자를 포획하는 것이다.
후막 기술(thick-film technique)을 이용하는 금속 코팅은 컨덕터 트랙을 금속화하는 통상적인 방법이다. 사용되는 페이스트(paste)는 금속 입자를 포함하고, 결국 전기적 전도성이 된다. 페이스트는 스크린(screen), 마스크(mask), 패드 프린팅(pad printing) 또는 페이스트 라이팅(paste writing)으로 도포된다. 일반적으로 이용되는 공정은 스크린 프린팅 공정으로서, 최소 라인 폭이 80㎛ 내지 100㎛인 손가락 모양의(finger-shaped) 금속 코팅 라인이 만들어진다. 이와 같은 그리드 폭에서도 전기 전도성 손실은, 순수한 금속 구조와 비교하여 분명하게 나타난다. 이것은 태양 전지의 일련의 저항 및 채움 인자(filling factor) 및 효율에 역효과를 나타낼 수 있다. 이러한 효과는, 상기 공정이 컨덕터 트랙을 보다 평평하게 하기 때문에, 보다 작은 프린티드온(printed-on) 컨덕터 트랙 폭에서 강화된다. 금속 입자간 비전도성 옥사이드 및 글래스 성분들이 이와 같이 감소된 전도성의 근본적인 원인을 구성하게 된다.
전면 접촉자를 제조하기 위한 복합 공정은 컨덕터 트랙 구조의 선명도(definition)를 위한 레이저 또는 포토그래픽 기술을 사용한다. 그 후 컨덕터 트랙을 금속화한다. 일반적으로, 전기 전도성을 위한 충분한 접착력 및 원하는 두께를 달성하기 위한 금속 코팅을 적용하기 위하여 종종 다양한 금속 코팅 단계가 사용된다. 예컨대, 습식-화학(wet-chemical) 금속 코팅 공정이 사용되는 경우, 제1 미세 금속 코팅이 팔라듐 촉매를 사용하여 전류 트랙 상에 침착된다. 이는 종종 니켈의 무전해 침착에 의해 강화된다. 전도성을 증가시키기 위하여 무전해 또는 전해 침착에 의해 니켈 위에 구리를 침착시킬 수 있다. 그 후 구리를 산화로부터 보호하기 위하여 주석 또는 은의 미세 층으로 구리를 코팅할 수 있다.
도핑된 반도체 웨이퍼의 구리 도금의 한가지 문제는 구리가 n-타입 및 p-타입 도핑된 반도체 웨이퍼를 분해하여 이들의 유효기간을 단축시키는 것으로 밝혀졌다는 것이다. 구리 오염 및 웨이퍼 도핑 사이의 상승적 효과가 발견되었다. 철과 같은 기타 금속과 비교하여 유효기간을 급격히 감소시키기 위해 요구되는 구리 수준은 상대적으로 높으며, 심하게 오염된 실리콘에 대해 상대적으로 허용되는 유효기간이 여전히 관찰된다. 예컨대, 1Ωcm p-타입 실리콘의 유효기간은 3x1014 cm-3의 구리 농도에서 거의 10μs이며, 이는 160㎛의 확산 길이와 일치한다. 구리 투여량이 더 커지면 유효기간을 훨씬 더 감소시키며, 이러한 경향의 포화는 3x1015 cm-3의 농도에서도 발견되지 않는다. 특정 구리 농도에 대해 달성될 수 있는 유효기간이 저항력이 낮아지면 이에 따라 유효기간이 더 짧아지는 웨이퍼의 저항력에 따라 매우 달라진다는 점을 주목하는 것도 중요하다. 구리 투여량 및 도펀트 농도가 모두 유효기간에 강력한 효력을 미친다는 사실은 실리콘 내 구리의 미래 연구 뿐아니라 광전지 제조를 위한 구리 도금조의 개발에 있어서도 중요하다. 이 문제는 문헌 (Journal of The Electrochemical Society, 157 (10) H942-H946 (2010), "Quick Determination of Copper-Metallization Long-Term Impact on Silicon Solar Cells" of J. Bartsch et al.)에 좀더 자세히 기술되어 있다.
도핑된 반도체 웨이퍼의 구리 도금과 관련한 또 다른 문제는 후면 알루미늄 함유 전극과 은 버스바(silver busbar)에 구리가 원치않는 침착을 하여 웨이퍼의 성능을 약화시키는 것이다. 이와 같이 원치 않는 구리 도금은 조(bath) 내의 구리 이온이 제2구리 또는 Cu2 + 이온일 때 발생한다. 구리 도금조는 통상 산성이다. 구리 침착은 외부 전류의 적용없이 전지의 후면을 따라 비유사한 금속에 의해 발생된 침지 공정에 의해 일어난다. 또한, 후면에 침착된 구리는 그것을 손상시키는 반도체 내부로 이동할 수 있다. 또한, 이러한 제2구리 이온 함유 구리 도금조는 맑지 않으며 색이 어둡고 따라서 이들은 광 유도된 도금 공정 중에 반도체에 광이 도달하는 것을 방해한다. 이는 균일하지 않은 구리 도금을 유발하여 전류 트랙 상에 도금된 구리 두께를 변화시킬 수 있으며, 도금 비율을 손상시켜 도금 공정의 효율을 떨어뜨릴 수 있다.
따라서, 전면 전류 트랙의 형성에 있어서 반도체 웨이퍼 상에 구리를 도금하기 위한 개선된 방법이 요구되었다.
본 발명의 방법은 전면, 후면 및 PN 접합부를 포함하는 반도체를 제공하며, 여기에서 전면은 기층(underlayer)을 포함하는 전도성 트랙의 패턴을 포함하고 후면은 금속 접촉자를 포함하는 단계; 반도체를 일가 구리 도금 조성물과 접촉시키는 단계; 및 전도성 트랙의 기층 상에 구리를 도금하는 단계를 포함한다.
이 방법은 후면 금속 접촉자 상에 실질적인 구리 침착이 없이 반도체 전면의 전도성 트랙의 기층 상에 구리가 침착되도록 한다. 또한, 제2구리 이온을 포함하는 암청색 내지 녹색의 구리 도금조와 비교하여 일가 구리 도금 조성물은 맑기 때문에 광 유도된 구리 도금 중에 광선이 도금 조성물을 쉽게 통과하여 반도체에 도달한다. 이는 반도체 상에 광선 강도를 증가시키고 전류 트랙의 기층 상에 구리가 균일하게 침착되는 것을 향상시킨다. 일반적으로 일가 구리 도금 조성물은 제2구리 이온을 포함하는 구리 도금조에 비해 필적하는 전류 밀도에서 더 빠른 도금 비율로 구리를 침착시키며 동시에 필적하는 구리 침착 두께 및 전류 트랙 폭을 제공한다. 전체적인 도금 효율 및 구리 도금 성능이 제2구리 이온을 포함하는 구리 도금조에 비해 개선되었다. 또한, 이 방법은 은이 전류 트랙의 기층을 코팅하는데 사용되는 경우 좀더 값비싼 은을 구리가 대체할 수 있도록 한다.
본 명세서에서 용어 "침착(depositing)" 및 "도금(plating)"은 상호교환가능하게 사용된다. 용어 "전류 트랙(current track)" 및 "전도성 트랙(conductive track)"은 상호교환가능하게 사용된다. 용어 "조성물(composition)" 및 "조(bath)"는 상호교환가능하게 사용된다. 부정관사인 "a" 및 "an"은 단수 및 복수 모두를 포함하는 것으로 이해된다. 용어 "선택성 침착(selectively depositing)"은 금속 침착이 기판상의 특정의 원하는 영역에서 일어나는 것을 의미한다. 용어 "제1구리(cuprous)"=Cu+이고 용어 "제2구리(cupric)"=Cu2 +이다. 용어 "럭스(lux) = lx"는 1 루멘(lumen)/㎡와 동등한 조명(illumination) 단위이고, 1 럭스는 540테트라헤르쯔의 주파수에서 1.46밀리와트의 복사 전자기력(radiant electromagnetic(EM) power)이다.
하기 약어들은 문맥에서 명확히 달리 지시하지 않는 한, 하기 의미를 갖는다: ℃ = 섭씨온도; g = 그램; mg = 밀리그램; mL = 밀리리터; L = 리터; A = 암페어; dm = 데시미터; ASD = A/dm2; cm = 센티미터; ㎛ = 마이크로미터; nm = 나노미터; LIP = 광 유도된 도금 또는 광 보조된 도금; V = 볼트; UV = 자외선; 및 IR = 적외선.
모든 퍼센트 및 비율은 달리 표시되지 않는 한, 중량에 기초한다. 모든 범위는 수치 범위를 합산하여 100%로 제한되는 것이 명백한 경우를 제외하고는, 포괄적이고 임의의 순서로 조합할 수 있다.
본 발명의 방법은 전면, 후면 및 PN 접합부를 포함하는 반도체를 제공하며, 여기에서 전면은 기층을 포함하는 전도성 트랙의 패턴을 포함하고 후면은 금속 접촉자를 포함하는 단계; 반도체를 일가 구리 도금 조성물과 접촉시키는 단계; 및 전도성 트랙의 기층 상에 구리를 도금하는 단계를 포함한다.
일가 구리 도금 조성물은 다양한 두께 범위에서 전류 트랙의 기층 상에 구리를 침착시키기 위해 사용될 수 있다. 이러한 일가 구리 도금 조성물은 시아나이드를 포함하지 않을 수 있다. 일가 구리 조성물을 사용하여 전류 트랙 내에 층을 형성할 수 있는데, 여기에서 구리 층은 하나 이상의 전도성 기층들 및 하나 이상의 전도성 상부 층들(top layers) 사이에 샌드위치되거나, 빌드업 층들을 형성하여 전류 트랙을 완성할 수 있다. 바람직하게는 일가 구리 조성물을 사용하여 전도성 금속 또는 금속 실리사이드 시드층, 배리어층 또는 그의 조합인 기층 위에 박막층을 침착시킬 수 있다.
하나 이상의 구리 이온 공급원이 도금 조성물에 가용성인 일가 및 이가 구리 화합물의 형태로 제공될 수 있다. 하나 이상의 환원제가 도금 조성물에 포함되어 제2구리 이온 (Cu2 +)을 제1구리 이온 (Cu+)으로 환원시키고 제1구리 이온을 일가 상태로 유지시킨다. 일가 구리 도금 조성물에 포함될 수 있는 구리 화합물은 구리 플루오보레이트, 제2구리 옥살레이트, 제1구리 클로라이드, 제2구리 클로라이드, 구리 설페이트, 구리 옥사이드 및 구리 메탄 설포네이트를 포함하지만, 이로 제한되지는 않는다. 제1구리 클로라이드 및 제2구리 클로라이드가 제1구리 이온의 공급원으로 포함될 수 있기는 하지만, 바람직한 구리 화합물은 구리 옥사이드, 구리 설페이트, 구리 메탄 설포네이트 및 기타 통상의 비-할로겐 수용성 구리염들이다. 전형적인 구리 화합물은 구리 설페이트 및 구리 메탄 설포네이트이다. 하나 이상의 구리 화합물이 1 g/L 내지 40 g/L, 예를 들어, 5 g/L 내지 30 g/L의 양으로 일가 구리 조성물 내에 포함될 수 있다.
도금 조성물 내에 포함될 수 있는 환원제는 알칼리 설파이트, 알칼리 비설파이트, 하이드록실아민, 하이드라진, 보란, 슈거, 하이단토인 및 하이단토인 유도체, 포름알데히드 및 포름알데히드 유사체를 포함하지만 이로 제한되지는 않는다. 이러한 환원제는 도금 조성물 내에 10 g/L 내지 150 g/l, 예를 들어, 15 g/L 내지 60 g/L의 양으로 포함된다.
착화제도 일가 구리 도금 조성물 내에 포함될 수 있다. 이러한 착화제는 이미드 및 이미드 유도체 및 하이단토인 및 하이단토인 유도체를 포함하지만 이로 제한되지는 않는다. 이미드 유도체는 숙신이미드, 3-메틸-3-에틸 숙신이미드, 1-3 메틸 숙신이미드, 3-에틸 숙신이미드, 3,3,4,4-테트라메틸 숙신이미드, 3,3,4-트리메틸 숙신이미드 및 말레이미드를 포함하지만 이로 제한되지는 않는다. 하이단토인 유도체는 1-메틸하이단토인, 1,3-디메틸하이단토인, 5,5-디메틸하이단토인 및 알란토인을 포함하지만 이로 제한되지는 않는다. 착화제의 양은 조성물 내의 구리 양에 따라 도금 조성물 내에 포함된다. 통상 구리 대 착화제의 몰비는 1:1 내지 1:5, 예를 들어, 1:2 내지 1:4이다. 착화제 농도의 통상적인 범위는 4 g/L 내지 300 g/L, 예를 들어, 10 g/L 내지 100 g/L이다.
일가 구리 도금 조성물의 pH는 7 내지 12, 예를 들어, 7 내지 10, 또는 예를 들어, 8 내지 9이다. pH는 도금 조성물과 상용성인 임의의 염기 또는 알칼리염에 의해 조절될 수 있다. 이러한 염기는 소듐 하이드록시드, 포타슘 하이드록시드, 암모늄 하이드록시드 및 소듐 카보네이트를 포함하지만 이로 제한되지는 않는다.
임의로 도금 조성물은 하나 이상의 통상적인 구리 도금조용 조 첨가제, 예를 들어, 하나 이상의 전도성 염 및 하나 이상의 구리 침착물의 균일성 및 명도 개선용 첨가제를 포함할 수 있다. 전도성 염은 도금 조성물의 전도성을 개선하기 위해 첨가될 수 있다. 도금 조성물에 가용성이고 상용성인 임의의 염이 사용될 수 있다. 이러한 전도성 염은 하나 이상의 설페이트, 포스페이트, 시트레이트, 글루코네이트 및 타르트레이트를 포함하지만 이로 제한되지는 않는다. 이러한 염의 예로는 소듐 설페이트, 포타슘 피로포스페이트, 소듐 포스페이트, 소듐 시트레이트, 소듐 글루코네이트, 로쉘염 (Rochelle salt), 예를 들어 포타슘 소듐 타르트레이트를 들 수 있다. 이러한 염은 5 g/L 내지 75 g/L, 예를 들어, 10 g/L 내지 50 g/L의 양으로 포함될 수 있다. 바람직하게는 클로라이드 및 기타 할라이드가 구리 도금 조성물로부터 제외된다.
도금된 구리의 명도 및 균일성을 개선하기 위한 첨가제가 도금 조성물 내에 포함될 수 있다. 이러한 첨가제는 유기 아민 화합물, 예를 들어, 트리에틸렌 테트라민 및 테트라에틸렌 펜타민, 및 옥시알킬 폴리아민, 예를 들어, 폴리옥시프로필-트리아민을 포함하지만 이로 제한되지는 않는다. 사용되는 아민의 양은 조성물 내에서의 그의 활성, 즉, 침착물을 빛나게 하는 그의 능력에 의존한다. 예를 들어, 트리에틸렌 테트라민은 통상 도금 조성물의 0.05 mL/L 농도로 사용되며, 여기에서 폴리옥시프로필트리아민은 0.1 g/L일 수 있다. 따라서 이 첨가제의 양은 0.01 mL/L 내지 0.5 mL/L 범위일 수 있다.
통상의 일가 구리 도금 조성물은 먼저 착화제를 물에 용해시킨 다음 결정형 또는 슬러리 형태의 구리 이온 공급원을 첨가함으로써 제조할 수 있다. 그 후 수용액을 교반하여 구리 화합물을 용해시키고 pH를 조정하고 하나 이상의 환원제를 첨가한다. 그 다음 기타 첨가제를 도금 조성물에 첨가한다. 도금 조성물은 넓은 온도 범위에서 제조될 수 있다. 통상 실온에서 제조된다. 구리 도금 중에 일가 구리 도금 조성물의 온도는 15℃ 내지 70℃, 예를 들어, 40℃ 내지 50℃ 범위일 수 있다.
반도체는 단결정성 또는 다결정성 또는 무정형 실리콘으로 구성될 수 있다. 하기 기재는 실리콘 반도체 웨이퍼에 관한 것이지만, 다른 적당한 반도체 웨이퍼, 예를 들어, 갈륨-아르제나이드, 실리콘-게르마늄 및 게르마늄도 사용될 수 있다. 이들 반도체는 통상 광전지 디바이스 및 태양 전지의 제조에 사용된다. 실리콘 웨이퍼가 사용되는 경우, 이들은 통상 p-타입 염기 도핑을 포함한다.
반도체 웨이퍼는 환형, 정사각형, 직사각형 형태일 수 있거나 임의의 기타 적당한 형태일 수 있다. 이들 웨이퍼는 다양한 치수 및 표면 저항성을 가질 수 있다. 예를 들어, 환형 웨이퍼는 직경 150 mm, 200 mm, 300 mm, 400 mm, 또는 그 이상일 수 있다.
웨이퍼의 후면이 금속화되어 낮은 저항성 웨이퍼를 제공한다. 임의의 통상적인 방법이 사용될 수 있다. 통상, 반도체 웨이퍼의 시트 저항성으로도 알려져 있는 표면 저항성은 40 내지 90 옴즈/스퀘어, 예를 들어, 40 옴즈/스퀘어 내지 60 옴즈/스퀘어, 또는 예를 들어, 60 옴즈/스퀘어 내지 80 옴즈/스퀘어이다.
후면 전체가 금속 코팅될 수 있거나 후면의 일부가, 예를 들어 그리드를 형성하도록, 금속 코팅될 수 있다. 버스바는 통상 웨이퍼의 후면 상에 포함된다. 이러한 후면 금속화는 다양한 기술들에 의해 제공될 수 있다. 하나의 구체예에서, 금속 코팅은 전기적 전도성 페이스트, 예를 들어 은-함유 페이스트, 알루미늄-함유 페이스트 또는 은 및 알루미늄-함유 페이스트의 형태로 후면에 도포된다; 그러나, 니켈, 팔라듐, 구리, 아연 또는 주석과 같은 금속을 포함하는 다른 페이스트가 사용될 수도 있다. 이러한 전도성 페이스트는 일반적으로 유기 바인더(organic binder) 및 유리 매트릭스(glass matrix)에 내장된 전도성 입자들을 포함한다. 전도성 페이스트는 다양한 기술들, 예를 들어 스크린 인쇄에 의해 웨이퍼에 도포될 수 있다. 페이스트가 도포된 후에, 이는 유기 바인더를 제거하도록 점화된다(fired). 알루미늄을 함유한 전도성 페이스트가 사용될 때, 알루미늄은 부분적으로 웨이퍼의 후면으로 확산되거나, 만일 또한 은을 함유한 페이스트가 사용된다면, 은과 합금될 수 있다. 이러한 알루미늄 함유 페이스트의 사용은 저항 접촉을 향상시킬 수 있고 "p+" 도핑된 영역을 제공할 수 있다. 알루미늄 또는 붕소(boron)의 앞선 도포 및 순차적인 상호 확산에 의해 심하게(heavily) 도핑된 "p+" 타입 영역이 또한 생성될 수 있다. 하나의 구체예에서, 알루미늄 함유 페이스트는 후면에 도포될 수 있고 후면 금속 코팅의 도포 전에 점화될 수 있다. 점화된 알루미늄 함유 페이스트로부터의 잔류물은 후면 금속 코팅의 도포 이전에 임의로 제거될 수 있다. 대안적인 구체예에서, 시드층(seed layer)은 웨이퍼의 후면 상에 침착될 수 있고 금속 코팅은 무전해 또는 전해 도금에 의해 시드층 상에 침착될 수 있다.
웨이퍼의 전면은 표면에 반사를 감소시키는 향상된 광 입사 기하배열(geometry), 예를 들어, 피라미드 형성을 부여하기 위하여 임의로 결정-배향 텍스쳐 에칭(crystal-oriented texture etching)을 수행할 수 있다. 반도체 접합부를 생성하기 위하여, 포스포러스 확산(phosphorus diffusion) 또는 이온 이식(ion implantation)이 웨이퍼의 전면에서 발생하여 n-도핑된(n+ 또는 n++) 영역을 생성하고 PN 접합부를 갖는 웨이퍼를 제공한다. n-도핑된 영역은 에미터(emitter) 층으로 언급될 수 있다.
반사 방지층은 웨이퍼의 에미터 층 또는 전면에 추가된다. 또한, 반사 방지층은 보호층(passivation layer)으로서 작용할 수 있다. 적절한 반사 방지층은 실리콘 옥사이드 층 예를 들어 SiOx, 실리콘 니트라이드 층 예를 들어 Si3N4, 실리콘 옥사이드 및 실리콘 니트라이드 층의 조합, 및 티타늄 옥사이드 층 예를 들어 TiOx와 실리콘 옥사이드 층, 실리콘 니트라이드 층의 조합을 포함하지만 이로 제한되지는 않는다. 전기 화학식에서, x는 산소 원자의 수이다. 이러한 반사 방지층은 다양한 증착 기술, 예를 들어 화학적 증착 및 물리적 증착과 같은, 다수의 기술에 의해 침착될 수 있다. 화학적 모서리 분리 단계도 금속화 이전에 수행하여 에미터로부터 후면으로의 전류 경로가 확실히 존재하지 않도록 할 수 있다. 모서리 분리는 당업계에 주지된 통상의 에칭 용액을 사용하여 이루어질 수 있다.
웨이퍼의 전면을 금속화하여 전류 트랙 및 버스바의 금속화된 패턴을 형성한다. 전류 트랙은 일반적으로 버스바로 횡단하며 통상 버스바에 대하여 상대적으로 미세-구조물(즉, 치수)을 갖는다.
전류 트랙은 은을 함유하는 금속 페이스트를 사용하여 형성될 수 있다. 은 페이스트는 반사 방지층, 예를 들어, 실리콘 니트라이드의 표면에 최종적인 목적 전류 트랙의 두께에 따라 목적하는 두께로 선택적으로 도포된다. 양은 변화할 수 있으며 이러한 양은 당업자에게 주지되어 있다. 은에 추가하여, 페이스트는 전기적 전도성 입자가 내장된 유기 바인더 및 유리 매트릭스를 포함할 수 있다. 이들 페이스트는 당업계에 주지되어 있으며 상업적으로 이용가능하다. 특정 제형은 제조자에 따라 상이하므로 페이스트 제형은 일반적으로 기업에 소유권이 있다. 페이스트는 반도체 상에 전류 트랙을 형성하는데 사용되는 통상의 방법으로 도포될 수 있다. 이들 방법은 스크린 인쇄, 템플렛 인쇄(template printing), 다버 인쇄(dabber printing), 페이스트 명각(paste inscription) 및 롤링온(rolling on)을 포함하지만 이로 제한되지는 않는다. 페이스트는 이러한 도포 방법에 적합한 점도를 가진다.
페이스트와 함께 반도체를 소결 오븐에 넣어 반사 방지층을 통해 연소시켜 페이스트가 페이스트의 금속과 반도체의 전면 또는 에미터 층 사이에 프릿(frit) 또는 접촉자를 형성하도록 한다. 일반적인 소결 방법을 사용할 수 있다. 특정 페이스트 조성물에 따라 소결은 산화적 대기하에서 또는 최소의 산소 함량을 갖는 불활성 기체 하에서 수행될 수 있다. 400℃ 이하에서 소량의 산소 하에 예비적으로 점화시키고 이어서 더 고온에서 불활성 기체 또는 환원적 대기 하에 점화시키는 두 단계의 점화 공정을 수행할 수도 있다. 일반적으로 페이스트 점화는 표준의 실내 대기하에 수행된다. 이러한 방법은 당업계에 주지되어 있다.
대안적인 방법에서, 웨이퍼의 전면 또는 에미터 층을 반사 방지층, 예를 들어 실리콘 니트라이드를 사용하여 코팅한다. 그 후 전면 상에 개구(opening) 또는 패턴을 한정한다. 패턴은 반사 방지층을 통하여 도달하여 웨이퍼의 반도체 몸체의 표면을 노출시킨다. 이에 한정되지 않으나, 모두가 당업계에서 주지된, 레이저 어블레이션(laser ablation), 기계적 수단, 및 리소그래픽 공정(lithographic process)들과 같은, 다양한 공정들이 패턴을 형성하는 데에 사용될 수 있다. 이러한 기계적 수단은 소잉(sawing) 및 스크래칭(scratching)을 포함한다. 패턴의 폭은 10㎛ 내지 90㎛ 범위일 수 있다.
개구(opening)들은 임의로 불화수소산과 같은 산 또는 알칼리에 접촉될 수 있어 노출된 반도체의 에미터 층 표면을 직조하거나(texture) 거칠게(roughen) 할 수 있다. 에미터 층의 표면을 거칠게 하기 위하여 전기화학적 에칭 공정을 사용할 수도 있다. 다양한 전기화학적 에칭 공정들이 당업계에 주지되어 있다. 이러한 방법 중 하나는 플루오라이드 및 비플루오라이드 용액을 사용하여 에미터 층의 표면 상에 나노다공성 층을 형성하는 양극성(anodic) 에칭 공정을 포함한다.
한 방법에서 양극성 에칭 공정을 사용하여 에미터 층을 거칠게 한다. 통상의 산화제를 사용하여 천연 옥사이드를 복귀시킬 수 있다. 일반적으로 1-3 중량%의 과산화수소 수용액을 사용하여 산화를 수행한다. 다른 산화제는 하이드로클로라이트, 퍼설페이트, 퍼옥시유기산 및 퍼망가네이트의 수용액을 포함하지만 이로 제한되지는 않는다. 반도체 웨이퍼가 단결정성인 경우, 보통 산화 용액은 pH가 7보다 큰, 예를 들어, 8-12인 알칼리성이다. 반도체 웨이퍼가 실리콘으로 만들어진 경우, SiOx 층이 노출 섹션에 형성된다. 일반적으로 산화 용액을 포함하는 침수된(flooded) 공정 챔버를 통해 반도체 웨이퍼를 적시거나 가공한다. 반도체 웨이퍼를 주변 대기에 노출시킴에 의해서도 산화가 자연스럽게 일어날 수 있다.
그 후 반도체 웨이퍼의 전류 트랙의 에미터 층을 하나 이상의 비플루오라이드 공급원, 하나 이상의 플루오라이드염 또는 그의 혼합물을 포함하는 조성물로 에칭하여 산화된 표면 상에 나노다공성 층을 형성한다. 비플루오라이드 공급원 화합물은 알칼리 금속 비플루오라이드, 예를 들어, 소듐 비플루오라이드 및 포타슘 비플루오라이드, 암모늄 플루오라이드, 암모늄 비플루오라이드, 플루오보레이트, 플루오르보릭산, 틴 비플루오라이드, 안티몬 비플루오라이드, 테트라부틸암모늄 테트라플루오로보레이트, 알루미늄 헥사플루오라이드 및 지방족 아민, 방향족 아민 및 질소-함유 헤테로사이클릭 화합물의 사급염을 포함하지만 이로 제한되지는 않는다. 플루오라이드 염은 알칼리 금속 플루오라이드, 예를 들어 소듐 및 포타슘 플루오라이드를 포함하지만 이로 제한되지는 않는다. 일반적으로 비플루오라이드 공급원 화합물 및 플루오라이드 염은 조성물 내에 5 g/L 내지 100 g/L, 예를 들어, 10 g/L 내지 70 g/L, 또는 예를 들어, 20 g/L 내지 50 g/L의 양으로 포함된다.
조성물 내에 포함될 수 있는 산은 설팜산, 알칸설폰산, 예를 들어, 메탄설폰산, 에탄설폰산 및 프로판설폰산; 알킬올설폰산; 아릴설폰산, 예를 들어, 톨루엔설폰산, 페닐설폰산 및 페놀설폰산; 아미노-함유 설폰산, 예를 들어, 아미도설폰산; 광산, 예를 들어, 황산, 질산 및 염산; 아미노산, 모노-, 디- 및 트리카복실산을 포함하는 카복실산, 그들의 에스테르, 아미드 및 임의의 미반응 무수물을 포함하지만 이로 제한되지는 않는다. 또한, 조성물은 산의 혼합물을 포함할 수 있다. 2개 이상의 카복실산이 조성물 내에 포함되는 경우 적어도 하나는 산성 양성자를 포함하여 비플루오라이드 종을 형성한다. 이들 산은 일반적으로 다양한 공급처, 예를 들어 알드리치 케미컬 컴패니 (Aldrich Chemical Company)로부터 상업적으로 구입할 수 있다. 일반적으로, 산 및 산 무수물은 전기화학적 조성물 내에 1 g/L 내지 300 g/L, 예를 들어, 10 g/L 내지 200 g/L, 또는 예를 들어, 30 g/L 내지 100 g/L의 양으로 포함된다.
전기화학적 조성물은 화학양론적 양의 하나 이상의 산 및 하나 이상의 비플루오라이드 공급원 화합물 또는 하나 이상의 플루오라이드 염 또는 그의 혼합물을 조합하여 제조한다. 비플루오라이드 성분 또는 플루오라이드 염이 산에 용해될 때까지 혼합한다. 추가로 혼합하면서 물을 첨가하여 임의의 용해되지 않은 성분들을 용해시킬 수 있다.
또는, 하나 이상의 산 무수물을 적어도 하나의 비플루오라이드 공급원의 수용액에 첨가하여 물과 접촉하였을 때 적어도 하나의 카복실산을 형성한다. 하나 이상의 카복실산이 비플루오라이드 공급원 화합물의 수용액 중에 존재할 수 있으나, 단, 충분한 산 무수물이 화학양론적으로 사용되어 1-5 중량%의 물 함량을 달성한다. 그 후, 산 무수물이 가수분해되고 비플루오라이드 공급원 화합물이 용해될 때까지 배합물을 혼합한다. 모든 성분들이 용해될 때까지 추가로 혼합하면서 추가의 물을 가할 수 있다.
일반적으로 전기화학적 조성물은 하나 이상의 알칼리 금속 비플루오라이드, 암모늄 플루오라이드 및 암모늄 비플루오라이드를 비플루오라이드 공급원 화합물로서 포함한다. 좀더 일반적으로, 비플루오라이드 공급원 화합물은 알칼리 금속 비플루오라이드, 예를 들어, 소듐 및 포타슘 비플루오라이드이다. 비플루오라이드 공급원 화합물이 알칼리 금속 비플루오라이드인 경우, 하나 이상의 무기산, 예를 들어, 설팜산이 전기화학적 조성물 내에 포함된다. 비플루오라이드 공급원 화합물이 암모늄 비플루오라이드 또는 암모늄 플루오라이드인 경우, 하나 이상의 카복실산이 전기화학적 조성물 내에 포함된다. 일반적으로 모노카복실산, 예를 들어, 아세트산이 포함된다.
임의로 매우 다양한 계면활성제가 전기화학적 조성물 내에서 사용될 수 있다. 임의의 음이온성, 양이온성, 양쪽성 및 비이온성 계면활성제가 에칭 성능을 방해하지 않는 한 사용될 수 있다. 계면활성제는 통상의 양으로 포함될 수 있다.
임의로 전기화학적 조성물은 하나 이상의 추가 성분을 포함한다. 이러한 추가 성분은 표백제, 곡물 정제제(grain refiner) 및 가소성(ductility) 개선제를 제한없이 포함한다. 이들 추가 성분은 당업계에 주지되어 있으며, 통상의 양으로 사용된다.
전기화학적 조성물은 임의로 완충제를 포함한다. 완충제는 보레이트 완충제(예를 들어 보락스), 포스페이트 완충제, 시트레이트 완충제, 카보네이트 완충제 및 하이드록시드 완충제를 포함하지만 이로 제한되지는 않는다. 사용된 완충제의 양은 전기화학적 조성물의 pH를 1 내지 6, 보통 1 내지 2의 목적하는 수준으로 유지하기에 충분한 양이다.
반도체 웨이퍼를 화학적으로 불활성인 에칭 및 도금 전지 내에 포함된 전기화학적 조성물 내에 침지시킨다. 전기화학적 조성물의 작업 온도는 10 내지 100℃, 예를 들어 20 내지 50℃ 일 수 있다. 이면(rear side) 포텐셜(정류기)를 반도체 웨이퍼에 적용한다. 불활성 카운터 전극도 전지 내에 침지시킨다. 보통 카운터 전극은 백금 와이어 또는 스크린 전극이다. 전지, 반도체 웨이퍼, 전기화학적 조성물 및 정류기는 상호 전기적 소통 중에 있다.
양극 포텐셜이 전기화학적 조성물 내에서 반도체 웨이퍼에서 발생하고 예정된 시간동안 유지된 다음 예정된 시간 동안 전류를 끄고 충분한 횟수만큼 사이클을 반복하여 산화된 에미터 층 상에 실질적으로 균일한 나노다공성 층을 제공하고 동시에 산화된 에미터 층의 표면을 관통하여 반도체의 전기적 성능이 손상되지 않도록 한다. 이 방법은 실질적으로 균일한 나노다공성 에미터 층 표면 및 시트 저항성을 형성하기 위한 에미터 층 침투(penetration) 사이의 균형을 잡는 것이며, 이는 금속 침착을 가능케 하여 반도체 웨이퍼의 옴 접촉자 및 양호한 접착력을 지닌 금속 층을 만들게 한다. 또한, 이 방법은 에미터 층 상의 반사 방지 코팅에 대한 공격 또는 손상을 최소화하는 것 사이의 균형을 잡는 것이며 동시에 나노다공성 에미터 층을 형성한다. 에미터 층의 산화된 섹션은 일정 깊이까지 나노다공성으로 되어 금속이 에미터 층에 잘 부착하게 하며 동시에 에미터 층의 저항성이 금속을 도금하기에 충분히 전도성이게 한다. 나노다공성 층이 에미터 층 속으로 더 깊이 침투할수록 에미터 층의 시트 저항성이 더 커진다. 일반적으로, 실질적으로 균일한 나노다공성 층은 에미터 층 속으로 충분히 깊게 침투하여 에미터 층의 시트 저항성은 양극 포텐셜의 적용 시작 전에 에미터 층의 시트 저항성의 5% 내지 40%, 예를 들어, 20% 내지 30% 증가한다. 보통 균일한 나노다공성 에미터 층의 시트 저항성은 200 옴즈/스퀘어 이하이다. 에미터 두께 및 도핑 프로파일과 같은 인자들도 에미터 층 나노다공성 깊이 및 에미터 층 저항성을 결정하는데 있어서 고려해야할 파라미터이다. 부수적인 실험을 수행하여 에미터 층 나노다공성 깊이 및 에미터 층 저항성을 결정하여 특정 반도체 웨이퍼용 금속 도금 및 양호한 금속 접착력을 달성할 수 있다.
일반적으로 양극 포텐셜의 적용 중 전류 밀도는 0.01 A/dm2 내지 2 A/dm2, 예를 들어, 0.05 A/dm2 내지 1 A/dm2 범위일 수 있다. 그러나, 부수적인 실험을 수행하여 바람직한 전류 밀도 세팅, 양극 포텐셜 적용 기간 및 특정 반도체 웨이퍼용 전원 끄기를 결정할 수 있다. 이러한 파라미터는 반도체 웨이퍼의 두께 뿐아니라 에미터 층의 초기 두께와 나노다공성 에미터 층의 목적하는 두께에 의존한다. 에미터 층의 나노다공성 부분이 너무 깊으면 반도체가 손상을 입어 그의 시트 저항성이 증가할 수 있다. 시트 저항성이 너무 높으면 에미터 층의 나노다공성 섹션 상에 형성된 전류 트랙의 전기 전도성을 손상시킨다. 또한, 에미터 표면 위의 균일하지 않은 나노다공성 층은 후속의 도금된 금속 층의 불량한 접착을 유발할 수 있다. 일반적으로 양극 포텐셜은 0.5초 및 그 이상, 예를 들어 0.5초 내지 2초, 또는 예를 들어, 3초 내지 8초간 적용된다. 사이클 중에 양극 포텐셜이 중단되는 시간은 1초 및 그 이상, 예를 들어, 3초 내지 10초, 또는 예를 들어, 10초 내지 50초의 범위일 수 있다. 사이클 횟수는 5 내지 80, 또는 예를 들어 10 내지 100의 범위일 수 있다.
또한, 금속 도금 전에 반도체는 모서리가 차폐될 수 있다. 모서리 차폐는 반도체 웨이퍼의 n-타입 에미터 층으로부터 p-타입 층으로 금속 침착물의 가교(bridging)로 인하여 금속화 중에 반도체 웨이퍼의 전철(shunting)의 가능성을 줄인다. 모서리 차폐는 금속화 전에 반도체 웨이퍼의 모서리를 따라 통상의 도금 레지스트를 도포하여 수행할 수 있다. 이러한 도금 레지스트는 하나 이상의 왁스, 예를 들어 몬탄(montan) 왁스, 파라핀 왁스, 대두, 식물성 왁스 및 동물성 왁스를 포함하는 왁스 기제의 조성물일 수 있다. 또한, 이러한 레지스트는 하나 이상의 가교제, 예를 들어, 통상의 아크릴레이트, 디아크릴레이트 및 트리아크릴레이트, 및 조사, 예를 들어, UV 및 가시광선에 노출되었을 때 레지스트를 경화시키기 위한 하나 이상의 경화제를 포함할 수 있다. 경화제는 포토레지스트 및 기타 감광성 조성물에 사용되는 통상의 광개시제를 포함하지만 이에 제한되지는 않는다. 이들 광개시제는 당업계에 주지되어 있으며 문헌에 발표되었다. 이들 도금 레지스트는 통상의 스크린 인쇄 공정 또는 선택적 잉크젯 공정에 의해 도포될 수 있다. 대안적으로, 반도체 웨이퍼는 반사 방지층으로 모서리가 차폐될 수 있다. 이는 반사 방지층을 제조하는데 사용되는 재료를 반사 방지층의 형성 중에 반도체 층의 모서리 상에 침착시킴으로써 수행될 수 있다.
전류 트랙이 금속 페이스트 방법에 의해 형성되든 하나 이상의 상기 언급한 대안적인 직조 방법 및 거칠게하는 방법에 의해 형성되든 관계없이, 시드 층, 배리어 층 또는 그의 조합으로 작용하는 금속 또는 금속 실리사이드의 기층이 점화된 금속 페이스트 또는 직조되고 거칠게된 에미터 층 상에 침착된다. 다양한 금속을 사용하여 기층을 형성할 수 있다. 보통 금속은 니켈, 팔라듐, 은, 코발트 및 몰리브덴이다. 이들 금속의 다양한 합금도 사용될 수 있다. 대표적으로 금속은 니켈, 팔라듐 또는 코발트이다. 더욱 대표적으로 금속은 니켈 또는 팔라듐이다. 가장 대표적으로 금속은 니켈이다. 이들 기층은 통상 당업계에 주지된 무전해, 전해, LIP, 스퍼터링(sputtering), 화학적 증착 및 물리적 증착 방법을 사용하여 침착될 수 있다. 다양한 금속들을 기층 형성에 사용할 수 있지만, 하기 방법에서는 금속으로 니켈을 사용하였다; 그러나, 팔라듐, 은 및 코발트와 같은 금속들이 통상의 무전해 및 전해 금속 도금조를 사용하는 하기 방법에서 쉽게 니켈을 대체할 수 있다.
보통 니켈은 광 유도된 도금에 의해 침착된다. 니켈 공급원이 무전해 니켈 조성물이면, 외부 전류의 적용 없이 도금을 수행한다. 니켈 공급원이 전해 니켈 조성물로부터 유래된 것이면, 이면 포텐셜(rear side potential)(정류기)을 반도체 웨이퍼 기판에 적용한다. 통상의 전류 밀도는 0.1 A/dm2 내지 2 A/dm2, 좀더 통상적으로 0.5 A/dm2 내지 1.5 A/dm2 범위이다. 광선은 연속적이거나 펄스일 수 있다. 도금하는데 사용할 수 있는 광선은 가시광선, 적외선, UV 및 X-선을 포함하지만 이에 제한되지는 않는다. 광선 공급원은 백열등, LED 광선(광선 방출 다이오드), 적외선등, 형광등, 할로겐등 및 레이저를 포함하지만 이로 제한되지는 않는다. 광선 강도는 400 lx 내지 20,000 lx, 예를 들어, 500 lx 내지 7500 lx 범위일 수 있다. 20nm 내지 1㎛ 두께, 예를 들어, 50nm 내지 150nm의 기층이 침착될 때까지 니켈 도금을 수행한다; 그러나, 정확한 두께는 다양한 인자, 예를 들어, 반도체 크기, 전류 트랙 패턴 및 반도체 기하배열에 의존한다. 부수적인 실험을 수행하여 주어진 반도체에 대한 정확한 니켈 층 두께를 결정할 수 있다.
추가의 구체예에서 니켈은 상술한 전기화학적 조성물 내에 포함될 수 있다. 에미터 층을 에칭하여 다공성 표면을 형성한 후, 전류를 양극에서 음극으로 바꾸어 기층을 침착시킨다. 이러한 기층 형성을 위한 전류 밀도는 앞에 개시한 바와 같다. 광 유도된 도금을 위해 광선을 웨이퍼의 앞에 적용할 수 있다.
통상의 무전해 및 전해 니켈조를 사용하여 기층을 형성할 수 있다. 상업적으로 이용가능한 무전해 니켈조의 예로 DurapositTM SMT 88 및 NiPositTM PM 980 및 PM 988을 들 수 있다. 모두가 롬 앤드 하스 일렉트로닉 머티리얼즈, LLC, 말보로, MA, U.S.A.로부터 구입가능하다. 상업적으로 구입가능한 전해 니켈조의 예로는 롬 앤드 하스 일렉트로닉 머티리얼즈, LLC로부터 획득가능한 전해 산물의 Nickel Gleam™ 시리즈를 들 수 있다. 적절한 전해 니켈 도금조의 다른 예로는 미국 특허 제3,041,255호에 개시된 Watts-타입 조를 들 수 있다.
니켈 기층을 형성하기 위한 대안적인 구체예에서, 예정된 기간동안 초기 강도로 반도체에 광선을 적용한 다음 도금 사이클의 잔여 기간동안 예정된 양으로 초기 광선 강도를 감소시켜 도핑된 반도체의 전류 트랙 상에 니켈을 침착시킨다. 초기 광선 강도에 이어 도금 사이클의 잔여기간 동안 반도체에 적용되는 광선 강도는 항상 초기 강도보다 낮다. 초기 광선 강도의 절대치와 초기에 이어서 감소된 광선 강도는 변화하며, 이들은 도금 공정 중에 변화하여 초기 광선 강도가 도금 사이클의 잔여기간 중의 광선 강도에 비해 더 높기만 하면 최적의 도금 결과를 달성할 수 있다. 초기 광선 강도가 초기 기간 중에 변화하면, 도금 사이클의 잔여 기간 중에 적용되는 광선 강도는 초기 광선 강도의 평균에 기초할 수 있다. 부수적인 실험을 수행하여 적당한 초기 광선 강도, 초기 광선 강도를 적용하는 적당한 초기 기간, 및 도금 사이클의 잔여 기간 동안 적용되는 광선 강도를 결정할 수 있다. 초기 광선 강도가 너무 오래 유지되면 비교적 높은 니켈 침착 스트레스로 인하여 불량한 니켈 침착물 접착 및 플레이킹(flaking)이 발생할 수 있다. 광선이 사라지면, 반도체 웨이퍼의 후면 상에 원치않는 니켈 도금이 발생할 수 있다.
일반적으로 초기 광선 강도를 적용하기 위한 초기 기간은 0초 보다 크고 15초 이하이다. 보통 초기 광선 강도는 0.25초 내지 15초, 좀더 통상적으로 2초 내지 15초, 가장 통상적으로 5초 내지 10초 동안 반도체에 적용된다.
일반적으로, 감소된 광선 강도는 초기 광선 강도의 5% 내지 50%이다. 보통, 감소된 광선 강도는 초기 광선 강도의 20% 내지 50%, 예를 들어, 30% 내지 40%이다.
일반적으로 반도체에 초기 적용되는 광선의 양은 8000 lx 내지 20,000 lx, 예를 들어, 10000 lx 내지 15,000 lx 일 수 있다. 일반적으로 도금 사이클의 잔여 기간 동안 반도체 웨이퍼에 적용되는 광선의 양은 400 lx 내지 10,000 lx, 예를 들어, 500 lx 내지 7500 lx 일 수 있다.
추가의 구체예에서 니켈이 침착된 후, 웨이퍼를 소결하여 실리사이드를 형성한다. 통상 모든 니켈 침착물이 소결 중에 반도체 재료와 반응하지는 않는다. 따라서 니켈 층은 니켈 실리사이드의 상부에 잔류한다. 니켈 실리사이드는 니켈 층과 인접한 반도체 재료 사이에 있다. 소결은 웨이퍼 피크 온도가 300℃ 내지 600℃인 램프 기초의 용광로(furnace)(IR)에서 이루어진다. 적용된 소결 온도가 높을수록 반도체가 오븐에서 잔류하는 소결 사이클 또는 기간은 짧아진다. 주어진 온도에서 반도체가 오븐 내에 너무 오래 잔류하면 니켈이 너무 깊이 웨이퍼 속으로 확산하여 에미터 층에 침투함으로써 전지를 전철할 수 있다. 이러한 소결 공정은 당업계에 주지되어 있으며, 최적의 소결 사이클을 달성하기 위해 일부 부수적인 실험이 요구될 수 있다. 임의로, 니켈 실리사이드가 형성된 후에 미반응 니켈을 무기산, 예를 들어, 질산을 사용하여 니켈 실리사이드로부터 벗겨낼 수 있다.
기층이 형성된 후에 일가 구리조로부터 구리 층을 그 위에 도금한다. 구리 층은 1㎛ 내지 50㎛, 예를 들어, 5㎛ 내지 25㎛ 범위로 기층 위에 침착될 수 있다. 구리 도금은 전해 도금 또는 LIP에 의해 수행될 수 있다. 전기 도금에 의해 도금이 수행되는 경우 이는 보통 전면 접촉 도금이며 LIP는 보통 이면 접촉 도금에 의해 수행된다. 구리 도금 중의 전류 밀도는 0.01 A/dm2 내지 5 A/dm2, 예를 들어, 0.5 A/dm2 내지 2 A/dm2 범위일 수 있다. LIP가 구리를 도금하기 위해 사용되는 경우, 광선을 웨이퍼의 전면에 적용하고 이면 포텐셜(정류기)을 반도체 웨이퍼 기판에 적용한다. 광선으로 반도체 웨이퍼의 전면을 조명함으로써 에너지 도금이 전면에서 이루어진다. 닿는 광선 에너지는 반도체에 전류를 발생시킨다. 광선은 연속적이거나 펄스일 수 있다. 예를 들어 기계적 초퍼(chopper)로 광선을 차단함으로써 펄스 조명이 달성될 수도 있고, 전자 디바이스를 사용하여 목적하는 사이클에 의거하여 단속적으로 광선에 전력을 순환시킬 수도 있다. 도금에 사용될 수 있는 광선은 앞에서 언급한 바와 같다. 일반적으로 도금 중에 반도체 웨이퍼에 적용되는 광선의 양은 10,000 lx 내지 70,000 lx, 예를 들어, 30,000 lx 내지 50,000 lx 일 수 있다.
보통 주석 플래쉬 층(tin flash layer)은 그 후 구리 위에 침착되어 구리 층의 산화를 방지한다. 주석 플래쉬 층은 0.25㎛ 내지 2㎛ 범위일 수 있다. 통상의 주석 도금조를 사용하여 구리 위에 플래쉬 층을 침착시킬 수 있다. 주석 도금은 광 유도된 도금을 포함한 통상의 무전해 및 전해 방법에 의해 수행될 수 있다. 전해 주석조가 사용되는 경우, 전류 밀도는 0.1 A/dm2 내지 3 A/dm2 범위일 수 있다. 주석의 대체물로서 주석/납의 합금 플래쉬 층이 도금될 수 있다. 주석 또는 주석/납 층 이외에도 은 또는 무전해 니켈 침지 금이 도금될 수 있다. 또한, 유기 용해도(solubility) 보존제가 구리 또는 주석 또는 주석/납 플래쉬 층에 도포될 수 있다. 이러한 유기 용해도 보존제 층은 당업계에 주지되어 있다.
본 발명의 방법은 후면의 금속 접촉자 상에 실질적인 구리 침착이 없이 반도체 전면의 전도성 트랙의 패턴 상에 구리의 침착을 가능하게 한다. 후면 금속 접촉자 상의 구리는 통상 벌크 실리콘 내로의 원치않는 구리 확산을 야기한다. 구리는 본질적으로 반도체 웨이퍼에 독이 되며 광전지 디바이스의 제조에 사용하는 것을 제한하는 것이 바람직하다. 그러나, 동시에 광전지 디바이스 제조에 중요한 금속이다. 또한, 제2구리 이온을 포함하는 구리 도금조가 암청색 내지는 녹색인 반면에 일가 구리 도금 조성물은 맑다. 따라서 광선은 도금 조성물을 쉽게 통과하여 반도체에 도달하며, 그 동안에 광선이 구리 도금을 유도한다. 이는 반도체 상의 광선 강도를 증가시키며 전류 트랙 상의 구리 침전물 균일성을 향상시킨다. 일반적으로 일가 구리 도금 조성물은 제2구리 이온을 포함하는 구리 도금조에 비해 필적하는 전류 밀도에서 더 빠른 도금 비율로 구리를 침착시키며 동시에 필적하는 구리 침착 두께 및 전류 트랙 폭을 제공한다. 전체적인 도금 효율 및 구리 도금 성능이 제2구리 이온을 포함하는 구리 도금조에 비해 개선되었다. 또한, 이 방법은 은이 전류 트랙의 형성에 통상적으로 사용되는 경우 좀더 값비싼 은을 구리가 대체할 수 있도록 한다.
하기 실시예는 본 발명을 설명하기 위하여 포함되었으며, 본 발명의 범위를 제한하기 위한 것이 아니다.
실시예 1-6
전면에 다수의 은 페이스트 발생 전류 트랙과 버스바를 포함하는 6개의 단결정성 반도체 웨이퍼를 제공하였다. 각 웨이퍼의 이면은 알루미늄 전극을 포함하였다. 웨이퍼에 도핑하여 PN 접합부를 제공하였다. 그 후 오하우스(Ohaus) EO2140 분석저울에서 각 웨이퍼의 무게를 측정하였다. 각 웨이퍼의 무게를 하기 표 II에 나타낸 바와 같이 기록하였다.
그 후, 웨이퍼 3개를 ENLIGHTTM 420 전해 구리 도금조 (구입처: Rohm and Haas Electronic Materials, LLC, Marlborough, MA)를 포함하며 분리된 화학적 불활성 도금 전지 내에 침지시켰다. 조는 제2구리 이온(Cu2 +)으로서 구리 이온을 포함하며 1 미만의 pH를 나타내었다. 조는 구리 이온 환원제를 포함하지 않았다. 조는 암청색이었다. 카운터 전극은 가용성이며 인과 화합시킨(phophorized) 구리 양극이었다. 각 웨이퍼의 후면과 카운터 전극을 3개의 분리된 통상의 정류기에 연결하여 조와 웨이퍼와 카운터 전극 사이에 전기적 통신을 제공하였다. 조의 온도를 30℃로 유지하고 250 와트 할로겐 램프로부터의 광선을 각 웨이퍼의 전면에 적용하였다. 각 조에 0.34 볼트를 적용하였다. 첫 번째 조에서 적용된 전류 밀도는 2 A/dm2 이었고, 두 번째 조에서의 전류 밀도는 2.3 A/dm2 이었고, 세 번째 조의 전류 밀도는 2.5 A/dm2 이었다. LIP를 7.5분간 수행하여 각 웨이퍼의 전류 트랙 상에 구리 층을 침착시켰다. 각각의 도금 전지로부터 웨이퍼를 제거하고 물로 헹군 다음 실온에서 공기 건조시켰다. 그 후 각 웨이퍼의 무게를 오하우스 EO2140 분석 저울에서 측정하였다. 무게를 하기 표 II에 나타내었다.
그 다음 3개 웨이퍼로 구성된 두 번째 그룹을 하기 표 I에 개시된 일가 구리 조를 포함하며 분리된 화학적 불활성의 도금 전지 내에 침지시켰다.
[표 I]
Figure pat00001
카운터 전극은 인과 화합시킨 구리 양극에 가용성이었다. 각 웨이퍼의 후면과 카운터 전극을 3개의 분리된 통상의 정류기에 연결하여 조와 웨이퍼와 카운터 전극 사이에 전기적 통신을 제공하였다. 조는 색이 맑았다. 조의 온도를 30℃로 유지하고 250 와트 할로겐 램프로부터의 광선을 각 웨이퍼의 전면에 적용하였다. 각 조에 0.34 볼트를 적용하였다. 네 번째 조에서 적용된 전류 밀도는 2 A/dm2 이었고, 다섯 번째 조에서의 전류 밀도는 2.3 A/dm2 이었고, 여섯 번째 조의 전류 밀도는 2.5 A/dm2 이었다. LIP를 7.5분간 수행하여 각 웨이퍼의 전류 트랙 상에 구리 층을 침착시켰다. 각각의 도금 전지로부터 웨이퍼를 제거하고 물로 헹군 다음 실온에서 공기 건조시켰다. 그 후 각 웨이퍼의 무게를 오하우스 EO2140 분석 저울에서 측정하였다. 무게를 하기 표 II에 나타내었다.
[표 II]
Figure pat00002
산 제2구리 조로부터의 구리의 평균 도금 비율은 6.42 mg/분으로 결정되었다. 반면에, 알칼리 일가 구리 도금조로부터의 구리의 평균 도금 비율은 12.85 mg/분이었다. 도금 결과는 산 제2구리 조로부터의 구리 LIP와 비교하여 알칼리 일가 도금조로부터의 LIP에 의한 구리 침착이 더 빠름을 보여주었다.
실시예 7
은 버스바와 함께 알루미늄 후면을 포함하는 단결정성 반도체 웨이퍼를 ENLIGHTTM 420 전해 구리 도금조를 포함하는 도금 전지 내에 위치시켰다. 조는 산 제2구리 이온조였다. 조의 온도는 30℃였다. 전류는 적용되지 않았으며, 도금 전지를 차폐하여 전지가 주변 실내 광선을 포함한 임의의 광선에 노출되는 것을 방지하였다. 8분 후에 은 버스바 상의 구리 침착을 관찰하였으며, 이는 침지 도금에 의해 버스바 상에 구리가 도금되었음을 나타낸다.
알루미늄 후면 및 은 버스바를 가지는 제2 단결정성 반도체 웨이퍼를 실시예 1-6에서 표 I에 나타낸 일가 구리 도금조 내에 위치시켰다. 조 온도는 30℃였다. 전류는 적용시키지 않고 도금 전지를 차폐시켜 주변 실내 광선을 포함하는 임의의 광선에 전지가 노출되지 않도록 하였다. 8분간 조 내에 잔류시킨 후에는 은 버스바 또는 알루미늄 코팅에 구리 침착이 관찰되지 않았다. 일가 구리 도금 조에서는 산 제2구리 조에서와 같은 원치않는 침지 구리 도금이 전혀 관찰되지 않았다.
실시예 8
전면에 피라미드형 엘리베이션(elevation)을 가지며 도핑된 단결정성 실리콘 웨이퍼를 제공한다. 웨이퍼는 에미터 층을 형성하는 전면에 n+ 도핑된 구역을 가지고 있다. 웨이퍼의 에미터 층 하단에는 PN 접합부가 있다. 웨이퍼의 전면은 Si3N4로 구성된 보호층 또는 반사 방지층으로 코팅되어 있다. 전면은 또한 웨이퍼의 표면을 노출시키는 반사 방지층을 통해 전류 트랙을 위한 패턴을 가지고 있다. 각 전류 트랙은 웨이퍼의 전체 길이를 횡단한다. 전류 트랙은 웨이퍼의 말단 및 웨이퍼의 중심에서 버스바와 합류된다. 후면은 p+ 도핑되어 있으며 알루미늄 전극 및 은 버스바를 포함한다. 웨이퍼는 금속 도금 선반(rack)과 직접 접촉하고 있는 후면 알루미늄 전극 및 버스바와 함께 금속 도금 선반 상에 위치한다. 전지와 선반 사이의 경계면은 웨이퍼의 주변을 따라 밀봉되어 있어 전지 후면과 도금 선반 사이로 용액이 침투하는 것을 최소화한다. 그 후 전류 트랙과 버스바를 5중량% 과산화수소 수용액으로 산화시켜 실리콘 표면이 반드시 산화되도록 한다.
그 다음에 15 g/L의 소듐 비플루오라이드 및 30 g/L의 설팜산을 포함하는 도금 전지 내의 수용액에 웨이퍼를 침지시킨다. 웨이퍼를 가지는 선반은 정류기와 연결되어 있으며 백금선을 카운터 전극으로 사용한다. 수용액, 웨이퍼 및 백금선은 서로 전기적 소통 상태에 있다. 조성물을 약하게 교반하여 실온에 유지시킨다. 처음에 1.2V에서 0.1 A/dm2의 양극 전류를 2초간 웨이퍼에 적용한 다음 1초간 전류를 끈다. 양극에서 0 전류 펄스를 30 사이클 반복한다. 웨이퍼의 전면에서 전류 트랙과 버스바가 에칭되어 실질적으로 균일한 나노다공성 에미터 층을 형성한 후, 전지를 수용액에서 제거하여 탈이온수로 헹군다.
그 다음, 도핑된 단결정성 실리콘 웨이퍼를 NIKALTM 전해 니켈 도금 화학을 포함하는 도금 전지 내에 침지시킨다. 웨이퍼를 갖는 선반을 정류기에 연결시키고 고체 니켈 양극이 조 내에서 카운터 전극으로 작용하도록 한다. 웨이퍼는 음극으로 작용한다. 조, 웨이퍼 및 카운터 전극이 모두 전기적 소통을 이루며 1 A/dm2의 음극성 전류가 1분간 적용된다. 도금 사이클 중에 인공 광선을 웨이퍼에 적용한다. 광선 공급원은 250 와트 할로겐 램프이다. 도금 온도 범위는 30℃ 내지 50℃이다. 300nm의 니켈 시드 층이 전류 트랙 및 버스바에 침착될 때까지 도금을 지속한다.
하기 표의 제형을 갖는 일가 구리 도금조 내에 니켈 도금된 웨이퍼를 위치시킨다.
[표 III]
Figure pat00003
조의 pH를 소듐 하이드록시드를 사용하여 8로 조정한다. 조의 온도는 45℃로 유지시킨다. 마그네틱 교반기를 사용하여 조를 진탕시킨다.
웨이퍼를 갖는 선반을 정류기에 연결시키고 인과 화합시킨 구리 가용성 양극이 조 내에서 카운터 전극으로 작용하도록 한다. 조, 웨이퍼 및 카운터 전극이 모두 전기적 소통을 이루며 2 A/dm2의 음극성 전류가 10분간 적용되어 각 전류 트랙 및 버스바의 니켈 시드 층 상에 10㎛의 구리 층이 침착되도록 한다. 도금 중에 인공 광선을 웨이퍼에 적용한다. 광선 공급원은 250 와트 할로겐 램프이다. 후면 은 버스바에는 구리 도금이 예측되지 않는다.

Claims (9)

  1. a) 전면, 후면 및 PN 접합부를 포함하는 반도체를 제공하며, 여기에서 전면은 기층(underlayer)을 포함하는 전도성 트랙의 패턴을 포함하고 후면은 금속 접촉자(contact)를 포함하는 단계;
    b) 반도체를 일가 구리 도금 조성물과 접촉시키는 단계; 및
    c) 전도성 트랙의 기층 상에 구리 층을 도금하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 전해 도금 또는 광 유도된 도금에 의해 구리가 도금되는 방법.
  3. 제1항에 있어서, 기층이 니켈, 코발트, 팔라듐, 은 또는 몰리브덴 중에서 선택된 금속을 포함하는 방법.
  4. 제1항에 있어서, 기층이 금속 실리사이드인 방법.
  5. 제1항에 있어서, 일가 구리 도금 조성물이 하나 이상의 환원제를 포함하는 방법.
  6. 제1항에 있어서, 일가 구리 도금 조성물이 구리 옥사이드, 구리 설페이트 및 구리 메탄 설포네이트 중에서 선택된 하나 이상의 구리 이온 공급원을 포함하는 방법.
  7. 제1항에 있어서, 구리층이 1㎛ 내지 50㎛ 두께인 방법.
  8. 제1항에 있어서, 구리층 상에 금속 플래쉬층 또는 유기 솔더 보존제(organic solderability preservative)를 침착시키는 단계를 추가로 포함하는 방법.
  9. 제1항에 있어서, 일가 구리 도금 조성물의 pH가 7-12인 방법.
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