KR20150117912A - 양자점을 갖는 전자소자 및 그 제조방법 - Google Patents

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Abstract

양자점을 갖는 전자소자 및 그 제조방법에 관해 개시되어 있다. 개시된 전자소자는 제1 나노 로드와, 상기 제1 나노 로드의 상부면 상에 형성된 양자점과, 상기 제1 나노 로드의 측면과 상기 양자점을 덮는 제2 나노 로드를 포함한다. 상기 제1 및 제2 나노 로드는 서로 반대되는 타입이다. 개시된 전자소자의 제조방법은 기판 상에 절연막을 형성하는 과정과, 상기 절연막에 상기 기판이 노출되는 제1 홀을 형성하는 과정과, 상기 제1 홀을 채우는 제1 나노 로드를 형성하는 과정과, 상기 제1 나노 로드의 상부면 상에 양자점을 형성하는 과정과, 상기 절연막 상에 제2 홀을 포함하는 수지막을 형성하되, 상기 제2 홀은 상기 제1 홀과 그 둘레의 상기 절연막의 일부가 노출되도록 형성하는 과정과, 상기 노출된 절연막 상에 상기 제1 나노 로드 및 상기 양자점을 덮는 제2 나노 로드를 형성하는 과정과, 상기 수지막 상에 상기 제2 나노 로드를 덮는 전도성 산화막을 형성하는 과정과, 상기 전도성 산화막 상에 전극을 형성하는 과정을 포함한다.

Description

양자점을 갖는 전자소자 및 그 제조방법{Electronic device having quantum dot and method of manufacturing the same}
본 개시는 전자소자에 관한 것으로써, 보다 자세하게는 양자점을 갖는 전자소자 및 그 제조방법에 관한 것이다.
양자점을 이용한 소자는 발광다이오드(LED)나 레이저 다이오드(LD)와 같은 발광소자는 물론이고, 검출기(detector), 전력소자, 단전자 트랜지스터 등 다양한 소자에 사용될 수 있다.
이러한 소자에서 양자점의 구속(confinement) 상태는 소자의 특성에 직접적인 영향을 줄 수 있다. 발광소자의 경우, 양자점의 구속이 좋을 수록 방출효율(emission efficiency)이 좋아질 수 있다.
양자점을 포함하는 소자의 일 예는 Si 기판 상에 Si이나 InN 나노 로드(nano rod)를 형성하고, 이를 버퍼층으로 사용하여 GaN층을 형성한 경우가 있는데, 이러한 경우는 상대적으로 공정이 복잡할 수 있고, 최종 형성되는 GaN층에 여전히 많은 결정결함이 포함될 수 있다.
효율이 높고 제조공정이 단순한 양자점을 갖는 전자소자를 제공하고, 이러한 전자소자의 제조방법을 제공한다.
일 실시예에 의한 전자소자는 제1 나노 로드와, 상기 제1 나노 로드의 상부면 상에 형성된 양자점과, 상기 제1 나노 로드의 측면과 상기 양자점을 덮는 제2 나노 로드를 포함하고, 상기 제1 및 제2 나노 로드는 서로 반대되는 타입이다.
이러한 전자소자에서, 상기 제1 나노 로드는 기판 상에 직접 형성된 것일 수 있다.
상기 제1 나노 로드 사이에 절연막과 수지막이 순차적으로 적층될 수 있다.
상기 제2 나노 로드의 상부면은 상기 양자점 위에 있고, 상기 제2 나노 로드 사이에 수지막이 구비될 수 있다.
상기 제2 나노 로드는 상기 제1 나노 로드와 상기 수지막 사이의 상기 절연막 상에 구비될 수 있다.
상기 수지막에 홀이 존재하고, 상기 제1 나노 로드는 상기 홀 내에 존재하고, 상기 홀의 가장자리와 상기 제1 나노 로드는 이격될 수 있다.
상기 제2 나노 로드는 상기 홀 내에 존재하고, 상기 홀의 가장자리와 상기 제1 나노 로드 사이에 구비될 수 있다.
상기 제2 나노 로드의 측면과 상부면은 전도성 산화막으로 덮이고, 상기 제1 나노 로드와 상기 전도성 산화막은 이격될 수 있다.
상기 전도성 산화막의 상부면은 평탄하고, 상기 상부면 상에 전극이 구비될 수 있다.
일 실시예에 의한 전자소자의 제조방법은 기판 상에 절연막을 형성하는 과정과, 상기 절연막에 상기 기판이 노출되는 제1 홀을 형성하는 과정과, 상기 제1 홀을 채우는 제1 나노 로드를 형성하는 과정과, 상기 제1 나노 로드의 상부면 상에 양자점을 형성하는 과정과, 상기 절연막 상에 제2 홀을 포함하는 수지막을 형성하되, 상기 제2 홀은 상기 제1 홀과 그 둘레의 상기 절연막의 일부가 노출되도록 형성하는 과정과, 상기 노출된 절연막 상에 상기 제1 나노 로드 및 상기 양자점을 덮는 제2 나노 로드를 형성하는 과정과, 상기 수지막 상에 상기 제2 나노 로드를 덮는 전도성 산화막을 형성하는 과정과, 상기 전도성 산화막 상에 전극을 형성하는 과정을 포함하고, 상기 제1 및 제2 나노 로드는 서로 반대되는 타입으로 형성한다.
이러한 제조방법에서, 상기 제1 홀을 채우는 상기 제1 나노 로드를 형성하는 과정은 상기 제1 홀을 통해 노출되는 상기 기판 상에 기저막을 성장시키는 과정과 상기 기저막 상에 상기 제1 나노 로드를 성장시키는 과정을 포함하고, 상기 기저막은 상기 제1 나노 로드와 동일한 물질을 포함한다.
상기 제1 나노 로드는 MOCVD 또는 MBE 방법으로 형성할 수 있다.
상기 제1 나노 로드와 상기 양자점은 VLS 성장법을 이용하여 동시에 형성할 수 있다.
상기 절연막에 상기 기판이 노출되는 제1 홀을 형성하는 과정은 상기 기판 상에 촉매층을 형성하는 과정과, 상기 촉매층을 이격된 복수의 방울(droplet)로 나누는 과정과, 상기 복수의 방울 둘레의 상기 기판 상에 상기 방울보다 얇은 두께로 절연막을 형성하는 과정과, 상기 복수의 방울을 제거하여 상기 기판이 노출되는 상기 제1 홀을 형성하는 과정을 포함할 수 있다.
상기 양자점을 형성하는 과정은,
상기 제1 나노 로드의 상부면에 드랍릿(droplet) 방식으로 갈륨(Ga) 양자점을 형성하는 과정 및 상기 갈륨 양자점을 비소(As)로 도핑하는 과정을 포함할 수 있다.
상기 제2 나노 로드는 MOCVD 또는 MBE 방법으로 형성할 수 있다.
상기 제1 나노 로드, 상기 양자점 및 상기 제2 나노 로드는 인-시츄(in-situ)로 형성할 수 있다.
상기 전도성 산화막은 측방향 과성장(lateral overgrowth) 방식으로 형성할 수 있다.
개시된 전자소자는 상부와 하부에 각각 전도성 질화물 나노 로드를 구비하고, 상기 상부와 하부의 전도성 질화물 나노 로드 사이에 양자점을 구비하여 양자 구속(confinement)이 우수한 소자를 구현할 수 있다. 따라서 상기 전자소자가 발광소자일 때, 발광효율이 우수한 광소자가 구현될 수 있다.
또한 상기 상하부의 전도성 질화물 나노 로드는 밴드갭이 상대적으로 넓고, 굴절률이 상대적으로 작은 질화물(예, GaN, BrN 등)일 수 있는 바, 상기 전자소자는 다양한 소자, 예를 들면 QWIR 검출기(detector), 고전압 소자 혹은 전력소자, 단전자 터널링 트랜지스터(single electron tunneling transistor), 단광자 검출기(single photon detector)에 사용될 수도 있다.
또한, 상기 전자소자의 밴드갭 및 터널정션(tunnel junction) 등에 영향을 줄 수 있는 사이트 조절된(site controlled) 양자소자에 SPR 등을 가미함으로써, 효과를 증가시킬 수도 있다.
또한, 제조방법 측면에서 상기 전자 소자는 격자 상수가 다른 물질들, 예컨대 GaN과 GaAs 등을 실리콘 기판 상에 직접 성장시키고, 나노 로드 형태로 성장시킴으로써, 스트레인(strain) 없이 1차원적으로 성장되는 적층 구성(예컨대, GaN/GaAs/GaN)을 구현할 수 있는 바, 제조공정을 단순화 할 수 있고, 이에 따라 소자의 동작 특성의 효율이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 양자점을 갖는 전자소자의 단면도이다.
도 2 내지 도 12는 본 발명의 일 실시예에 의한 반도체 양자점을 갖는 전자소자의 제조방법을 단계별로 나타낸 단면도이다.
도 13은 본 발명의 일 실시예에 의한 전자소자에서, 제1 나노 로드의 일 예로 GaN 나노 로드가 실리콘 기판 상에 실제 형성된 경우를 보여주는 전자 주사 현미경 사진이다.
도 14는 GaN 기판 상에 실제 성장된 GaAs 나노 로드(나노 와이어)를 보여주는 전자 주사 현미경 사진이다.
이하, 양자 구속(confinement)이 안정되고 우수한, 양자점을 갖는 전자소자와 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 양자점을 갖는 전자소자에 대해 설명한다.
도 1을 참조하면, 기판(30) 상에 절연막(34)이 형성되어 있다. 절연막(34)에 기판(30)이 노출되는 복수의 홀(H1)이 형성되어 있다. 홀(H1)은 일정 간격으로 이격될 수 있다. 홀(H1)에 의해 제1 나노 로드(혹은 나노 와이어)(40)가 성장될 영역이 한정된다. 따라서 홀(H1)의 직경은 제1 나노 로드(40)의 직경을 고려하여 결정할 수 있다. 제1 나노 로드(40)는 하부 나노 로드라 부를 수도 있다. 기판(30)은 P 타입일 수 있다. 기판(30)은 실리콘 기판일 수 있는데, 이것으로 한정되지 않는다. 상기 실리콘 기판은, 예를 들면 (111) 실리콘 기판일 수 있다. 절연막(34)은 절연성 산화물이나 질화물일 수 있다. 예를 들면, 절연막(34)은 실리콘 산화물일 수 있다. 상기 실리콘 산화물은, 예를 들면 SiO2일 수 있다. 기판(30)에서 홀(H1)을 통해 노출된 부분은 제1 나노 로드(40)로 덮여 있다. 홀(H1)은 제1 나노 로드(40)의 일부로 채워져 있다. 홀(H1)을 채운 나노로드(40)는 위쪽으로, 곧 기판(30)으로부터 멀어지는 방향으로 확장되어 있다. 제1 나노 로드(40)의 상부면 상에 양자점(42)이 존재한다. 제1 나노 로드(40)의 측면의 결정면과 상부면의 결정면은 다를 수 있다. 제1 나노 로드(40)의 상부면의 결정면은 양자점(42)의 형성에 적합한 결정면일 수 있다. 따라서 제조 과정에서 양자점(42)은 제1 나노 로드(40)의 상부면에만 선택적으로 형성될 수 있다. 제1 나노 로드(40)는 상대적으로 밴드갭이 넓고, 굴절률은 상대적으로 낮은 물질일 수 있다. 제1 나노 로드(40)의 밴드갭의 범위는 1.4 eV ~ 6.0 eV 일 수 있다. 제1 나노 로드(40)의 굴절률의 범위는 2.1 ~ 3.8일 수 있다. 예를 들면 제1 나노 로드(40)는 n형 불순물이 도핑된, GaN 나노 로드 또는 BN 나노 로드일 수 있으나, 이러한 것으로만 한정되지 않는다. 제1 나노로드(40)는 GaP, AlP, GaAs, AlAs, AlN 또는 AlGaN일 수도 있다. 양자점(42)은 반도체 양자점일 수 있는데, 예를 들면 화합물 반도체 양자점일 수 있다. 상기 화합물 반도체 양자점은, 예컨대 GaAs 양자점일 수 있다.
제1 나노 로드(40)의 홀(H1) 밖으로 확장된 부분과 양자점(42)은 제2 나노 로드(혹은 나노 와이어)(50)로 덮여 있다. 제2 나노 로드(50)는 제1 나노 로드(40)의 측면과 직접 접촉될 수 있고, 양자점(42)과 직접 접촉될 수 있다. 제2 나노 로드(50)는 절연막(34) 상에 형성된다. 곧, 제2 나노 로드(50)는 홀(H1) 둘레의 절연막(34) 상에 접촉된다. 제2 나노 로드(50)의 직경은 제1 나노 로드(40)의 직경보다 넓다. 제2 나노 로드(50)의 상부면은 양자점(42) 위에 있고, 양자점(42)과 이격되어 있다. 제2 나노 로드(50)는 제1 나노 로드(40)와 반대되는 타입의 나노 로드일 수 있다. 예컨대, 제1 나노 로드(40)가 P형 나노 로드인 경우, 제2 나노 로드(50)는 N형 나노 로드로써, N형 도전성 불순물이 도핑된 나노 로드일 수 있다. 제1 나노 로드(40)가 N형 나노 로드일 수 있고, 제2 나노 로드(50)는 P형 나노 로드일 수도 있다. 제2 나노 로드(50)는 상대적으로 밴드갭이 넓고, 굴절률은 상대적으로 낮은 나노 로드일 수 있다. 제2 나노 로드(50)의 밴드갭의 범위와 굴절률의 범위는 제1 나노 로드(40)와 동일할 수 있다. 제2 나노 로드(50)는 예를 들면 GaN 또는 BN 나노 로드일 수 있다. 제2 나노 로드(50)의 수는 제1 나노 로드(40)의 수와 동일할 수 있다. 제2 나노 로드(50)는 상부 나노 로드라 부를 수도 있다. 제1 나노 로드(40)는 기판(30) 상에 직접 성장된 것으로, 결정결함이 기존에 비해 상대적으로 적다. 이러한 제1 나노 로드(40) 상에 양자점(42)이 존재하고, 제2 나노 로드(50)는 제1 나노 로드(40)의 확장된 부분 전체와 양자점(42) 전체를 직접 덮고 있는 바, 제1 나노 로드(40), 양자점(42) 및 제2 나노 로드(50)는 기판(30) 상에 직접 성장된 전자소자, 예컨대 발광소자 일 수 있다. 제2 나노 로드(50)는 제1 나노 로드(40)의 확장된 부분 전체와 양자점(42) 전체를 덮고 있는 바, 제1 및 제2 나노 로드(40, 50)에 의한 양자점(42)의 구속(confinement)은 기존의 소자의 비해 우수하다. 따라서 전자소자가 발광소자일 경우, 소자의 효울, 예를 들면 광 방출 효율이 기존의 소자에 비해 우수하다.
계속해서, 제2 나노 로드(50)는 서로 이격되어 있다. 제2 나노 로드(50) 사이의 절연막(34)은 수지막(resin film)(44)으로 덮일 수 있다. 곧, 제2 나노 로드(50) 사이에 수지막(44)이 존재한다. 수지막(44)은, 예를 들면 에폭시 수지이거나 혹은 에폭시 수지와 패터닝 특성이 유사한 물질일 있다. 이러한 수지막(44)은 SU-8, BCB, PDMS 또는 SiO2 등 일 수 있으나, 이것으로 한정되지 않는다.
제2 나노 로드(50)와 수지막(44)은 전도성 산화막(60)으로 덮여 있다. 제2 나노 로드(50)는 전체 표면이 전도성 산화막(60)으로 덮일 수 있다. 전도성 산화막(60)의 상부면은 평탄한 면일 수 있다. 전도성 산화막(60)의 상부면은 제2 나노 로드(50)의 상부면 위쪽에 있다. 이러한 전도성 산화막(60)은, 예를 들면 ZnO, ITO(Indium Tin Oxide) 일 수 있으나, 이것으로 한정되지 않는다. 절연막(34), 수지막(44), 전도성 산화막(60)의 두께는 나노 로드의 높이에 따라 다를수 있다.
전도성 산화막(60) 상에 전극(70)이 존재한다. 전극(70)은, 예를 들면 알루미늄 전극일 수 있으나, 이것으로 한정되지 않으며, 광소자나 반도체 소자의 전극으로 사용되는 물질이 사용될 수도 있다.
다음에는 도 2 내지 도 12를 참조하여 전자소자의 제조방법을 설명한다. 이 방법으로 형성되는 전자소자는 도 1을 참조하여 설명한 전자소자일 수 있다. 하기 설명에서 도 1에서 설명한 참조부호와 동일한 참조부호는 동일한 부재를 의미한다. 따라서 해당 부재에 대해서는 부가 설명을 생략한다.
도 2를 참조하면, 기판(30) 상에 촉매층(32)을 형성한다. 촉매층(32)은, 예를 들면 금층(gold layer)일 수 있으나, 이것으로 한정되지 않는다. 촉매층(32)을 형성한 다음, 그 결과물을 소정의 온도에서 어닐링한다. 이 결과, 도 3에 도시한 바와 같이, 기판(30) 상에 복수의 금방울(Au droplet)(32a)이 형성된다. 금방울(32a)의 사이즈는 도 1의 제1 나노 로드(40)의 직경을 고려하여 결정될 수 있다. 곧, 금방울(32a)의 사이즈와 도 1의 제1 나노 로드(40)의 직경은 연관성이 있을 수 있다. 복수의 금방울(32a)은 서로 이격될 수 있다. 상기 어닐링 온도는 복수의 금방울(32a)이 형성될 수 있는 온도일 수 있고, 예를 들면 650℃ 정도일 수 있다. 상기 어닐링 온도는 촉매층(32)으로 사용되는 물질, 촉매층(32)의 두께, 어닐링 분위기 등에 따라 조금 달라질 수도 있다.
도 4를 참조하면, 금방울(32a)이 형성된 기판(30) 상에 절연막(34)을 형성한다. 절연막(34)은, 예를 들면 산화막일 수 있으며, 산소가스를 공급하여 형성한다. 절연막(34) 형성 공정은, 예를 들면 800℃에서 10분 정도 실시할 수 있다. 절연막(34)은 금방울(32a) 사이의 기판(30)의 표면이 덮일 정도의 두께로 형성할 수 있다. 절연막(34)의 두께는 금방울(32a)의 두께 혹은 높이보다 작다. 절연막(34)을 형성한 후, 금방울(32a)을 식각하여 제거한다. 이 결과, 도 5에 도시한 바와 같이 복수의 홀(H1)이 절연막(34)에 형성된다.
도 5를 참조하면, 복수의 홀(H1)을 통해 기판(30)이 노출된다.
다음, 도 6에 도시한 바와 같이, 홀(H1)을 통해 노출되는 기판(30)의 표면은 기저막(36)으로 덮인다. 기저막(36)은 에피텍시 방법으로 형성될 수 있다. 홀(H1) 둘레의 기판(30)은 절연막(34)으로 덮여 있다. 따라서 기저막(36)은 홀(H1)을 통해 노출된 기판(30)의 표면에만 선택적으로 형성될 수 있다. 기저막(36)은 나노 로드 물질을 포함하는 단일층 또는 복층일 수 있다. 기저막(36)이 단일층일 때, 기저막(36)은, 예를 들면 GaN 또는 BN일 수 있다. 기저막(36)이 복층일 때, 기저막(36)은 AlGaN막과 GaN막이 순차적으로 적층된 막일 수 있다.
도 6을 7-7'방향으로 절개한 단면을 보여주는 도 7을 참조하면, 기저막(36)의 두께는 절연막(34)의 두께보다 얇을 수 있다.
다음, 도 8을 참조하면, 기저막(36) 상에 제1 나노 로드(40)를 형성한다. 기저막(36)은 제1 나노 로드(40)와 동일한 성분일 수 있다. 따라서 기저막(36)과 제1 나노 로드(40)는 구분되지 않을 수 있으나, 도면에는 편의 상 구분하여 도시한다. 제1 나노 로드(40)는 성장법으로 형성할 수 있다. 제1 나노 로드(40)는 금속 유기 화학 기상 증착법(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 분자빔 성장법(Molecular Beam Epitaxy, MBE)을 이용하여 형성할 수 있다. 또한, 제1 나노 로드(40)는 VLS 성장법(Vapor Liquid Solid Epitaxy)으로 형성할 수 있다. 제1 나노 로드(40)가 VLS 성장법으로 형성되는 경우, 알려진 성장 미케니즘에 따라 제1 나노 로드(40)와 함께 그 상부면에 양자점(42)이 형성될 수 있다. 제1 나노 로드(40)는 홀(H1)을 채우고, 기판(30)에서 멀어지는 방향으로 원하는 길이만큼 확장시킬 수 있다. 도 13은 실제 형성된 제1 나노 로드(40)의 전자 주사 현미경(SEM) 사진이다. 도 13을 참조하면, 기판(40) 상에 제1 나노 로드(40)가 형성된 것을 볼 수 있다.
다음, 도 9를 참조하면, 제1 나노 로드(40)의 상부면 상에 양자점(42)을 형성한다. 제1 나노 로드(40)가 MOCVD 또는 MBE 방법으로 형성된 경우, 양자점(42)은 드랍릿(droplet) 방식으로 형성할 수 있다. 예를 들면, 양자점(42)이 GaAs 양자점인 경우, 갈륨(Ga)을 제1 나노 로드(40)의 상부면 상에 형성한 후, 제1 나노 로드(40)의 상부면으로 As 가스를 공급하여 제1 나노 로드(40)의 상부면 상에 GaAs 양자점을 형성할 수 있다. 이러한 과정에서, 제1 나노 로드(40)의 측면의 결정면은 상부면의 결정면과 다른 관계로 제1 나노 로드(40)의 측면에는 GaAs가 성장되지 않는다. 따라서 양자점(42)은 제1 나노 로드(40)의 상부면 상에만 선택적으로 형성될 수 있다. 상기한 VLS 성장법에 따라 제1 나노 로드(40)가 형성되는 경우에도 그 성장 미케니즘에 따라 양자점(42)은 제1 나노 로드(40)의 상부면 상에만 형성된다. 도 14는 GaN 기판 상에 GaAs 나노 로드(나노 와이어)가 실제 형성된 결과를 보여주는 주사 전자 현미경 사진이다.
다음, 도 10을 참조하면, 양자점(42)을 형성한 다음, 제1 나노 로드(40) 사이의 절연막(34) 상에 수지막(44)을 형성한다. 수지막(44)에 의해 절연막(34) 상에서 제2 나노 로드(50)가 형성될 영역이 한정된다. 수지막(44)은 복수의 홀(H2)을 포함한다. 홀(H2) 안쪽에 제1 나노 로드(40)가 위치한다. 홀(H2)의 가장자리와 제1 나노 로드(40)는 이격되어 있다.
다음, 도 11을 참조하면, 홀(H2) 내의 절연막(34) 상에 제2 나노 로드(50)를 형성한다. 제2 나노 로드(50)는 MOCVD 또는 MBE 방법으로 형성할 수 있다. 제2 나노 로드(50)는 제1 나노 로드(40)의 노출된 측면 전체와 양자점(42) 전체를 덮도록 형성될 수 있다. 제2 나노 로드(50)는 양자점(42) 위쪽으로 확장될 수 있다.
다음, 도 12를 참조하면, 수지막(44) 상에 제2 나노 로드(50)를 덮는 전도성 산화막(60)을 형성한다. 전도성 산화막(60)은 측면 과성장(lateral overgrowth) 조건으로 형성한다. 이에 따라 전도성 산화막(60)은 제2 나노 로드(50)의 측면과 상부면을 덮도록 형성될 수 있고, 평탄한 상부면을 얻을 수 있다. 전도성 산화막(60)을 형성한 다음, 전도성 산화막(60) 상에 전극(70)을 형성한다.
상술한 제조 방법에서, 제1 나노 로드(40)는 기판(30) 상에 직접 성장되고, 제1 나노 로드(40) 상에 양자점(42)과 제2 나노 로드(50)가 순차적으로 성장된다. 따라서 제1 나노 로드(40), 양자점(42) 및 제2 나노 로드(50)는 인-시츄(in-situ)로 형성될 수 있는 바, 제조 공정이 단순해질 수 있다. 또한, 양자점(42)이 제1 나노 로드(40)의 상부면 상에 성장되므로, 양자 구속(confinement)이 우수하여 효율(예, 발광효율)이 향상된 소자를 얻을 수 있다. 또한, 제1 및 제2 나노 로드(40, 50)는 밴드 갭이 상대적으로 큰 물질이므로, 전자소자는 고내압 소자 혹은 전력 소자 등에 적용될 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32:촉매층
32a:금방울(Au droplet) 34:절연막
36:기저막 40, 50:제1 및 제2 나노 로드(나노 와이어)
42:양자점 44:수지막
60:전도성 산화막 70:전극
H1, H2:홀

Claims (20)

  1. 제1 나노 로드;
    상기 제1 나노 로드의 상부면 상에 형성된 양자점; 및
    상기 제1 나노 로드의 측면과 상기 양자점을 덮는 제2 나노 로드;를 포함하고,
    상기 제1 및 제2 나노 로드는 서로 반대되는 타입인 전자소자.
  2. 제 1 항에 있어서,
    상기 제1 나노 로드는 기판 상에 직접 형성된 전자소자.
  3. 제 1 항에 있어서,
    상기 제1 나노 로드 사이에 절연막과 수지막이 순차적으로 적층된 전자소자.
  4. 제 1 항에 있어서,
    상기 제2 나노 로드의 상부면은 상기 양자점 위에 있고, 상기 제2 나노 로드 사이에 수지막이 구비된 전자소자.
  5. 제 3 항에 있어서,
    상기 제2 나노 로드는 상기 제1 나노 로드와 상기 수지막 사이의 상기 절연막 상에 형성된 전자소자.
  6. 제 3 항에 있어서,
    상기 수지막에 홀이 존재하고, 상기 제1 나노 로드는 상기 홀 내에 존재하고, 상기 홀의 가장자리와 상기 제1 나노 로드는 이격된 전자소자.
  7. 제 6 항에 있어서,
    상기 제2 나노 로드는 상기 홀 내에 존재하고, 상기 홀의 가장자리와 상기 제1 나노 로드 사이에 구비된 전자소자.
  8. 제 1 항에 있어서,
    상기 제2 나노 로드의 측면과 상부면은 전도성 산화막으로 덮이고, 상기 제1 나노 로드와 상기 전도성 산화막은 이격된 전자소자.
  9. 제 8 항에 있어서,
    상기 전도성 산화막의 상부면은 평탄하고, 상기 상부면 상에 전극이 구비된 전자소자.
  10. 제 1 항에 있어서,
    상기 제1 나노 로드의 밴드갭은 1.4eV ~ 6.0eV인 전자소자.
  11. 제 1 항에 있어서,
    상기 제2 나노 로드의 밴드갭은 1.4eV ~ 6.0eV인 전자소자.
  12. 기판 상에 절연막을 형성하는 단계;
    상기 절연막에 상기 기판이 노출되는 제1 홀을 형성하는 단계;
    상기 제1 홀을 채우는 제1 나노 로드를 형성하는 단계;
    상기 제1 나노 로드의 상부면 상에 양자점을 형성하는 단계;
    상기 절연막 상에 제2 홀을 포함하는 수지막을 형성하되, 상기 제2 홀은 상기 제1 홀과 그 둘레의 상기 절연막의 일부가 노출되도록 형성하는 단계;
    상기 노출된 절연막 상에 상기 제1 나노 로드 및 상기 양자점을 덮는 제2 나노 로드를 형성하는 단계;
    상기 수지막 상에 상기 제2 나노 로드를 덮는 전도성 산화막을 형성하는 단계; 및
    상기 전도성 산화막 상에 전극을 형성하는 단계;를 포함하고,
    상기 제1 및 제2 나노 로드는 서로 반대되는 타입으로 형성하는 전자소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 홀을 채우는 상기 제1 나노 로드를 형성하는 단계는,
    상기 제1 홀을 통해 노출되는 상기 기판 상에 기저막을 성장시키는 단계; 및
    상기 기저막 상에 상기 제1 나노 로드를 성장시키는 단계;를 포함하고, 상기 기저막은 상기 제1 나노 로드와 동일한 물질을 포함하는 전자소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제1 나노 로드는 MOCVD 또는 MBE 방법으로 형성하는 전자소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 제1 나노 로드와 상기 양자점은 VLS 성장법을 이용하여 동시에 형성하는 전자소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 절연막에 상기 기판이 노출되는 제1 홀을 형성하는 단계는
    상기 기판 상에 촉매층을 형성하는 단계;
    상기 촉매층을 이격된 복수의 방울(droplet)로 나누는 단계;
    상기 복수의 방울 둘레의 상기 기판 상에 상기 방울보다 얇은 두께로 절연막을 형성하는 단계; 및
    상기 복수의 방울을 제거하여 상기 기판이 노출되는 상기 제1 홀을 형성하는 단계;를 포함하는 전자소자의 제조방법.
  17. 제 12 항에 있어서,
    상기 양자점을 형성하는 단계는,
    상기 제1 나노 로드의 상부면에 드랍릿(droplet) 방식으로 갈륨(Ga) 양자점을 형성하는 단계; 및
    상기 갈륨 양자점을 비소(As)로 도핑하는 단계;를 포함하는 전자소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 제2 나노 로드는 MOCVD 또는 MBE 방법으로 형성하는 전자소자의 제조방법.
  19. 제 12 항에 있어서,
    상기 제1 나노 로드, 상기 양자점 및 상기 제2 나노 로드는 인-시츄(in-situ)로 형성하는 전자소자의 제조방법.
  20. 제 12 항에 있어서,
    상기 전도성 산화막은 측방향 과성장(lateral overgrowth) 방식으로 형성하는 전자소자의 제조방법.
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