KR20150111596A - 팬인 타입 반도체 패키지 구조 및 제조 방법 - Google Patents

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Abstract

본 발명에 따르면 팬인 타입 반도체 패키지에 있어서, 하부 패키지의 기판을 인쇄회로기판이 아닌 재배선층으로 대체시켜 인쇄회로기판을 사용하는 것과 비교하여 패키지를 소형화시킬 수 있고 전기적 특성을 개선시킬 수 있다. 또한 하부 패키지와 상부 패키지간 연결을 도전성 포스트로 구현하여 TMV공정이 필요하지 않게 되므로써 공정이 간단해지고, TMV 공정의 생략에 따라 인터포저와 하부 패키지 사이에 클리어런스(clearance)의 발생을 최소화시킬 수 있어 고온에서 상대적으로 안정적인 패키지 워페이지를 실현할 수 있다.

Description

팬인 타입 반도체 패키지 구조 및 제조 방법{FAN-IN SEMICONDUCTOR PACKAGE STRUCTURE AND METHOD THEREOF}
본 발명은 패키지온패키지(package on package : POP) 제조 방법에 관한 것으로, 특히 팬인(fan-in) 타입 반도체 패키지에 있어서, 하부 패키지의 기판을 인쇄회로기판(printed circuit board : PCB)이 아닌 재배선층(ReDistribution Layer : RDL)으로 대체시켜 인쇄회로기판을 사용하는 것과 비교하여 패키지를 소형화시킬 수 있고 전기적 특성을 개선시킬 수 있으며, 또한 하부 패키지와 상부 패키지간 연결을 도전성 포스트로 구현하여 TMV(through mold via)공정이 필요하지 않게 되므로써 공정이 간단해지고, TMV 공정의 생략에 따라 인터포저(interposer)와 하부 패키지 사이에 클리어런스(clearance)의 발생을 최소화시킬 수 있어 고온에서 상대적으로 안정적인 패키지 워페이지(warpage)를 실현할 수 있도록 하는 팬인 타입 반도체 패키지 구조 및 제조 방법에 관한 것이다.
근래에 들어, 각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 복합화 추세를 충족하기 위한 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이며, 그에 따라 패키지의 크기 및 두께가 칩 크기에 가깝게 제조되는 웨이퍼 레벨의 칩 스케일 패키지, 칩 사이즈 패키지(Chip Size Package), 칩 적층형 패키지 등이 개발되고 있다.
웨이퍼 레벨 패키지 및 칩 사이즈 패키지에 있어서, 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되면 팬-인(fan-in)으로 분류되고, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하면 팬-아웃(fan-out) 타입으로 분류된다.
도 1은 종래 팬인 타입 반도체 패키지의 단면 모식도를 도시한 것이다.
위 도 1을 참조하면, 하부 패키지용 인쇄회로기판(100)의 상면 중앙부에는 반도체 다이(102)를 예를 들어 플립칩(filp chip) 방식으로 부착시키기 위한 다수의 내부 전도성패드(104)가 형성될 수 있고, 사방 외곽부에는 상부 패키지와의 전기적 연결을 위한 솔더볼(108)이 융착되는 영역인 다수의 외부 전도성패드(110)가 형성될 수 있다.
이러한 상태에서, 하부패키지용 인쇄회로기판(100)의 내부 전도성패드(104)에 반도체 다이(102)를 전기적 신호 교환 가능하게 부착시키게 되는데, 반도체 다이(102)의 저면에 형성된 본딩 패드(bonding pad)(106)와 내부 전도성패드(104)간은 예를 들어 플립칩 방식으로 연결될 수 있다.
다음으로, 반도체 다이(102)가 부착된 인쇄회로기판(100)의 상부에 몰드 컴파운드(mold compound)를 채우는 등의 몰딩 공정을 수행하여 반도체 다이(102)를 포함한 인쇄회로기판(100)의 상부가 몰드(108)에 의해 덮여지도록 하여 하부 패키지를 완성한다.
이어, 인쇄회로기판(100)상 외부 전도성 패드(110)가 형성된 영역의 몰드(108)를 식각하여 외부 전도성 패드가 드러나도록 비아홀(through mold via : TMV)(112)를 형성시키고, 상부 패키지와 하부 패키지의 전기적 연결을 위한 솔더볼(114)을 형성시킨다. 이어, 하부 패키지의 상부에 인터포저(116)를 접착시킨 후, 상부 패키지를 적층하여 POP 구조를 완성하게 된다.
그러나 위와 같은 종래의 팬인 POP 반도체 패키지 구조에서는 하부 패기지를 지지하는 기판으로 인쇄회로기판을 사용하고 있어 재배선층과 비교하여 상대적으로 두께가 두꺼운 인쇄회로기판으로 인해 패키지의 크기를 소형화하는데 제한이 있다.
또한, 하부 패키지와 상부 패키지간을 TMV를 이용한 솔더볼로 연결시킴에 따라 인터포저와 하부 패키지 사이에 클리어런스가 발생하여 고온 등에서 패키지의 워페이지(warpage) 문제가 발생할 수 있다. 또한, 인쇄회로기판의 사용에 따라 비용이 증가하고 전기적 특성을 개선하는데 한계가 있는 문제점이 있었다.
(특허문헌)
대한민국 공개특허번호 10-2011-0032522호(공개일자 2011년 03월 30일)
따라서, 본 발명에서는 팬인 타입 반도체 패키지에 있어서, 하부 패키지의 기판을 인쇄회로기판이 아닌 재배선층으로 대체시켜 인쇄회로기판을 사용하는 것과 비교하여 패키지를 소형화시킬 수 있고 전기적 특성을 개선시킬 수 있으며, 또한 하부 패키지와 상부 패키지간 연결을 도전성 포스트로 구현하여 TMV공정이 필요하지 않게 되므로써 공정이 간단해지고, TMV 공정의 생략에 따라 인터포저와 하부 패키지 사이에 클리어런스(clearance)의 발생을 최소화시킬 수 있어 고온에서 상대적으로 안정적인 패키지 워페이지를 실현할 수 있도록 하는 팬인 타입 반도체 패키지 구조 및 제조 방법을 제공하고자 한다.
상술한 본 발명은 팬인 타입 반도체 패키지 구조에 있어서, 외곽의 일정 영역에 하부 패키지와의 전기적 연결을 위한 도전성 포스트가 형성되는 인터포저와, 상기 인터포저의 중앙 영역에 접착되는 제1 반도체 다이와, 상기 제1 반도체 다이와 상기 인터포저의 도전성 포스트까지 감싸도록 상기 인터포저의 상부에 형성되는 몰드와, 상기 몰드의 상부에 형성되며, 상기 도전성 포스트와 상기 제1 반도체 다이의 본딩 패드와 전기적으로 연결되는 재배선층과, 상기 재배선층의 상부에 형성되며 상기 재배선층과 전기적으로 연결되는 도전성 범프를 포함한다.
또한, 상기 재배선층은, 상기 몰드에 대한 그라인딩을 통해 상기 도전성 포스트와 상기 제1 반도체 다이의 본딩 패드가 드러나는 경우 상기 도전성 포스트와 상기 본딩 패드와 연결되도록 형성되는 것을 특징으로 한다.
또한, 상기 제1 반도체 다이는, 상기 본딩 패드가 상기 인터포저와 반대방향을 향하도록 상기 인터포저 상에 접착되는 것을 특징으로 한다.
또한, 상기 재배선층은, 상기 하부 패키지를 지지하는 기판으로 사용되는 것을 특징으로 한다.
또한, 상기 인터포저의 상부에는 후속 공정을 통해 상기 도전성 포스트와 전기적으로 연결되는 상부 패키지가 형성되는 것을 특징으로 한다.
또한, 상기 도전성 포스트는, 카파 포스트인 것을 특징으로 한다.
또한, 상기 도전성 범프는, 솔더볼인 것을 특징으로 한다.
또한, 본 발명은 팬인 타입 반도체 패키지 제조 방법으로서, 인터포저 외곽의 일정 영역에 하부 패키지와의 전기적 연결을 위한 도전성 포스트를 형성시키는 단계와, 상기 인터포저의 중앙 영역에 제1 반도체 다이를 접착시키는 단계와, 상기 제1 반도체 다이와 상기 인터포저의 도전성 포스트까지 감싸도록 상기 인터포저의 상부에 몰드를 형성시키는 단계와, 상기 몰드를 그라인딩하여 상기 도전성 포스트와 제1 반도체 다이의 본딩 패드가 드러나도록 식각시키는 단계와, 상기 제1 반도체 다이의 상부에 상기 도전성 포스트 및 상기 본딩 패드와 전기적으로 연결되는 재배선층을 형성시키는 단계와, 상기 재배선층의 상부에 상기 재배선층과 전기적으로 연결되는 도전성 범프를 형성시키는 단계를 포함한다.
또한, 상기 도전성 범프를 형성시키는 단계 이후, 상기 인터포저가 상부로 향하도록 반도체 패키지를 회전 정렬시키는 단계와, 상기 인터포저의 상부에 상기 도전성 포스트와 전기적으로 연결되는 상부 패키지를 형성시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 접착시키는 단계에서, 상기 제1 반도체 다이는, 상기 본딩 패드가 상기 인터포저와 반대방향을 향하도록 상기 인터포저 상에 접착되는 것을 특징으로 한다.
또한, 상기 재배선층은, 상기 하부 패키지를 지지하는 기판으로 사용되는 것을 특징으로 한다.
본 발명에 따르면, 팬인 타입 반도체 패키지에 있어서, 하부 패키지의 기판을 인쇄회로기판이 아닌 재배선층으로 대체시켜 인쇄회로기판을 사용하는 것과 비교하여 패키지를 소형화시킬 수 있고 전기적 특성을 개선시킬 수 있다.
또한 하부 패키지와 상부 패키지간 연결을 도전성 포스트로 구현하여 TMV공정이 필요하지 않게 되므로써 공정이 간단해지고, TMV 공정의 생략에 따라 인터포저와 하부 패키지 사이에 클리어런스(clearance)의 발생을 최소화시킬 수 있어 고온에서 상대적으로 안정적인 패키지 워페이지를 실현할 수 있다.
도 1은 종래 팬인 타입 반도체 패키지의 단면 모식도,
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 재배선층을 이용한 팬인 타입 반도체 패키지의 공정 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 재배선층(RDL)을 기판으로 사용하는 팬인(fan-in) 타입 반도체 패키지의 공정 단면도를 도시한 것이다. 이하, 도 2a 내지 도 2f를 참조하여 본 발명의 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다.
먼저, 도 2a에서 보여지는 바와 같이 인터포저(interposer)(200)의 외곽의 일정 영역에 하부 패키지와의 전기적 연결을 위한 카파 포스트(copper post) 등의 도전성 포스트(conductive post)(202)를 형성시킨다. 이때, 위와 같은 인터포저(200)는 종래의 경우 하부 패키지를 완성한 후, 상부 패키지와 하부 패키지를 연결시키기 위한 중간 연결층으로 형성하는 것이 일반적이다. 그러나, 본 발명에서는 하부 패키지를 지지하는 기판으로 인쇄회로기판을 사용하지 않고, 재배선층을 사용하게 됨에 따라 하부 패키지의 반도체 다이를 지지하기 위해 도 2a에서와 같이 인터포저(200)를 먼저 형성시키게 된다.
또한, 본 발명의 인터포저에서는 도 2a에서와 같이 하부 패키지와의 전기적 연결을 위한 도전성 포스트(202)를 기설정된 일정 높이로 형성하여 하부 패키지와 상부 패키지간을 전기적으로 연결시킴으로써, 종래 하부 패키지의 상부 패키지간을 전기적으로 연결시키기 위한 TMV의 공정을 생략할 수 있도록 하여 인터포저(200)와 하부 패키지 사이에 클리어런스(clearance)의 발생을 최소화시킬 수 있도록 한다.
이어, 도 2b에서와 같이 인터포저(200)의 중앙 영역에 하부 패키지용 반도체 다이(204)를 접착시킨다. 이때, 반도체 다이(204)는 인터포저(200)상 도포된 접착 필름(206) 등을 통해 인터포저(200)와 접착될 수 있으며, 본딩 패드(208)가 형성된 부분이 인터포저(200)와 반대방향을 향하도록 인터포저(200) 상에 접착된다. 이는 후술되는 후속 공정에서 반도체 다이(204)의 상부에 반도체 다이(204)의 본딩패드(208)와 도전성 포스트(202)와 연결되는 재배선층을 형성한 후, 하부 패키지를 360도 회전시켜 상부 패키지 형성 공정을 수행하기 위함이다.
이어, 도 2c에서와 같이 반도체 다이(204)가 접착된 인터포저(200)의 상부에 몰드 컴파운드(mold compound) 등을 채우는 몰딩 공정을 수행하여 반도체 다이(204)와 인터포저(200)의 도전성 포스트(202)까지 감싸도록 인터포저(200)의 상부에 몰드(210)를 형성시킨다.
그런 후, 도 2d에서와 같이 인터포저(200) 상부에 형성된 몰드(210)를 그라인딩(grinding)하여 도전성 포스트(202)와 반도체 다이(204)의 본딩 패드(208)가 드러나도록 식각시키고, 크리닝(cleaning) 공정을 수행하여 몰드(210)의 그라인딩 후, 몰드(210)와 본딩 패드(208) 등의 표면에 존재할 수 있는 불순물을 제거시킨다. 이어 반도체 다이(204)의 상부에 도전성 포스트(202) 및 반도체 다이(204)의 본딩 패드(208)와 전기적으로 연결되는 재배선층(212)을 형성시켜 하부 패키지를 지지하는 기판으로 사용되도록 한다.
이때, 위와 같은 재배선층(212)은 인쇄회로기판과 비교하여 두께가 상대적으로 얇아, 인쇄회로기판 대신 재배선층(212)을 사용하는 경우 인쇄회로기판을 사용하는 것과 비교하여 패키지를 소형화시킬 수 있으며, 전기적 특성을 개선시킬 수 있다.
이어, 도 2e에서 보여지는 바와 같이 재배선층(212)의 상부에 재배선층(212)과 전기적으로 연결되는 솔더볼(solder ball) 등의 도전성 범프(conductive bump)(214)를 형성시킨 후, 도 2f에서와 같이 인터포저(200)가 상부로 향하도록 반도체 패키지를 회전 정렬시킨다. 이에 따라, 인쇄회로기판을 재배선층(212)으로 대체한 하부 패키지를 완성할 수 있으며, 후속 공정에서 인터포저(200)의 상부에 상부 패키지를 형성시킬 수 있다.
상기한 바와 같이, 본 발명에 따르면 팬인 타입 반도체 패키지에 있어서, 하부 패키지의 기판을 인쇄회로기판이 아닌 재배선층으로 대체시켜 인쇄회로기판을 사용하는 것과 비교하여 패키지를 소형화시킬 수 있고 전기적 특성을 개선시킬 수 있다. 또한 하부 패키지와 상부 패키지간 연결을 도전성 포스트로 구현하여 TMV공정이 필요하지 않게 되므로써 공정이 간단해지고, TMV 공정의 생략에 따라 인터포저와 하부 패키지 사이에 클리어런스(clearance)의 발생을 최소화시킬 수 있어 고온에서 상대적으로 안정적인 패키지 워페이지를 실현할 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
200 : 인터포저 202 : 도전성 포스트
204 : 반도체 다이 206 : 접착 필름
208 : 본딩 패드 210 : 몰드
212 : 재배선층 214 : 도전성 범프

Claims (11)

  1. 외곽의 일정 영역에 하부 패키지와의 전기적 연결을 위한 도전성 포스트가 형성되는 인터포저와,
    상기 인터포저의 중앙 영역에 접착되는 제1 반도체 다이와,
    상기 제1 반도체 다이와 상기 인터포저의 도전성 포스트까지 감싸도록 상기 인터포저의 상부에 형성되는 몰드와,
    상기 몰드의 상부에 형성되며, 상기 도전성 포스트와 상기 제1 반도체 다이의 본딩 패드와 전기적으로 연결되는 재배선층과,
    상기 재배선층의 상부에 형성되며 상기 재배선층과 전기적으로 연결되는 도전성 범프
    를 포함하는 반도체 패키지 구조.
  2. 제 1 항에 있어서,
    상기 재배선층은,
    상기 몰드에 대한 그라인딩을 통해 상기 도전성 포스트와 상기 제1 반도체 다이의 본딩 패드가 드러나는 경우 상기 도전성 포스트와 상기 본딩 패드와 연결되도록 형성되는 것을 특징으로 하는 반도체 패키지 구조.
  3. 제 1 항에 있어서,
    상기 제1 반도체 다이는,
    상기 본딩 패드가 상기 인터포저와 반대방향을 향하도록 상기 인터포저 상에 접착되는 것을 특징으로 하는 반도체 패키지 구조.
  4. 제 1 항에 있어서,
    상기 재배선층은,
    상기 하부 패키지를 지지하는 기판으로 사용되는 것을 특징으로 하는 반도체 패키지 구조.
  5. 제 1 항에 있어서,
    상기 인터포저의 상부에는 후속 공정을 통해 상기 도전성 포스트와 전기적으로 연결되는 상부 패키지가 형성되는 것을 특징으로 하는 반도체 패키지 구조.
  6. 제 1 항에 있어서,
    상기 도전성 포스트는,
    카파 포스트인 것을 특징으로 하는 반도체 패키지 구조.
  7. 제 1 항에 있어서,
    상기 도전성 범프는,
    솔더볼인 것을 특징으로 하는 반도체 패키지 구조.
  8. 인터포저 외곽의 일정 영역에 하부 패키지와의 전기적 연결을 위한 도전성 포스트를 형성시키는 단계와,
    상기 인터포저의 중앙 영역에 제1 반도체 다이를 접착시키는 단계와,
    상기 제1 반도체 다이와 상기 인터포저의 도전성 포스트까지 감싸도록 상기 인터포저의 상부에 몰드를 형성시키는 단계와,
    상기 몰드를 그라인딩하여 상기 도전성 포스트와 제1 반도체 다이의 본딩 패드가 드러나도록 식각시키는 단계와,
    상기 제1 반도체 다이의 상부에 상기 도전성 포스트 및 상기 본딩 패드와 전기적으로 연결되는 재배선층을 형성시키는 단계와,
    상기 재배선층의 상부에 상기 재배선층과 전기적으로 연결되는 도전성 범프를 형성시키는 단계
    를 포함하는 반도체 패키지 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전성 범프를 형성시키는 단계 이후,
    상기 인터포저가 상부로 향하도록 반도체 패키지를 회전 정렬시키는 단계와,
    상기 인터포저의 상부에 상기 도전성 포스트와 전기적으로 연결되는 상부 패키지를 형성시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 8 항에 있어서,
    상기 접착시키는 단계에서,
    상기 제1 반도체 다이는, 상기 본딩 패드가 상기 인터포저와 반대방향을 향하도록 상기 인터포저 상에 접착되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제 8 항에 있어서,
    상기 재배선층은,
    상기 하부 패키지를 지지하는 기판으로 사용되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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