KR20150106848A - 패키지 온 패키지 반도체 디바이스를 테스트하는 장치 - Google Patents

패키지 온 패키지 반도체 디바이스를 테스트하는 장치 Download PDF

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KR20150106848A
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Abstract

패키지-온-패키지 반도체 디바이스를 테스트하는 장치는, 최상부 커버, 하부 베이스, 열 소멸 모듈 및 다수의 프로브를 포함한다. 하부 베이스는 상부 칩을 수납하는 내부 수용 공간을 형성하도록 최상부 커버 아래에 배치된다. 열 소멸 모듈은 내부 수용 공간에 배열되고 상부 칩의 상부 표면에 부착된 히트 싱크를 포함한다. 프로브는, 상부 칩을 하부 칩과 전기적으로 접속시키도록 하부 베이스에 배열된다. 최상부 커버와 하부 베이스로 형성된 내부 수용 공간에 배열된 히트 싱크에 의해, 상부 칩의 동작 동안에 상부 칩으로부터 생성된 열이 크게 소멸될 수 있으며, 그에 따라 상부 칩의 서비스 수명과 성능이 개선될 수 있다.

Description

패키지 온 패키지 반도체 디바이스를 테스트하는 장치{APPARATUS FOR TESTING A PACKAGE-ON-PACKAGE SEMICONDUCTOR DEVICE}
본 발명은 패키지 온 패키지 디바이스(package-on-package device)를 테스트하는 장지에 관한 것으로, 특히, 패키지 온 패키지 디바이스의 전기적 특성 또는 기능을 테스트하는 장치에 관한 것이다.
도 4는 일반적인 패키지-온-패키지 반도체 디바이스의 개략적인 단면도이다. 소위, 패키지-온-패키지 기술은, 2개 이상의 소자가 수직 적재 또는 백 캐링(back carrying) 방식으로 패키징됨을 의미한다. 도 4에 도시된 바와 같이, 통상적으로, 패키지는 하부 칩(91)과 상부 칩(92)을 구비하는데, 하부 칩(91)은, 전형적으로, 예를 들어, 기저대역 프로세서 또는 멀티미디어 프로세서와 같은 집적 디지털 또는 혼합 신호 논리 칩이고, 상부 칩(92)은, 전형적으로, 예를 들어, DRAM 또는 플래시와 같은 집적 메모리 칩이다. 따라서, 적재형 패키지의 장점은, 종래의 사이드 바이 사이드형 패키지(side-by-side package)에 비해, 마더 보드의 회로를 단순화시키고, 전체 체적을 감소시키도록 패키지를 소형화하며, 논리 회로와 메모리 칩의 직접 접속에 의해 주파수 성능을 향상시키는 데 있다.
도 5는 패키지-온-패키지 디바이스를 테스트하는 종래 장치의 단면도이다. 도 5에 도시된 바와 같이, 종래의 테스트 장치는 상부 칩(92)을 유지하는 지그 헤드(jig head: 93)와 그 위에 하부 칩(91)을 운반하는 테스트 베이스(test base: 94)를 포함한다. 테스트 프로세스 동안, 지그 헤드(93)는 테스트 베이스(94)와 접촉 상태가 되도록 낮아지고, 지그 헤드(93)상에 배치된 다수의 프로브(95)는 하부 칩(91)과 전기적으로 접촉하며, 그에 따라 상부 칩(92)과 하부 칩(91)은 서로 전기적으로 접속된다.
그러나, 테스트될 하부 칩(91)의 기능이 더욱 강력해 짐에 따라, 전체 테스트 프로세스는 복잡하게 되는 경향이 있다. 상부 칩(92) 또는 하부 칩(91)상의 부하가 더 커지게 된다. 그 결과, 고온 및 고열이 발생된다. 다른 한편, 종래의 테스트 장치를 위해 이용되는 재질은, 내열성이되 약한 열적 전도성을 가진 PEEK(폴리에텔에텔케톤(polyetheretherketone))와 같이, 주로 공업용 플라스틱이며, 따라서 테스트 프로세스동안 생성된 열을 소멸시키기 어렵다. 종래의 테스트 장치가 열 소멸 수단을 구비하지 않기 때문에, 상부 칩(92) 또는 하부 칩(91)에 의해 생성된 열의 오랜 시간동안의 누적은 칩의 서비스 수명 또는 성능에 악영향을 미치고, 심지어는 칩을 손상시킨다.
본 발명의 주요한 목적은 상부 칩 및 하부 칩에 의해 생성된 열을 열 소멸 모듈로 소멸시킬 수 있는 패키지-온-패키지 반도체 디바이스를 테스트하는 장치를 제공하여, 이들 칩의 서비스 수명 및 성능을 향상시키고 테스트 정확성을 개선하는 것이다.
본 발명의 일 측면에 따르면, 본 발명에 따른 패키지-온-패키지 반도체 디바이스를 테스트하는 장치는,
최상부 커버;
최상부 커버 아래에 배열되는 하부 베이스 - 최상부 커버와 하부 베이스는 상부 칩을 수납하는 내부 수용 공간을 형성함 -;
내부 수용 공간에 배열되고 상부 칩의 상부 표면에 부착된 히트 싱크(heat sink)를 포함하는 열 소멸 모듈; 및
하부 베이스에 배열되어 상부 칩을 하부 칩과 전기적으로 접속시키는 다수의 프로브를 포함한다.
최상부 커버 및 하부 베이스로 이루어진 내부 수용 공간내의 히트 싱크의 배치에 의해, 동작 동안에 상부 칩에 의해 생성된 열은, 상부 칩의 서비스 수명과 성능을 향상시키도록, 크게 소멸될 수 있다.
바람직하게, 열 소멸 모듈은 열 전도 블럭을 더 포함하며, 하부 베이스는 할로우 부분(hollow portion)을 포함하며, 열 전도 블럭은 상부 칩과 하부 칩 사이의 할로우 부분에 배열된다. 상부 칩에 대한 열 소멸에 추가하여, 열 전도 블럭의 배치에 의해, 하부 칩에 대한 열 소멸이 가능하다. 예를 들어, 동작 동안에 하부 칩에 의해 생성된 열은 열 전도 블럭을 통해 상부 칩에 전달될 수 있으며, 그 다음 열 소멸을 위해 히트 싱크로 전달된다.
바람직하게, 다수의 프로브는 할로우 부분을 둘러싸고 분포될 수 있으며, 그 프로브의 각각은 하부 베이스를 관통하여 하부 베이스의 상부 표면과 하부 표면 밖으로 돌출되어, 상부 칩 및 하부 칩과 전기적으로 접촉된다. 하부 베이스를 관통하여 하부 베이스의 상부 표면과 하부 표면 밖으로 돌출되는 프로브에 의해, 상부 칩과 하부 칩은 서로 전기적으로 접속된다.
바람직하게, 본 발명에 따른 장치는, 흡입 노즐(suction nozzle)을 더 포함하며, 열 전도 블럭은 바닥 리세스(bottom recess)와 네거티브 압력 통로를 포함하며, 흡입 노즐은 바닥 리세스에 수납되고, 네거티브 압력 통로는 흡입 노즐과 소통하고 네거티브 압력원(negative pressure source)에 결합된다. 하부 베이스는 네거티브 압력원 채널을 포함할 수 있으며, 그를 통해 열 전도 블럭의 네거티브 압력 통로는 네거티브 압력원과 소통한다. 본 발명에 따른 장치는 하부 베이스의 네거티브 압력원 채널과 열 전도 블럭의 네거티브 압력 통로 사이의 인터페이스에 배열된 O-링을 더 포함한다. 열 전도 블럭의 하부측 상에 위치한 흡입 노즐은 하부 칩을 뽑기 위해 제공된다. 테스트 프로세스동안, 하부 칩에 의해 생성된 열을 전도시키기 위한 열 전도 블럭이 하부 칩과 직접 접촉하도록 흡입 노즐은 열 전도 블럭의 바닥 리세스에 수납된다.
최상부 커버는 개구를 포함할 수 있으며, 히트 싱크는 바닥 평판 부분(bottom plate portion)과 바닥 평판 부분 상에 수직하게 제공된 핀 부분(fin portion)을 포함하며, 히트 싱크의 하부 표면은 상부 칩의 상부 표면에 부착되고, 그 핀 부분은 개구 밖으로 연장된다. 다시 말해, 히트 싱크의 바닥 평판 부분은 열 전도를 위해 상부 칩과 접촉하도록 구성되고, 최상부 커버의 밖으로 연장된 히트 싱크의 핀 부분은 열을 대기로 소멸시키도록 구성된다.
바람직하게, 본 발명에 따른 장치는 히트 싱크의 바닥 평판 부분과 최상부 커버간의 내부 수용 공간내에 제공된 적어도 하나의 스프링을 더 포함한다. 그 스프링은, 하부 칩이 픽업(pick up)되거나 열 전도 블럭이 하부 칩과 접촉하도록 낮아질 때, 히트 싱크, 열 전도 블럭 및 상부 칩에 대한 충격을 완화시킬 수 있다. 그 스프링은 히트 싱크가 상부 칩에 대해 엄중하게(tightly) 바이어스될 수 있게 하며, 상부 칩이 프로브에 대해 엄중하게 바이어스될 수 있게 한다.
본 발명의 다른 측면에 따르면, 패키지-온-패키지 반도체 디바이스를 테스트하는 장치는,
상부 칩을 운반하는 상부 칩 캐리어(carrier); 및
상부 칩 캐리어상에 제공되며, 상부 칩의 상부 표면과 접촉하는 히트 싱크를 포함하는 열 소멸 모듈을 포함한다. 상부 칩의 상부 표면상에 배열된 히트 싱크의 배치에 의해, 상부 칩에 의해 생성된 열은 상부 칩의 서비스 수명과 성능을 향상시키도록 소멸될 수 있다.
바람직하게, 본 발명에 따른 장치의 열 소멸 모듈은, 상부 칩의 하부 표면상에서 하부 칩의 상부 표면과 접촉하도록 배열된 열 전도 블럭을 더 포함한다. 상부 칩에 의한 열 소멸에 추가하여, 열 전도 블럭에 의해 하부 칩에 대한 열 소멸이 가능하게 되어, 두 칩의 서비스 수명과 성능이 향상되고, 그 장치의 테스트 정확성이 개선될 수 있게 된다.
도 1은 본 발명에 따른 바람직한 실시 예를 도시한 분해도,
도 2는 본 발명에 따른 바람직한 실시 예를 도시한 단면도,
도 3은 테스트 프로세스가 실행될 때 본 발명에 따른 바람직한 실시 예를 도시한 단면도,
도 4는 통상적인 패키지-온-패키지 반도체 디바이스를 도시한 개략적인 단면도, 및
도 5는 패키지-온-패키지 반도체 디바이스를 테스트하기 위한 종래의 장치의 단면도.
본 발명에 따른 패키지-온-패키지 반도체 디바이스를 테스트하는 장치의 이하의 설명에 있어서, 동일 소자들은 항상 동일 참조 번호에 의해 표시된다.
도 1 내지 도 3을 참조하면, 도 1은 본 발명에 따른 바람직한 실시 예를 도시한 분해도이고, 도 2는 본 발명에 따른 바람직한 실시 예를 도시한 단면도이며, 도 3은 테스트 프로세스가 실행될 때 본 발명에 따른 바람직한 실시 예를 도시한 단면도이다. 도 3에 도시된 바와 같이, 실시 예의 패키지-온-패키지 반도체 디바이스를 테스트하는 장치는 전형적으로 메모리 칩인 상부 칩(Ct)을 운반하는 상부 칩 캐리어(SC)와, 예를 들어 프로세서 등과 같은, 테스트될 하부 칩(Cb)을 유지하는 하부 칩 베이스(1)를 포함한다.
상부 칩 캐리어(SC)는 최상부 커버(2), 하부 베이스(4), 열 소멸 모듈(TM), 흡입 노즐(7), 4개의 스프링(9) 및 다수의 프로브(5)를 포함한다. 최상부 커버(2)는 하부 베이스(4)상에 배치되며, 그에 따라 최상부 커버(2)와 하부 베이스(4)는 내부 수용 공간(Cs)을 형성한다. 최상부 커버(2)는 개구(21)를 가진 채 형성된다. 하부 베이스(4)는 할로우 부분(41)을 가진 채 형성된다.
본 실시 예에 있어서, 상부 칩(Ct)과 열 소멸 모듈(TM)은 내부 수용 공간(Cs)내에 수용된다. 열 소멸 모듈(TM)은 히트 싱크(3)와 열 전도 블럭(6)을 포함한다. 히트 싱크(3)와 열 전도 블럭(6)은, 예를 들어, 구리(Cu), 알루미늄(Al) 또는 다른 금속이나 비 금속 재질과 같은 높은 열 전도성을 가진 재질로 형성될 수 있다.
히트 싱크(3)의 하부 표면(30)은 상부 칩(Ct)의 상부 표면(Ctt)에 부착된다. 열 전도 블럭(6)은 하부 베이스(4)의 할로우 부분(41)에 제공되어, 상부 칩(Ct)의 하부 표면(Ctb)과 접촉한다. 히트 싱크(3)는 바닥 평판 부분(31)과 바닥 평판 부분(31)상에 수직하게 제공된 핀 부분(32)을 포함한다. 바닥 평판 부분(31)의 하부 표면(30)은 상부 칩(Ct)의 상부 표면(Ctt)에 부착된다. 핀 부분(32)은 열을 대기로 소멸시키기 위해 개구(21) 밖으로 연장된다.
히트 싱크(3)에 의해, 동작 동안에 상부 칩(Ct)에 의해 생성된 열은 상부 칩(Ct)의 서비스 수명과 성능을 향상시키도록 크게 소멸될 수 있다. 상부 칩(Ct)에 대한 열 소멸에 추가하여, 열 전도 블럭(6)에 의해, 하부 칩(Cb)에 대한 열 소멸이 가능하다. 예를 들어, 동작 동안에 하부 칩(Cb)에 의해 생성된 열은 열 전도 블럭(6)을 통해 상부 칩(Ct)에 전달될 수 있으며, 그 다음, 열 소멸을 위해 히트 싱크(3)로 전달될 수 있다.
다수의 프로브(5)는 하부 베이스(4)에 배열되며, 할로우 부분(41)을 둘러싸고 분포된다. 각 프로브(5)는 하부 베이스(4)를 관통하고, 하부 베이스(4)의 상부 표면(401)과 하부 표면(402)의 밖으로 돌출되어, 상부 칩(Ct) 및 하부 칩(Cb)과 전기적으로 접촉된다. 결과적으로, 상부 칩(Ct)과 하부 칩(Cb)은 서로 전기적으로 접속된다.
열 전도 블럭(6)은 바닥 리세스(61)와 네거티브 압력 통로(62)를 포함한다. 바닥 리세스(61)는 하부 표면상에 형성되어, 열 전도 블럭(6)의 하부 칩(Cb)에 부착된다. 흡입 노즐(7)은 바닥 리세스(61)에 수납되고, 네거티브 압력 통로(62)와 소통한다. 베이스(4)는 열 전도 블럭(6)의 네거티브 압력 통로(62) 및 네거티브 압력원(도시되지 않음)과 소통하는 네거티브 압력원 채널(42)을 포함한다. 본 실시 예의 장치는, 밀봉을 위해, 하부 베이스(4)의 네거티브 압력원 채널(42)과 열 전도 블럭(6)의 네거티브 압력 통로(62)간의 인터페이스에 배열된 O 링(8)을 더 구비한다.
네거티브 압력 통로(62)와 네거티브 압력원 채널(42)을 통해 네거티브 압력원과 소통하고 열 전도 블럭(6)의 하부측상에 배치된 흡입 노즐(7)은 하부 칩(Cb)를 픽업하는 작용을 한다. 본 실시 예에 있어서의 흡입 노즐(7)은 가요성을 가질 수 있다. 상부 칩 캐리어(SC)는 하부 칩 베이스(1)를 향해 내려가고, 그에 따라 열 전도 블럭(6)은 열 전도를 위해 하부 칩(Cb)과 집적 접촉하게 되며, 흡입 노즐(7)은 도 3에 도시된 바와 같이 바닥 리세스(61)에 완전히 수납된다.
도 1에 도시된 바와 같이, 4개의 스프링(9)은 내부 수용 공간(Cs)에 제공되어, 히트 싱크(3)의 바닥 평판 부분(31)과 최상부 커버(2) 사이에서 압축된다. 다시 말해, 히트 싱크(3)의 바닥 평판 부분(31)은 그의 4 코너에서 4개의 스프링(9)에 의해 바이어스된다. 4개의 스프링(9)은, 하부 칩(Cb)이 픽업되거나 열 전도 블럭(6)이 하부 칩(Cb)과 접촉하도록 낮아지게 되는 경우에, 히트 싱크(3), 열 전도 블럭(6) 및 상부 칩(Ct)에 대한 충격을 완화시킬 수 있다. 또한, 4개의 스프링(9)은 히트 싱크(3)가 상부 칩(Ct)에 대해 엄중하게 바이어스될 수 있게 하고, 상부 칩(Ct)이 프로브에 대해 엄중하게 바이어스될 수 있게 한다.
본 발명의 바람직한 실시 예가 상세하게 도시되고 설명되었지만, 첨부된 특허청구범위의 사상 및 범주를 벗어나지 않고서 여러 변경 및 수정이 이루어질 수 있음을 알아야 한다.
1: 하부 칩 베이스, 2: 최상부 커버, 3: 히트 싱크, 4: 하부 베이스, 5: 프로브, 6: 열 전도 블럭, 7: 흡입 노즐, 8: O 링, 9: 스프링, 21: 개구, 30: 하부 표면, 31: 바닥 평판 부분, 32: 핀 부분, 41: 할로우 부분, 42: 네거티브 압력원 채널, 61: 바닥 리세스, 62: 네거티브 압력 통로, 401: 상부 표면, 402: 하부 표면

Claims (10)

  1. 패키지-온-패키지 반도체 디바이스를 테스트하는 장치로서,
    최상부 커버;
    최상부 커버 아래에 배열되는 하부 베이스 - 상기 최상부 커버와 상기 하부 베이스는 상부 칩을 수납하는 내부 수용 공간을 형성함 -;
    내부 수용 공간에 배열되고 상부 칩의 상부 표면에 부착된 히트 싱크(heat sink)를 포함하는 열 소멸 모듈; 및
    하부 베이스에 배열되어 상부 칩을 하부 칩과 전기적으로 접속시키는 다수의 프로브를 포함하는,
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  2. 제 1 항에 있어서,
    상기 열 소멸 모듈은 열 전도 블럭을 더 포함하며, 상기 하부 베이스는 할로우 부분(hollow portion)을 포함하며, 상기 열 전도 블럭은 상부 칩과 하부 칩 사이의 할로우 부분에 배열되는,
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  3. 제 2 항에 있어서,
    상기 다수의 프로브는 상기 하부 베이스에 배치되어 할로우 부분을 둘러싸고 분포되며, 상기 다수의 프로브의 각각은 상기 하부 베이스를 관통하여 상기 하부 베이스의 상부 표면과 하부 표면 밖으로 돌출되어, 상기 상부 칩 및 상기 하부 칩과 전기적으로 접촉되는,
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  4. 제 2 항에 있어서,
    흡입 노즐(suction nozzle)을 더 포함하며,
    상기 열 전도 블럭은 바닥 리세스(bottom recess)와 네거티브 압력 통로를 포함하며, 상기 흡입 노즐은 상기 바닥 리세스에 수납되고, 상기 네거티브 압력 통로는 상기 흡입 노즐과 소통하고 네거티브 압력원(negative pressure source)에 결합되는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  5. 제 4 항에 있어서,
    상기 하부 베이스는 네거티브 압력원 채널을 포함하며, 그 채널을 통해 상기 열 전도 블럭의 네거티브 압력 통로는 네거티브 압력원과 소통하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  6. 제 5 항에 있어서,
    상기 하부 베이스의 네거티브 압력원 채널과 상기 열 전도 블럭의 네거티브 압력 통로 사이의 인터페이스에 배열된 O-링을 더 포함하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  7. 제 1 항에 있어서,
    상기 최상부 커버는 개구를 포함하며,
    상기 히트 싱크는 바닥 평판 부분(bottom plate portion)과 상기 바닥 평판 부분 상에 수직하게 제공된 핀 부분(fin portion)을 포함하며, 상기 히트 싱크의 하부 표면은 상기 상부 칩의 상부 표면에 부착되고, 상기 핀 부분은 상기 개구 밖으로 연장되는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  8. 제 7 항에 있어서,
    상기 히트 싱크의 바닥 평판 부분과 최상부 커버간의 내부 수용 공간내에 제공된 적어도 하나의 스프링을 더 포함하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  9. 패키지-온-패키지 반도체 디바이스를 테스트하는 장치로서,
    상부 칩을 운반하는 상부 칩 캐리어(carrier); 및
    상부 칩 캐리어상에 제공되며, 상부 칩의 상부 표면과 접촉하는 히트 싱크를 포함하는 열 소멸 모듈을 포함하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  10. 제 9 항에 있어서,
    상기 열 소멸 모듈은, 상기 상부 칩의 하부 표면상에서 하부 칩의 상부 표면과 접촉하도록 배열된 열 전도 블럭을 더 포함하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
KR1020150034214A 2014-03-12 2015-03-12 패키지 온 패키지 반도체 디바이스를 테스트하는 장치 KR101655293B1 (ko)

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