KR20150094626A - 모놀리식으로 집적화된 ｒｆ 시스템 및 그의 제작방법 - Google Patents

모놀리식으로 집적화된 ｒｆ 시스템 및 그의 제작방법 Download PDF

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Abstract

본 발명은 각각이 기판(102, 202) 상에 배치된 복수의 도전성 물질층으로 형성되고 적층으로 배열된, 제 1 및 제 2 서브-조립체(100, 200)를 포함하는 라디오 주파수 시스템(250)에 관한 것이다. 적층된 층은 신호처리 구성요소(108, 110, 208, 210) 및 각각의 기판의 벽으로 둘러싸인 영역(118, 218)을 둘러싸는 적어도 하나의 주변벽(104, 204)을 형성한다. 제 2 서브-조립체는 제 2 기판의 제 2 벽으로 둘러싸인 영역과 정렬된 제 1 기판의 제 1 벽으로 둘러싸인 영역을 갖는 제 1 서브-조립체 상에 위치된다.

Description

모놀리식으로 집적화된 ＲＦ 시스템 및 그의 제작방법{MONOLITHICALLY INTEGRATED RF SYSTEM AND METHOD OF MAKING SAME}
본 발명의 배열은 라디오 주파수(RF) 전자 시스템에 관한 것이고 그리고 더 구체적으로 탁월한 성능, 제조의 용이함 및 작은 공간을 제공하는 마이크로파 및 밀리미터파 통신을 위한 RF 시스템에 관한 것이다.
많은 통신 시스템은 고주파수 대역에서 동작한다. 예를 들어, 300GHz 만큼 높은 주파수에서 동작하는 통신 시스템이 공지되어 있다. 이들 신호를 위한 RF 신호처리는 필터 및 스위칭 디바이스와 같은 다양한 구성요소를 요구한다. 그러나, 고주파수(예를 들어, 10GHz 내지 300GHz) RF 시스템을 위한 기존 배열은 특정 제한을 겪는 것으로 알려져 있다. 예를 들어 그러한 주파수를 위해 설계된 종래의 필터 및 스위칭 시스템은 종종 박막 기술에 기반한다. 그러한 설계는 상대적으로 낮은 파워 핸들링 능력을 갖는 경향이 있다. 게다가, 박막 설계는 또한 주파수가 증가함에 따라서 성능 감소를 겪는다.
3차원 미세구조는 순차적 빌드 공정을 사용하는 것에 의해 형성될 수 있다. 예를 들어, 미국 특허 제7,012,489호 및 제7,898,356호는 동축 도파관 미세구조를 제조하기 위한 방법을 설명한다. 이들 공정은 종래의 박막 기술에 대한 대안을 제공하지만, 또한 다양한 RF 디바이스의 유리한 설계를 위해 효과적인 사용에 속하는 새로운 설계 도전을 나타낸다.
본 발명의 목적은 다양한 RF 디바이스의 유리한 설계를 위해 효과적인 사용에 속하는 새로운 설계를 제공하는 것이다.
본 발명은 RF 디바이스를 구성하기 위한 방법에 관한 것이다. 그 방법은 적어도 하나의 도전성 물질 및 희생 물질의 각각의 층을 포함하는 제 1 복수층을 제 1 기판의 제 1 표면 상에 제 1 증착시키는 것에 의해 제 1 서브-조립체를 형성하는 단계를 포함한다. 제 1 복수층의 증착은 제 1 기판의 제 1 벽으로 둘러싸인 영역을 둘러싸는 적어도 제 1 주변벽을 제 1 표면 상에 형성하도록 제어된다. 제 1 주변벽은 제 1 레지를 형성하도록 제 1 표면으로부터 떨어져 미리결정된 거리로 연장한다. 복수층의 증착은 벽으로 둘러싸인 영역 내의 제 1 기판의 제 1 표면 상에 증착된 적어도 제 1 신호처리 구성요소를 형성하도록 더 제어된다. 그 방법은 제 2 서브-조립체를 형성하는 것에 의해 이어진다. 제 2 서브-조립체의 형성은 제 2 복수층을 제 2 기판의 제 2 표면 상에 증착시키는 단계를 포함한다. 제 2 복수층은 적어도 하나의 도전성 물질 및 희생 물질의 각각의 층을 포함한다. 제 2 복수층의 증착은 제 2 벽으로 둘러싸인 영역 내에 제 2 신호처리 구성요소를 제 2 표면 상에 형성하도록 제어된다. 그런 후에 제 2 서브-조립체는 제 1 서브-조립체 상에 위치되고 2개의 서브-조립체가 함께 결합된다.
본 발명은 또한 제 1 및 제 2 서브-조립체를 포함하는 라디오 주파수 시스템에 관한 것이다. 제 1 서브-조립체는 제 1 기판의 제 1 표면 상에 배치되고 그리고 제 1 적층에 배열된 제 1 복수의 도전성 물질층을 포함한다. 적층된 층은 제 1 기판의 제 1 벽으로 둘러싸인 영역을 둘러싸는 적어도 제 1 주변벽을 형성한다. 제 1 주변벽은 제 1 레지를 형성하도록 제 1 표면으로부터 떨어져 미리결정된 거리로 연장한다. 적층된 층은 또한 벽으로 둘러싸인 영역 내의 제 1 기판의 제 1 표면 상에 배치된 적어도 제 1 신호처리 구성요소를 형성한다. 제 1 서브-조립체는 제 2 기판의 제 2 표면 상에 배치된 제 2 복수의 도전성 물질층을 포함한다. 제 2 복수층은 제 2 벽으로 둘러싸인 영역 내에 배치된 적어도 제 2 신호처리 구성요소를 형성하도록 제 2 적층으로 배열된다. 제 2 서브-조립체는 제 1 서브-조립체 상에 위치되고 2개의 서브-조립체가 함께 결합된다.
본 발명은 탁월한 성능, 제조의 용이함 및 작은 공간을 제공하는 마이크로파 및 밀리미터파 통신을 위한 RF 시스템을 제공한다.
실시예는 다음의 도면을 참조하여 설명될 것이고, 여기서 동일한 도면 부호는 도면에 걸쳐 동일한 아이템을 나타내며, 그리고 여기서:
도 1은 본 발명을 이해하기에 유용한 기판 상에 형성된 제 1 서브-조립체의 평면도이다.
도 2는 본 발명을 이해하기에 유용한 기판 상에 형성된 제 2 서브-조립체의 평면도이다.
도 3은 도 1에 라인 3-3을 따라 절개된 제 1 서브-조립체의 횡단면도이다.
도 4는 도 2에 라인 4-4를 따라 절개된 제 2 서브-조립체의 횡단면도이다.
도 5는 조립 단계에 따라, 라인 3-3 및 4-4 각각에 따라 절개된 제 1 및 제 2 서브-조립체의 횡단면도이다.
도 6은 조립 단계에 따라, 함께 조립된 후에 라인 3-3 및 4-4 각각에 따라 절개된 제 1 및 제 2 서브-조립체의 횡단면도를 나타낸다.
도 7은 제 1 또는 제 2 서브-조립체에 사용될 수 있는 동축 변환까지의 접지 대 공면 도파관(GCPW)을 이해하기에 유용한 도면이다.
도 8a-8c는 본 발명의 여러 대안적인 실시예를 나타낸다.
도 9는 제 1 또는 제 2 서브-조립체의 기판 상에 형성될 수 있는 특정 예시적인 신호처리 구성요소의 상부도이다.
도 10a 및 10b는 도 10에 예시적인 신호처리 구성요소의 사시도를 나타낸다.
도 11a 및 11b는 어떻게 도 1-4에서의 신호처리 구성요소가 시스템에 캐스케이드될 수 있는지를 나타낸다.
도 12-21은 도 1-4에 도시된 서브-조립체를 구성하기 위한 공정을 나타내는 일련의 도면이다.
첨부된 도면을 참조하여 설명된다. 도면은 축척에 따라 그려지지 않고 그들은 단지 즉각적으로 본 발명을 도시하도록만 제공된다. 본 발명의 여러 측면은 도시를 위해 예시적인 어플리케이션을 참조하여 아래에 설명된다. 다수의 소정 세부사항, 관계, 및 방법은 본 발명의 완전한 이해를 제공하도록 제시된다. 그러나 해당 기술분야의 당업자는 본 발명이 특정 세부사항 중 하나 이상 없이 또는 다른 방법으로 실시될 수 있다는 것을 용이하게 인지할 것이다. 다른 실시예에서, 공지된 구조 또는 동작은 본 발명을 모호하게 하는 것을 피하도록 구체적으로 도시되지 않는다. 본 발명은 일부 작동이 다른 순서로 그리고/또는 다른 작동 또는 이벤트와 동시에 발생할 수 있기 때문에, 작동 또는 이벤트의 도시된 순서에 의해 제한되지 않는다. 또한, 모든 도시된 작동 또는 이벤트가 본 발명에 따른 방법론을 실행하도록 요구되는 것은 아니다.
기판(102) 상에 형성된 제 1 서브-조립체(100)의 일부의 상부도가 도 1에 도시된다. 제 1 서브-조립체의 횡단면도가 도 3에 도시된다. 제 1 서브-조립체가 복수층을 기판(102)의 제 1 표면 상에 증착시키는 것에 의해 형성된다. 층은 도전성 물질 및 희생 물질로 형성된다. 일부 실시예에서, 층 중 적어도 하나 역시 아래에 설명된 바와 같이 유전체 물질로 형성된다. 복수층의 증착은 벽으로 둘러싼 영역(118)을 적어도 부분적으로 둘러싸는 적어도 주변벽(104)을 제 1 표면 상에 형성하도록 제어된다. 주변벽은 벽을 둘러싼 영역(118) 주위로 전체적으로 또는 부분적으로 연장한다. 주변벽은 유전체 물질층, 도전성 물질층(금속과 같음) 또는 이들 물질로부터 형성된 층의 조합으로 형성될 수 있다.
주변벽(104)은 기판의 표면에 대해 횡방향으로 연장한다. 더 구체적으로, 벽은 기판의 표면에 대해 수직인 방향으로 연장한다. 기판은 레지(106)를 형성하도록 기판의 표면으로부터 떨어져 미리결정된 거리로 연장한다. 복수층의 증착은 하나 이상의 신호처리 구성요소(108, 110)를 형성하도록 더 제어된다. 하나 이상의 상호연결 부재는 이러한 공정 동안 층으로부터 형성된다. 예를 들어, 이들 상호연결 부재는 접지된 공면 도파관(GCPW) 섹션(113, 126, 127) 및 동축 송신 라인 부재(112, 114, 128)를 포함한다. 상호연결 부재의 부분은 기판의 표면으로부터 떨어진 방향으로(즉, 수직으로) 연장한다. 예를 들어, 동축 송신 라인 부재(112,114, 128)는 기판의 표면으로부터 떨어져 연장하는 것으로 도시된다. 하나 이상의 도전성 비아(124)가 기판(102)을 통해 전기 신호를 전달하기 유리하도록 제공된다.
도 2 및 도 4에 도시된 바와 같이, 제 2 서브-조립체(200)의 일부가 기판(202) 상에 형성된다. 제 2 서브-조립체는 기판(202)의 제 2 표면 상에 복수층을 증착시키는 것에 의해 형성된다(도 2 및 도 4에 미도시). 층은 도전성 물질 및 희생 물질로 형성된다. 복수층의 증착은 적어도 부분적으로 벽으로 둘러싸인 영역(218)을 둘러싸는 적어도 주변벽(204)을 제 2 표면 상에 형성하도록 제어된다. 주변벽은 유전체 물질의 층, 도전성 물질의 층(금속과 같음) 또는 이들 물질로부터 형성된 층의 조합으로 형성된다. 아래에 더 구체적으로 설명될 바와 같이, 주변벽은 제 2 서브-조립체에 대해 선택적 특징이고 일부 실시예에서 생략될 수 있다. 만약 제공된다면, 제 2 서브-조립체의 주변벽은 벽으로 둘러싸인 영역(218) 주위로 전체적으로 또는 부분적으로 연장할 수 있다. 주변벽(204)은 횡방향으로 연장한다(예, 기판(202)의 표면에 수직인 방향으로). 더 구체적으로, 주변벽은 레지(206)를 형성하도록 기판(202)의 표면으로부터 떨어져 미리결정된 거리로 연장한다. 복수층의 증착은 벽으로 둘러싸인 영역 내에 기판(202)의 표면 상에 증착된 하나 이상의 신호처리 구성요소(208, 210)를 형성하도록 더 제어된다.
제 2 서브-조립체는 물질층으로부터 형성된 하나 이상의 상호연결 부재를 포함한다. 상호연결 부재는 신호처리 구성요소(208, 210) 및 벽(204)과 동시에 형성될 수 있다. 상호연결 부재는 GCPW(213, 226, 227)를 포함하고 하나 이상의 동축 송신 라인 부재(212, 214, 228)를 포함한다. 상호연결 부재의 부분은 기판의 표면으로부터 떨어진 방향으로 연장할 수 있다. 예를 들어, 동축 송신 라인 부재(212, 214, 228)는 도시된 바와 같이 기판(202)의 표면에 수직인 방향으로 연장할 수 있다. 하나 이상의 도전성 비아(224)는 기판(202)을 통해 전기 신호를 전달하도록 제공된다. 기판 내의 비아는 해당 기술분야에 공지된 종래의 방법을 사용하여 형성된다.
기판(102, 202)은 실리콘(Si)과 같은 유전체 물질로부터 형성된다. 기판(102, 202)은 대안적인 실시예에서 유리, 실리콘-게르마늄(SiGe)과 같은 다른 물질, 또는 갈륨 비소(GaAs)로부터 선택적으로 형성된다. 벽, 신호처리 구성요소, 상호연결 부재, 및 임의의 접지 평면층을 형성하는 도전층은 구리(Cu)와 같은 매우 도전성인 물질로 형성된다. 물론, 다른 도전성 물질이 이러한 목적을 위해 사용될 수 있다. 서브-조립체의 유전층은 전기적으로 절연인 물질로 형성된다. 이러한 목적을 위해 허용가능한 유전체 물질은 폴리에틸렌, 폴리에스터, 폴리 카보네이트, 셀룰로오스 아세테이트, 폴리프로필렌, 폴리비닐 클로라이드, 폴리비닐리덴 클로라이드, 폴리스티렌, 폴리아미드, 폴리이미드, 및 벤조시클로부텐을 포함한다. 그러한 물질이 이후에 설명된 제조 공정과 호환가능하다면, 매우 다양한 다른 유전체 물질이 각각의 서브-조립체의 유전체 부분을 형성하는데 사용하기 위해 허용가능할 수 있다. 도전성 물질의 각각의 층은 10㎛ 내지 50㎛ 사이의 두께를 가진다. 기타 다른 범위의 층 두께 역시 가능하다. 예를 들어, 일부 실시예에서, 도전성 물질층은 50㎛ 내지 150㎛ 또는 50㎛ 내지 200㎛의 두께의 범위에 있을 수 있다. 여기에 설명된 유전체층은 일반적으로 1㎛ 내지 20㎛의 두께를 가질 수 있을 뿐만 아니라 20㎛ 내지 100㎛의 범위에 있을 수 있다. 전기적으로 도전성 물질층 및 유전체 물질층의 두께 및 수는 어플리케이션 의존적이고, 설계의 복잡성, 신호처리 구성요소와 다른 디바이스의 하이브리드 또는 모놀리식 집적화, 신호처리 구성요소의 전체 높이("z" 크기) 등과 같은 요소로 다양할 수 있다. 여기에 설명된 다양한 구조를 용이하게 하도록 사용된 방법은 미국 특허 제7,013,489호 및 제7,898,356호에 설명된 이들과 유사한 처리 기법을 유리하게 사용하고, 그것의 개시가 참조에 의해 여기에 병합된다.
이제 도 7에 대해 언급하면서, 상호연결 부재가 이제 더 구체적으로 설명될 것이다. 접지된 공면 도파관(예, GCPW(113))의 형태로 상호연결 부재가 기판(예, 기판(102)) 상에 배치되는 것이 도 7에서 발견된다. GCPW 유형 송신 라인은 전환부(310)에서 동축 송신 라인 부재(예, 송신 라인 부재(112))로 전환한다. GCPW는 주변벽 및 신호처리 구성요소에 대해 여기에 설명된 이들과 유사한 처리 기법을 사용하여 기판 상에 증착된다. 기판 상의 GCPW를 형성하는 도전성 물질의 두께는 대략적으로 약 1㎛ 내지 10㎛일 수 있지만, 다른 두께 역시 가능하다. 동축 송신 라인(112)은 도전성 물질 및 희생 물질의 복수의 적층된 층으로부터 형성된다. 이들 물질층은 이하에 설명된 바와 같이 기법을 사용하여 증착된다. 동축 송신 라인을 형성하는 각각의 도전층의 두께는 약 50㎛일 수 있다. 여기에 설명된 GCPW, 동축 송신 라인 및 다른 상호연결부는 신호처리 구성요소 및 그들을 둘러싼 주변벽과 동시에 형성된다.
동축 송신 라인(112)은 내부 도전체(302) 및 쉴드(304)를 포함한다. 내부 도전체는 쉴드의 중심축을 따라 유지되고, 쉴드벽의 내부 표면으로부터 떨어져 이격된다. GCPW(113)는 중심 도전체(306) 및 공면 접지 평면부(308a, 308b)를 포함한다. 동축 송신 라인은 접지 평면부(308a, 308b)와 전기 접촉하는 쉴드(304) 및 중심 도전체(306)와 접촉하는 내부 도전체(302)로 도시된 바와 같이 GCPW 상에 배치된다. 송신 라인은 GCPW로부터 동축 송신 라인으로의 전환을 형성하도록 도시된 바와 같이 기판의 표면에 대해 횡방향으로 연장한다. 기판의 표면으로부터 대향하는 동축 송신 라인의 단부에서, 페이스(122)가 제공되어 있다. 동축 송신 라인(114, 128, 212, 214, 228)의 각각은 여기에 설명된 바와 같이 동축 송신 라인(112)의 것과 유사한 GCPW로의 전환을 포함하는, 전체 구조를 가질 수 있다.
제 1 및 제 2 서브-조립체가 여기에 설명된 바와 같이 형성되면, 제 1 벽으로 둘러싸인 영역(118)이 제 2 벽으로 둘러싸인 영역(218)과 정렬되도록 제 1 및 제 2 서브-조립체가 도 5에 도시된 바와 같이 위치된다. 예를 들어, 제 1 기판의 제 1 표면은 도시된 바와 같이 정렬된 제 1 및 제 2 벽으로 둘러싸인 영역을 갖는 제 2 기판의 제 2 표면을 향해 마주하도록 위치된다. 2개의 서브-조립체가 도 5에 도시된 바와 같이 위치될 때 동축 송신 라인 부재(112, 114, 128)가 동축 송신 라인 부재(212, 214, 228)와 축선으로 정렬되도록 기판(102) 상에 유리하게 배열된다. 2개의 조립체는 제 2 표면으로부터 떨어져 이격된 제 1 표면을 갖는 제 1 서브-조립체(100)의 레지(106) 상에 유지되도록 제 2 서브-조립체(200)를 위치시키는 것에 의해 도 6에 도시된 바와 같이 함께 결합된다. 제 2 서브-조립체가 주변벽(204)을 포함한다면, 그때 레지(206)는 레지(106) 상에 위치된다. 유사하게, 각각의 동축 송신 라인 부재(212, 214, 228)의 페이스(222, 224, 230)는 각각의 동축 송신 라인 부재(122, 124, 128)의 페이스(122, 124, 130)와 각각 정렬되고 그리고 그 위에 위치된다. 이러한 방식으로 배열될 때, 페이스는 각각의 페이스에서 동축 전기 연결을 형성한다. 더 구체적으로, 전기 접촉은 각각의 동축 송신 라인 부재의 내부 도전체와 외부 도전체 사이에 각각 형성된다. 서브-조립체는 완성된 모놀리식으로 집적화된 RF 회로(250)를 형성하도록 함께 결합된다. 임의의 적합한 결합 기법은 예를 들어, Cu-Cu 결합을 포함하는 2개의 서브-조립체를 연결하는 목적을 위해 사용될 수 있다.
도 6에 도시된 바와 같이 함께 결합된 제 1 및 제 2 서브-조립체로, 주변벽(104, 204), 및 기판(102, 202)은 그 안에 배치된 다양한 구성요소를 부분적으로 또는 전체적으로 덮는 하우징을 형성한다. 특히, 하우징은 동일한 제조 공정 동안 그 안에 포함된 신호처리 구성요소 및 상호연결 부재와 동시에 형성된다. 접지 평면(미도시)은 그렇지 않으면 신호처리 구성요소 및/또는 상호연결 부재에 의해 점유되지 않는 기판(102, 202)의 일부 또는 전부 상에 배치될 수 있다. 접지 평면부는 하우징이 쉴드된 덮개로서 기능하도록 주변벽(104, 204)에 전기적으로 연결될 수 있다. 쉴드된 덮개는 덮개의 내부에 대해 방사된 RF 신호의 나감 또는 들어옴을 실질적으로 제한하는 것이 요구되는 특정 시나리오에서 유용할 수 있다. 또한, 일부 실시예에서 덮개는 덮개의 내부 내의 대기가 외부 대기로부터 격리되도록 밀폐하여 실링된다. 이것은 먼지와 습기로부터 내부 구성요소를 보호하고, 내부가 향상된 전기 성능을 위해 유전체 가스로 채워지는 것을 허용한다. 적합한 유전 물질의 절연층이 덮개 내의 임의의 구성요소 또는 상호연결 리드로부터 접지 평면을 격리시키도록 필요에 따라 증착될 수 있다. 전기 연결은 임의의 적합한 수단에 의해 하우징의 외부로부터 하우징의 내부로 실려진다. 예를 들어, 비아(124, 224)가 이러한 목적을 위해 사용될 수 있다.
여러 변형 및/또는 개선이 도 1-6에 도시된 제조 공정에 대해 가능하다. 이들 개선의 일부가 횡단면에서 제 1 및 제 2 조립체의 변형을 나타내는 도 8a-8c에 도시된다. 도 8a에 도시된 바와 같이, 제 2 서브-조립체(200a)는 주변 벽을 제외하고 포함된다. 그러한 실시예에서, 주변벽을 제외한 벽으로 둘러싸인 영역(218)은 제 1 서브-조립체(100a)의 벽으로 둘러싸인 영역(118)과 정렬된다. 그런 후에 2개의 서브-조립체가 이전에 설명된 바와 같이 함께 연결된다.
대안적으로, 도 8b에 도시된 바와 같이, 제 2 서브-조립체(200b)는 제 1 서브-조립체(100b)의 레지(106) 상에 위치된다. 본 실시예에서, 제 2 서브-조립체는 신호처리 구성요소(208, 210)가 형성되는 기판 표면이 신호처리 구성요소(108, 110)가 형성되는 제 1 서브-조립체의 기판 표면으로 떨어져 마주하도록 위치된다. 제 1 서브-조립체(100b)와 제 2 서브-조립체(200b) 사이의 상호연결부는 적어도 부분적으로 기판(202)을 통해 연장하는 도전성 비아(도 8b에 미도시)를 사용하는 것에 의해 제공된다. 이들 비아는 여기에 설명된 바와 같이 도전성 트레이스 또는 송신 라인 섹션(112, 114, 128)을 갖는 전기 연결을 형성한다. 또한 제 2 서브-조립체 상에 배치된 제 3 서브-조립체(300)가 도 5b에 도시되어 있다. 제 3 서브-조립체(300)는 제 2 서브-조립체(200a)와 유사한 구조(주변벽을 제외함)를 갖지만, 선택적으로 조립체(200)와 유사한 구조(주변벽을 포함함)를 가질 수 있도록 도시된다.
이제 도 8c에 대해 언급하면서, 본 발명의 배열의 제 3 변형이 도시된다. 이러한 실시예에서, 제 1 및 제 2 서브-조립체(100c, 200c)가 도 1-6에 대해서 여기에 설명된 것과 유사한 방식으로 조립된다. 제 3 및 제 4 서브-조립체(100c', 200c') 역시 도 1-6에 대해 여기에 설명된 것과 유사한 방식으로 조립된다. 제 3 서브-조립체(100c')의 벽으로 둘러싸인 영역은 신호처리 구성요소가 서로로부터 떨어져 마주하여 형성되는 기판 표면을 갖는 제 2 서브-조립체(200c)의 벽으로 둘러싸인 영역과 정렬된다. 제 2 서브-조립체(200c)와 제 3 서브-조립체(100c') 사이의 상호연결부는 적어도 부분적으로 기판(202, 102c)을 통해 연장하는 도전성 비아를 사용하는 것에 의해 제공된다. 도(1-6) 및 도(8a-8c)에 도시된 실시예는 예시적이도록 의도되고 다른 실시예 역시 가능하다.
신호처리 구성요소(108, 110, 208, 210)는 여기에 설명된 기법을 사용하여 기판 상에 형성될 수 있는 임의의 신호처리 구성요소를 포함할 수 있다. 그러한 바와 같이, 신호처리 구성요소는 인덕터 또는 커패시터와 같은 리액티브 부재를 포함할 수 있다. 신호처리 구성요소는 또한 제한 없이 RF 결합기 및 스위칭 부재를 포함할 수 있다. 신호처리 구성요소 중 하나 이상은 MEMS 디바이스로 구성될 수 있다. 예를 들어, 스위치는 스위치 접촉부를 열고 닫기 위해 사용될 수 있는 액추에이터(정전형 액추에이터와 같음)를 포함할 수 있다. 또 다른 실시예는 버랙터의 커패시턴스값이 액추에이터에 의해 변경될 수 있는 가변 커패시터 또는 버랙터일 수 있다. 여전히, 본 발명은 이들 신호처리 구성요소로 한정되지 않고 많은 다른 그러한 구성요소 역시 가능하다.
이제 도 9 및 도 10에 대해 언급하면서, 예시적인 신호처리 구성요소(108, 110)가 더 구체적으로 도시된다. 이러한 실시예에서, 신호처리 구성요소(108)는 버랙터이고 신호처리 구성요소(110)는 인덕터이다. 도 9에서 신호처리 구성요소는 도 1-4에 대해 앞서 제시된 바와 유사한 토폴로지로 GCPW(113, 126, 127)에 연결되어 도시된다. 도시된 실시예에서, 구성요소벽(414, 452)은 적어도 부분적으로 신호처리 구성요소의 각각 주위로 연장한다. 구성요소벽은 GCPW 상호연결 부재(113, 126, 127)의 접지 평면부(454)에 연결된다.
도 9에 도시된 예시적인 신호처리 구성요소(110)는 직사각형 나선형 구성으로 배열된 도전성 와인딩(416)으로 형성된다. 그러나 임의의 다른 구성(예, 원형 나선 또는 미앤더링) 역시 제한 없이 사용될 수 있다. GCPW 상호연결 부재(127)의 중심 도전체(418)는 도전성 와인딩(416)과의 전기 연결을 형성한다. 도전성 부재(410)는 도전성 와인딩의 중심부(412)와의 전기 연결을 형성하도록 도전성 와인딩을 통해 브릿지로서 형성된다. 갭 또는 틈새 공간은 도전성 와인딩(416)과 도전성 부재(410) 사이의 차단을 제공한다. 구성요소벽(414), 도전성 부재(410) 및 도전성 와인딩(416)은 구리(Cu)와 같은 도전체로 각각 형성된다.
도전성 와인딩(416)은 상대적으로 높은 가로세로 비율을 가진다. 가로세로 비율은 폭 w에 대해, 기판 표면 위로 연장하는 도전성 와인딩의 높이 h의 비율이다. 예를 들어, 도전성 와인딩은 유리하게 20:1까지의 가로세로 비율을 가진다. 도전성 와인딩의 실제 폭 및 그것의 높이는 물질 선택 및 처리 능력에 따라 변할 것이다. 그러나 예시적인 인덕터는 10㎛의 도전성 와인딩 폭 w 및 200㎛의 와인딩 높이 h를 가질 수 있다. 구성요소벽(414)은 상대적으로 높은 가로세로 비율을 갖지만, 도전성 와인딩의 폭에 비해서 일반적으로 상대적으로 더 넓은 폭을 가질 것이다. 예를 들어, 구성 요소(414)의 폭은 100㎛일 수 있고 구성요소의 높이는 200㎛일 수 있다. 반대로, 서브-조립체를 둘러싸는 주변벽(예, 주변벽(104))은 100㎛의 폭 및 300㎛의 높이를 가질 수 있다. 주변 벽의 상부 레지에 배치된 신호처리 부재와 임의의 서브-조립체 구조 사이의 틈새 공간을 제공하도록 주변벽의 높이가 기판 상에 배치된 신호처리 부재의 높이를 초과하는 것이 유리하다. 서브-조립체 사이의 결합은 또한 높이 차이의 함수이고 그러므로 벽의 높이를 결정할 때 고려될 수 있다.
도 9에 도시된 예시적인 신호처리 구성요소(108)는 버랙터이다. 버랙터의 동작이 도 9 및 도 10b에 대해 더 구체적으로 설명될 것이다. 신호처리 부재(108)는 GCPW(113)의 접지 평면부(454)에 전기적으로 연결된 구성요소벽(452)을 포함한다. 버랙터는 각각 구리(Cu)와 같은, 도전성 물질로 형성되는 셔틀(464) 및 트러스(466)를 포함하는 빗살부를 포함한다. 각각의 빗살부는 도전성 물질로 형성되고 높이 b를 갖는 하나 이상의 핑거(450, 456)를 포함한다. 핑거는 길이 l의 핑거의 일부가 도시된 바와 같이 거리 x0, y0에 의해 중첩되고 분리되도록 유리하게 맞물린다. 예시적인 실시예에서, 거리 x0는 10㎛이고, 거리 y0는 25㎛이며, 각각의 핑거는 400㎛의 전체 길이 및 300㎛의 중첩 l을 가질 수 있고 각각의 치형의 폭은 10㎛이고 각각의 치형은 200㎛의 높이를 가진다. 물론, 본 발명은 이 점에서 한정되지 않는다.
여기에 도시되고 설명된 배열로, 커패시턴스는 상호맞물린 빗살부의 도전성 핑거 사이에 확립된다. 빗살부는 유리하게 여기에 설명된 바와 같이 구성요소 벽(452), 주변벽(104) 및 다른 신호처리 부재와 동시에 형성된다. 여기에 설명된 빗살 부재 중 하나 이상은 바람직하게 이동가능하다. 예를 들어, 트러스(466)는 도 10b에 화살표(468)에 의해 지시된 방향으로 이동가능할 수 있다. 빗살 부재 중 하나 이상이 도시된 바와 같이 이동가능하다면, 그들의 움직임은 또한 여기에 설명된 이들과 유사한 처리 기법을 사용하여 기판 상에 형성된 하나 이상의 액추에이터에 의해 영향받는다. 예를 들어, 정전형 액추에이터가 이러한 목적을 위해 사용될 수 있다. 여기에 고려된 바와 같은 버랙터는 U.S. 특허 공개 2011/0188168 A1에 설명된 것과 유사한 구조 및 동작을 가질 수 있고, 그것의 개시가 참조에 의해 여기에 병합된다. 그러나, 그러한 디바이스의 제조는 바람직하게 버랙터가 주변벽 및 서브-조립체에 포함된 임의의 다른 신호처리 구성요소와 동시에 형성되도록 여기에 설명된 제조 기법에 일치한다.
도 1-4, 9 및 10에는 단지 2개의 신호처리 구성요소만이 각각의 서브-조립체에 도시되었다. 예를 들어, 서브-조립체(100)는 신호처리 구성요소(108, 110)를 포함하도록 도시되었다. 유사하게, 서브-조립체(200)는 신호처리 구성요소(208, 210)를 포함하도록 도시되었다. 그러나, 본 발명은 이 점에서 한정되도록 의도되지 않고 더 많거나 더 적은 신호처리 구성요소가 각각의 서브-조립체에 포함될 수 있다. 예를 들어, 본 발명의 일부 실시예에서, 더 복잡한 디바이스를 생성하도록 복수의 신호처리 구성요소를 캐스케이드하는 것이 유리할 수 있다. 이러한 개념이 도 11a 및 11b에 도시된다. 일부 실시예에서, 복수의 구성요소는 모듈(예, 모듈(300a, 300b))을 형성할 수 있고 동일한 모듈(또는 유사한 토폴로지를 갖는 모듈)이 도시된 바와 같이 캐스케이드될 수 있다. 그러한 배열은 특정 RF 필터 어플리케이션에 유리할 수 있다. 따라서, 여기에 설명된 바와 같은 서브-조립체(100, 200)는 일부 실시예에서 도 11a 및 도 11b에 도시된 바와 유사한 배열을 가질 수 있다.
서브-조립체(100)를 구성하기 위한 방법이 이제 도 12-21에 관련하여 설명될 것이다. 도면은 서브-조립체의 3개의 다른 부분의 동시 빌드업의 분할도를 제공한다. 도 12-21에서, 부분 a, b, 및 c 각각은 동시 빌드 공정에서 서브-조립체의 다른 횡단면을 나타낸다. 섹션 "a"는 주변벽(예, 주변벽(104))의 빌드업의 라인(12a-12b)을 따라 절개된 횡단면이다. 섹션 b는 도 9 및 10a에 예시적인 신호처리 구성요소(110)의 일부의 동시 빌드업을 나타내는 라인(12b-12b)을 따라 절개된 횡단면이다. 섹션 c는 도 9 및 10b에 도시된 바와 같이 예시적인 신호처리 구성요소(108)의 일부의 동시 빌드업을 나타내는 라인 12c-12c를 따라 절개된 횡단면이다.
도 12에 도시된 바와 같이, 상부 표면의 노출된 부분이 도전성 물질이 제공되는 위치에 대응하도록 제 1 포토레지스트층(502)이 기판(102)의 상부 표면에 적용된다. 제 1 포토레지스트층은 예를 들어, 기판(102)의 상부 표면 상의 감광성, 또는 포토레지스트 물질을 증착시키고 패터닝시키는 것에 의해 형성된다. 이어서 전기적으로 도전성 물질(504)의 제 1 층이 미리결정된 두께로 기판(102)의 노출된 부분 상에 이어서 증착된다. 도전성 물질층(504)은 부분 a에서 주변벽(104)의 제 1 층(604)을 형성한다. 도전성 물질층(504)은 또한 중심 도전체(412)의 제 1층(612), 도전성 와인딩(416)의 제 1층(616) 및 구성요소벽(414)의 제 1층(614)을 각각 형성한다. 도전층(504)은 또한 도전성 핑거(450)를 포함하는 제 1층(650)을 형성한다. 전기적으로 도전성 물질의 증착은 화학적 증기 증착(CVD)과 같은 적합한 기법을 사용하여 달성된다. 물리적 증기 증착(PVD), 스퍼터링, 또는 전기도금과 같은, 다른 적합한 기법이 대안적으로 사용될 수 있다. 새롭게 형성된 제 1층의 상부 표면은 화학적 기계적 연마(CMP)와 같은 적합한 기법을 사용하여 연마될 수 있다.
포토레지스트 물질(506)의 제 2층은 도 14에 도시된 바와 같이 증착되고 패터닝된다. 그런 후에, 전기적으로 도전성 물질의 제 2 층은 주변벽(104), 중심 도전체(412), 도전성 와인딩(416), 구성요소벽(414), 및 도전성 핑거(450)를 형성하도록 도 15에 도시된 바와 같이 증착된다. 포토레지스트 및 도전성 물질층을 적용하는 이전 공정은 주변벽(104)의 제 3, 제 4 및 제 5층, 중심 도전체(412), 도전성 와인딩(416), 구성요소벽(414), 및 도전성 핑거(450)를 포함하는 도 16에 구조가 얻어질 때까지 계속적으로 반복된다. 본 공정의 이 지점에서, 도전성 와인딩(416) 및 도전성 핑거(450)를 형성하는 충분한 수의 층이 있다. 따라서, 도 17에 도시된 바와 같이, 포토레지스트층(514)은 도면부호(630, 632)에 도시된 바와 같이 기판의 이들 부분 위에 적용된다. 포토레지스트층은 주변벽(104) 및 중심 도전체(412)의 부분을 형성하는 추가적인 도전층을 제조하는 것을 계속하도록 도면부호(626, 628)에서 노출된 기판의 부분이 남도록 패터닝된다. 그런 후에, 도 18에 도시된 바와 같이, 이어서 전기적으로 도전성 물질의 제 6층(516)이 주변벽(104) 및 중심 도전체(412)의 추가적인 부분(634, 638)을 형성하도록 부분적으로 구조화된 디바이스의 노출된 부분 상에 증착된다. 그런 후에 포토레지스트 및 도전성 물질을 증착하는 이전 공정은 도 19에 도시된 바와 같이 포토레지스트층(518) 및 도전층(520)을 사용하여 반복된다. 추가적인 도전층은 주변벽(104) 및 도전성 부재(410)의 추가적인 부분을 형성한다.
본 공정의 이 지점에서, 신호처리 구성요소(108, 110)의 구조가 완성되지만, 도전성 물질(524)의 적어도 하나의 추가적인 층은 주변벽(104)을 제조하는 것을 계속할 필요가 있다. 따라서, 도 20에 도시된 바와 같이, 포토레지스트(522)의 제 4층이 주변벽(104)의 요구되는 형상에서 추가적인 포토레지스트 물질을 패터닝하는 것에 의해 부분적으로 구조화된 서브-조립체에 적용된다. 이러한 단계는 요구되는 주변벽 높이가 얻어질 때까지 반복된다. 최종 층이 여기에 설명된 바와 같이 주변벽(104)을 형성하도록 증착된 후에, 마스킹 단계의 각각으로부터 남은 포토레지스트 물질이 도 21에 도시된 바와 같이 포토레지스트 물질을 용해시키는 적합한 용매에 대한 노출과 같은 적합한 기법을 사용하여, 도 21에 도시된 바와 같이 방출되거나 또는 그렇지 않으면 제거된다.
언급된 것으로부터 서브-조립체(100, 200)는 도전성 물질층으로부터 형성된 다수의 신호처리 구성요소를 포함할 수 있고, 그리고 이들 신호처리 구성요소는 여기에 설명된 바와 같이 주변벽 및 상호연결부와 동시에 형성된다는 것이 이해될 것이다. 또한, 신호처리 구성요소는 리액티브 구성요소(인덕터, 커패시터, 및 버랙터와 같은 가변 리액티브 구성요소를 포함) 및 버랙터를 제어하도록 사용된 액추에이터 부재를 포함할 수 있다는 것이 이해될 것이다. 신호처리 구성요소는 또한 MEMS 스위칭 디바이스를 포함할 수 있다. 신호처리 구성요소는 여기에 설명된 기법을 사용하여 사용될 수 있는 현재 공지되거나 미래에 공지될 이러한 그리고 임의의 다른 유형의 디바이스를 포함할 수 있다. 이들 신호처리 구성요소는 다양한 RF 서브시스템으로부터 회로를 형성하도록 사용된다. 예를 들어, 일부 실시예에서 이들 신호처리 구성요소는 튜너블 RF 필터를 포함하는 모놀리식으로 집적화된 RF 필터를 형성한다. 하나 이상의 스위치와 결합될 때, 복수의 스위치된 모놀리식으로 집적화된 튜너블 RF 필터 뱅크가 제공된다. 복수의 서브-조립체는 실제 크기의 상대적으로 작은 영역 상에만 배치되는 매우 집적화된 RF 시스템을 제공하도록 여기에 설명된 바와 같이 적층된다. 각각의 서브-조립체가 더 복잡한 시스템을 형성하도록 다른 서브-조립체와 결합될 수 있는 독립 시스템일 수 있다.
본 발명의 다양한 실시예가 위에 설명되는 반면에, 그들이 예시에 의해서만 제시되고 한정하지 않는다는 것이 이해될 수 있다. 개시된 실시예에 대한 다양한 변경이 본 발명의 사상 또는 범위로부터 벗어나지 않고 여기에 개시에 따라 이루어질 수 있다. 따라서, 본 발명의 사상 및 범위는 위에 설명된 실시예 중 어느 하나에 의해 한정되지 않아야 한다. 그보다는 본 발명의 사상은 다음의 청구항 및 그들의 균등물에 따라 정의될 수 있다.

Claims (10)

  1. RF 디바이스를 구성하기 위한 방법으로서,
    적어도 하나의 도전성 물질 및 희생 물질의 각각의 층을 포함하는 제 1 복수층을 제 1 기판의 제 1 표면 상에 제 1 증착시키고; 그리고
    상기 제 1 기판의 제 1 벽으로 둘러싸인 영역을 둘러싸는 적어도 제 1 주변벽, 상기 제 1 주변벽은 제 1 레지를 형성하도록 상기 제 1 표면으로부터 떨어져 미리결정된 거리를 연장하고, 그리고
    상기 벽으로 둘러싸인 영역 내의 상기 제 1 기판의 상기 제 1 표면 상에 배치된 적어도 하나의 제 1 신호처리 구성요소를,
    상기 제 1 표면 상에 형성하도록 상기 제 1 복수층의 증착을 제 1 제어하는; 것에 의해
    제 1 서브-조립체를 형성하는 단계;
    적어도 하나의 상기 도전성 물질 및 상기 희생 물질의 각각의 층을 포함하는 제 2 복수층을 제 2 기판의 제 2 표면 위에 제 2 증착시키고; 그리고
    제 2 벽으로 둘러싸인 영역 내의 적어도 하나의 제 2 신호처리 구성요소를 상기 제 2 표면 상에 형성하도록 상기 제 2 복수층의 증착을 제 2 제어하는; 것에 의해
    제 2 서브-조립체를 형성하는 단계; 및
    상기 제 2 벽으로 둘러싸인 영역과 정렬된 상기 제 1 벽으로 둘러싸인 영역으로 상기 제 1 서브-조립체 상에 상기 제 2 서브-조립체를 위치시키는 단계;를 포함하는 것을 특징으로 하는 RF 디바이스의 구성방법.
  2. 제 1항에 있어서,
    적어도 하나의 유전체 물질의 층을 포함하도록 상기 제 1 및 제 2 복수층 중 적어도 하나를 선택하는 단계를 더 포함하는 것을 특징으로 하는 RF 디바이스의 구성방법.
  3. 제 1항에 있어서,
    상기 제 1 제어하는 단계는 상기 제 1 신호처리 구성요소 및 상기 제 2 신호처리 구성요소 사이에 전기 연결의 적어도 일부를 형성하도록 상기 제 1 기판 상에 적어도 하나의 도전성 트레이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 RF 디바이스의 구성방법.
  4. 제 1항에 있어서,
    상기 위치시키는 단계는 상기 제 2 표면으로부터 떨어져 이격된 상기 제 1 표면으로 상기 레지 상에 상기 제 2 서브-조립체를 유지하는 단계를 더 포함하는 것을 특징으로 하는 RF 디바이스의 구성방법.
  5. 제 1항에 있어서,
    상기 제 2 제어하는 단계는 상기 제 2 벽으로 둘러싸인 영역을 둘러싸는 적어도 제 2 주변벽을 상기 제 2 표면 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 RF 디바이스의 구성방법.
  6. 제 1항에 있어서,
    상기 제 1 및 제 2 신호처리 구성요소 중 적어도 하나는 스위치 및 리액티브 구성요소로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 RF 디바이스의 구성방법.
  7. 제 6항에 있어서,
    상기 제 1 및 제 2 제어하는 단계 중 적어도 하나는 정전형 액추에이터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 RF 디바이스의 구성방법.
  8. 제 7항에 있어서,
    튜너블 필터를 형성하도록 상기 제 1 및 제 2 신호처리 구성요소 사이에 적어도 하나의 전기 연결을 형성하는 단계를 더 포함하는 것을 특징으로 하는 RF 디바이스의 구성방법.
  9. 제 1 기판의 제 1 벽으로 둘러싸인 영역을 둘러싸는 적어도 제 1 주변벽, 상기 제 1 주변벽은 제 1 레지를 형성하도록 제 1 표면으로부터 떨어져 미리결정된 거리로 연장하고, 그리고
    상기 벽으로 둘러싸인 영역 내의 상기 제 1 기판의 상기 제 1 표면 상에 배치된 적어도 하나의 제 1 신호처리 구성요소를 형성하도록
    상기 제 1 기판의 상기 제 1 표면 상에 배치되고 그리고 제 1 적층으로 배열된 제 1 복수의 도전성 물질층을 포함하는 제 1 서브-조립체;
    제 2 벽으로 둘러싸인 영역 내에 배치된 적어도 하나의 제 2 신호처리 구성요소를 형성하도록 제 2 기판의 제 2 표면 상에 배치되고 그리고 제 2 적층으로 배열된 제 2 복수의 도전성 물질층을 포함하는 제 2 서브-조립체;를 포함하고, 그리고
    상기 제 2 서브-조립체는 상기 제 2 벽으로 둘러싸인 영역과 정렬된 상기 제 1 벽으로 둘러싸인 영역으로 상기 제 1 서브-조립체 상에 위치되는 것을 특징으로 하는 라디오 주파수 시스템.
  10. 제 9항에 있어서,
    상기 제 2 서브-조립체는 상기 제 2 표면으로부터 떨어져 이격된 상기 제 1 표면으로 상기 레지 상에 유지되는 것을 특징으로 하는 라디오 주파수 시스템.
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