KR20150091671A - Semi Conductor Package and Method of Manufacturing the same - Google Patents
Semi Conductor Package and Method of Manufacturing the same Download PDFInfo
- Publication number
- KR20150091671A KR20150091671A KR1020140012180A KR20140012180A KR20150091671A KR 20150091671 A KR20150091671 A KR 20150091671A KR 1020140012180 A KR1020140012180 A KR 1020140012180A KR 20140012180 A KR20140012180 A KR 20140012180A KR 20150091671 A KR20150091671 A KR 20150091671A
- Authority
- KR
- South Korea
- Prior art keywords
- lead frame
- substrate
- insulating layer
- groove
- forming
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor package and a manufacturing method thereof.
에너지 효율 규제에 따라 전력변환 및 에너지 효율에 대한 관심이 높아지고 있다. 전력반도체 모듈은 전력변환 효율의 극대화뿐만 아니라 시장의 요구에 따라 소형화, 고방열, 고신뢰성 등이 요구되어지고 있다. 이러한 요구를 충족시키기 위해서는 안정된 특성의 전력반도체 소자 확보와 더불어 전력 반도체 모듈의 전기적 연결, 방열설계, 구조설계 등이 함께 고려된 새로운 구조의 전력반도체 모듈의 개발이 필요하다.
Energy efficiency regulations are leading to increased interest in power conversion and energy efficiency. Power semiconductor modules are demanded not only for maximizing power conversion efficiency but also for miniaturization, high heat dissipation, and high reliability in accordance with market demands. In order to meet these demands, it is necessary to develop a power semiconductor module with a new structure that considers the stable connection of the power semiconductor device and the electrical connection, the heat dissipation design, and the structural design of the power semiconductor module.
본 발명의 일 측면은 리드프레임을 절연층과 이격되도록 기판에 직접 고정시킴으로써, 절연층 파손에 의한 불량을 줄이는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.One aspect of the present invention is to provide a semiconductor package and a method of manufacturing the same that reduce defects due to breakage of an insulating layer by directly fixing the lead frame to the substrate so as to be spaced from the insulating layer.
본 발명의 다른 측면은 리드프레임을 기판에 삽입하여 체결강도를 높이는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.Another aspect of the present invention is to provide a semiconductor package in which a lead frame is inserted into a substrate to increase the fastening strength and a method of manufacturing the same.
본 발명의 또 다른 측면은 리드프레임과 기판 사이에 탄력성을 갖는 소켓을 형성하여 기판의 열팽창에 의한 뒤틀림을 방지하는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
Another aspect of the present invention is to provide a semiconductor package and a method of manufacturing the semiconductor package, which prevent distortion due to thermal expansion of the substrate by forming a socket having elasticity between the lead frame and the substrate.
본 발명의 실시 예에 따른 반도체 패키지는 상부에 절연층이 형성된 기판, 상기 절연층 상부에 배치된 제1 소자, 상기 기판의 일측에 형성되며, 상기 절연층과 이격되도록 형성된 홈, 상기 홈에 일단이 삽입되는 제1 리드프레임, 상기 기판 타측과 이격되어 형성되는 제2 리드프레임 및 상기 기판과 제1 리드프레임 및 제2 리드프레임 일부를 감싸도록 형성된 몰딩부를 포함할 수 있다.A semiconductor package according to an embodiment of the present invention includes a substrate on which an insulating layer is formed, a first element disposed on the insulating layer, a groove formed on one side of the substrate and spaced apart from the insulating layer, A second lead frame spaced apart from the other side of the substrate, and a molding part formed to surround the substrate, the first lead frame, and a part of the second lead frame.
상기 절연층 상에 형성되며, 상기 제1 소자가 실장되는 접속패드를 더 포함할 수 있다.And a connection pad formed on the insulating layer and on which the first element is mounted.
상기 제1 소자는 전력 반도체 소자일 수 있다.The first device may be a power semiconductor device.
상기 제2 리드프레임에 실장된 제2 소자를 더 포함할 수 있다.And a second element mounted on the second lead frame.
상기 제1 리드프레임과 상기 제1 소자를 전기적으로 연결하는 와이어를 더 포함할 수 있다.And a wire electrically connecting the first lead frame and the first element.
상기 홈 내부에 형성되어 상기 제1 리드프레임을 고정시키는 소켓을 더 포함할 수 있다.And a socket formed in the groove to fix the first lead frame.
상기 소켓은 절연물질로 이루어질 수 있다.
The socket may be made of an insulating material.
본 발명의 다른 실시 예에 따른 반도체 패키지 제조 방법은 상부에 절연층이 형성된 기판을 준비하는 단계, 상기 기판의 일측에 형성되며, 상기 절연층과 이격되는 홈을 형성하는 단계, 상기 홈에 제1 리드프레임 일단을 삽입하는 단계, 상기 기판 타측과 이격되도록 제2 리드프레임을 형성하는 단계, 상기 절연층 상부에 제1 소자를 실장하는 단계 및 상기 기판과 상기 제1 리드프레임 일부 및 상기 제2 리드프레임 일부를 감싸도록 몰딩부를 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, comprising: preparing a substrate having an insulating layer formed thereon; forming a groove formed on one side of the substrate and spaced apart from the insulating layer; Inserting a first lead frame, forming a second lead frame so as to be spaced apart from the other side of the substrate, mounting a first element on the insulating layer, and inserting the first lead frame part and the second lead, And forming a molding part to surround a part of the frame.
상기 제2 리드프레임을 형성하는 단계 이후에, 상기 제2 리드프레임에 제2 소자를 실장하는 단계를 더 포함할 수 있다.The method may further include the step of mounting the second element on the second lead frame after the step of forming the second lead frame.
상기 몰딩부를 형성하는 단계 이전에, 상기 제1 소자와 상기 제1 리드프레임을 전기적으로 연결하는 와이어를 형성하는 단계를 더 포함할 수 있다.The method may further include forming a wire electrically connecting the first element and the first lead frame before forming the molding part.
제1상기 홈을 형성하는 단계 이후에, 상기 홈에 소켓을 형성하는 단계를 더 포함할 수 있다.After the step of forming the first groove, a step of forming a socket in the groove may be further included.
상기 제1 소자는 전력 반도체 소자일 수 있다.The first device may be a power semiconductor device.
상기 소켓은 절연물질로 이루어질 수 있다.The socket may be made of an insulating material.
상기 기판을 준비하는 단계에서, 상기 절연층의 상부에 접속패드를 형성하는 단계를 더 포함할 수 있다.The step of preparing the substrate may further include forming a connection pad on the insulating layer.
상기 제1 소자를 실장하는 단계에서, 상기 제1 소자는 상기 접속패드 상부에 실장 될 수 있다.In the step of mounting the first element, the first element can be mounted on the connection pad.
상기 몰딩부를 형성하는 단계 이후에, 상기 제1 리드프레임 및 제2 리드프레임을 구부리는 단계를 더 포함할 수 있다.
The step of forming the molding part may further include bending the first lead frame and the second lead frame.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.
본 발명의 실시 예에 따른 반도체 패키지 및 그 제조 방법은 기판에 절연층과 접촉하지 않도록 리드프레임 삽입용 홈을 형성하여, 절연층 파손 및 품질, 신뢰성 저하 문제를 해결할 수 있다.The semiconductor package and the method of manufacturing the same according to the embodiment of the present invention can solve the problem of the breakage of the insulating layer, the quality and the reliability of the semiconductor package by forming the lead frame inserting groove on the substrate so as not to be in contact with the insulating layer.
또한, 본 발명의 실시 예에 따른 반도체 패키지 및 그 제조 방법은 리드프레임을 기판에 삽입하여 체결강도를 높일 수 있다.In addition, the semiconductor package and the manufacturing method thereof according to the embodiment of the present invention can increase the fastening strength by inserting the lead frame into the substrate.
또한, 본 발명의 실시 예에 따른 반도체 패키지 및 그 제조 방법은 리드프레임과 기판 사이에 탄력성을 갖는 소켓을 형성하여 기판의 열팽창에 의한 뒤틀림을 방지할 수 있다.
In addition, the semiconductor package and the method of manufacturing the same according to the embodiment of the present invention can prevent sag due to thermal expansion of the substrate by forming a socket having elasticity between the lead frame and the substrate.
도 1은 본 발명의 실시 예에 따른 반도체 패키지의 단면도이다.
도 2 내지 도 7은 본 발명의 다른 실시 예에 따른 반도체 패키지 제조 방법의 공정흐름도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 to 7 are process flow diagrams of a method of manufacturing a semiconductor package according to another embodiment of the present invention.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The objectives, specific advantages, and novel features of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings. It will be further understood that terms such as " first, "" second," " one side, "" other," and the like are used to distinguish one element from another, no. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description of the present invention, detailed description of related arts which may unnecessarily obscure the gist of the present invention will be omitted.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
반도체 패키지Semiconductor package
도 1은 본 발명의 실시 예에 따른 반도체 패키지의 단면도이다.
1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 패키지는 상부에 절연층(102)이 형성된 기판(100), 절연층(102)과 소정의 간격을 두고 이격되어, 기판(100) 일측에 형성된 홈(101), 홈(101)에 일단이 삽입되는 제1 리드프레임(201), 홈(101) 내부에 형성되어 제1 리드프레임(201)을 고정시키는 소켓(300) 및 기판(100) 타측과 이격되어 형성되는 제2 리드프레임(202), 기판(100)과 제1 리드프레임(201) 및 제2 리드프레임(202) 일부를 감싸도록 형성된 몰딩부(600)를 포함한다.
1, a semiconductor package according to an embodiment of the present invention includes a
여기서, 본 발명의 실시 예에 따르면, 기판(100)은 금속판일 수 있다.Here, according to the embodiment of the present invention, the
이때, 금속판은 비교적 저가로 손쉽게 얻을 수 있는 금속재료일 뿐 아니라 열전도도를 갖는 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어 질 수 있다. 그러나 금속판의 재질이 특별히 이에 한정되는 것은 아니며, 열전도도를 갖는 금속이라면 어느 것이든 사용 가능하다.At this time, the metal plate may be made of aluminum (Al) or aluminum alloy (Al alloy) having a thermal conductivity as well as a metal material that can be easily obtained at a relatively low cost. However, the material of the metal plate is not particularly limited thereto, and any metal having thermal conductivity may be used.
본 발명의 실시 예에 따르면, 금속판의 일면에 형성된 절연층(102) 및 절연층(102) 상에 형성된 접속패드(103)가 형성될 수 있다.According to the embodiment of the present invention, the
절연층(102)으로는 수지 절연층이 사용될 수 있다. 예를 들어, 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 될 수 있다. 또는 수지 절연층은 열경화성 수지 또는 열가소성 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 프리프레그가 될 수 있다. 또는 수지 절연층은 열경화성 수지 또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.As the
접속패드(103)는 예를 들어, 구리(Cu)로 형성될 수 있다. 그러나 접속패드(103)의 재질은 구리로 한정되는 것은 아니다. 즉, 접속 패드(103)는 회로 기판 분야에서 적용되는 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
The
도 1을 참조하면, 홈(101)은 절연층(102)와 이격되어 형성될 수 있다. 본 실시 예에서는 홈(101)이 기판(100) 상면에 형성되었으나, 기판(100) 측면에 형성될 수도 있다.Referring to FIG. 1, the
제1 리드프레임(201) 일단이 홈(101)에 삽입 될 수 있다.One end of the
제1 리드프레임(201) 일단을 절연층(102)과 이격되도록 형성된 홈(101)에 삽입함으로써, 제1 리드프레임(201)으로부터 기계적, 열적 충격이 절연층(102)에 직접 전달되지 않는다. 따라서, 제1 리드프레임(201)에 의한 기계적, 열적 충격 전달이 방지되어 절연층(102)의 파손을 방지 할 수 있다. 또한, 기판(100) 내부에 제1 리드프레임(201) 일부가 삽입되어 체결됨으로써, 체결강도를 높일 수 있다.
The mechanical and thermal impact from the
그리고, 본 발명의 실시 예에 따르면, 홈(101) 내부 측벽에 소켓(300)이 형성될 수 있다. According to the embodiment of the present invention, the
여기서, 소켓(300)은 기판(100)과 제1 리드프레임(201)과의 쇼트(short) 발생을 방지하기 위해 기판(100)과 제1 리드프레임(201) 사이에 형성될 수 있다.Here, the
이때, 소켓(300)은 절연물질로 형성될 수 있으며, 접합 신뢰성이 우수한 이종 접합 재료를 사용해도 가능하다.At this time, the
또한, 소켓(300)은 탄력성을 갖는 물질로 이루어 질 수 있다. 예를 들어, 고무 일 수 있으나, 특별히 이에 한정되는 것은 아니다.In addition, the
따라서, 소켓(300)이 탄력성을 갖는 물질로 이루어짐으로써, 기판(100) 또는 제1 리드프레임(201)의 열팽창에 의한 뒤틀림을 방지할 수 있다.
Accordingly, since the
도 1에 도시된 바와 같이, 기판(100)의 접속패드(103) 상에 제1 소자(401)가 실장 될 수 있다.As shown in Fig. 1, the
이때, 접속패드(103)와 제1 소자(401) 사이에 접착재(403)가 개재될 수 있다. 접착재(403)는 열을 효과적으로 방출하기 위하여 열 전도율이 상대적으로 높은 솔더(solder) 또는 전도성 에폭시(epoxy)로 이루어 질 수 있다. 또는 접착재(403)는 비전도성 에폭시와 같이 절연 물질로 형성될 수 있다. 그러나 상술한 접착재(403)의 재질은 실시 예일 뿐 특별히 이에 한정되는 것은 아니다.At this time, an adhesive 403 may be interposed between the
여기서, 제1 소자(401)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력 반도체 소자가 될 수 있다.
Here, the
도 1을 참조하면, 제2 리드프레임(202) 상에 제2 소자(402)가 실장 될 수 있다.Referring to FIG. 1, the
이때, 제2 리드프레임(202)과 제2 소자(402) 사이에 접착재(403)가 개재될 수 있다. At this time, an adhesive 403 may be interposed between the
여기서, 제2 소자(402)는 IC(Control Integrated Circuit)와 같이 발열량이 작은 제어소자가 될 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the
그리고, 제1 소자(401)와 제1 리드프레임(201)을 전기적으로 연결시키는 와이어(500)가 형성될 수 있다. A
본 실시 예에서는 와이어(500)가 제1 소자(401)와 제1 리드프레임(201)을 전기적으로 연결하도록 형성하였으나, 와이어(500) 형성 위치는 다양할 수 있다. 예를 들어, 와이어(500)는 제1 소자(401)과 제2 소자(402) 또는 제2 소자(402)와 제2 리드프레임(202)을 전기적으로 연결할 수 있다.In this embodiment, the
와이어(500)는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있다. 또한, 와이어(500)는 전력 반도체 소자의 고전압의 정격전압을 인가할 수 있는 알루미늄(Al)을 사용할 수 있다. 그러나 와이어(500)는 상술한 재질로 한정되는 것은 아니다.
The
도 1에 도시된 바와 같이, 기판(100), 제1 소자(401) 및 제2 소자(402)를 감싸도록 몰딩부(600)가 형성될 수 있다.1, a
이때, 제1 리드프레임(201)의 타단이 몰딩부(600) 외부로 돌출될 수 있으며, 제2 리드프레임(202) 또한 타단이 몰딩부 (600) 외부로 돌출될 수 있다.At this time, the other end of the
여기서, 몰딩부(600)는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등으로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the
반도체 패키지 제조 방법Semiconductor package manufacturing method
도 2내지 도 7은 본 발명의 다른 실시 예에 따른 반도체 패키지 제조 방법의 공정흐름도이다.
2 to 7 are process flow diagrams of a method of manufacturing a semiconductor package according to another embodiment of the present invention.
도 2에 도시한 바와 같이, 상부에 절연층(102) 및 접속패드(101)가 형성된 기판(100)을 준비한다.As shown in FIG. 2, a
기판(100)은 금속판일 수 있다.The
이때, 금속판은 비교적 저가로 손쉽게 얻을 수 있는 금속재료일 뿐 아니라 열전도도를 갖는 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어 질 수 있다. 그러나 금속판의 재질이 특별히 이에 한정되는 것은 아니며, 열전도도를 갖는 금속이라면 어느 것이든 사용 가능하다.At this time, the metal plate may be made of aluminum (Al) or aluminum alloy (Al alloy) having a thermal conductivity as well as a metal material that can be easily obtained at a relatively low cost. However, the material of the metal plate is not particularly limited thereto, and any metal having thermal conductivity may be used.
절연층(102)으로는 수지 절연층이 사용될 수 있다. 예를 들어, 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 될 수 있다. 또는 수지 절연층은 열경화성 수지 또는 열가소성 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 프리프레그가 될 수 있다. 또는 수지 절연층은 열경화성 수지 또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.As the insulating
접속패드(103)는 예를 들어, 구리(Cu)로 형성될 수 있다. 그러나 접속패드(103)의 재질은 구리로 한정되는 것은 아니다. 즉, 접속 패드(103)는 회로 기판 분야에서 적용되는 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
The
다음으로, 절연층(102)과 소정의 간격을 두고 이격되어, 기판(100) 일측에 홈(101)을 형성할 수 있다. Next, the
본 실시 예에서는 홈(101)이 기판(100) 상면에 형성되었으나, 기판(100) 측면에 형성할 수도 있다.In this embodiment, the
여기서, 홈(101)은 CO2 레이져, YAG 레이져 등 레이져 드릴을 사용하여 가공할 수 있으나, 특별히 이에 한정하지는 않는다.
Here, the
도 3을 참조하면, 홈(101)에 제1 리드프레임(201) 일단을 삽입할 수 있다. Referring to FIG. 3, one end of the
이때, 소켓(300)을 제1 리드프레임(201) 일단에 체결한 후, 홈(101)의 내부 측면과 접하도록 소켓(300)을 홈(101)에 삽입할 수 있다.The
또한, 소켓(300)을 홈(101) 내부 측면과 접하도록 형성한 후, 소켓(300)에 제1 리드프레임(201) 일단을 삽입할 수 있다. In addition, after the
여기서, 소켓(300)은 제1 리드프레임(201) 일단과 대응되는 개구부를 가질 수 있다.Here, the
이와 같이 소켓(300)을 이용하여 홈(101)에 제1 리드프레임(201)을 삽입할 수 있다.In this way, the
본 발명의 실시 예에 따르면, 소켓(300)은 절연물질로 형성될 수 있으며, 접합 신뢰성이 우수한 이종 접합 재료를 사용해도 가능하다.According to the embodiment of the present invention, the
또한, 소켓(300)은 탄력성을 갖는 물질로 이루어 질 수 있다. 예를 들어, 소켓(300)은 고무 일 수 있으나, 특별히 이에 한정되는 것은 아니다.In addition, the
따라서, 소켓(300)이 탄력성을 갖는 물질로 이루어짐으로써, 기판(100) 또는 제1 리드프레임(201)의 열팽창에 의한 뒤틀림을 방지할 수 있다.Accordingly, since the
이와 같은 소켓(300)에 의해서 기판(100)과 제1 리드프레임(201) 간의 쇼트(short) 발생을 방지할 수 있다.This short circuit between the
다음으로, 기판(100) 타측과 이격되도록 제2 리드프레임(202)을 형성할 수 있다.
Next, the
도 4를 참조하면, 기판(100)의 접속패드(103) 상에 제1 소자(401)를 실장 할 수 있다.Referring to FIG. 4, the
이때, 접속패드(103)와 제1 소자(401) 사이에 접착재(403)를 개재할 수 있다. 접착재(403)는 열을 효과적으로 방출하기 위하여 열 전도율이 상대적으로 높은 솔더(solder) 또는 전도성 에폭시(epoxy)로 이루어 질 수 있다. 또는 접착재(403)는 비전도성 에폭시와 같이 절연 물질로 형성될 수 있다. 그러나 상술한 접착재(403)의 재질은 실시 예일 뿐 특별히 이에 한정되는 것은 아니다.At this time, an adhesive 403 can be interposed between the
본 발명의 실시 예에 따르면, 제1 소자(401)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력 반도체 소자가 될 수 있다.
According to the embodiment of the present invention, the
또한, 제2 리드프레임(202)에 제2 소자(402)를 실장 할 수 있다.In addition, the
이때, 제2 리드프레임(202)과 제2 소자(402) 사이에 접착재(403)를 개재할 수 있다. At this time, an adhesive 403 can be interposed between the
여기서, 제2 소자(402)는 IC(Control Integrated Circuit)와 같이 발열량이 작은 제어소자가 될 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the
도 5를 참조하면, 제1 리드프레임(201)과 제1 소자(401)을 전기적으로 연결하기 위한 와이어(500)를 형성할 수 있다.Referring to FIG. 5, a
본 실시 예에서는 와이어(500)가 제1 소자(401)와 제1 리드프레임(201)을 전기적으로 연결하도록 형성하였으나, 와이어(500) 형성 위치는 다양할 수 있다. 예를 들어, 도 5에 도시된 바와 같이 와이어(500)는 제1 소자(401)과 제2 소자(402) 또는 제2 소자(402)와 제2 리드프레임(202)을 전기적으로 연결할 수 있다.In this embodiment, the
와이어(500)는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있다. 또한, 와이어(500)는 전력 반도체 소자의 고전압의 정격전압을 인가할 수 있는 알루미늄(Al)을 사용할 수 있다. 그러나 와이어(500)는 상술한 재질로 한정되는 것은 아니다.
The
도 6을 참조하면, 기판(100), 제1 소자(401) 및 제2 소자(402)를 감싸도록 몰딩부(600)를 형성할 수 있다.Referring to FIG. 6, the
이때, 제1 리드프레임(201)의 타단이 몰딩부(600) 외부로 돌출될 수 있으며, 제2 리드프레임(202) 또한 타단이 몰딩부 (600) 외부로 돌출될 수 있다.At this time, the other end of the
여기서, 몰딩부(600)는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등으로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the
도 7을 참조하면, 제1 리드프레임(201) 및 제2 리드프레임(202) 타단을 트림(trim), 포밍(forming) 공정을 수행하여 구부릴 수 있다.
Referring to FIG. 7, the other ends of the
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the same is by way of illustration and example only and is not to be construed as limiting the present invention. It is obvious that the modification or improvement is possible.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.
100 : 기판
101 : 홈
102 : 절연층
103 : 접속패드
201 : 제1 리드프레임
202 : 제2 리드프레임
300 : 소켓
401 : 제1 소자
402 : 제2 소자
403 : 접착재
500 : 와이어
600 : 몰딩부100: substrate
101: Home
102: insulating layer
103: connection pad
201: first lead frame
202: second lead frame
300: Socket
401: first element
402: second element
403: Adhesive
500: wire
600: molding part
Claims (16)
상기 절연층 상부에 배치된 제1 소자;
상기 기판의 일측에 형성되며, 상기 절연층과 이격되도록 형성된 홈;
상기 홈에 일단이 삽입되는 제1 리드프레임;
상기 기판 타측과 이격되어 형성되는 제2 리드프레임; 및
상기 기판과 제1 리드프레임 및 제2 리드프레임 일부를 감싸도록 형성된 몰딩부;
를 포함하는 반도체 패키지.
A substrate on which an insulating layer is formed;
A first element disposed on the insulating layer;
A groove formed on one side of the substrate and spaced apart from the insulating layer;
A first lead frame having one end inserted into the groove;
A second lead frame spaced apart from the other side of the substrate; And
A molding part formed to surround the substrate and a part of the first lead frame and the second lead frame;
≪ / RTI >
상기 절연층 상에 형성되며, 상기 제1 소자가 실장되는 접속패드;
를 더 포함하는 반도체 패키지.
The method according to claim 1,
A connection pad formed on the insulating layer and on which the first element is mounted;
Further comprising:
상기 제1 소자는 전력 반도체 소자인 반도체 패키지.
The method according to claim 1,
Wherein the first device is a power semiconductor device.
상기 제2 리드프레임에 실장된 제2 소자;
를 더 포함하는 반도체 패키지.
The method according to claim 1,
A second element mounted on the second lead frame;
Further comprising:
상기 제1 리드프레임과 상기 제1 소자를 전기적으로 연결하는 와이어;
를 더 포함하는 반도체 패키지.
The method according to claim 1,
A wire electrically connecting the first lead frame and the first element;
Further comprising:
상기 홈 내부에 형성되어 상기 제1 리드프레임을 고정시키는 소켓;
을 더 포함하는 반도체 패키지.
The method according to claim 1,
A socket formed in the groove for fixing the first lead frame;
Further comprising:
상기 소켓은 절연물질로 이루어지는 반도체 패키지.
The method of claim 6,
Wherein the socket is made of an insulating material.
상기 기판의 일측에 형성되며, 상기 절연층과 이격되는 홈을 형성하는 단계;
상기 홈에 제1 리드프레임 일단을 삽입하는 단계;
상기 기판 타측과 이격되도록 제2 리드프레임을 형성하는 단계;
상기 절연층 상부에 제1 소자를 실장하는 단계;
및
상기 기판과 상기 제1 리드프레임 일부 및 상기 제2 리드프레임 일부를 감싸도록 몰딩부를 형성하는 단계;
를 포함하는 반도체 패키지 제조 방법.
Preparing a substrate on which an insulating layer is formed;
Forming a groove on one side of the substrate and spaced apart from the insulating layer;
Inserting a first lead frame into the groove;
Forming a second lead frame so as to be spaced apart from the other side of the substrate;
Mounting a first element on the insulating layer;
And
Forming a molding to surround the substrate, a portion of the first lead frame, and a portion of the second lead frame;
≪ / RTI >
상기 제2 리드프레임을 형성하는 단계 이후에,
상기 제2 리드프레임에 제2 소자를 실장하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
The method of claim 8,
After forming the second lead frame,
Mounting a second element on the second lead frame;
≪ / RTI >
상기 몰딩부를 형성하는 단계 이전에,
상기 제1 소자와 상기 제1 리드프레임을 전기적으로 연결하는 와이어를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
The method of claim 8,
Before the step of forming the molding part,
Forming a wire electrically connecting the first element and the first lead frame;
≪ / RTI >
제1상기 홈을 형성하는 단계 이후에,
상기 홈에 소켓을 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
The method of claim 8,
After the step of forming the first groove,
Forming a socket in the groove;
≪ / RTI >
상기 제1 소자는 전력 반도체 소자인 반도체 패키지 제조 방법.
The method of claim 8,
Wherein the first device is a power semiconductor device.
상기 소켓은 절연물질로 이루어지는 반도체 패키지 제조 방법.
The method of claim 11,
Wherein the socket is made of an insulating material.
상기 기판을 준비하는 단계에서, 상기 절연층의 상부에 접속패드를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
The method of claim 8,
Forming a connection pad on the insulating layer in the step of preparing the substrate;
≪ / RTI >
상기 제1 소자를 실장하는 단계에서,
상기 제1 소자는 상기 접속패드 상부에 실장되는 반도체 패키지 제조 방법.
15. The method of claim 14,
In the step of mounting the first element,
And the first element is mounted on the connection pad.
상기 몰딩부를 형성하는 단계 이후에,
상기 제1 리드프레임 및 제2 리드프레임을 구부리는 단계를 더 포함하는 반도체 패키지 제조 방법.The method of claim 8,
After the step of forming the molding part,
And bending the first lead frame and the second lead frame.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140012180A KR20150091671A (en) | 2014-02-03 | 2014-02-03 | Semi Conductor Package and Method of Manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140012180A KR20150091671A (en) | 2014-02-03 | 2014-02-03 | Semi Conductor Package and Method of Manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20150091671A true KR20150091671A (en) | 2015-08-12 |
Family
ID=54056436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020140012180A KR20150091671A (en) | 2014-02-03 | 2014-02-03 | Semi Conductor Package and Method of Manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20150091671A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170004572A (en) * | 2015-07-03 | 2017-01-11 | 삼성전기주식회사 | Power module and manufacturing method thereof |
-
2014
- 2014-02-03 KR KR1020140012180A patent/KR20150091671A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170004572A (en) * | 2015-07-03 | 2017-01-11 | 삼성전기주식회사 | Power module and manufacturing method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9171773B2 (en) | Semiconductor device | |
US9209114B2 (en) | Power module package with a fastening unit including a non-conductive portion | |
CN102456652B (en) | Power semiconductor arrangement | |
US8247891B2 (en) | Chip package structure including heat dissipation device and an insulation sheet | |
US9202798B2 (en) | Power module package and method for manufacturing the same | |
US20140167237A1 (en) | Power module package | |
JP5212417B2 (en) | Power semiconductor module | |
US8575756B2 (en) | Power package module with low and high power chips and method for fabricating the same | |
US20150145123A1 (en) | Power semiconductor module and method of manufacturing the same | |
US9257376B2 (en) | Semiconductor package and method of manufacturing the same | |
US9305829B2 (en) | Semiconductor package with an indented portion and manufacturing method thereof | |
US9666557B2 (en) | Small footprint semiconductor package | |
JP2020526930A (en) | Power semiconductor module | |
US9099451B2 (en) | Power module package and method of manufacturing the same | |
KR101994727B1 (en) | Power module Package and Manufacturing Method for the same | |
KR20150031029A (en) | Semiconductor Package and Method of Manufacturing for the same | |
KR20150091671A (en) | Semi Conductor Package and Method of Manufacturing the same | |
KR101067138B1 (en) | Power module and its manufacturing method | |
KR20150061441A (en) | Package Substrate and Manufacturing Method for the same and Power module Package using the same | |
KR101502669B1 (en) | Power module package and method for manufacturing the same | |
KR20150048459A (en) | Power Module Package | |
KR20150060041A (en) | Power Module Package and Method of the Manufacturing for the same | |
JP7278077B2 (en) | Semiconductor device and its manufacturing method | |
KR101983164B1 (en) | Power Semi-Conductor package and Method of Manufacturing for the same | |
KR20140077561A (en) | Power module package and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |