KR20150031029A - Semiconductor Package and Method of Manufacturing for the same - Google Patents

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KR20150031029A
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류종인
유도재
김태현
양시중
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삼성전기주식회사
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Abstract

A semiconductor package according to an embodiment of the present invention includes a metal core with a pattered cavity, an element formed in the cavity, an insulating layer which covers the patterned metal core and the element, an upper circuit layer formed in the insulating layer, a seed layer which is formed in the patterned metal core and the lower side of the element, and a plating layer formed in the seed layer.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and Method of Manufacturing for the same}Technical Field [0001] The present invention relates to a semiconductor package and a manufacturing method thereof.

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor package and a manufacturing method thereof.

현재까지의 전력 반도체 모듈 제조 방법은 대부분 솔더를 이용하여 기판 위에 반도체 소자를 접합시키고 있는데, 솔더 사용시 반도체 소자에서 발생하는 열을 충분히 외부로 빼주기 어려움이 있으며, 솔더 공정 진행 시 보이드(void) 문제 등 신뢰성 측면에서 문제가 발생할 수 있는 구조이다. In the current method of manufacturing a power semiconductor module, a semiconductor device is bonded to a substrate using solder. However, when using solder, it is difficult to sufficiently remove the heat generated from the semiconductor device, and voids Which can cause problems in terms of reliability.

종래의 방식은 전력 반도체 소자의 열 방출을 위하여 세라믹 기판 또는 메탈 기판을 사용하고 있으며, 기판 플레이트에 솔더 및 에폭시를 사용하여 전력용 반도체 소자를 접합하고, 금속의 선(알루미늄 와이어, 리본 와이어)을 소자끼리 연결하여 회로를 완성한다.In the conventional method, a ceramic substrate or a metal substrate is used for heat dissipation of a power semiconductor device, a power semiconductor device is bonded using a solder and an epoxy on a substrate plate, and a metal line (aluminum wire or ribbon wire) Devices are connected together to complete the circuit.

이 기판으로부터 소자의 게이트와 파워부를 외부와 연결하기 위해 금속성분의 단자를 엔지니어링 플라스틱에 연결하거나 초음파 용접 등으로 접합하는 방식으로 인터커넥션을 진행한다.In order to connect the gate and the power part of the device from the substrate to the outside, the terminal of the metal component is connected to the engineering plastic, or the interconnection is performed by ultrasonic welding or the like.

회로의 보호를 위하여 플라스틱 성분의 하우징을 조립한 후에, 실리콘 성분의 겔을 도포하게 된다.After the housing of the plastic component is assembled for the protection of the circuit, the gel of the silicon component is applied.

다음에 금속성분의 단자위로 커버를 덮고 이를 밀봉하게 되며, 커버가 밀봉된 반제품의 상태에 단자와 외부 신호선에 체결용으로 너트를 인서트 작업하고 금속의 단자를 포밍 작업을 거쳐 완성을 한다.Next, the cover is covered on the terminal of the metal component, and the cover is sealed. In the state of the semi-finished product in which the cover is sealed, a nut is inserted into the terminal and an external signal line for fastening.

이 같은 공정을 진행함으로써 솔더 및 에폭시를 사용하기 때문에 소자에서 발생하는 열 전달 효율이 떨어지며, 플럭스를 제거하기 위한 추가적인 세정공정과 소자와 기판간 연결을 위한 와이어 본딩 공정이 필요하며, 기판과 소자 사이에 솔더 보이드(void) 발생 등으로 인한 신뢰성 측면에서 문제가 발생할 수 있다.
This process leads to a decrease in heat transfer efficiency due to the use of solder and epoxy, an additional cleaning process to remove the flux, and a wire bonding process for connection between the device and the substrate. A problem may arise in terms of reliability due to the generation of solder voids.

한국 공개특허공보 2013-0035394Korean Patent Publication No. 2013-0035394

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로 솔더를 사용하지 않고 기판 내부에 소자를 내장하여 전력 반도체 모듈의 제작 공정을 간소화하고, 방열 특성 및 신뢰성을 향상 시키기 위한 반도체 모듈 및 그 제조 방법에 관한 것이다.
Disclosure of Invention Technical Problem [8] The present invention has been made in order to solve the above problems of the prior art, and it is an object of the present invention to provide a semiconductor module and a manufacturing method thereof for simplifying a manufacturing process of a power semiconductor module by incorporating an element in a substrate without using solder, .

본 발명의 실시예에 따른 반도체 패키지는 캐비티를 갖는 패턴화된 금속코어, 상기 캐비티에 내장된 소자, 상기 패턴화된 금속코어 및 소자를 덮도록 형성된 절연층, 상기 절연층에 형성된 상부 회로층, 상기 패턴화된 금속코어 및 소자의 하면에 형성된 시드층; 및 상기 시드층에 형성된 도금층을 포함한다. A semiconductor package according to an embodiment of the present invention includes a patterned metal core having a cavity, an element embedded in the cavity, an insulating layer formed to cover the patterned metal core and the element, an upper circuit layer formed on the insulating layer, A seed layer formed on the lower surface of the patterned metal core and the element; And a plating layer formed on the seed layer.

상기 소자는 IGBT(Insulated gate bipolar mode transistor), DIODE 또는 이들의 집합체일 수 있다.The device may be an IGBT (insulated gate bipolar mode transistor), DIODE, or a combination thereof.

상기 소자가 상부 회로층과 전기적으로 연결되도록 형성된 비아를 더 포함할 수 있다.The device may further include a via formed to electrically connect with the upper circuit layer.

상기 시드층과 도금층이 형성된 패턴화된 금속 코어는 파워라인 및 신호라인일 수 있다.The patterned metal core in which the seed layer and the plating layer are formed may be a power line and a signal line.

상기 도금층 하부에 형성되는 방열기판을 더 포함할 수 있다.And a radiator plate formed below the plating layer.

상기 도금층 하부와 상기 방열기판 사이에 개재되는 접착재를 더 포함할 수 있다.And an adhesive material interposed between the lower part of the plating layer and the radiator plate.

상기 도금층 하부에 형성되는 회로기판을 더 포함할 수 있다.And a circuit board formed under the plating layer.

상기 회로기판 하부에 형성되는 방열기판을 더 포함할 수 있다.And a radiator plate formed below the circuit board.

상기 하부 회로층을 형성하는 단계 이후에, 상기 상부 회로층 상에 형성된 외부접속단자를 더 포함할 수 있다.The method may further include an external connection terminal formed on the upper circuit layer after the step of forming the lower circuit layer.

상기 금속코어, 회로층 및 절연층를 덮도록 형성된 보호부재를 더 포함할 수 있다.
And a protective member formed to cover the metal core, the circuit layer, and the insulating layer.

본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 캐비티를 갖는 패턴화된 금속코어를 준비하는 단계, 상기 금속코어 하면에 보호필름을 부착하는 단계, 상기 캐비티에 소자를 실장하는 단계, 상기 패턴화된 금속코어 및 소자를 덮도록 절연층을 형성하는 단계, 상기 보호필름을 제거하는 단계, 상기 패턴화된 금속코어, 소자의 하면 및 절연층 상에 시드층을 형성하는 단계, 상기 시드층에 패턴화된 도금층을 형성하는 단계 및 상기 노출된 시드층을 제거하여 상부 회로층 및 하부 회로층을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor package according to another embodiment of the present invention includes the steps of preparing a patterned metal core having a cavity, attaching a protective film to the bottom surface of the metal core, mounting the element to the cavity, Forming a patterned metal core, a bottom surface of the device and a seed layer on the insulating layer, forming a pattern on the seed layer, And forming the upper circuit layer and the lower circuit layer by removing the exposed seed layer.

상기 소자는 IGBT, DIODE 또는 이들의 집합체일 수 있다.The device may be an IGBT, a DIODE, or a collection thereof.

상기 절연층을 형성하는 단계 이후에, 상기 소자가 상부 회로층과 전기적으로 연결되도록 비아를 형성하는 단계를 더 포함할 수 있다.After forming the insulating layer, the method may further include forming a via to electrically connect the device to the upper circuit layer.

상기 금속 코어 및 하부 회로층은 파워라인 및 신호라인일 수 있다.The metal core and the lower circuit layer may be power lines and signal lines.

상기 하부 회로층을 형성하는 단계 이후에, 상기 하부 회로층의 하부에 방열기판을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a radiator plate at a lower portion of the lower circuit layer after the forming of the lower circuit layer.

상기 방열기판을 형성하는 단계 이전에, 상기 패키지 하부에 접착재를 형성하는 단계를 더 포함할 수 있다.The method may further include forming an adhesive material under the package before forming the radiator plate.

상기 하부 회로층을 형성하는 단계 이후에, 상기 하부 회로층의 하부에 회로기판을 형성하는 단계를 더 포함할 수 있다.And forming a circuit board on the lower portion of the lower circuit layer after forming the lower circuit layer.

상기 회로기판을 형성하는 단계 이후에, 상기 회로기판 하부에 방열기판을 형성하는 단계를 더 포함할 수 있다.After the step of forming the circuit board, a step of forming a radiator plate may be further included in the lower portion of the circuit board.

상기 상부 회로층 상에 외부접속단자를 형성하는 단계를 더 포함할 수 있다.And forming an external connection terminal on the upper circuit layer.

상기 금속코어, 회로층 및 절연층을 덮도록 보호부재를 형성하는 단계를 더 포함할 수 있다.
And forming a protective member to cover the metal core, the circuit layer, and the insulating layer.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명의 실시예에 의한 반도체 모듈은 반도체 소자를 연결하기 위한 추가 접착물이 없어 반도체 모듈 외부로 열전달 효율이 증가할 수 있으며, 공정 단순화 및 반도체 모듈의 신뢰성 향상의 효과를 도출 할 수 있다.
The semiconductor module according to the embodiment of the present invention can increase the heat transfer efficiency to the outside of the semiconductor module because there is no additional adhesive for connecting the semiconductor devices and can simplify the process and improve the reliability of the semiconductor module.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5 내지 도 17은 본 발명의 일 실시예에 따른 반도체 패키지의 공정흐름도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
3 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
4 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
5 to 17 are process flow diagrams of a semiconductor package according to an embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The objectives, specific advantages and novel features of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings. It will be further understood that terms such as " first, "" second," " one side, "" other," and the like are used to distinguish one element from another, no. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description of the present invention, detailed description of related arts which may unnecessarily obscure the gist of the present invention will be omitted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

반도체 패키지Semiconductor package

제 1 실시예First Embodiment

도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지 구조를 나타내는 단면도이다.
1 is a cross-sectional view illustrating a semiconductor package structure according to a first embodiment of the present invention.

도 1에 도시된 바와 같이, 반도체 패키지(1000)는 캐비티(110)를 갖는 패턴화된 금속코어(100), 상기 캐비티(110)에 내장된 소자(130), 상기 패턴화된 금속코어(100) 및 소자(130)를 덮도록 형성된 절연층(140), 상기 절연층(140)에 형성된 상부 회로층(181), 상기 패턴화된 금속코어(100) 및 소자(130)의 하면에 형성된 시드층(160) 및 상기 시드층(160)에 형성된 도금층(170)을 포함한다.
1, a semiconductor package 1000 includes a patterned metal core 100 having a cavity 110, a device 130 embedded in the cavity 110, a patterned metal core 100 An upper layer 181 formed on the insulating layer 140, a seed layer 140 formed on the lower surface of the patterned metal core 100 and the element 130, Layer 160 and a plating layer 170 formed on the seed layer 160.

여기서, 상기 금속코어(100)를 회로영역으로 사용할 수 있으며, (A) 및 (B) 는 서로 다른 파워라인 및 신호라인으로 이용할 수 있다.
Here, the metal core 100 can be used as a circuit region, and (A) and (B) can be used as different power lines and signal lines.

또한, 상기 금속코어(100)의 하면에 형성된 하부 회로층(182)에 의해 회로로 사용할 수 있는 금속코어(100)영역이 넓어지기 때문에 전류특성이나 열 특성에서 유리 할 수 있다.
In addition, since the region of the metal core 100 that can be used as a circuit is widened by the lower circuit layer 182 formed on the lower surface of the metal core 100, it can be advantageous in current characteristics and thermal characteristics.

상기 소자(130)는 IGBT(Insulated gate bipolar mode transistor), 다이오드(DIODE), 파워소자, 발열 소자, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등 전력 반도체 소자일 수 있다.The device 130 may be a power semiconductor device such as an insulated gate bipolar mode transistor (IGBT), a diode (DIODE), a power device, a heating device, or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

상기 도면에서는 소자(130)의 기타 상세한 구성요소를 생략하였으나, 당업계에 공지된 모든 구조가 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
Other detailed components of the device 130 are omitted in the figure, but those skilled in the art will appreciate that any structure known in the art can be applied.

또한, 상기 소자(130)가 상부 회로층(181)과 전기적으로 연결되도록 형성된 비아(150)를 더 포함할 수 있다.In addition, the device 130 may further include a via 150 formed to be electrically connected to the upper circuit layer 181.

이로 인해, 상기 패키지(1000)와 상기 소자(130)를 연결하기 위한 외부 와이어 본딩이 필요 없어, 열 전달 효율이 증가 할 수 있다.
Therefore, external wire bonding for connecting the package 1000 and the device 130 is not required, and heat transfer efficiency can be increased.

절연층(140)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
As the insulating layer 140, a resin insulating layer may be used. As the resin insulating layer, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as a glass fiber or an inorganic filler, for example, a prepreg can be used, And / or a photo-curable resin may be used, but the present invention is not limited thereto.

회로기판 분야에서 상기 회로층(180)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 전형적이다.
In the field of circuit boards, the circuit layer 180 is not limited as long as it is used as a conductive metal for a circuit, and it is typical to use copper.

또한, 상기 하부 회로층(182) 및 절연층(140) 하면에 회로기판(200)을 형성 할 수 있다. The circuit board 200 may be formed on the lower surface of the lower circuit layer 182 and the insulating layer 140.

이 때, 도시되진 않았으나, 상기 하부 회로층(182)과 회로기판(200)이 전기적으로 접속하기 위한 접속단자, 예를 들어, 솔더볼을 형성할 수 있으며, 빈 공간은 당업자의 선택에 따라 언더필로 채울 수 있다.
At this time, although not shown, a connection terminal, for example, a solder ball for electrically connecting the lower circuit layer 182 and the circuit board 200 may be formed, and the void space may be formed by an underfill Can be filled.

그리고, 상기 상부 회로층(181) 상에 외부접속단자(300)를 형성 할 수 있으며, 본 발명에서는 핀(Pin) 형태로 나타내었으나, 당업계에 공지된 전기적 연결 수단으로서 다양한 형태 모두 가능하다.
The external connection terminal 300 may be formed on the upper circuit layer 181. Although the external connection terminal 300 is illustrated as a pin in the present invention, various types of electrical connecting means known in the art are possible.

또한, 상기 패키지(1000)를 덮도록 보호부재(400)가 형성될 수 있다. 상기 보호부재(400)는 몰딩 또는 하우징 형태로 형성할 수 있으며, 특별히 이에 한정된 것은 아니다.
In addition, the protective member 400 may be formed to cover the package 1000. The protective member 400 may be formed in the form of a molding or a housing, but is not limited thereto.

제 2 실시예Second Embodiment

도 2는 본 발명의 제 2 실시예에 따른 반도체 패키지 구조를 나타내는 단면도이다.
2 is a cross-sectional view showing a semiconductor package structure according to a second embodiment of the present invention.

도 2에 도시된 바와 같이, 반도체 패키지(2000)는 캐비티(110)를 갖는 패턴화된 금속코어(100), 상기 캐비티(110)에 내장된 소자(130), 상기 패턴화된 금속코어(100) 및 소자(130)를 덮도록 형성된 절연층(140), 상기 절연층(140)에 형성된 상부 회로층(181), 상기 패턴화된 금속코어(100) 및 소자(130)의 하면에 형성된 시드층(160) 및 상기 시드층(160)에 형성된 도금층(170)을 포함한다.
2, the semiconductor package 2000 includes a patterned metal core 100 having a cavity 110, a device 130 embedded in the cavity 110, a patterned metal core 100 An upper layer 181 formed on the insulating layer 140, a seed layer 140 formed on the lower surface of the patterned metal core 100 and the element 130, Layer 160 and a plating layer 170 formed on the seed layer 160.

여기서, 상기 금속코어(100)를 회로영역으로 사용할 수 있으며, (A) 및 (B) 는 서로 다른 파워라인 및 신호라인으로 이용할 수 있다.
Here, the metal core 100 can be used as a circuit region, and (A) and (B) can be used as different power lines and signal lines.

또한, 상기 금속코어(100)의 하면에 형성된 하부 회로층(182)에 의해 회로로 사용할 수 있는 금속코어(100)영역이 넓어지기 때문에 전류특성이나 열 특성에서 유리 할 수 있다.
In addition, since the region of the metal core 100 that can be used as a circuit is widened by the lower circuit layer 182 formed on the lower surface of the metal core 100, it can be advantageous in current characteristics and thermal characteristics.

상기 소자(130)는 IGBT(Insulated gate bipolar mode transistor), 다이오드(DIODE), 파워소자, 발열 소자, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등 전력 반도체 소자일 수 있다.The device 130 may be a power semiconductor device such as an insulated gate bipolar mode transistor (IGBT), a diode (DIODE), a power device, a heating device, or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

상기 도면에서는 소자(130)의 기타 상세한 구성요소를 생략하였으나, 당업계에 공지된 모든 구조가 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
Other detailed components of the device 130 are omitted in the figure, but those skilled in the art will appreciate that any structure known in the art can be applied.

여기서, 상기 캐비티(110)은 한 개 이상 형성 될 수 있다.Here, one or more of the cavities 110 may be formed.

상기 캐비티(110) 각각에 상기 소자(130)가 내장 될 수 있다.
The device 130 may be embedded in each of the cavities 110.

또한, 상기 소자(130)가 상부 회로층(181)과 전기적으로 연결되도록 형성된 비아(150)를 더 포함할 수 있다.In addition, the device 130 may further include a via 150 formed to be electrically connected to the upper circuit layer 181.

이로 인해, 패키지와 상기 소자(130)를 연결하기 위한 외부 와이어 본딩이 필요 없어, 열 전달 효율이 증가 할 수 있다.
This eliminates the need for external wire bonding to connect the package and the device 130, thus increasing the heat transfer efficiency.

또한, 상기 하부 회로층(182) 및 절연층(140) 하면에 회로기판(200)을 형성 할 수 있다. The circuit board 200 may be formed on the lower surface of the lower circuit layer 182 and the insulating layer 140.

이 때, 도시되진 않았으나, 상기 하부 회로층(182)과 회로기판(200)이 전기적으로 접속하기 위한 접속단자, 예를 들어, 솔더볼을 형성할 수 있으며, 빈 공간은 당업자의 선택에 따라 언더필로 채울 수 있다.
At this time, although not shown, a connection terminal, for example, a solder ball for electrically connecting the lower circuit layer 182 and the circuit board 200 may be formed, and the void space may be formed by an underfill Can be filled.

그리고, 상기 상부 회로층(181) 상에 외부접속단자(300)를 형성 할 수 있으며, 본 실시예에서는 핀(Pin) 형태로 나타내었으나, 당업계에 공지된 전기적 연결 수단으로서 다양한 형태 모두 가능하다.
Although the external connection terminal 300 is formed on the upper circuit layer 181 and is illustrated as a pin in the present embodiment, it is possible to use various types of electrical connecting means known in the art .

또한, 상기 패키지(2000)를 덮도록 보호부재(400)가 형성될 수 있다. 상기 보호부재(400)는 몰딩 또는 하우징 형태로 형성할 수 있으며, 특별히 이에 한정된 것은 아니다.
In addition, a protective member 400 may be formed to cover the package 2000. The protective member 400 may be formed in the form of a molding or a housing, but is not limited thereto.

제 3 실시예Third Embodiment

도 3은 본 발명의 제 3 실시예에 따른 반도체 패키지 구조를 나타내는 단면도이다.
3 is a cross-sectional view illustrating a semiconductor package structure according to a third embodiment of the present invention.

도 3에 도시된 바와 같이, 반도체 패키지(3000)는 캐비티(110)를 갖는 패턴화된 금속코어(100), 상기 캐비티(110)에 내장된 소자(130), 상기 패턴화된 금속코어(100) 및 소자(130)를 덮도록 형성된 절연층(140), 상기 절연층(140)에 형성된 상부 회로층(181), 상기 패턴화된 금속코어(100) 및 소자(130)의 하면에 형성된 시드층(160) 및 상기 시드층(160)에 형성된 도금층(170)을 포함한다.
3, the semiconductor package 3000 includes a patterned metal core 100 having a cavity 110, a device 130 embedded in the cavity 110, a patterned metal core 100 An upper layer 181 formed on the insulating layer 140, a seed layer 140 formed on the lower surface of the patterned metal core 100 and the element 130, Layer 160 and a plating layer 170 formed on the seed layer 160.

여기서, 상기 금속코어(100)를 회로영역으로 사용할 수 있으며, (A) 및 (B) 는 서로 다른 파워라인 및 신호라인으로 이용할 수 있다.
Here, the metal core 100 can be used as a circuit region, and (A) and (B) can be used as different power lines and signal lines.

또한, 상기 금속코어(100)의 하면에 형성된 하부 회로층(182)에 의해 회로로 사용할 수 있는 금속코어(100)영역이 넓어지기 때문에 전류특성이나 열 특성에서 유리 할 수 있다.
In addition, since the region of the metal core 100 that can be used as a circuit is widened by the lower circuit layer 182 formed on the lower surface of the metal core 100, it can be advantageous in current characteristics and thermal characteristics.

상기 소자(130)는 IGBT(Insulated gate bipolar mode transistor), 다이오드(DIODE), 파워소자, 발열 소자, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등 전력 반도체 소자일 수 있다.The device 130 may be a power semiconductor device such as an insulated gate bipolar mode transistor (IGBT), a diode (DIODE), a power device, a heating device, or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

상기 도면에서는 소자(130)의 기타 상세한 구성요소를 생략하였으나, 당업계에 공지된 모든 구조가 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
Other detailed components of the device 130 are omitted in the figure, but those skilled in the art will appreciate that any structure known in the art can be applied.

또한, 상기 소자(130)가 상부 회로층(181)과 전기적으로 연결되도록 형성된 비아(150)를 더 포함할 수 있다.In addition, the device 130 may further include a via 150 formed to be electrically connected to the upper circuit layer 181.

이로 인해, 패키지와 상기 소자(130)를 연결하기 위한 외부 와이어 본딩이 필요 없어, 열 전달 효율이 증가 할 수 있다.
This eliminates the need for external wire bonding to connect the package and the device 130, thus increasing the heat transfer efficiency.

또한, 상기 하부 회로층(182) 및 절연층(140) 하면에 회로기판(200)이 형성 될 수 있다. The circuit board 200 may be formed on the lower surface of the lower circuit layer 182 and the insulating layer 140.

이 때, 도시되진 않았으나, 상기 하부 회로층(182)과 회로기판(200)이 전기적으로 접속하기 위한 접속단자, 예를 들어, 솔더볼을 형성할 수 있으며, 빈 공간은 당업자의 선택에 따라 언더필로 채울 수 있다.
At this time, although not shown, a connection terminal, for example, a solder ball for electrically connecting the lower circuit layer 182 and the circuit board 200 may be formed, and the void space may be formed by an underfill Can be filled.

또한, 상기 회로기판(200)하면에 방열기판(500)이 형성될 수 있다.Further, a radiator plate 500 may be formed on the lower surface of the circuit board 200.

여기서, 상기 회로기판(200)과 상기 방열기판(500)사이에 접착재(201)가 개재될 수 있다.Here, an adhesive 201 may be interposed between the circuit board 200 and the radiator plate 500.

상기 접착재(201)는 절연성 물질 일 수 있으며, 특별히 이에 한정되는 것은 아니다.
The adhesive material 201 may be an insulating material and is not particularly limited thereto.

또한, 도시되진 않았으나, 회로기판(200)을 생략하고, 상기 패키지 하면에 방열기판(500)을 바로 형성할 수 있다. 이 때, 상기 패키지와 방열기판 사이에 빈공간에 접착재가 개재될 수 있다.
Also, although not shown, the circuit board 200 may be omitted, and the radiator plate 500 may be directly formed on the lower surface of the package. At this time, an adhesive may be interposed in the empty space between the package and the radiator plate.

그리고, 상기 상부 회로층(181) 상에 외부접속단자(300)를 형성 할 수 있으며, 본 실시예에서는 핀(Pin) 형태로 나타내었으나, 당업계에 공지된 전기적 연결 수단으로서 다양한 형태 모두 가능하다.
Although the external connection terminal 300 is formed on the upper circuit layer 181 and is illustrated as a pin in the present embodiment, it is possible to use various types of electrical connecting means known in the art .

또한, 상기 패키지(3000)를 덮도록 보호부재(400)가 형성될 수 있다. 상기 보호부재(400)는 몰딩 또는 하우징 형태로 형성할 수 있으며, 특별히 이에 한정된 것은 아니다.
In addition, the protective member 400 may be formed to cover the package 3000. The protective member 400 may be formed in the form of a molding or a housing, but is not limited thereto.

제 4 실시예Fourth Embodiment

도 4는 본 발명의 제 4 실시예에 따른 반도체 패키지 구조를 나타내는 단면도이다.
4 is a cross-sectional view illustrating a semiconductor package structure according to a fourth embodiment of the present invention.

도 1에 도시된 바와 같이, 반도체 패키지(4000)는 캐비티(110)를 갖는 패턴화된 금속코어(100), 상기 캐비티(110)에 내장된 소자(130), 상기 패턴화된 금속코어(100) 및 소자(130)를 덮도록 형성된 절연층(140), 상기 절연층(140)에 형성된 상부 회로층(181), 상기 패턴화된 금속코어(100) 및 소자(130)의 하면에 형성된 시드층(160) 및 상기 시드층(160)에 형성된 도금층(170)을 포함한다.
1, a semiconductor package 4000 includes a patterned metal core 100 having a cavity 110, an element 130 embedded in the cavity 110, a patterned metal core 100 An upper layer 181 formed on the insulating layer 140, a seed layer 140 formed on the lower surface of the patterned metal core 100 and the element 130, Layer 160 and a plating layer 170 formed on the seed layer 160.

여기서, 상기 금속코어(100)를 회로영역으로 사용할 수 있으며, (A) 및 (B) 는 서로 다른 파워라인 및 신호라인으로 이용할 수 있다.
Here, the metal core 100 can be used as a circuit region, and (A) and (B) can be used as different power lines and signal lines.

또한, 상기 금속코어(100)의 하면에 형성된 하부 회로층(182)에 의해 회로로 사용할 수 있는 금속코어(100)영역이 넓어지기 때문에 전류특성이나 열 특성에서 유리 할 수 있다.
In addition, since the region of the metal core 100 that can be used as a circuit is widened by the lower circuit layer 182 formed on the lower surface of the metal core 100, it can be advantageous in current characteristics and thermal characteristics.

상기 소자(130)는 IGBT(Insulated gate bipolar mode transistor), 다이오드(DIODE), 파워소자, 발열 소자, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등 전력 반도체 소자일 수 있다.The device 130 may be a power semiconductor device such as an insulated gate bipolar mode transistor (IGBT), a diode (DIODE), a power device, a heating device, or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

상기 도면에서는 소자(130)의 기타 상세한 구성요소를 생략하였으나, 당업계에 공지된 모든 구조가 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
Other detailed components of the device 130 are omitted in the figure, but those skilled in the art will appreciate that any structure known in the art can be applied.

또한, 상기 소자(130)가 상부 회로층(181)과 전기적으로 연결되도록 형성된 비아(150)를 더 포함할 수 있다.In addition, the device 130 may further include a via 150 formed to be electrically connected to the upper circuit layer 181.

이로 인해, 상기 패키지(4000)와 상기 소자(130)를 연결하기 위한 외부 와이어 본딩이 필요 없어, 열 전달 효율이 증가 할 수 있다.
Therefore, external wire bonding for connecting the package 4000 and the device 130 is not needed, and heat transfer efficiency can be increased.

또한, 상기 하부 회로층(182) 및 절연층(140) 하면에 방열기판(500)을 형성 할 수 있다. Further, a radiator plate 500 may be formed on the lower surface of the lower circuit layer 182 and the insulating layer 140.

이 때, 상기 하부 회로층(182)과 방열기판(500)에 접착재(201)를 개재 할 수 있다.
At this time, an adhesive 201 may be interposed between the lower circuit layer 182 and the radiator plate 500.

그리고, 상기 상부 회로층(181) 상에 외부접속단자(300)를 형성 할 수 있으며, 본 발명에서는 핀(Pin) 형태로 나타내었으나, 당업계에 공지된 전기적 연결 수단으로서 다양한 형태 모두 가능하다.
The external connection terminal 300 may be formed on the upper circuit layer 181. Although the external connection terminal 300 is illustrated as a pin in the present invention, various types of electrical connecting means known in the art are possible.

또한, 상기 패키지(4000)를 덮도록 보호부재(400)가 형성될 수 있다. 상기 보호부재(400)는 몰딩 또는 하우징 형태로 형성할 수 있으며, 특별히 이에 한정된 것은 아니다.
In addition, the protective member 400 may be formed to cover the package 4000. The protective member 400 may be formed in the form of a molding or a housing, but is not limited thereto.

반도체 패키지 제조 방법Semiconductor package manufacturing method

도 5 내지 도 17는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 나타낸 공정흐름도이다.
FIGS. 5 to 17 are flowcharts sequentially illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.

도 5에 도시한 바와 같이, 캐비티(110)를 갖는 패턴화된 금속코어(100)를 준비한다. 상기 캐비티(110)은 상기 금속코어(100)를 관통하며, 소자가 실장 될 수 있을 정도의 충분한 크기일 수 있다.
As shown in FIG. 5, a patterned metal core 100 having a cavity 110 is prepared. The cavity 110 may pass through the metal core 100 and may be of a sufficient size to allow the device to be mounted.

도 6에 도시한 바와 같이, 상기 캐비티(110) 및 패턴화된 금속코어(100) 일면에 보호필름(120)을 부착할 수 있다. 상기 보호필름(120)은 임시적으로 사용되는 부재로서, 제거 후에도 잔여물이 남지 않는 물질로 구성될 수 있다.
As shown in FIG. 6, the protective film 120 may be attached to one surface of the cavity 110 and the patterned metal core 100. The protective film 120 may be made of a material that is temporarily used and does not leave a residue even after the removal.

도 7에 도시한 바와 같이, 상기 보호필름(120) 상에 소자(130)를 내장 할 수 있다.
As shown in FIG. 7, the device 130 may be embedded on the protective film 120.

상기 소자(130)는 IGBT(Insulated gate bipolar mode transistor), 다이오드(DIODE), 파워소자, 발열 소자, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등 전력 반도체 소자일 수 있다.The device 130 may be a power semiconductor device such as an insulated gate bipolar mode transistor (IGBT), a diode (DIODE), a power device, a heating device, or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

상기 도면에서는 소자(130)의 기타 상세한 구성요소를 생략하였으나, 당업계에 공지된 모든 구조가 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
Other detailed components of the device 130 are omitted in the figure, but those skilled in the art will appreciate that any structure known in the art can be applied.

도 8에 도시한 바와 같이, 상기 금속코어(100) 및 상기 소자(130)를 덮도록 절연층(140)을 형성할 수 있다.
The insulating layer 140 may be formed to cover the metal core 100 and the device 130, as shown in FIG.

상기 절연층(140)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
As the insulating layer 140, a resin insulating layer may be used. As the resin insulating layer, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as a glass fiber or an inorganic filler, for example, a prepreg can be used, And / or a photo-curable resin may be used, but the present invention is not limited thereto.

도 9에 도시한 바와 같이, 상기 절연층(140)이 상기 소자(130)을 고정해 주는 역할을 수행함으로, 상기 보호필름(120)을 제거할 수 있다. 그리고 상기 절연층(140)상에 상기 소자(130)와 대응되는 위치에 비아홀(150)을 가공 할 수 있다.As shown in FIG. 9, the insulating layer 140 serves to fix the device 130, so that the protective film 120 can be removed. The via hole 150 may be formed on the insulating layer 140 at a position corresponding to the device 130.

이 때, 상기 비아홀(150)은 기계적 드릴 또는 레이져 드릴을 사용하여 형성할 수 있다. 상기 레이져 드릴은 CO2 레이져 또는 YAG 레이져 일 수 있으나, 특별히 이에 한정되는 것은 아니다.In this case, the via hole 150 may be formed using a mechanical drill or a laser drill. The laser drill may be a CO2 laser or a YAG laser, but is not limited thereto.

도 10에 도시한 바와 같이, 상기 절연층(140) 상면, 상기 금속코어(100) 및 상기 소자(130) 하면에 시드층(160)을 형성할 수 있다.The seed layer 160 may be formed on the upper surface of the insulating layer 140, the metal core 100, and the lower surface of the device 130, as shown in FIG.

여기서, 상기 시드층(160)은 무전해 동도금 또는 스퍼터링 방법을 형성될 수 있으며, 특별히 이에 한정되는 것은 아니다.Here, the seed layer 160 may be formed by an electroless copper plating or a sputtering method, but is not limited thereto.

도 11에 도시한 바와 같이, 상기 형성된 시드층(160)상에 패턴화된 도금층(170)을 형성할 수 있다.
As shown in FIG. 11, a patterned plating layer 170 may be formed on the formed seed layer 160.

도 12에 도시한 바와 같이, 상기 형성된 시드층(160)의 노출된 부분을 제거 하여 상부 회로층(181) 및 하부 회로층(181)을 형성할 수 있다.As shown in FIG. 12, the exposed portions of the seed layer 160 may be removed to form the upper circuit layer 181 and the lower circuit layer 181.

여기서, 상기 금속코어(100)의 하면에 형성된 상기 하부 회로층(182)에 의해 회로로 사용할 수 있는 금속코어(100)영역이 넓어지기 때문에 전류특성이나 열 특성에서 유리 할 수 있다.
Here, the lower circuit layer 182 formed on the lower surface of the metal core 100 can enlarge the area of the metal core 100, which can be used as a circuit, so that it can be advantageous in current characteristics and thermal characteristics.

또한, 상기 소자(130)가 상부 회로층(181)과 전기적으로 연결되어 있기 때문에 기판과 상기 소자(130)를 연결하기 위한 별도의 외부 와이어 본딩이 필요 없어, 공정감소 및 열 전달 효율을 가져올 수 있다.
In addition, since the device 130 is electrically connected to the upper circuit layer 181, it is unnecessary to perform a separate external wire bonding for connecting the substrate and the device 130, have.

도 13에 도시한 바와 같이, 상기 하부 회로층(182) 및 상기 절연층(140) 하면에 회로기판(200)이 형성될 수 있다.The circuit board 200 may be formed on the lower surface of the lower circuit layer 182 and the insulating layer 140, as shown in FIG.

이 때, 도시하진 않았으나, 상기 하부 회로층(182) 하단부에 회로기판(200)이 전기적으로 접속하기 위한 접속단자, 예를 들어, 솔더볼을 형성할 수 있으며, 빈 공간은 당업자의 선택에 따라 언더필로 채울 수 있다.
At this time, although not shown, a connection terminal, for example, a solder ball for electrically connecting the circuit board 200 to the lower end of the lower circuit layer 182 may be formed, and the empty space may be formed by, for example, Lt; / RTI >

도 14에 도시한 바와 같이, 상기 상부 회로층(181)에 외부접속단자(300)가 형성될 수 있다.As shown in FIG. 14, the external connection terminal 300 may be formed on the upper circuit layer 181.

이 때, 상기 외부접속단자(300)는 핀(pin)형태일 수 있으나, 당업계에 공지된 다양한 형태도 가능하다.
At this time, the external connection terminal 300 may be in the form of a pin, but various forms known in the art are also possible.

도 15에 도시한 바와 같이, 상기 회로기판(200)하면에 접착재(201)를 형성할 수 있다.
The adhesive 201 may be formed on the lower surface of the circuit board 200, as shown in Fig.

도 16에 도시한 바와 같이, 상기 접착재(201)하면에 방열기판(500)을 형성할 수 있다.The radiator plate 500 can be formed on the lower surface of the adhesive 201 as shown in Fig.

이 때, 도시하진 않았으나, 상기 회로기판(200)을 생략하고, 상기 하부 회로층(182) 및 절연층(140) 하면에 방열기판(500)이 바로 형성될 수 있다.
At this time, although not shown, the circuit board 200 may be omitted, and the radiator plate 500 may be directly formed on the lower surface of the lower circuit layer 182 and the insulating layer 140.

도 17에 도시한 바와 같이, 상기 패키지를 덮도록 보호부재(400)를 형성할 수 있다. As shown in FIG. 17, the protective member 400 may be formed to cover the package.

여기서, 상기 보호부재(400)는 몰딩 또는 하우징 방법으로 형성할 수 있으며, 특별히 이에 한정된 것은 아니다.
Here, the protective member 400 may be formed by a molding or a housing method, but is not limited thereto.

본 발명의 실시예에 의한 반도체 모듈은 반도체 소자를 연결하기 위한 추가 접착물이 없어 반도체 모듈 외부로 열전달 효율이 증가할 수 있으며, 공정 단순화 및 반도체 모듈의 신뢰성 향상의 효과를 도출 할 수 있다.
The semiconductor module according to the embodiment of the present invention can increase the heat transfer efficiency to the outside of the semiconductor module because there is no additional adhesive for connecting the semiconductor devices and can simplify the process and improve the reliability of the semiconductor module.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the same is by way of illustration and example only and is not to be construed as limiting the present invention. It is obvious that the modification or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

1000, 2000, 3000, 4000 : 반도체 패키지
100 : 금속코어
110 : 캐비티
120 : 보호필름
130 : 소자
140 : 절연층
150 : 비아홀
160 : 시드층
170 : 도금층
180 : 회로층
181 : 상부 회로층
182 : 하부 회로층
200 : 회로기판
201 : 접착재
300 : 외부접속단자
400 : 보호부재
500 : 방열기판1000, 2000, 3000, 4000: semiconductor package
100: metal core
110: cavity
120: protective film
130: Element
140: insulating layer
150:
160: Seed layer
170: Plating layer
180: Circuit layer
181: upper circuit layer
182: Lower circuit layer
200: circuit board
201: Adhesive
300: External connection terminal
400: protective member
500: radiator plate

Claims (20)

캐비티를 갖는 패턴화된 금속코어;
상기 캐비티에 내장된 소자;
상기 패턴화된 금속코어 및 소자를 덮도록 형성된 절연층;
상기 절연층에 형성된 상부 회로층;
상기 패턴화된 금속코어 및 소자의 하면에 형성된 시드층; 및
상기 시드층에 형성된 도금층;
을 포함하는 반도체 패키지.
A patterned metal core having a cavity;
An element embedded in the cavity;
An insulating layer formed to cover the patterned metal core and the element;
An upper circuit layer formed on the insulating layer;
A seed layer formed on the lower surface of the patterned metal core and the element; And
A plating layer formed on the seed layer;
≪ / RTI >
청구항 1에 있어서,
상기 소자는 IGBT(Insulated gate bipolar mode transistor), DIODE 또는 이들의 집합체인 반도체 패키지.
The method according to claim 1,
The device is an IGBT (insulated gate bipolar mode transistor), DIODE, or a collection thereof.
청구항 1에 있어서,
상기 소자가 상부 회로층과 전기적으로 연결되도록 형성된 비아;
를 더 포함하는 반도체 패키지.
The method according to claim 1,
A via formed such that the device is electrically connected to the upper circuit layer;
Further comprising:
청구항 1에 있어서,
상기 시드층과 도금층이 형성된 패턴화된 금속 코어는 파워라인 및 신호라인인 반도체 패키지.
The method according to claim 1,
Wherein the patterned metal core in which the seed layer and the plating layer are formed is a power line and a signal line.
청구항 1에 있어서,
상기 도금층 하부에 형성되는 방열기판;
을 더 포함하는 반도체 패키지.
The method according to claim 1,
A radiator plate formed below the plating layer;
Further comprising:
청구항 5에 있어서,
상기 도금층 하부와 상기 방열기판 사이에 개재되는 접착재;
를 더 포함하는 반도체 패키지.
The method of claim 5,
An adhesive disposed between the lower portion of the plating layer and the radiator plate;
Further comprising:
청구항 1에 있어서,
상기 도금층 하부에 형성되는 회로기판;
을 더 포함하는 반도체 패키지.
The method according to claim 1,
A circuit board formed under the plating layer;
Further comprising:
청구항 7에 있어서,
상기 회로기판 하부에 형성되는 방열기판;
을 더 포함하는 반도체 패키지.
The method of claim 7,
A radiator plate formed below the circuit board;
Further comprising:
청구항 1에 있어서,
상기 상부 회로층 상에 형성된 외부접속단자;
를 더 포함하는 반도체 패키지.
The method according to claim 1,
An external connection terminal formed on the upper circuit layer;
Further comprising:
청구항 1에 있어서,
상기 금속코어, 회로층 및 절연층을 덮도록 형성된 보호부재;
를 더 포함하는 반도체 패키지.
The method according to claim 1,
A protective member formed to cover the metal core, the circuit layer, and the insulating layer;
Further comprising:
캐비티를 갖는 패턴화된 금속코어를 준비하는 단계;
상기 금속코어 하면에 보호필름을 부착하는 단계;
상기 캐비티에 소자를 실장하는 단계;
상기 패턴화된 금속코어 및 소자를 덮도록 절연층을 형성하는 단계;
상기 보호필름을 제거하는 단계;
상기 패턴화된 금속코어, 소자의 하면 및 절연층 상에 시드층을 형성하는 단계;
상기 시드층에 패턴화된 도금층을 형성하는 단계; 및
상기 노출된 시드층을 제거하여 상부 회로층 및 하부 회로층을 형성하는 단계;
를 포함하는 반도체 패키지 제조 방법.
Preparing a patterned metal core having a cavity;
Attaching a protective film to a bottom surface of the metal core;
Mounting an element on the cavity;
Forming an insulating layer to cover the patterned metal core and the element;
Removing the protective film;
Forming a seed layer on the patterned metal core, the underside of the device, and the insulating layer;
Forming a patterned plating layer on the seed layer; And
Removing the exposed seed layer to form an upper circuit layer and a lower circuit layer;
≪ / RTI >
청구항 11에 있어서,
상기 소자는 IGBT, DIODE 또는 이들의 집합체인 반도체 패키지 제조 방법.
The method of claim 11,
Wherein the device is an IGBT, a DIODE, or an assembly thereof.
청구항 11에 있어서,
상기 절연층을 형성하는 단계 이후에,
상기 소자가 상기 상부 회로층과 전기적으로 연결되도록 비아를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
The method of claim 11,
After the step of forming the insulating layer,
Forming a via to electrically connect the device to the upper circuit layer;
≪ / RTI >
청구항 11에 있어서,
상기 금속 코어 및 하부 회로층은 파워라인 및 신호라인인 반도체 패키지 제조 방법.
The method of claim 11,
Wherein the metal core and the lower circuit layer are power lines and signal lines.
청구항 11에 있어서,
상기 하부 회로층을 형성하는 단계 이후에,
상기 하부 회로층의 하부에 방열기판을 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
The method of claim 11,
After forming the lower circuit layer,
Forming a radiator plate below the lower circuit layer;
≪ / RTI >
청구항 15에 있어서,
상기 방열기판을 형성하는 단계 이전에,
상기 하부 회로층의 하부에 접착재를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
16. The method of claim 15,
Prior to forming the radiator plate,
Forming an adhesive material under the lower circuit layer;
≪ / RTI >
청구항 11에 있어서
하부 회로층을 형성하는 단계 이후에,
상기 하부 회로층의 하부에 회로기판을 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
Claim 11
After the step of forming the lower circuit layer,
Forming a circuit board below the lower circuit layer;
≪ / RTI >
청구항 17에 있어서,
상기 회로기판을 형성하는 단계 이후에,
상기 회로기판 하부에 방열기판을 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
18. The method of claim 17,
After the step of forming the circuit board,
Forming a radiator plate below the circuit board;
≪ / RTI >
청구항 11에 있어서,
상기 하부 회로층을 형성하는 단계 이후에,
상기 상부 회로층 상에 외부접속단자를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.
The method of claim 11,
After forming the lower circuit layer,
Forming an external connection terminal on the upper circuit layer;
≪ / RTI >
청구항 11에 있어서,
상기 금속코어, 회로층 및 절연층을 덮도록 보호부재를 형성하는 단계;
를 더 포함하는 반도체 패키지 제조 방법.The method of claim 11,
Forming a protective member to cover the metal core, the circuit layer, and the insulating layer;
≪ / RTI >
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