KR20150089910A - 전력 증폭기 - Google Patents
전력 증폭기 Download PDFInfo
- Publication number
- KR20150089910A KR20150089910A KR1020140136092A KR20140136092A KR20150089910A KR 20150089910 A KR20150089910 A KR 20150089910A KR 1020140136092 A KR1020140136092 A KR 1020140136092A KR 20140136092 A KR20140136092 A KR 20140136092A KR 20150089910 A KR20150089910 A KR 20150089910A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- transistor
- fet
- power amplifier
- voltage
- Prior art date
Links
- 238000002347 injection Methods 0.000 claims abstract description 66
- 239000007924 injection Substances 0.000 claims abstract description 66
- 230000003321 amplification Effects 0.000 claims abstract description 53
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 53
- 239000003990 capacitor Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 17
- 230000007423 decrease Effects 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000010363 phase shift Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
- H03F1/0266—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A by using a signal derived from the input signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3282—Acting on the phase and the amplitude of the input signal
- H03F1/3288—Acting on the phase and the amplitude of the input signal to compensate phase shift as a function of the amplitude
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
- H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/102—A non-specified detector of a signal envelope being used in an amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/213—A variable capacitor being added in the input circuit, e.g. base, gate, of an amplifier stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/318—A matching circuit being used as coupling element between two amplifying stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/453—Controlling being realised by adding a replica circuit or by using one among multiple identical circuits as a replica circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/555—A voltage generating circuit being realised for biasing different circuit elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2201/00—Indexing scheme relating to details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements covered by H03F1/00
- H03F2201/32—Indexing scheme relating to modifications of amplifiers to reduce non-linear distortion
- H03F2201/3212—Using a control circuit to adjust amplitude and phase of a signal in a signal path
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Abstract
입력 신호를 전치 증폭하여 출력하는 제 1 트랜지스터를 갖는 제 1 증폭 스테이지와, 상기 전치 증폭된 신호를 증폭하는 제 2 트랜지스터를 갖는 제 2 증폭 스테이지를 갖는 선형화된 전력 증폭기. 위상 주입 회로는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 연결되어, 상기 전치 증폭된 신호에 기초하여 상기 입력 신호의 위상을 조정하여 AM-AM 왜곡과 AM-PM 왜곡을 보상한다.
Description
본 발명은 전력 증폭기에 관한 것으로서, 보다 상세하게는 선형화된 전력 증폭기에 관한 것이다.
전력을 증폭하는데 있어서 전력 증폭기는 일반적으로 트랜지스터, 다이오드 기타 비선형 반도체 장치와 같은 비선형 소자들을 이용한다. 그 결과, 전력 증폭기의 출력 신호에 비선형 왜곡이 발생할 수 있다. 예를 들어, 입력 신호의 크기가 커짐에 따라, 출력 신호의 크기와 입력 신호의 크기의 비율, 즉, 전력 증폭기의 이득이 변할 수 있다. 이러한 현상은 진폭 변조 대 진폭 변조 왜곡 (이하, AM-AM 왜곡)이라고 알려져 있다. 유사하게, 입력 신호의 크기가 커짐에 따라, 출력 신호의 위상 천이 또한 발생할 수 있다. 이러한 현상은 진폭 변조 대 위상 변조 왜곡 (이하, AM-PM 왜곡)이라고 알려져 있다. 이와 같은 왜곡은 출력 신호의 신뢰도와 전력 증폭기의 효율을 저하시킬 수 있다.
앞서 언급한 문제들과 관련하여, 전력 증폭기의 비선형성을 감쇠하기 위한 노력들이 있었다. 한가지 방법은 포락선-기반 바이어스 회로(envelope-based bias circuit)을 이용하는 것이다. 도 10A에 도시된 바와 같이, 포락선-기반 바이어스 회로(500)는 전력 증폭 스테이지(530)의 복제부(520)와 포락선 검출기(510)를 포함한다. 포락선 검출기(510)는 입력 신호로부터 포락선 신호를 생성한다. 포락선 신호는 복제부(520)를 제어하여, 전력 증폭 스테이지(530)의 AM-AM 왜곡의 역(inverse)을 나타내는 아날로그 출력 신호를 생성한다. 그 후, 포락선-기반 바어스 회로(500)는 아날로그 출력 신호를 이용해 입력 신호를 바이어싱하여 전력 증폭 스테이지(530)의 AM-AM 왜곡을 보상한다. 그러나, 포락선-기반 바이어스 회로(500)는 전력 증폭 스테이지(530)의 AM-PM 왜곡은 충분히 보상할 수 없다.
포락선-기반 바이어스 회로와 다른 예로서, 도 10B에 도시된 바와 같이, 폐회로 선형화기(closed-loop linearizer)가 제안되었다. 폐회로 선형화기(closed-loop linearization circuit)(550)는 차분기(difference unit)(560), 프로세서(570) 그리고 선형화 회로(580)를 포함한다. 차분기(560)는 출력 신호에서 입력 신호를 빼, 전력 증폭 스테이지(590)의 비선형 특성을 나타내는 출력 신호의 사이드밴드(sideband) 정보를 얻는다. 그 후 사이드밴드 정보는 프로세서(570)로 전달된다. 프로세서(570)는 사이드밴드 정보를 이용해 선형화 회로(580) 내의 하나 이상의 구성 요소를 조정하여, 폐회로 선형화기(550)가 전력 증폭 스테이지(590)의 비선형 특성에 동적으로 대응할 수 있도록 한다. 이러한 방식으로, 폐회로 선형화기(550)는 전력 증폭 스테이지(590)의 AM-PM 왜곡과 AM-AM 왜곡을 모두 보상할 수 있다. 하지만, 폐회로 선형화기(550)는 복잡한 구조를 가지며 큰 직류(DC) 전력을 소모하여, 그 결과 공간의 효율성과 전력 효율성이 저하된다.
따라서, 본 발명의 일 목적은 AM-AM 왜곡과 AM-PM 왜곡을 모두 보상할 수 있고, 공간의 효율성과 전력 효율성이 향상된 전력 증폭기를 제공하는 것이다.
일 실시예에 따른 전력 증폭기는, 입력 신호를 전치 증폭하여 출력하는 제 1 트랜지스터를 포함한 제 1 증폭 스테이지, 전치 증폭된 신호를 증폭하는 제 2 트랜지스터를 포함한 제 2 증폭 스테이지, 그리고 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 연결되어, 전치 증폭된 신호에 기초하여 입력 신호의 위상을 조정하는 위상 주입 회로를 포함한다.
또 다른 실시예에 따른 전력 증폭기는, 입력 신호를 전치 증폭하여 출력하는 제 1 트랜지스터를 포함한 제 1 증폭 스테이지, 전치 증폭된 신호를 증폭하는 제 2 트랜지스터를 포함한 제 2 증폭 스테이지, 제 2 트랜지스터의 게이트에 연결되어, 전치 증폭된 신호의 크기에 기초하여 제 2 트랜지스터의 게이트에서의 바이어스 전압을 조정하는 하이브리드 바이어스 회로, 그리고 제 1 트랜지스터의 게이트 및 제 2 트랜지스터의 게이트에 연결되어, 전치 증폭된 신호에 기초하여 입력 신호의 위상을 조정하는 위상 주입 회로를 포함한다.
본 발명의 일 실시예에 따른 전력 증폭기는 입력 신호를 전치 증폭하여 출력하도록 구성된 제 1 트랜지스터를 포함하는 제 1 증폭 스테이지, 상기 전치 증폭된 신호를 증폭하도록 구성된 제 2 트랜지스터를 포함하도록 구성된 제 2 증폭 스테이지 및 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 전치 증폭된 신호에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 주입 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기에서 상기 위상 주입 회로는, 상기 전치 증폭된 신호로부터 포락선 신호를 생성하도록 구성된 포락선 검출부와, 상기 포락선 신호의 크기에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기에서 상기 위상 제어부는 제 1 션트 캐패시터를 통해 접지에 연결된 캐소드와 제 2 션트 캐패시터를 통해 상기 제 1 트랜지스터의 게이트에 연결된 애노드를 갖는 버랙터를 포함하고, 상기 위상 제어부는 상기 포락선 신호의 크기가 미리 결정된 레벨 이하인 경우 상기 버랙터의 캐패시턴스를 미리 결정된 값으로 조정하고, 상기 포락선 신호의 크기가 상기 미리 결정된 레벨보다 큰 경우 상기 버랙터의 캐패시턴스를 상기 미리 결정된 값보다 작은 값으로 조정하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기에서 상기 위상 제어부는 제 1 FET 및 제 2 FET를 더 포함하되, 상기 제 1 FET의 게이트와 드레인은 상기 제 2 FET의 게이트와 드레인에 각각 연결되어 있고, 상기 제 1 FET의 드레인과 상기 제 2 FET의 드레인은 상기 버랙터의 캐소드에 연결될 수 있다.
본 발명의 실시예에 따른 전력 증폭기에서 상기 포락선 검출부는 공통-소스 FET를 포함하되, 상기 공통-소스 FET는 상기 제 2 트랜지스터의 게이트에 연결된 게이트와, 상기 제 1 FET의 게이트및 상기 제 2 FET의 게이트에 연결된 드레인을 가질 수 있다.
본 발명의 실시예에 따른 전력 증폭기는 상기 제 1 트랜지스터의 게이트에 연결되고 상기 입력 신호의 크기에 기초하여 상기 제 1 트랜지스터의 게이트에서의 바이어스 전압을 조정하도록 구성된 하이브리드 바이어스 회로를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기에서 상기 하이브리드 바이어스 회로는 제 1 전압을 공급하는 제 1 직류(DC) 전압 소스와 상기 제 1 트랜지스터의 게이트에 연결된 바이어스 저항과, 다이오드-연결 FET를 갖되, 상기 다이오드-연결 FET는 상기 제 1 트랜지스터의 게이트에 연결된 소스와, 상기 제 1 전압보다 낮은 제 2 전압을 공급하는 제 2 DC 전압 소스에 연결된 드레인과, 상기 다이오드-연결 FET의 드레인에 연결된 게이트를 가질 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기는 상기 입력 신호의 크기가 미리 설정된 레벨 이하이면 상기 제 1 트랜지스터의 게이트에서의 상기 바이어스 전압이 상기 제 1 전압과 실질적으로 같아지고, 상기 입력 신호의 크기가 상기 미리 설정된 레벨을 초과하여 증가하면 상기 제 1 트랜지스터의 게이트에서의 상기 바이어스 전압이 상기 제 1 전압보다 낮은 전압으로 감소하는 특징을 포함할 수 있다.
본 발명의 실시예에 따른 전력 증폭기는 상기 제 2 트랜지스터의 게이트에 연결된 진폭 주입 회로를 더 포함하되, 상기 진폭 주입 회로는 상기 전치 증폭된 신호로부터 포락선 신호를 생성하고, 상기 전치 증폭된 신호의 크기에 기초하여 상기 포락선 신호의 진폭을 조정하도록 구성되어, 변형 포락선 신호를 생성하고 상기 변형 포락선 신호를 상기 제 2 트랜지스터의 게이트로 출력하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기에서 상기 진폭 주입 회로는 상기 전치 증폭된 신호의 크기가 미리 설정된 레벨 이하인 경우 상기 변형 포락선 신호의 진폭을 미리 결정된 레벨로 조정하고, 상기 전치 증폭된 신호의 크기가 상기 미리 설정된 레벨보다 큰 경우 상기 변형 포락선 신호의 진폭을 상기 미리 결정된 레벨보다 높은 레벨로 조정하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기에서 상기 제 1 트랜지스터는 공통-소스 트랜지스터일 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기에서 상기 제 2 트랜지스터는 공통-소스 트랜지스터일 수 있다.
본 발명의 다른 실시예에 따른 전력 증폭기는 입력 신호를 전치 증폭하여 출력하도록 구성된 제 1 트랜지스터를 포함하는 제 1 증폭 스테이지와, 상기 전치 증폭된 신호를 증폭하도록 구성된 제 2 트랜지스터를 포함하는 제 2 증폭 스테이지와, 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 전치 증폭된 신호의 크기에 기초하여 상기 제 2 트랜지스터의 게이트에서의 바이어스 전압을 조정하도록 구성된 하이브리드 바이어스 회로와, 상기 제 1 트랜지스터의 게이트와 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 전치 증폭된 신호에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 주입 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따른 전력 증폭기에서 상기 위상 주입 회로는 상기 전치 증폭된 신호로부터 포락선 신호를 생성하도록 구성된 포락선 검출부와, 상기 포락선 신호의 크기에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 제어부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 전력 증폭기에서 상기 위상 제어부는 제 1 션트 캐패시터를 통해 접지에 연결된 캐소드와, 제 2 션트 캐패시터를 통해 상기 제 1 트랜지스터의 게이트에 연결된 애노드를 갖는 버랙터를 포함하고, 상기 위상 제어부는 상기 포락선 신호의 크기가 미리 결정된 레벨 이하인 경우 상기 버랙터의 캐패시턴스를 미리 결정된 값으로 조정하고, 상기 포락선 신호의 크기가 상기 미리 결정된 레벨보다 큰 경우 상기 버랙터의 캐패시턴스를 상기 미리 결정된 값보다 작은 값으로 조정하도록 구성될 수 있다.
본 발명의 실시예에 따른 전력 증폭기에서 상기 위상 제어부는 제 1 FET와 제 2 FET를 더 포함하되, 상기 제 1 FET의 게이트와 드레인은 상기 제 2 FET의 게이트와 드레인에 각각 연결되고, 상기 제 1 FET의 드레인과 상기 제 2 FET의 드레인은 상기 버랙터의 캐소드에 연결될 수 있다.
본 발명의 다른 실시예에 따른 전력 증폭기에서 상기 포락선 검출부는 공통-소스 FET를 포함하되, 상기 공통-소스 FET의 게이트는 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 공통-소스 FET의 드레인은 상기 제 1 FET의 게이트 및 상기 제 2 FET의 게이트에 연결될 수 있다.
본 발명의 다른 실시예에 따른 전력 증폭기에서 상기 하이브리드 바이어스 회로는 제 1 전압을 공급하는 제 1 DC 전압 소스 및 제 2 트랜지스터의 게이트에 연결된 바이어스 저항과, 다이오드-연결 FET를 포함하되, 상기 다이오드-연결 FET의 소스는 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 다이오드-연결 FET의 드레인은 상기 제 1 전압보다 낮은 제 2 전압을 공급하는 제 2 DC 전압 소스에 연결되고, 상기 다이오드-연결 FET의 게이트는 상기 다이오드-연결 FET의 드레인에 연결된 특징을 포함할 수 있다.
본 발명의 다른 실시예에 따른 전력 증폭기는 상기 전치 증폭된 신호의 크기가 미리 설정된 레벨 이하인 경우 상기 제 2 트랜지스터의 게이트에서의 상기 바이어스 전압은 상기 제 1 전압과 실질적으로 같아지고, 상기 전치 증폭된 신호의 크기가 상기 미리 설정된 레벨을 초과하여 증가하면 상기 제 2 트랜지스터의 게이트에서의 상기 바이어스 전압은 상기 제 1 전압보다 낮은 전압으로 감소하는 특징을 포함할 수 있다.
본 발명의 실시예들은 이하 첨부된 도면을 참조한 실시예들의 설명으로 명확해질 것이다.
도 1은 일 실시예에 따른 전력 증폭기의 구성을 도시한다.
도 2는 일 실시예에 따른 전력 증폭기에 사용되는 하이브리드 바이어스 회로를 도시한다.
도 3은 도 2의 하이브리드 바이어스 회로에 의해 조정된 게이트 바이어스 전압의 크기를 나타내는 그래프를 도시한다.
도 4는 일 실시예에 따른 전력 증폭기에 사용되는 위상 주입 회로를 도시한다.
도 5는 일 실시예에 따른 전력 증폭기에 사용되는 진폭 주입 회로를 도시한다.
도 6은 도 4의 위상 주입 회로에 사용되는 버랙터(varactor)의 캐패시턴스의 변화 및 도 5의 진폭 주입 회로에 의해 생성된 변형 포락선 신호의 크기의 변화를 도시한다.
도 7은 종래의 전력 증폭기에 비해 향상된 도 1의 전력 증폭기의 출력의 선형성을 나타내는 그래프를 도시한다.
도 8은 일 실시예에 따른 전력 증폭기의 구성을 도시한다.
도 9A, 9B, 9C 및 9D는 도 2의 하이브리드 바이어스 회로, 도 4의 위상 주입 회로 및 도 5의 진폭 주입 회로가 사용되어 향상된 AM-AM 왜곡 및 AM-PM 왜곡 커브를 도시한다.
도 10A 및 10B는 전력 증폭기에 사용된 종래의 선형화 회로를 도시한다.
도 1은 일 실시예에 따른 전력 증폭기의 구성을 도시한다.
도 2는 일 실시예에 따른 전력 증폭기에 사용되는 하이브리드 바이어스 회로를 도시한다.
도 3은 도 2의 하이브리드 바이어스 회로에 의해 조정된 게이트 바이어스 전압의 크기를 나타내는 그래프를 도시한다.
도 4는 일 실시예에 따른 전력 증폭기에 사용되는 위상 주입 회로를 도시한다.
도 5는 일 실시예에 따른 전력 증폭기에 사용되는 진폭 주입 회로를 도시한다.
도 6은 도 4의 위상 주입 회로에 사용되는 버랙터(varactor)의 캐패시턴스의 변화 및 도 5의 진폭 주입 회로에 의해 생성된 변형 포락선 신호의 크기의 변화를 도시한다.
도 7은 종래의 전력 증폭기에 비해 향상된 도 1의 전력 증폭기의 출력의 선형성을 나타내는 그래프를 도시한다.
도 8은 일 실시예에 따른 전력 증폭기의 구성을 도시한다.
도 9A, 9B, 9C 및 9D는 도 2의 하이브리드 바이어스 회로, 도 4의 위상 주입 회로 및 도 5의 진폭 주입 회로가 사용되어 향상된 AM-AM 왜곡 및 AM-PM 왜곡 커브를 도시한다.
도 10A 및 10B는 전력 증폭기에 사용된 종래의 선형화 회로를 도시한다.
이하 첨부된 도면을 참조하여 본 발명의 구체적인 실시예들을 기술한다. 기술된 실시예들은 예시에 불과하며 본 발명의 범위가 반드시 기술된 실시 형태로 제한되는 것은 아니다.
일반적으로, 본 발명의 명세서 및 청구항에 사용된 "어떤(a)", "어떠한(an)", "그(the)"와 같은 용어들은, 문맥에서 달리 명백하게 지정하지 않는다면 지칭하는 대상의 단수형과 복수형을 모두 포함한다. 따라서, 예를 들어, "어떤 장치(a device)"는 하나의 장치와 복수 개의 장치를 모두 포함한다.
명세서 및 청구항에 사용되는 "실질적" 혹은 "실질적으로"라는 용어들은, 그들의 일반적인 의미에 더하여, 용인되는 정도나 범위 내에 있음을 의미한다. 예를 들어, "실질적으로 삭제되었다"라는 표현은 당업자라면 삭제된 것으로 받아들일 수 있는 것을 의미한다.
명세서 및 청구항에 사용되는 "거의"라는 용어는 그 일반적인 의미에 더하여 당업자에게 용인되는 정도나 양 내에 있음을 의미한다. 예를 들어, "거의 동일하다"라는 표현은 당업자가 대상물들을 비교하여 같은 것으로 고려할 수 있다는 것을 의미한다.
도 1은 일 실시예에 따른 전력 증폭기의 구성을 도시한다.
도 1을 참조하면, 전력 증폭기(100)는 제 1 증폭 스테이지(110)와 제 2 증폭 스테이지(120)의 2개의 증폭 스테이지를 포함한다. 하이브리드 바이어스 회로(130)는 제 1 증폭 스테이지(110)의 입력단과 연결되어 있다. 위상 주입 회로(140)는 제 1 증폭 스테이지(110)의 입력단 및 제 2 증폭 스테이지(120)의 입력단과 연결되어 있다. 진폭 주입 회로(150)는 제 2 증폭 스테이지(120)의 입력단과 연결되어 있다. 임피던스 매칭 회로(160, 170, 180)는 제 1 증폭 스테이지(110)의 입력단, 제 2 증폭 스테이지(120)의 입력단 및 제 2 증폭 스테이지(120)의 출력단에 각각 구비되어 있다.
입력 신호, 예를 들어, 무선 주파수(RF) 신호(RFin)는 임피던스 매칭 회로(160)를 거쳐, 제 1 증폭 스테이지(110)의 입력단에 공급된다. 제 1 증폭 스테이지(110)는 RF 입력 신호를 미리 결정된 비율로 전치 증폭하여 출력한다. 제 1 증폭 스테이지(110)로부터의 전치 증폭된 신호는 제 2 증폭 스테이지(120)의 입력단에 제공되어 제 2 증폭 스테이지(120)를 구동한다. 그에 따라 제 1 증폭 스테이지(110)와 이의 출력 신호, 즉, 전치 증폭된 신호는 각각 구동 증폭기(driver amplifier)와 구동 신호라고도 지칭된다.
전치 증폭된 신호는 임피던스 매칭 회로(170)를 거쳐, 제 2 증폭 스테이지(120)에 입력된다. 제 2 증폭 스테이지(120)는 전치 증폭된 신호를 미리 결정된 비율로 증폭하여 증폭된 출력 신호를 출력한다. 증폭된 출력 신호는 임피던스 매칭 회로(180)를 거쳐 출력 신호(RFout)로 출력된다.
일 실시예에 따른 전력 증폭기(100)는 전력 증폭기의 비선형 특성을 보상함에 있어서, 공간 효율성과 전력 효율성을 향상시키기 위해 위상 주입 회로(140)를 이용한다. 비선형성을 보다 확실하게 보상하기 위해서, 하이브리드 바이어스 회로(130) 및/또는 진폭 주입 회로(150) 또한 이용할 수 있다.
하이브리드 바이어스 회로(130)에 대한 자세한 사항은 도 2 및 도 3을 참조하여 후술하고, 위상 주입 회로(150)에 대한 자세한 사항은 도 4 내지 6을 참조하여 후술한다.
도 2는 일 실시예에 따른 전력 증폭기에 사용되는 하이브리드 바이어스 회로를 도시하고, 도 3은 도 2의 하이브리드 바이어스 회로에 의해 조정된 게이트 바이어스 전압의 크기를 나타내는 그래프를 도시한다.
도 2에 도시하듯이, 하이브리드 바이어스 회로(130)는 제 1 증폭 스테이지(110)에 포함된 제 1 트랜지스터(112)의 게이트에 연결되어 있다. 일 실시예에 따른 제 1 트랜지스터(112)는 공통-소스 트랜지스터일 수 있다. 일 실시예에 따른 하이브리드 바이어스 회로(130)는 바이어스 저항(RB)과 다이오드-연결 FET(D1)를 포함한다. 도 2에 도시된 바와 같이, 바이어스 저항(RB)의 일단은 전압(VB1)을 공급하는 직류(DC) 전압 소스에 연결되고, 바이어스 저항(RB)의 타단은 제 1 트랜지스터(112)의 게이트에 연결된다. 다이오드-연결 FET(D1)는 제 1 트랜지스터(112)의 게이트에 연결된 소스와, 저항(R1)을 통해 전압(VB2)을 공급하는 DC 전압 소스에 연결된 드레인과, 저항(R2)을 통해 다이오드-연결 FET(D1)의 드레인에 연결된 게이트를 갖는다. 한 쌍의 캐패시터(CB)도 포함된다. 제 1 캐패시터(CB1)는 전압(VB1)을 공급하는 DC 전압 소스와 접지 사이에 연결되고, 제 2 캐패시터(CB2)는 전압(VB2)을 공급하는 DC 전압 소스와 접지 사이에 연결된다. 여기서, 전압(VB2)은 전압(VB1)보다 작은 값으로 설정될 수 있다.
하이브리드 바이어스 회로(130)는 RF 입력 신호의 크기에 기초하여 제 1 트랜지스터(112)의 게이트에서의 바이어스 전압을 제어할 수 있다. 예를 들면, RF 입력 신호의 크기가 미리 결정된 값, 예를 들어, "a" dBm 이하인 경우, 다이오드-연결 FET(D1)는 동작하지 않는다. 그 결과, 제 1 트랜지스터(112)의 게이트에서의 바이어스 전압은 전압(VB1)과 실질적으로 동일하게 된다.
다이오드-연결 FET(D1)는 RF 입력 신호의 크기가 "a" dBm을 초과하면 동작하기 시작한다. 이 경우, RF 입력 신호의 크기가, 예를 들어, "b" dBm까지 증가하면, 제 1 트랜지스터(112)의 게이트에서의 바이어스 전압은 전압(VB1)보다 작은 미리 결정된 전압(VG1)까지 감소한다. 또한, RF 입력 신호의 크기가 "b" dBm을 초과하도록 증가하면, 제 1 트랜지스터(112)의 게이트에서의 바이어스 전압은 다시 증가한다.
종래의 전력 증폭기에 있어서, 공통 소스 FET의 게이트는 일반적으로 저항 또는 다이오드에 연결된 바이어스 소자를 이용하여 바이어스 되었다. 저항 없이 다이오드에 연결된 바이어스 소자가 사용될 경우, RF 입력 신호의 크기가 증가함에 따라 바이어스 전압은 계속해서 증가할 것이다. 그러나, 일 실시예에 따른 하이브리드 바이어스 회로(130)는 바이어스 저항(RB)과 다이오드 연결 FET(D1)이 함께 사용되는 듀얼 바이어스 구조를 가진다. 이에 따라, RF 입력 신호의 특정 범위에 있어서, RF 입력 신호의 크기가 증가함에 따라 바이어스 전압이 감소한다. 일반적으로, 고 전력 밴드에서는 더 낮은 게이트 바이어스 전압이 전력 증폭기의 선형화에 유리하고, 중저 전력 밴드(low-mid power band)에서는 더 높은 게이트 바이어스 전압이 유리하다. 본 실시예에서, 보다 넓은 동작 전력 영역에서 향상된 선형성을 얻을 수 있으며, 타겟 출력 전력에서의 효율성 저하를 방지할 수 있다.
이에 덧붙여, 일 실시예에 따른 하이브리드 바이어스 회로(130)는 몇 개의 저항들과 캐패시터들, 그리고 하나의 FET를 포함하므로 비교적 작은 공간만을 차지한다. 또한, 하이브리드 바이어스 회로(130)는 종래의 바이어스 회로와 비교하여 상당히 적은 DC 전력만을 소비한다.
도 3에서, 전압(VB1)과 전압(VG1)의 차는 도 2의 정전압(VB1)과 정전압(VB2)의 차에 따라 변할 수 있으며, 예를 들어, 100 mV 이하로 설정될 수 있다. 저항(RB)은 수 K 옴 보다 큰 값을 가질 수 있고, 캐패시터(C1)는 크기 값 "a" 와 "b"를 조정하기에 적절한 값을 가질 수 있다. 몇몇 예에서, 출력의 값 "a"를 줄이기 위하여, 캐패시터(C1)가 다이오드-연결 FET(D1)에 연결될 수 있다.
도 4는 일 실시예에 따른 전력 증폭기에 이용되는 위상 주입 회로를 도시하고, 도 5는 일 실시예에 따른 전력 증폭기에 이용되는 진폭 주입 회로를 도시한다. 또한, 도 6은 도 4의 위상 주입 회로에 이용되는 버랙터의 캐패시턴스의 변화와, 도 5의 진폭 주입 회로에 의해 생성되는 변형 포락선 신호의 크기의 변화를 나타내는 그래프를 도시한다.
일 실시예에 따른 위상 주입 회로(140)는 제 1 증폭 스테이지(110)에 포함되는 제 1 트랜지스터(112)의 게이트 및 제 2 증폭 스테이지(120)에 포함되는 제 2 트랜지스터(122)의 게이트에 연결된다. 여기서, 제 2 트랜지스터(122)는 공통-소스 트랜지스터일 수 있다. 위상 주입 회로(140)는 전치 증폭된 신호에 기초하여 (보다 구체적으로는, 임피던스 매칭 회로(170)를 통하는 전치 증폭된 신호에 기초하여) 제 1 트랜지스터(112)의 게이트에서 RF 입력 신호의 위상을 조정할 수 있다. 위상 주입 회로(140)는 제 1 증폭 스테이지(110)에 의해 제공된 전치 증폭된 신호로부터 포락선 신호를 생성하도록 구성된 포락선 검출부(142) 및 생성된 포락선 신호의 크기에 기초하여 RF 입력 신호의 위상을 전치 왜곡(pre-distort)하도록 구성된 위상 제어부(144)를 포함한다.
도 4를 참조하면, 포락선 검출부(142)는 공통 소스 FET(M5), 캐패시터(CF) 및 저항(RF)을 포함한다. 공통 소스 FET(M5)의 게이트는 제 2 트랜지스터(122)의 게이트에 연결되어 있다. 캐패시터(CF)와 저항(RF)은 병렬로 연결되어 있다. 캐패시터(CF)의 일단과 저항(RF)의 일단은 전압(VDD2)를 공급하는 DC 전압 소스에 연결되어 있고, 캐패시터(CF)의 타단과 저항(RF)의 타단은 공통 소스 FET(M5)의 드레인에 연결되어 있다. 위상 제어부(144)는 버랙터(CV)와 두 개의 FET(M6, M7)를 포함한다. 션트 캐패시터(CB1, CB2)는 버랙터(CV)의 캐소드와 애노드에 각각 연결되어 있고, DC 성분을 블록할 수 있다. 버랙터(CV)의 캐소드는 션트 캐패시터(CB1)를 통해 접지에 연결되어 있고, 버랙터(CV)의 애노드는 션트 캐패시터(CB2)를 통해 제 1 트랜지스터(112)의 게이트에 연결되어 있다. 또한, FET(M6)의 드레인과 FET(M7)의 드레인은 저항(RD)을 통해 버랙터(CV)의 캐소드에 연결되어 있다. 또한, 공통 소스 FET(M5)의 드레인은 FET(M6)의 게이트 및 FET(M7)의 게이트에 연결되어 있다.
제 2 트랜지스터(122)의 게이트에서의 포락선 전압은 포락선 검출부(142)에 의하여 검출된다. 포락선 검출부(142)의 캐패시터(CF)와 저항(RF)이 전치 증폭된 신호(즉, 제 2 트랜지스터(122)의 게이트에서의 입력 신호)를 필터링하고, 공통 소스 FET(M5)는 필터링된 전치 증폭된 신호에 기초하여 역위상(out-of-phase) 상태의 포락선 신호를 생성한다. FET(M6) 및 FET(M7)는 포락선 신호를 변형하여, 변형 포락선 신호를 생성할 수 있다. 변형 포락선 신호는 FET(M6) 및 FET(M7)의 드레인으로부터 저항(RD)를 통하여 버랙터(CV)의 캐소드로 출력된다.
포락선 신호의 크기가 미리 결정된 레벨, 예를 들어 도 6에 도시된 "e" 전압 이하인 경우, 변형 포락 신호는 버랙터(CV)의 캐소드로 전달되지 않는다. 따라서, 버랙터(CV)는 양으로 바이어스 된다. 즉, 버랙터(CV) 양단의 전압(VCV)은 도 4에 도시된 DC 전압(VP1)과 DC 전압(VP0)의 차이 값으로 유지된다. 이 경우, 버랙터(CV)의 캐패시턴스는 미리 결정된 값, 예를 들어, 도 6에 나타낸 캐패시턴스(CV0)로 유지된다.
포락선 신호의 크기가 증가하여 미리 결정된 레벨, 즉, 도 6의 "e" 전압을 초과하면 (즉, 그 크기가 최대 선형 출력 전력 밴드 근처에 도달하면), 변형 포락선 신호는 버랙터(CV)의 캐소드로 전달된다. 그 결과, 버랙터(CV) 양단의 전압(VCV)은 감소하고, 버랙터(CV)의 캐패시턴스는 미리 결정된 값, 예를 들어 캐패시턴스(CV0)보다 작아지게 된다.
이와 같이, 위상 주입 회로(140)는 포락선 신호의 크기에 기초하여 버랙터(CV)의 캐패시턴스를 조정함으로써, RF 입력 신호의 위상을 전치 왜곡할 수 있다. 그 결과, 전력 증폭기의 AM-PM 왜곡이 보상될 수 있다. 또한, 위상 주입 회로(140)에 의해 AM-AM 왜곡도 다소 조정될 수 있다.
위상 제어부(144)는 FET(M6)의 소스 및 접지에 연결된 캐패시터(CB)와, FET(M6)의 드레인 및 FET(M7)의 드레인에 연결된 리미터(M8)를 더 포함할 수 있다. 리미터(M8)는 버랙터(CV) 양단의 전압(VCV)의 최대 음의 전력 스윙을 제한할 수 있다. 타겟 출력 전력에서 캐패시턴스 주입을 최적화하기 위해, 버랙터(CV)의 기준 캐패시턴스와 정전압(VP0, VP1)을 적절한 값으로 설정할 수 있다. 정전압(VP0)과 정전압(VP1)의 차가 감소하면, 위상 주입 회로(140)의 동작을 시작하게 하는 전력 레벨이 낮아진다.
진폭 주입 회로(150)는 제 2 트랜지스터(122)의 게이트에 연결되어 있다. 진폭 주입 회로(150)는 제 1 증폭 스테이지(110)로부터 공급된 전치 증폭된 신호로부터 포락선 신호를 생성할 수 있고, 전치 증폭된 신호의 크기에 기초하여 포락선 신호의 진폭을 조정할 수 있으며, 그에 따라 변형 포락선 신호를 생성할 수 있다. 생성된 변형 포락선 신호는 다시 제 2 트랜지스터(122)의 게이트로 출력된다.
도 5를 참조하면, 진폭 주입 회로(150)는 포락선 검출부(152)와 진폭 제어부(154)를 포함한다. 포락선 검출부(152)는 공통 소스 FET(M1), 캐패시터(CF) 및 저항(RF)을 포함하며, 이는 위상 주입 회로(140)에 포함된 포락선 검출부(142)와 유사하게 구성된다. 또한, 공통 소스 FET(M1)의 게이트는 제 2 트랜지스터(122)의 게이트에 연결되어 있다. 캐패시터(CF) 및 저항(RF)은 병렬로 연결되어 있다. 캐패시터(CF)의 일단과 저항(RF)의 일단은 전압(VDD1)의 DC 전압 소스에 연결되어 있고, 캐패시터(CF)의 타단과 저항(RF)의 타단은 공통 소스 FET(M1)의 드레인에 연결되어 있다. 진폭 제어부(154)는 두 개의 FET(M2와 M3)를 포함하는데, 그들의 드레인들은 서로 연결되어 있으며, 그들의 게이트들도 서로 연결되어 있다. 진폭 제어부(154)는 다이오드-연결 FET(M4)와 인덕터(LC)를 더 포함한다.
제 2 트랜지스터(122)의 게이트의 포락선 전압은 포락선 검출부(152)에 의해 검출된다. 포락선 검출부(152)의 캐패시터(CF) 및 저항(RF)은 전치 증폭된 신호(즉, 제 2 트랜지스터의 게이트에서의 입력 신호)를 필터링하고, 공통 소스 FET(M1)는 필터링된 전치 증폭된 신호에 기초하여 역위상(out-of-phase) 상태의 포락선 신호를 생성한다. FET(M2)와 FET(M3)는 포락선 신호를 변형하여 변형 포락선 신호를 생성할 수 있다. 변형 포락선 신호는 포락선 신호에 대해 정위상(in phase) 상태일 수 있고, 인덕터(LC)를 통하여 제 2 트랜지스터(122)의 게이트로 전달된다.
전치 증폭된 신호의 크기가 미리 결정된 레벨, 예를 들어 도 6에 도시된 "e" 전압 이하인 경우, 정전압(VG0)이 제 2 트랜지스터(122)의 게이트에서의 바이어스 전압으로서 FET(M2)를 통해 공급된다. 전치 증폭된 신호의 크기가 미리 결정된 레벨, 즉, "e" 전압을 초과하는 경우, VG0 보다 큰 진폭을 갖는 변형 포락선 신호가 제 2 트랜지스터(122)의 게이트에 공급된다.
다이오드-연결 FET(M4)는 전치 증폭된 신호의 크기가 증가함에 따라 변형 포락선 신호의 크기가 증가되지 않도록 하는 리미터로서 기능할 수 있다. 진폭 주입 회로(150)는 인덕터(LC)와 FET(M2)를 통해 포락선 신호의 주파수에서의 단락 임피던스(short-circuited impedance)를 제 2 트랜지스터(122)의 게이트로 제공할 수 있다.
위상 주입 회로(140) 및 진폭 주입 회로(150)는 포락선 신호의 왜곡을 보상할 수 있고, 최대 선형 전력 밴드 근처에서 효율적으로 동작하도록 할 수 있다. 최신의 모바일 커뮤니케이션 표준(W-CDMA 및 LTE 표준)에서는 위상 편이 방식(PSK)이나 직교 진폭 변조(QAM)와 같은 복잡한 디지털 변조 기술이 사용된다. 이러한 기술에서, 전송될 정보는 변조된 포락선 신호의 진폭 및 위상에 의해 표현된다. 따라서, 포락선 신호의 진폭 및 위상이 왜곡되면 정보는 성공적으로 전송되지 못하고, 그 결과 저장된 정보에 비트 에러가 발생하게 된다.
일 실시예에 따르면, 왜곡이 검출될 때 포락선 신호의 보상이 작동된다. 즉, 왜곡이 검출되지 않으면 보상은 작동되지 않는다. 예를 들어, RF 입력 신호의 크기가 큰 기간 동안에는, 포락선 신호가 왜곡되어 ACLR(adjacent channel leakage ratio)과 EVM(error vector magnitude)으로 나타나는 선형성이 악화될 수 있다. 이러한 왜곡을 피하기 위해, 진폭 주입 회로(150)는 왜곡이 검출되는 기간에 제 2 증폭 스테이지(120)의 게이트에 바이어스 전압을 주입함으로써 AM-AM 왜곡을 동적으로 보상한다. 또한, 위상 주입 회로(140)는 버랙터(CV)에 포락선 신호 기반의 전압을 주입하여 AM-PM 왜곡을 보상한다. 또한, 위상 주입 회로(140)는 AM-AM 왜곡도 다소 보상할 수 있다.
도 7는 종래의 전력 증폭기와 비교하여 향상된 도 1의 전력 증폭기의 출력의 선형성을 나타내는 그래프를 도시한다.
도 7에 도시된 바와 같이, 본 실시형태에 따른 전력 증폭기(100)의 최대 선형 동작 전력 영역이 종래의 전력 증폭기에 비해 확대된 것을 확인할 수 있다. 또한, 본 실시형태에 따른 AM-AM 왜곡 커브와 AM-PM 왜곡 커브는 종래의 전력 증폭기로부터 얻은 것에 비해 느리다(slower). 이는 주로 하이브리드 바이어스 회로(130), 위상 주입 회로(140) 및 진폭 주입 회로(150)의 특징에 기인한 것이다.
도 8은 일 실시예에 따른 전력 증폭기의 구성을 도시한다.
도 8에 나타난 전력 증폭기(200)는 제 1 증폭 스테이지(210), 제 2 증폭 스테이지(220), 하이브리드 바이어스 회로(230), 위상 주입 회로(240) 및 복수의 임피던스 매칭 회로(250, 260, 270)를 포함한다. 전력 증폭기(200)는 도 1에 도시된 전력 증폭기(100)와 기본적으로 유사하다. 그러나, 전력 증폭기(100)에 비하여 전력 증폭기(200)에서는, 하이브리드 바이어스 회로(230)가 제 2 증폭 스테이지(210)의 입력단에 연결되어 있고, 진폭 주입 회로는 포함되어 있지 않다. 이하 전력 증폭기(200)에 있어서, 전력 증폭기(100)와 동일한 구성에 대한 설명은 생략한다.
하이브리드 바이어스 회로(230)는 제 1 증폭 스테이지(210)의 출력 신호, 즉, 전치 증폭된 신호의 크기에 기초하여 제 2 증폭 스테이지(220)의 제 2 트랜지스터(도 1의 제 2 증폭 스테이지(120)의 제 2 트랜지스터(122)와 대응됨)의 게이트의 바이어스 전압을 조정할 수 있다. 위상 주입 회로(240)는 제 1 증폭 스테이지(210)의 제 1 트랜지스터(도 1의 제 1 증폭 스테이지(110)의 제 1 트랜지스터(112)와 대응됨) 및 제 2 증폭 스테이지(220)의 제 2 트랜지스터의 게이트들에 연결되어, 제 1 증폭 스테이지(210)로부터 출력되는 전치 증폭된 신호에 기초하여 제 1 증폭 스테이지(210)의 제 1 트랜지스터의 게이트에서의 RF 입력 신호의 위상을 조정할 수 있다.
도 9A, 9B, 9C 및 9D는 도 2의 하이브리드 바이어스 회로, 도 4의 위상 주입 회로 및 도 5의 진폭 주입 회로가 사용되어 향상된 AM-AM 왜곡 및 AM-PM 왜곡 커브를 도시한다. 특히, 도 9A 내지 9D에서 A는 하이브리드 바이어스 회로(130), 위상 주입 회로(140) 및 진폭 주입 회로(150)가 모두 사용되지 않은 커브를 나타낸다. 도 9A에서 B는 진폭 주입 회로(150)가 사용된 커브를 나타낸다. 도 9B에서 B는 위상 주입 회로(140)가 사용된 커브를 나타낸다. 도 9C의 B는 하이브리드 바이어스 회로(130) 및 위상 주입 회로(140)가 사용된 커브를 나타낸다. 도 9D의 B는 하이브리드 바이어스 회로(130), 위상 주입 회로(140) 및 진폭 주입 회로(150)가 모두 사용된 커브를 나타낸다.
도 9B에 도시된 바와 같이, 위상 주입 회로(140)를 사용함으로써 정규화된 RF 입력의 크기에 대한 AM-AM 커브와 AM-PM 커브의 변화가 감소했다. 즉, 위상 주입 회로(140)만을 사용했음에도, AM-AM 커브의 변화에 더하여 AM-PM 커브의 변화도 감소했음을 확인할 수 있는데, 이는 선형성의 향상을 나타낸다. 또한, 하이브리드 바이어스 회로(130)가 추가적으로 사용되면, 도 9C에 도시된 바와 같이 선형성은 더 향상될 수 있다. 또한, 하이브리드 바이어스 회로(130)에 더하여 진폭 주입 회로(150)가 더 사용되면, 도 9D에 도시된 바와 같이 선형성은 더 향상될 수 있다. 그러나, 진폭 주입 회로(150)만이 사용되면, 도 9A에 나타나듯이 좋은 선형성을 얻을 수 있다.
앞서 일 실시예에 따라 기술된 전력 증폭기는 전치 증폭된 신호에 기초하여 RF 입력 신호의 위상을 조정하도록 구성된 위상 주입 회로가 제 1 및 제 2 트랜지스터의 게이트들에 연결되도록 구성되며, 그에 따라 AM-AM 왜곡 및 AM-PM 왜곡 모두를 효율적으로 보상할 수 있다. 또한, 앞서 기술된 전력 증폭기는 RF 입력 신호의 크기에 기초하여 제 1 트랜지스터의 게이트에서의 바이어스 전압을 제어하도록 구성된 하이브리드 바이어스 회로를 더 포함하여 전력 증폭기의 비선형 특성을 완화하도록 하며, 그에 따라 동작 전력 범위를 더 넓힐 수 있다.
본 명세서에 보이고 기술된 특정 실시예들은 당업자들의 본 발명에 대한 이해를 돕기 위한 예시적인 것으로, 본 발명의 범위를 제한하기 위한 것이 아니다. 당업자들은 이하 청구항에 기재된 사항 및 범위에 대해 변형 및 수정이 가능함을 이해할 수 있을 것이다.
Claims (19)
- 전력 증폭기에 있어서,
입력 신호를 전치 증폭하여 출력하도록 구성된 제 1 트랜지스터를 포함하는 제 1 증폭 스테이지,
상기 전치 증폭된 신호를 증폭하도록 구성된 제 2 트랜지스터를 포함하도록 구성된 제 2 증폭 스테이지 및
상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 전치 증폭된 신호에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 주입 회로를 포함하는
전력 증폭기.
- 제 1 항에 있어서,
상기 위상 주입 회로는,
상기 전치 증폭된 신호로부터 포락선 신호를 생성하도록 구성된 포락선 검출부와,
상기 포락선 신호의 크기에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 제어부를 포함하는
전력 증폭기. - 제 2 항에 있어서,
상기 위상 제어부는 제 1 션트 캐패시터를 통해 접지에 연결된 캐소드와 제 2 션트 캐패시터를 통해 상기 제 1 트랜지스터의 게이트에 연결된 애노드를 갖는 버랙터를 포함하고,
상기 위상 제어부는,
상기 포락선 신호의 크기가 미리 결정된 레벨 이하인 경우 상기 버랙터의 캐패시턴스를 미리 결정된 값으로 조정하고, 상기 포락선 신호의 크기가 상기 미리 결정된 레벨보다 큰 경우 상기 버랙터의 캐패시턴스를 상기 미리 결정된 값보다 작은 값으로 조정하도록 구성된
전력 증폭기.
- 제 3 항에 있어서,
상기 위상 제어부는 제 1 FET 및 제 2 FET를 더 포함하되, 상기 제 1 FET의 게이트와 드레인은 상기 제 2 FET의 게이트와 드레인에 각각 연결되어 있고,
상기 제 1 FET의 드레인과 상기 제 2 FET의 드레인은 상기 버랙터의 캐소드에 연결된
전력 증폭기.
- 제 4 항에 있어서,
상기 포락선 검출부는 공통-소스 FET를 포함하되,
상기 공통-소스 FET는,
상기 제 2 트랜지스터의 게이트에 연결된 게이트와, 상기 제 1 FET의 게이트및 상기 제 2 FET의 게이트에 연결된 드레인을 갖는
전력 증폭기.
- 제 1 항에 있어서, 상기 제 1 트랜지스터의 게이트에 연결되고 상기 입력 신호의 크기에 기초하여 상기 제 1 트랜지스터의 게이트에서의 바이어스 전압을 조정하도록 구성된 하이브리드 바이어스 회로를 더 포함하는
전력 증폭기.
- 제 6 항에 있어서,
상기 하이브리드 바이어스 회로는,
제 1 전압을 공급하는 제 1 직류(DC) 전압 소스와 상기 제 1 트랜지스터의 게이트에 연결된 바이어스 저항과,
다이오드-연결 FET를 갖되, 상기 다이오드-연결 FET는
상기 제 1 트랜지스터의 게이트에 연결된 소스와, 상기 제 1 전압보다 낮은 제 2 전압을 공급하는 제 2 DC 전압 소스에 연결된 드레인과, 상기 다이오드-연결 FET의 드레인에 연결된 게이트를 갖는
전력 증폭기.
- 제 7 항에 있어서,
상기 입력 신호의 크기가 미리 설정된 레벨 이하이면 상기 제 1 트랜지스터의 게이트에서의 상기 바이어스 전압이 상기 제 1 전압과 실질적으로 같아지고,
상기 입력 신호의 크기가 상기 미리 설정된 레벨을 초과하여 증가하면 상기 제 1 트랜지스터의 게이트에서의 상기 바이어스 전압이 상기 제 1 전압보다 낮은 전압으로 감소하는
전력 증폭기.
- 제 1 항에 있어서, 상기 제 2 트랜지스터의 게이트에 연결된 진폭 주입 회로를 더 포함하되,
상기 진폭 주입 회로는,
상기 전치 증폭된 신호로부터 포락선 신호를 생성하고, 상기 전치 증폭된 신호의 크기에 기초하여 상기 포락선 신호의 진폭을 조정하도록 구성되어, 변형 포락선 신호를 생성하고 상기 변형 포락선 신호를 상기 제 2 트랜지스터의 게이트로 출력하도록 구성된
전력 증폭기.
- 제 9 항에 있어서,
상기 진폭 주입 회로는,
상기 전치 증폭된 신호의 크기가 미리 설정된 레벨 이하인 경우 상기 변형 포락선 신호의 진폭을 미리 결정된 레벨로 조정하고,
상기 전치 증폭된 신호의 크기가 상기 미리 설정된 레벨보다 큰 경우 상기 변형 포락선 신호의 진폭을 상기 미리 결정된 레벨보다 높은 레벨로 조정하도록 구성된
전력 증폭기.
- 제 1 항에 있어서,
상기 제 1 트랜지스터는 공통-소스 트랜지스터인
전력 증폭기.
- 제 1 항에 있어서,
상기 제 2 트랜지스터는 공통-소스 트랜지스터인
전력 증폭기.
- 전력 증폭기에 있어서,
입력 신호를 전치 증폭하여 출력하도록 구성된 제 1 트랜지스터를 포함하는 제 1 증폭 스테이지와,
상기 전치 증폭된 신호를 증폭하도록 구성된 제 2 트랜지스터를 포함하는 제 2 증폭 스테이지와,
상기 제 2 트랜지스터의 게이트에 연결되고, 상기 전치 증폭된 신호의 크기에 기초하여 상기 제 2 트랜지스터의 게이트에서의 바이어스 전압을 조정하도록 구성된 하이브리드 바이어스 회로와,
상기 제 1 트랜지스터의 게이트와 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 전치 증폭된 신호에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 주입 회로를 포함하는
전력 증폭기.
- 제 13 항에 있어서,
상기 위상 주입 회로는,
상기 전치 증폭된 신호로부터 포락선 신호를 생성하도록 구성된 포락선 검출부와,
상기 포락선 신호의 크기에 기초하여 상기 입력 신호의 위상을 조정하도록 구성된 위상 제어부를 포함하는
전력 증폭기.
- 제 14 항에 있어서,
상기 위상 제어부는 제 1 션트 캐패시터를 통해 접지에 연결된 캐소드와, 제 2 션트 캐패시터를 통해 상기 제 1 트랜지스터의 게이트에 연결된 애노드를 갖는 버랙터를 포함하고,
상기 위상 제어부는,
상기 포락선 신호의 크기가 미리 결정된 레벨 이하인 경우 상기 버랙터의 캐패시턴스를 미리 결정된 값으로 조정하고,
상기 포락선 신호의 크기가 상기 미리 결정된 레벨보다 큰 경우 상기 버랙터의 캐패시턴스를 상기 미리 결정된 값보다 작은 값으로 조정하도록 구성된
전력 증폭기.
- 제 15 항에 있어서,
상기 위상 제어부는 제 1 FET와 제 2 FET를 더 포함하되, 상기 제 1 FET의 게이트와 드레인은 상기 제 2 FET의 게이트와 드레인에 각각 연결되고,
상기 제 1 FET의 드레인과 상기 제 2 FET의 드레인은 상기 버랙터의 캐소드에 연결된
전력 증폭기.
- 제 16 항에 있어서,
상기 포락선 검출부는 공통-소스 FET를 포함하되,
상기 공통-소스 FET의 게이트는 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 공통-소스 FET의 드레인은 상기 제 1 FET의 게이트 및 상기 제 2 FET의 게이트에 연결된
전력 증폭기.
- 제 13 항에 있어서,
상기 하이브리드 바이어스 회로는,
제 1 전압을 공급하는 제 1 DC 전압 소스 및 제 2 트랜지스터의 게이트에 연결된 바이어스 저항과,
다이오드-연결 FET를 포함하되,
상기 다이오드-연결 FET의 소스는 상기 제 2 트랜지스터의 게이트에 연결되고, 상기 다이오드-연결 FET의 드레인은 상기 제 1 전압보다 낮은 제 2 전압을 공급하는 제 2 DC 전압 소스에 연결되고, 상기 다이오드-연결 FET의 게이트는 상기 다이오드-연결 FET의 드레인에 연결된
전력 증폭기.
- 제 18 항에 있어서,
상기 전치 증폭된 신호의 크기가 미리 설정된 레벨 이하인 경우 상기 제 2 트랜지스터의 게이트에서의 상기 바이어스 전압은 상기 제 1 전압과 실질적으로 같아지고,
상기 전치 증폭된 신호의 크기가 상기 미리 설정된 레벨을 초과하여 증가하면 상기 제 2 트랜지스터의 게이트에서의 상기 바이어스 전압은 상기 제 1 전압보다 낮은 전압으로 감소하는
전력 증폭기.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/165,829 US9350300B2 (en) | 2014-01-28 | 2014-01-28 | Power amplifier |
| US14/165,829 | 2014-01-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150089910A true KR20150089910A (ko) | 2015-08-05 |
Family
ID=53680039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140136092A KR20150089910A (ko) | 2014-01-28 | 2014-10-08 | 전력 증폭기 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9350300B2 (ko) |
| KR (1) | KR20150089910A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015122017A1 (de) | 2015-06-24 | 2016-12-29 | Kd Power Co., Ltd. | Photovoltaik-Energieerzeugunsgerät |
| KR20200005033A (ko) * | 2018-07-05 | 2020-01-15 | 삼성전기주식회사 | 바이어스 보상기능을 갖는 다단 파워 증폭 장치 |
| KR20210145819A (ko) * | 2019-08-30 | 2021-12-02 | 지티이 코포레이션 | 보상 회로 및 칩, 방법, 장치, 저장 매체, 전자장치 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9350300B2 (en) | 2014-01-28 | 2016-05-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power amplifier |
| US9748901B2 (en) | 2015-06-16 | 2017-08-29 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power amplifying apparatus |
| WO2017011461A1 (en) | 2015-07-15 | 2017-01-19 | Knowles Electronics, Llc | Hybrid transducer |
| US9843296B2 (en) | 2015-08-31 | 2017-12-12 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Linearizer and radio frequency power amplifier using same |
| US9843292B2 (en) * | 2015-10-14 | 2017-12-12 | Knowles Electronics, Llc | Method and apparatus for maintaining DC bias |
| US10616691B2 (en) | 2015-11-12 | 2020-04-07 | Knowles Electronics, Llc | Method and apparatus to increase audio band microphone sensitivity |
| US10218326B2 (en) | 2016-10-28 | 2019-02-26 | Qualcomm Incorporated | Source follower based envelope tracking for power amplifier biasing |
| TWI647905B (zh) * | 2017-02-15 | 2019-01-11 | 立積電子股份有限公司 | 用於對放大器的線性度進行補償的前置補償器 |
| US10411659B2 (en) * | 2018-01-25 | 2019-09-10 | Cree, Inc. | RF power amplifier with frequency selective impedance matching network |
| CN108768312B (zh) * | 2018-07-23 | 2024-02-20 | 上海亮牛半导体科技有限公司 | 利用可调电感和改善功率放大器线性度的电路结构及方法 |
| CN110768630B (zh) * | 2019-09-26 | 2023-05-26 | 广州慧智微电子股份有限公司 | 一种射频功率放大器幅度调制对幅度调制的补偿电路 |
| CN112886932B (zh) * | 2021-01-22 | 2024-04-12 | 上海华虹宏力半导体制造有限公司 | 一种线性化设计的功率放大器 |
| CN112543005B (zh) * | 2021-02-18 | 2021-06-04 | 广州慧智微电子有限公司 | 幅度调制对相位调制的补偿电路、射频功率放大器及设备 |
| CN113452330B (zh) * | 2021-08-31 | 2021-11-23 | 广州慧智微电子有限公司 | 相位补偿电路模组、功率放大组件、补偿方法及设备 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2356756B (en) | 1999-11-25 | 2004-08-11 | Ericsson Telefon Ab L M | Power amplifiers |
| GB2370435A (en) | 2000-12-22 | 2002-06-26 | Nokia Mobile Phones Ltd | A polar loop transmitter for a mobile phone |
| JP2003338713A (ja) * | 2002-05-20 | 2003-11-28 | Sony Corp | 電力増幅装置およびこれを用いた無線通信装置 |
| KR100630340B1 (ko) | 2002-05-22 | 2006-10-02 | 학교법인 한국정보통신학원 | 전력증폭기의 바이어스 제어 회로 |
| US7336716B2 (en) | 2004-06-30 | 2008-02-26 | Intel Corporation | Power amplifier linearization methods and apparatus using predistortion in the frequency domain |
| EP2297847B1 (en) | 2008-05-27 | 2017-03-08 | Hollinworth Fund , L.L.C. | Rf power amplifiers with linearization |
| CN102577136B (zh) | 2009-08-17 | 2014-11-05 | 天工方案公司 | 具有线性预失真器的射频功率放大器 |
| US8847689B2 (en) | 2009-08-19 | 2014-09-30 | Qualcomm Incorporated | Stacked amplifier with diode-based biasing |
| US7952431B2 (en) | 2009-08-28 | 2011-05-31 | Acco Semiconductor, Inc. | Linearization circuits and methods for power amplification |
| US8174313B2 (en) | 2010-05-17 | 2012-05-08 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Apparatus and method for controlling power amplifier |
| US20130241656A1 (en) | 2012-03-19 | 2013-09-19 | Auriga Measurement Systems, LLC | Power Amplification System Using Doherty Amplifier with Linearization Circuit and Related Techniques |
| US8779860B2 (en) | 2012-08-15 | 2014-07-15 | Avago Technologies General Ip (Singapore) Ptd. Ltd. | Power amplifier |
| US9112463B2 (en) | 2013-09-30 | 2015-08-18 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Pulsed dynamic load modulation power amplifier circuit |
| US9350300B2 (en) | 2014-01-28 | 2016-05-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power amplifier |
-
2014
- 2014-01-28 US US14/165,829 patent/US9350300B2/en active Active
- 2014-10-08 KR KR1020140136092A patent/KR20150089910A/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015122017A1 (de) | 2015-06-24 | 2016-12-29 | Kd Power Co., Ltd. | Photovoltaik-Energieerzeugunsgerät |
| KR20200005033A (ko) * | 2018-07-05 | 2020-01-15 | 삼성전기주식회사 | 바이어스 보상기능을 갖는 다단 파워 증폭 장치 |
| KR20210145819A (ko) * | 2019-08-30 | 2021-12-02 | 지티이 코포레이션 | 보상 회로 및 칩, 방법, 장치, 저장 매체, 전자장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9350300B2 (en) | 2016-05-24 |
| US20150214908A1 (en) | 2015-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20150089910A (ko) | 전력 증폭기 | |
| US6559722B1 (en) | Low bias current/temperature compensation current mirror for linear power amplifier | |
| EP1620942B1 (en) | Rf amplifier employing active load linearization | |
| EP1985015B1 (en) | Amplitude error de-glitching circuit and method of operating | |
| US7940125B2 (en) | Power amplifier, power amplifier circuit and power amplifying method | |
| US20150031318A1 (en) | Transmitter and method with rf power amplifier having predistorted bias | |
| JP2009525695A (ja) | 出力インピーダンス不整合の補償を伴うｒｆ電力増幅器コントローラ回路 | |
| KR20140013084A (ko) | 프론트 엔드 증폭기 | |
| TWI383581B (zh) | 功率放大器和其功率放大方法 | |
| US8952758B2 (en) | Amplifier using nonlinear drivers | |
| US10560060B2 (en) | Linear CMOS PA with low quiescent current and boosted maximum linear output power | |
| JP4813995B2 (ja) | 電力増幅器及び無線通信装置 | |
| JP2689011B2 (ja) | 線形送信装置 | |
| US7768344B2 (en) | Power circuit and power amplifier and base station device using the same | |
| JPWO2006046294A1 (ja) | リニアライザ | |
| JP4536468B2 (ja) | Ｅ級増幅器、及びｅｅｒ変調増幅装置 | |
| JP2010283556A (ja) | 高周波増幅器及びそれを用いた高周波モジュール | |
| CN116711209A (zh) | Doherty PA的动态偏置 | |
| KR101891619B1 (ko) | 질화갈륨 집적회로 증폭기의 선형화 바이어스 회로 기술 | |
| US9843296B2 (en) | Linearizer and radio frequency power amplifier using same | |
| KR100976863B1 (ko) | 전력 증폭기의 비선형 왜곡 보상 장치 및 방법 | |
| KR100847237B1 (ko) | Rf 피드 포워드 증폭기 및 소신호 비선형성 보상 방법 | |
| KR101480622B1 (ko) | 가상 접지 신호를 이용한 전치 보상기 | |
| US9219448B2 (en) | Amplifier and amplification method | |
| KR20010079373A (ko) | 선형화기 커패시터를 이용한 전력증폭회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right |