KR20150082995A - Finfet 디바이스 및 방법 - Google Patents

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치아신 후
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Abstract

핀 전계 효과 트랜지스터(FinFET) 및 제조 방법이 도입된다. 실시예에서, 트렌치는 기판에 형성되고, 인접한 트렌치 사이의 영역은 핀을 정의한다. 유전체 물질이 트렌치에 형성된다. 기판의 일부분이 도핑되어 높은 도펀트 농도의 영역 및 낮은 도펀트 농도의 영역이 형성된다. 게이트 스택이 형성되고, 핀의 일부분이 제거되며, 소스/드레인 영역이 높은/낮은 도펀트 농도의 영역에 에피택셜 성장된다. 콘택이 형성되어 소스/게이트/드레인 영역에 전기 접촉을 제공한다.

Description

FINFET 디바이스 및 방법{FINFET DEVICE AND METHOD}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 제조자는 무어의 법칙을 따르기 위해 일정한 도전 과제에 직면하고 있다. 그들은 디바이스 밀도, 배선 밀도 및 동작 주파수를 증가시키는 것 뿐만 아니라 능동 디바이스 및 수동 디바이스와 같은 피처 크기, 내부 연결 도선의 폭과 두께 및 전력 소모를 계속해서 줄이기 위해 끊임없이 노력한다.
반도체 디바이스가 점점 작아짐에 따라, 이들은 성능 저하를 나타낸다. 예를 들어, 평면형의 금속 산화물 반도체 전계 효과(metal-oxide-semiconductor field effect; MOSFET) 트랜지스터 게이트는 채널을 적절히 제어할 능력이 없다. 게다가, 크기의 감소는 두서너 가지 예만 들면 채널에서의 적은 전류, 누설 전류 및 쇼트 채널 효과로 이어진다.
반도체 산업은 평면 구조물에서 벗어나 3차원(3D) 피처를 도입하기 위해 해결책을 찾았다. 예를 들어, 채널은 3D 막대 또는 유사한 3D 구조물의 형태를 갖고, 이는 일반적으로 소위 FinFET 트랜지스터에서 "핀(fin)"으로 언급된다. 3D 채널은 하나 이상의 측면에서 제어될 수 있고, 이는 디바이스 기능의 향상으로 이어진다. 더욱이, FinFET 트랜지스터는 더욱 높은 드레인 전류를 갖고, 더욱 높은 스위칭 속도를 갖고, 더욱 낮은 스위칭 전압을 갖고, 누설 전류를 줄이며, 적은 전력을 소모한다.
상기 논의된 도전 과제에 더하여, 반도체 제조자는 특정한 디바이스 기능에 관련 있는 더욱 구체적인 것들을 처리해야 한다. 예를 들어, 스위치에서 이용되거나 또는 다른 고전력 애플리케이션에서 이용될 수 있는 고전압 MOSFET는 높은 항복 전압을 갖도록 설계될 필요가 있다. 항복 전압은 일반적으로 제너 효과 또는 애벌란시 효과에 의해 야기되고 특정한 디바이스 구현에 매우 의존적이다.
본 발명의 목적은 FINFET 디바이스 및 방법을 제공하는 것이다.
실시예에서, 반도체 디바이스는 복수의 핀을 갖는 기판(복수의 핀은 기판으로부터 연장됨), 기판에서의 제 1 전도성 유형의 제 1 웰, 기판에서의 제 1 전도성 유형의 제 2 웰을 포함하고, 제 1 웰은 제 2 웰보다 높은 도펀트 농도를 갖는다. 반도체 디바이스는 제 1 웰과 제 2 웰 사이의 접합부를 오버레이하는 게이트 스택, 제 1 웰의 제 2 전도성 유형의 소스 영역, 및 제 2 웰의 제 2 전도성 유형의 드레인 영역을 더 포함한다.
실시예에서, 반도체 디바이스는 복수의 트렌치 및 인접 트렌치 사이에 개재된 핀을 갖는 기판을 포함하고, 기판은 제 1 전도성 유형으로 경도핑된다. 반도체 디바이스는 기판에서의 제 1 영역 및 기판에서의 제 2 영역을 더 포함하고, 제 1 영역은 제 1 전도성 유형으로 도핑되고, 제 1 영역은 기판의 도펀트 농도보다 높은 도펀트 농도를 갖고, 제 2 영역은 기판의 도펀트 농도를 갖는다. 반도체 디바이스는 제 1 영역에서의 제 2 전도성 유형의 제 1 소스/드레인 영역 및 제 2 영역에서의 제 2 전도성 유형의 제 2 소스/드레인 영역을 더 포함한다.
실시예에서, 반도체 디바이스를 제조하는 방법은, 기판을 제공하는 단계를 포함하고, 기판은 제 1 영역에서 제 1 전도성 유형의 제 1 도펀트 농도를 갖고 제 2 영역에서 제 1 전도성 유형의 제 2 도펀트 농도를 갖고, 제 1 도펀트 농도는 제 2 도펀트 농도보다 높고, 기판은 기판으로부터 연장된 하나 이상의 핀을 갖고, 하나 이상의 핀은 제 1 영역 및 제 2 영역을 통해 연장된다. 방법은 하나 이상의 핀 위에 게이트 스택을 형성하는 단계를 더 포함하고, 게이트 스택은 제 1 영역 및 제 2 영역의 접합부를 오버랩하며, 방법은 제 1 소스/드레인 영역이 제 1 영역에 있고 제 2 소스/드레인 영역이 제 2 영역에 있도록 게이트 스택의 대향 면들 상에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
본 발명에 따르면, FINFET 디바이스 및 방법을 제공하는 것이 가능하다.
본 발명개시 및 본 발명개시의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들과 함께 이하의 상세한 설명을 참조한다.
도 1 내지 도 5는 실시예에 따라 반도체 디바이스 제조 공정을 나타내는 3차원 도면이다.
도 6은 실시예에 따라 반도체 디바이스 구조물을 나타내는 횡단면도이다.
도 7은 실시예에 따라 반도체 디바이스 제조 방법을 나타내는 흐름도이다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 나타낸다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 발명개시는 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 개시된 주제를 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 상이한 실시예들의 범위를 한정시키려는 것은 아니다.
본 발명개시는 높은 항복 전압 특성을 갖는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 형성하는 것에 관하여 제시된다. 이하에 상세히 설명되는 바와 같이, 기판 및 핀은 높은 도펀트 농도 및 낮은 도펀트 농도의 영역을 형성하기 위해 분균일하게 도핑된다. 그 뒤에, 소스 및 드레인이 높은 도펀트 농도의 영역 및 낮은 도펀트 농도의 영역에 각각 형성된다. 디바이스 파라미터들을 적절하게 조정함으로써, 높은 드레인 전류를 유지하면서 항복 전압의 증가와 같은 성능 향상이 달성된다.
도 1 내지 도 5는 실시예에 따라 반도체 디바이스(100)를 형성하는 방법의 다양한 중간 단계들을 나타낸다. 먼저, 도 1을 참조하면, 핀(103)을 갖는 기판(101)(핀은 기판으로부터 연장됨), 및 핀(103) 사이에서 기판(101)의 상부에 있는 쉘로우 트렌치 분리(shallow trench isolation; STI) 층(105)이 도시되어 있다. 일부 실시예들에서, 기판(101)은 도핑되거나 도핑되지 않은 결정질 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 다른 실시예들에서, 기판(101)은 갈륨 비소, 실리콘 카바이드, 인듐 비소, 인듐 인, 실리콘 갈륨 카바이드, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 일부 다른 적합한 반도체들로 구성될 수 있다. 게다가, 기판(101)은 성능 향상을 위해 변형된 에피택셜 층(EPI-층)을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 핀(103)의 전체 또는 일부분은 기판(101)과 상이한 격자 구조를 갖는 에피택셜 물질로 교체될 수 있어서, 개선된 성능을 위해 응력이 채널 영역에 인가될 수 있다. 다른 실시예들에서, 기판(101)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물일 수 있다.
실시예에서, 기판(101)은 예를 들어 NMOS FinFET 디바이스의 바디를 형성하기 위해 붕소 또는 다른 적합한 억셉터 도펀트(acceptor dopant)를 이용하여 도핑된, p 도핑 실리콘을 포함할 수 있다. 실시예에서, 기판(101)은 대략 1E15 cm-3 내지 대략 1E17 cm-3 사이의 도펀트 농도를 갖는다. 본 발명개시는 NMOS 디바이스를 형성하는 것에 관하여 제시된다. 다른 실시예들에서, PMOS 디바이스를 형성하기 위한 도펀트가 선택될 수 있다.
기판(101)은 예를 들어 포토리소그래피 기술을 이용하여 핀(103)을 형성하도록 패턴화될 수 있다. 일반적으로, 포토레지스트 물질(도시되지 않음)이 퇴적되고, 방사능 처리되고(노출됨), 포토레지스트 물질의 일부분을 제거하기 위해 현상된다. 잔여의 포토레지스트 물질은 에칭과 같은 후속 공정 단계에서 밑에 있는 물질을 보호한다. 이 예에서, 포토레지스트 물질은 기판에 트렌치를 에칭하는 동안 기판(101)의 섹션들을 보호하기 위해 패턴화된 마스크(도시되지 않음)를 형성하는데 이용되고, 이에 의해 핀(103)을 정의한다. 그 뒤에, 포토레지스트 물질은 예를 들어 습식 세정 공정과 함께 애싱 공정을 이용하여 제거된다.
일부 실시예들에서, 추가적인 마스크 층을 이용하는 것이 바람직할 수 있다. 기판(101)을 패턴화하기 위한 에칭 공정 동안에, 패턴화된 포토레지스트 물질의 일부분이 또한 제거될 수 있다. 일부 경우에, 전체 포토레지스트 물질이 핀(103)을 형성하기 위한 에칭 공정의 완료 전에 제거될 수 있다. 이러한 경우에, 하드 마스크와 같은 추가적인 마스크가 이용될 수 있다. 예를 들어, 하드 마스크 층(도시되지 않음)은 산화물 층(도시되지 않음) 및 위에 놓여 있는 질화물 층(도시되지 않음)을 포함할 수 있고, 기판(101)의 패턴화 공정에 더욱 도움을 주기 위해서 기판(101) 위에 형성될 수 있다. 산화물 층은 예를 들어 열 산화 공정을 이용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 실시예에서, 질화물 층은 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD), 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 또는 유사한 기술을 이용하여 실리콘 질화물로 형성된다.
기판(101)은 기판(101)에 트렌치를 형성하기 위해 기판(101)의 노출된 부분을 제거하도록 에칭되고, 인접한 트렌치 사이의 기판(101)의 부분은 핀(103)을 형성한다. 기판(101)은 예를 들어 이방성 습식 에칭 공정 또는 이방성 건식 에칭 공정에 의해 에칭된다. 실시예에서, 이방성 습식 에칭은 수산화 칼륨(KOH), 에틸렌다이아민 피로카테콜(EDP), 테트라메틸암모늄 하이드록시드(TMAH), 또는 유사한 화학 물질을 이용하여 실리콘을 포함하는 기판(101) 상에 수행될 수 있다. 이방성 건식 에칭 공정은 물리적 건식 에칭, 화학적 건식 에칭, 반응성 이온 에칭, 또는 유사한 에칭을 포함할 수 있다. 실시예에서, 실리콘의 화학적 건식 에칭에 이용되는 이온은 테트라플루오르메탄(CF4), 육플루오르화황(SF6), 삼불화질소(NF3), 염소 가스(Cl2), 또는 플루오린(F2)이다. 실리콘을 위한 통상적인 반응성 이온 에칭 가스는 CF4, SF6 및 BCl2 + Cl2이다. 일부 실시예들에서, 위에서 볼 때, 트렌치는 서로 평행한 스트립일 수 있고, 서로에 대해 밀접하게 배치될 수 있다. 일부 실시예들에서, 트렌치는 연속적이고 핀(103)을 둘러쌀 수 있다. 다른 실시예들에서, 핀(103)은 예를 들어 측벽 이미지 전달(sidewall image transfer; SIT) 공정과 같은 적합한 다중 패턴화 방법을 이용하여 형성될 수 있다. 실시예에서, 핀(103)은 대략 20 nm 내지 대략 50 nm 사이의 높이를 가질 수 있다.
일부 실시예들에서, 기판(101)에서 인접한 핀(103) 사이의 트렌치는 STI 층(105)을 형성하기 위해 유전체 물질로 채워진다. STI 층(105)은 실리콘 산화물, 실리콘 질화물, 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG)를 포함할 수 있고, 또는 저유전율(low-K) 유전체 물질이 또한 이용될 수 있다. 일부 실시예들에서, STI 층(105)은 반응 전구체로서 실란(SiH4) 및 산소(O2)를 이용하는 고밀도 플라즈마(high-density-plasma; HDP) CVD 공정을 이용하여 형성될 수 있다. 다른 실시예들에서, STI 층(105)은 감압 CVD(sub-atmospheric CVD; SACVD) 공정 또는 고 세장비 공정(high aspect-ratio process; HARP)을 이용하여 형성될 수 있고, 공정 가스는 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 및 오존(O3)을 포함할 수 있다. 다른 실시예들에서, STI 층(105)은 하이드로겐 실세스퀴옥산(HSQ) 또는 메틸 실세스퀴옥산(MSQ)과 같은 스핀 온 유전체(spin-on-dielectric; SOD) 공정을 이용하여 형성될 수 있다. 다른 공정들 및 물질들이 이용될 수 있다. 화학적 기계적 평탄화(chemical mechanical planarization; CMP)가 수행되어 도 1에 예시된 바와 같이 STI 층(105)을 형성하는 유전체 물질의 과도한 부분을 제거할 수 있다. 하드 마스크 층은 CMP 공정 동안에 평탄화 정지 층의 역할을 할 수 있다.
도 2를 참조하면, 기판(101) 및 핀(103) 부분을 더욱 도핑하는데 도움을 주기 위해 패턴화된 마스크 층(201)이 이용된다. 패턴화된 마스크 층(201)은 추가적인 도핑으로부터 기판(101) 및 핀(103)의 영역을 보호한다. 기판(101) 및 핀(103)의 비보호 영역(203)은 도핑되어 기판(101) 및 핀(103)의 보호 영역(205)과 상이한 도핑 레벨 및/또는 프로파일을 달성할 수 있다. 그러므로, 비균일 도핑 프로파일이 기판(101) 및 핀(103)에 형성될 수 있다. 이하에 더욱 상세히 논의되는 바와 같이, 소스/드레인 영역 중 하나는 기판(101)의 비보호 영역(203)에 형성될 것이고, 소스/드레인 영역 중 다른 하나는 기판(101)의 보호 영역(205)에 형성될 것이여서 고압 트랜지스터가 형성될 것이다. 예를 들어, 이하에 기술되는 바와 같이, 소스 영역은 더욱 높은 등급으로 도핑될 비보호 영역(203)에 형성되고, 드레인 영역은 더욱 낮은 등급으로 도핑될 보호 영역(205)에 형성된다. 본 명세서에 기술되는 바와 같이, 패턴화된 마스크 층(201)의 특정한 패턴은 오직 예시를 위한 것으로, 다른 패턴들이 반도체 디바이스(100)의 설계에 따라 형성될 수 있다. 실시예에서, 포토레지스트 층이 퇴적되고, 방사능 처리되고(노출됨), 포토레지스트 물질의 일부분을 제거하기 위해 현상되고, 그 후에 패턴화된 마스크 층(201)으로 이용된다.
실시예에서, 보호 영역(205)은 도 2에 예시된 바와 같이, (위에서 볼 때) 제 1 폭(W1) 및 제 1 길이(L1)를 갖는다. 제 1 폭(W1)은 대략 0.2 ㎛ 내지 대략 5 ㎛ 사이에 있고, 제 1 길이(L1)는 대략 0.05 ㎛ 내지 대략 100 ㎛ 사이에 있다. 보호 영역(205)의 치수는 도 6을 참조하여 이하에 기술되는 바와 같이, 반도체 디바이스(100)의 성능을 미세 조정하기 위해 변경될 수 있다.
실시예에서, 기판(101)은 p 도핑된 실리콘을 포함할 수 있고, 이는 비보호 영역(203)에서 더욱 도핑되어, 기판(101)의 비호호 영역(203)에 p+ 웰(207)을 형성하고 기판(101)의 보호 영역(205)에 p- 웰(209)을 형성한다. p+ 웰(207)의 도펀트 농도는 기판(101) 및 p- 웰(209)의 도펀트 농도와 상이하고, p- 웰(209)의 도펀트 농도는 대략 p+ 웰(207)의 도펀트 농도의 대략 1% 내지 대략 50% 사이에 있다. 실시예에서, p+ 웰(207)은 대략 1E17 cm-3 내지 대략 5E18 cm-3 사이의 도펀트 농도를 갖고, p- 웰(209)은 대략 1E15 cm-3 내지 대략 2.5E18 cm-3의 도펀트 농도를 갖는다.
다른 실시예에서, p+ 웰(207)은 트렌치 및 핀(103)을 형성하기 전에 형성될 수 있다. 예를 들어, 기판(101)은 마스킹되어, 상기 기술된 것과 같은 주입 공정이 p+ 웰(207)을 생성하기 위해 수행될 수 있다. 일단 p+ 웰(207)이 형성되면, 기판(101)은 트렌치를 형성하기 위해 마스킹되고 패턴화되어, STI 층(105)이 형성될 수 있다.
이제 도 3을 참조하면, STI 층(105)은 예를 들어 핀(103)의 일부분을 노출하기 위해 선택적 습식 에칭 공정 또는 선택적 건식 에칭 공정에 의해 리세스된다. 실시예에서, 하드 마스크 층(도시되지 않음)은 핀(103)을 노출하기 위해 STI 층(105)의 에칭에 도움을 주기 위해 이용될 수 있다. STI 층(105)은 예를 들어 STI 층(105)의 노출된 부분을 제거하기 위해 앞서 논의된 이방성 습식 에칭 공정 또는 이방성 건식 에칭 공정에 의해 에칭될 수 있다. 예를 들어, STI 층(105)은 테트라플루오르메탄(CF4) 가스와 선택적 이온 에칭을 이용하여 리세스될 수 있다. 다른 실시예에서, STI 층(105)은 HF 등을 이용하는 블랭킷 에칭 공정에 의해 리세스될 수 있다.
도 4는 핀(103) 위에 형성된 제 1 더미 게이트 스택(401), 제 2 더미 게이트 스택(403) 및 게이트 스택(405)을 포함하는 게이트 구조물을 나타낸다. 예를 들어, 게이트 스택은 CVD, 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 다른 적합한 방법 및/또는 이들의 조합에 의해 핀(103) 위에 게이트 유전체 층 및 게이트 전도성 층을 퇴적함으로써 형성될 수 있다. 포토레지스트 물질을 퇴적하고, 원하는 패턴에 따라 노출하고, 현상하는 것을 포함하는 포토리소그래피 패턴화 공정이 이용되어 게이트 유전체 층 및 게이트 전도성 층을 패턴화하고, 도 4에 예시된 바와 같이 제 1 더미 게이트 스택(401), 제 2 더미 게이트 스택(403) 및 게이트 스택(405)의 게이트 유전체(407) 및 게이트 전극(409)을 형성한다. 에칭 공정은 예를 들어 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법(예컨대, 반응성 이온 에칭)을 포함할 수 있다. 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 또는 고유전율(high-k) 유전체 물질과 같은 임의의 적합한 물질을 포함할 수 있다. 게이트 전도성 층은 중도핑된 폴리실리콘, 금속성 물질 또는 임의의 적합한 전도성 물질을 포함할 수 있다. 실시예에서, 게이트 유전체(407)는 대략 0.8 nm 내지 대략 1.5 nm 사이의 두께를 가질 수 있고, 게이트 전극(409)은 대략 20 nm 내지 대략 45 nm 사이의 두께를 가질 수 있다.
도 5는 스페이서(507)의 형성을 나타내고, 스페이서(507)는 제 1 더미 게이트 스택(401), 제 2 더미 게이트 스택(403) 및 게이트 스택(405) 옆에 형성될 수 있다. 스페이서(507)는 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물, 또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층들을 포함할 수 있다. 스페이서(507)는 예를 들어 게이트 구조물 위에 유전체 물질을 퇴적하고 유전체 물질을 이방성 에칭함으로써 형성될 수 있다.
도 5는 게이트 스택(405)의 대향 면을 따른 소스 영역(501) 및 드레인 영역(503)에 선택적 응력 유도 물질(505)의 형성을 더욱 나타낸다. 일반적으로, 상이한 격자 상수를 갖는 에피택셜 물질이 핀(103) 위에 형성될 수 있거나, 핀(103)의 일부분을 교체할 수 있다. 기판(101)의 물질 및 에피택셜 물질의 상이한 격자 상수는 채널 영역 내에 변형을 유도할 수 있어, 이에 의해 디바이스 성능을 증가시킬 수 있다. 예를 들어, 기판(101)이 실리콘인 실시예에서, 에피택셜 물질은 Ge, SiC, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적합한 물질일 수 있다. 다른 예에서, 에피택셜 물질은 채널에 응력을 유도하고 NMOS FinFET 디바이스의 성능을 향상시키기 위한 SiC일 수 있고, 에피택셜 물질은 채널에 응력을 유도하고 PMOS FinFET 디바이스의 성능을 향상시키기 위한 SiGe일 수 있다. 또 다른 실시예들에서, 다수의 에피택셜 층들이 이용될 수 있다.
실시예에서, 핀(103)의 일부분이 제거되어 응력 유도 물질(505)로 교체된다. 예를 들어, STI 층(105)은 핀(103)의 노출된 부분을 리세스하기 위한 선택적 에칭 공정에 대해 하드 마스크의 역할을 할 수 있다. 일부 실시예들에서, 에칭 공정은 에칭 가스로서 Cl2, HBr, NF3, CF4, 및 SF6로부터 선택된 화학 물질을 이용하여 수행될 수 있다. 일부 실시예들에서, 소스 영역(501) 및 드레인 영역(503)에서의 핀(103)은 채널 영역에서의 핀(103)의 상위 표면 아래로 대략 30 nm 내지 대략 60 nm의 깊이로 리세스된다. 일부 실시예들에서, STI 층(105)의 일부분은 예를 들어 공통 소스/드레인 트렌치를 형성하기 위해 리세스될 수도 있다. 적합한 반도체 물질이 도 5에 예시된 바와 같이 소스 영역(501) 및 드레인 영역(503)을 형성하기 위해 리세스에 에피택셜 성장된다.
소스 영역(501) 및 드레인 영역(503)은 에피택셜 공정 및/또는 하나 이상의 후속 도핑 공정(예컨대, 주입 공정)이 수행되는 동안에 인시츄(in-situ) 도핑될 수 있다. 예를 들어, 에피택셜 성장된 실리콘 소스/드레인 영역은 n형 도펀트(예컨대, 인)로 도핑되어 NMOS 디바이스를 형성하거나, p형 도펀트(예컨대, 붕소)로 도핑되어 PMOS 디바이스를 형성할 수 있다. 다수의 도핑 공정들이 이용되어 예를 들어 경도핑 드레인(lightly-doped drain; LDD) 영역을 포함하는 원하는 도핑 프로파일을 생성할 수 있다. 실시예에서, 소스 영역(501) 및 드레인 영역(503)은 대략 5E18 cm-3 내지 대략 1E20 cm-3 사이의 도펀트 농도를 가질 수 있다.
추가의 제조 단계들이 반도체 디바이스(100) 상에 수행될 수 있다. 예를 들어, 층간 유전체(interlayer dielectric; ILD) 층(도 6을 참조하여 이하에 기술됨)이 소스 영역(501), 드레인 영역(503), 제 1 더미 게이스 스택(401), 제 2 더미 게이트 스택(403) 및 게이트 스택(405) 위에 퇴적될 수 있다. ILD 층은 CVD, ALD, 및 스핀 온 공정(spin-on; SOG)과 같은 적합한 기술로 형성될 수 있다. 그 다음으로, 콘택(도 6을 참조하여 이하에 기술됨)이 형성되어 소스 영역(501), 드레인 영역(503), 및 게이트 스택(405)에 전기 접촉을 제공한다. 콘택은 다양한 퇴적 방법, 다마신 방법, 이중 다마신 방법 또는 유사한 방법과 같은 적합한 방법에 의해 형성될 수 있다.
도 6은 ILD 층 및 콘택이 형성된 이후에 라인(A-A')를 따른 도 5에 도시된 반도체 디바이스(100)의 횡단면도를 나타낸다. ILD 층(601)은 CVD, ALD 및 스핀 온(SOG)과 같은 적합한 기술에 의해, 실리콘 산화물, 산화질화물, 저유전율(low-k) 유전체 또는 다른 적합한 물질과 같은 유전체 물질의 하나 이상의 층들로 형성될 수 있다. CMP 공정이 수행되어 ILD 층(601)으로부터의 과도한 유전체 물질을 제거할 수 있다.
콘택(603)이 ILD 층(601)에 형성되어 소스 영역(501), 드레인 영역(503) 및 게이트 스택(405)에 전기 접촉을 제공할 수 있다. ILD 층(601)은 포토리소그래피 기술을 이용하여 패턴화되어 트렌치 및 비아를 형성할 수 있다. 콘택(603)은 다양한 퇴적 방법 및 도금 방법 또는 유사한 방법을 이용하여 ILD 층(601)의 트렌치 및 비아에 적합한 물질을 퇴적함으로써 형성된다. 게다가, 콘택(603)은 확산 및 금속 중독으로부터 ILD 층(601)을 보호하기 위해 하나 이상의 장벽/접착 층(도시되지 않음)을 포함할 수 있다. 장벽 층은 티타늄, 타타늄 질화물, 탄탈룸, 탄탈룸 질화물 또는 다른 대안 물질을 포함할 수 있다. 장벽층은 PVD, CVD 등을 이용하여 형성될 수 있다.
콘택(603)의 물질은 구리, 구리 합금, 은, 금, 텅스텐, 탄탈룸, 알루미늄 등을 포함할 수 있다. 실시예에서, 장벽 층 및 콘택(603)을 형성하는 단계는 장벽 층을 블랭킷 형성하고, 전도성 물질의 얇은 시드 층을 퇴적하고, 예를 들어 도금에 의해 전도성 물질로 ILD 층(601)의 트렌치 및 비아를 채우는 것을 포함할 수 있다. 그리고 나서, CMP가 수행되어 과도한 장벽 층 및 전도성 물질을 제거한다.
도 6을 참조하면, 원하는 장치 사양을 달성하기 위해 조정될 수 있는 다양한 치수 및 상대 거리가 나타난다. 제 1 거리(X1)는 응력 유도 물질(505)의 왼쪽 에지에서부터 p+ 웰(207)의 오른쪽 에지로 연장되고, 제 2 거리(X2)는 p+ 웰(207)의 오른쪽 에지에서부터 응력 유도 물질(505)의 오른쪽 에지로 연장된다. 실시예에서, 제 1 거리(X1) 대 제 2 거리(X2)의 비는 대략 0.1 내지 대략 10 사이에 있다. 소스 영역(501)과 드레인 영역(503) 사이의 채널 길이는 제 1 거리(X1) 및 제 2 거리(X2)를 합산함으로써 결정되고, 대략 0.01 ㎛ 내지 대략 1 ㎛ 사이에 있다.
제 1 더미 게이트 스택(401)은 대략 0.01 ㎛ 내지 대략 1 ㎛ 사이의 제 2 폭(W2)을 갖고, 제 2 더미 게이트 스택(403)은 대략 0.01 ㎛ 내지 대략 1 ㎛ 사이의 제 3 폭(W3)을 갖는다. 실시예에서, 제 2 폭(W2) 및 제 3 폭(W3)은 서로 동일할 수 있다. 다른 실시예에서, 제 2 폭(W2) 및 제 3 폭(W3)은 서로 상이할 수 있다. 제 1 더미 게이트 스택(401)의 오른쪽 에지와 게이트 스택(405)의 왼쪽 에지 사이의 제 3 거리(X3)는 대략 0.05 ㎛ 내지 대략 0.5 ㎛ 사이에 있다. 게이트 스택(405)의 오른쪽 에지와 제 2 더미 게이트 스택(403)의 왼쪽 에지 사이의 제 4 거리(X4)는 대략 0.05 ㎛ 내지 대략 0.5 ㎛ 사이에 있다. 실시예에서, 제 3 거리(X3) 및 제 4 거리(X4)는 서로 동일할 수 있다. 다른 실시예에서, 제 3 거리(X3) 및 제 4 거리(X4)는 서로 상이할 수 있다.
폭 및 상대 거리는 특정한 설계 또는 애플리케이션을 위해 조정될 수 있다. 예를 들어, 제 2 거리(X2)보다 큰 제 1 거리(X1)를 갖는 실시예에서, 반도체 디바이스(100)는 높은 항복 전압 특성을 표시하고, 낮은 드레인 전류 특성을 가질 수 있다. 제 2 거리(X2)보다 작은 제 1 거리(X1)를 갖는 다른 실시예에서, 반도체 디바이스(100)는 낮은 항복 전압 특성을 표시하고, 높은 드레인 전류 특성을 가질 수 있다. 제 1 거리(X1) 및 제 2 거리(X2)는 원하는 전압 및 전류 성능을 달성하기 위해 반도체 디바이스(100)의 설계 사양에 따라 선택될 수 있다. 또한, 제 2 폭(W2) 및 제 3 폭(W3)도 변경될 수 있어서 소스 영역(501) 및 드레인 영역(503)의 치수를 제어할 수 있다.
도 6은 소스 영역(501)이 p+ 웰(207)을 바로 밑에 갖고, 드레인 영역(503)이 p- 웰(209)(예컨대, 경도핑 기판)을 바로 밑에 갖는 것을 더욱 나타낸다. 드레인 영역(503) 및 p- 웰(209)을 포함하는 드레인 PN 접합부를 갖는 반도체 디바이스(100)는, 드레인 PN 접합부가 드레인 영역(503) 및 p+ 웰(207)로 구성되는 경우와 비교하여, 더욱 높은 항복 전압(VBR)을 도시한다. 실시예에서, 반도체 디바이스(100)의 항복 전압(VBR)은 대략 8 V 내지 대략 15 V 사이에 있다.
도 7은 실시예에 따라 반도체 디바이스를 제조하기 위해 수행될 수 있는 방법을 나타내는 흐름도이다. 방법은 단계(701)에서 시작하고, 이 단계에서, 도 1을 참조하여 앞서 기술된 바와 같이, 트렌치가 기판에 형성된다. 인접 트렌치는 트렌치 사이에 개재된 핀을 정의한다. 단계(703)에서, 트렌치에 유전체 물질을 퇴적하고 과도한 유전체 물질을 제거하기 위해 화학적 기계적 평탄화를 수행함으로써 쉘로우 트렌치 분리 층이 기판 위에 그리고 핀 사이에 형성된다. 쉘로우 트렌치 분리 층을 형성한 이후에, 단계(705)에서, 도 2를 참조하여 앞서 기술된 바와 같이, 기판 및 핀의 영역이 도핑된다.
단계(707)에서, 도 3을 참조하여 앞서 기술된 바와 같이, 쉘로우 트렌치 분리 층은 리세스되고, 핀의 일부분이 노출된다. 그 후에, 단계(709)에서, 도 4를 참조하여 앞서 기술된 바와 같이, 게이트 스택이 형성된다. 단계(711)에서, 도 5를 참조하여 앞서 기술된 바와 같이, 핀은 리세스되고 소스/드레인 영역은 핀의 개구부에 에피택셜 성장된다. 마지막으로, 단계(713)에서, 도 6을 참조하여 앞서 기술된 바와 같이, 금속 층이 형성된다. 금속 층은 층간 유전체 층을 포함할 수 있고, 콘택이 층간 유전체 층에 내장되어 소스/게이트/드레인 영역에 전기 접촉을 제공한다.
NMOS FinFET 디바이스를 제조하는 방법이 예시를 위한 도 1 내지 도 7을 참조하여 앞서 기술되었다. 그러나, 유사한 제조 방법이 PMOS FinFET 디바이스를 형성하는데 이용될 수 있다는 것이 발명 기술 분야의 당업자에게 드러날 것이다.
실시예에서, 반도체 디바이스는 복수의 핀을 갖는 기판(복수의 핀은 기판으로부터 연장됨), 기판에서의 제 1 전도성 유형의 제 1 웰, 기판에서의 제 1 전도성 유형의 제 2 웰을 포함하고, 제 1 웰은 제 2 웰보다 높은 도펀트 농도를 갖는다. 반도체 디바이스는 제 1 웰과 제 2 웰 사이의 접합부를 오버레이하는 게이트 스택, 제 1 웰의 제 2 전도성 유형의 소스 영역, 및 제 2 웰의 제 2 전도성 유형의 드레인 영역을 더 포함한다.
실시예에서, 반도체 디바이스는 복수의 트렌치 및 인접 트렌치 사이에 개재된 핀을 갖는 기판을 포함하고, 기판은 제 1 전도성 유형으로 경도핑된다. 반도체 디바이스는 기판에서의 제 1 영역 및 기판에서의 제 2 영역을 더 포함하고, 제 1 영역은 제 1 전도성 유형으로 도핑되고, 제 1 영역은 기판의 도펀트 농도보다 높은 도펀트 농도를 갖고, 제 2 영역은 기판의 도펀트 농도를 갖는다. 반도체 디바이스는 제 1 영역에서의 제 2 전도성 유형의 제 1 소스/드레인 영역 및 제 2 영역에서의 제 2 전도성 유형의 제 2 소스/드레인 영역을 더 포함한다.
실시예에서, 반도체 디바이스를 제조하는 방법은, 기판을 제공하는 단계를 포함하고, 기판은 제 1 영역에서 제 1 전도성 유형의 제 1 도펀트 농도를 갖고 제 2 영역에서 제 1 전도성 유형의 제 2 도펀트 농도를 갖고, 제 1 도펀트 농도는 제 2 도펀트 농도보다 높고, 기판은 기판으로부터 연장된 하나 이상의 핀을 갖고, 하나 이상의 핀은 제 1 영역 및 제 2 영역을 통해 연장된다. 방법은 하나 이상의 핀 위에 게이트 스택을 형성하는 단계를 더 포함하고, 게이트 스택은 제 1 영역 및 제 2 영역의 접합부를 오버랩하며, 방법은 제 1 소스/드레인 영역이 제 1 영역에 있고 제 2 소스/드레인 영역이 제 2 영역에 있도록 게이트 스택의 대향 면들 상에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
본 발명개시는 예시적인 실시예들을 참조하여 기술되었지만, 이 설명은 제한적 의미로 해석되도록 의도되지 않는다. 다른 실시예들은 물론 예시적인 실시예들의 다양한 변형 및 조합은 본 설명을 참조하여 발명 기술 분야의 당업자에게 드러날 것이다. 그러므로, 첨부된 특허청구 범위가 임의의 변형 및 실시예들을 포함하는 것으로 의도된다.
101: 기판 103: 핀
105: STI 층 201: 패턴화된 마스크 층
203: 비보호 영역 205: 보호 영역
207: p+ 웰 209: p- 웰
401: 제 1 더미 게이트 스택 403: 제 2 더미 게이트 스택
405: 게이트 스택 407: 게이트 유전체
409: 게이트 전극 501: 소스 영역
503: 드레인 영역 505: 응력 유도 물질
507: 스페이서 601: ILD 층
603: 콘택

Claims (10)

  1. 반도체 디바이스에 있어서,
    복수의 핀을 갖는 기판으로서, 상기 복수의 핀은 상기 기판으로부터 연장되는 것인 상기 기판;
    상기 기판에서의 제 1 전도성 유형의 제 1 웰;
    상기 기판에서의 상기 제 1 전도성 유형의 제 2 웰 - 상기 제 1 웰은 상기 제 2 웰보다 높은 도펀트 농도를 가짐 - ;
    상기 제 1 웰과 상기 제 2 웰 사이의 접합부를 오버레이하는 게이트 스택;
    상기 제 1 웰에서의 제 2 전도성 유형의 소스 영역; 및
    상기 제 2 웰에서의 상기 제 2 전도성 유형의 드레인 영역
    을 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 웰에서의 제 1 더미 게이트 및 상기 제 2 웰에서의 제 2 더미 게이트를 더 포함하는 반도체 디바이스.
  3. 제 1 항에 있어서, 항복 전압은 8 V 내지 15 V 사이에 있는 것인 반도체 디바이스.
  4. 제 1 항에 있어서, 채널 길이는 0.01 ㎛ 내지 1 ㎛ 사이에 있는 것인 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 응력 유도 물질을 포함하는 것인 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    복수의 트렌치 및 인접 트렌치 사이에 개재된 핀을 갖는 기판 - 상기 기판은 제 1 전도성 유형으로 경도핑됨 - ;
    상기 기판에서의 제 1 영역 - 상기 제 1 영역은 상기 제 1 전도성 유형으로 도핑되고, 상기 제 1 영역은 상기 기판의 도펀트 농도보다 높은 도펀트 농도를 가짐 - ;
    상기 기판에서의 제 2 영역 - 상기 제 2 영역은 상기 기판의 도펀트 농도를 가짐 - ;
    상기 제 1 영역에서의 제 2 전도성 유형의 제 1 소스/드레인 영역; 및
    상기 제 2 영역에서의 상기 제 2 전도성 유형의 제 2 소스/드레인 영역
    을 포함하는 반도체 디바이스.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 - 상기 기판은 제 1 영역에서 제 1 전도성 유형의 제 1 도펀트 농도를 갖고 제 2 영역에서 상기 제 1 전도성 유형의 제 2 도펀트 농도를 갖고, 상기 제 1 도펀트 농도는 상기 제 2 도펀트 농도보다 높고, 상기 기판은 자신으로부터 연장된 하나 이상의 핀을 갖고, 상기 하나 이상의 핀은 상기 제 1 영역 및 상기 제 2 영역을 통해 연장됨 - 을 제공하는 단계;
    상기 하나 이상의 핀 위에 게이트 스택 - 상기 게이트 스택은 상기 제 1 영역 및 상기 제 2 영역의 접합부를 오버랩함 - 을 형성하는 단계; 및
    제 1 소스/드레인 영역이 상기 제 1 영역에 있고 제 2 소스/드레인 영역이 상기 제 2 영역에 있도록 상기 게이트 스택의 대향 면들 상에 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역에서 상기 하나 이상의 핀의 일부를 리세스하는 단계; 및
    상기 핀의 리세스된 부분 위에 반도체 물질을 에피택셜 성장시키는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  9. 제 7 항에 있어서,
    상기 제 1 영역에서의 제 1 더미 게이트 및 상기 제 2 영역에서의 제 2 더미 게이트를 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  10. 제 7 항에 있어서,
    상기 소스, 상기 드레인 및 상기 게이트에 전기 접촉을 제공하기 위해 콘택을 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
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