KR20150069889A - 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 하나의 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제1 측면으로 노출된 제1 리드부와 제2 리드부를 각각 갖는 제1 및 제2 내부전극과 다른 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제2 측면으로 노출된 제3 리드부와 제4 리드부를 각각 갖는 제3 및 제4 내부전극이 번갈아 배치된 액티브층; 상기 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층; 상기 세라믹 본체의 제1 측면에 서로 이격하여 형성되며 상기 제1 리드부와 전기적으로 연결된 제1 외부전극과 상기 제2 리드부와 전기적으로 연결된 제2 외부전극; 및 상기 세라믹 본체의 제2 측면에 서로 이격하여 형성되며 상기 제3 리드부와 전기적으로 연결된 제3 외부전극과 상기 제4 리드부와 전기적으로 연결된 제4 외부전극;을 포함하며, 상기 세라믹 본체의 두께를 T로, 상기 하부 커버층의 두께를 a로, 상기 제1 내지 제4 내부 전극의 폭을 b로, 상기 세라믹 본체의 길이를 L로, 상기 제1 및 제2 외부 전극의 외측 선단 사이의 거리를 c로, 상기 제1 및 제2 외부 전극의 내측 선단 사이의 거리를 d로 규정할 때, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND MOUNTING CIRCUIT OF MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 하며, 상기 어쿠스틱 노이즈를 감소하기 위한 다양한 연구가 진행되고 있다.
하기 특허문헌 1은 내부 전극이 세라믹 본체의 양 측면을 통해 동시에 노출되는 구조를 개시하고 있으나, 세라믹 본체의 길이 방향에 대한 외부 전극의 위치 값을 한정하는 내용에 대해서는 개시하지 않는다.
국내특허공개공보 2006-0068404호
당 기술 분야에서는, 압전 현상에 의한 진동으로 발생되는 소음을 효과적으로 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 하나의 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제1 측면으로 노출된 제1 리드부와 제2 리드부를 각각 갖는 제1 및 제2 내부전극과 다른 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제2 측면으로 노출된 제3 리드부와 제4 리드부를 각각 갖는 제3 및 제4 내부전극이 번갈아 배치된 액티브층;상기 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층; 상기 세라믹 본체의 제1 측면에 서로 이격하여 형성되며 상기 제1 리드부와 전기적으로 연결된 제1 외부전극과 상기 제2 리드부와 전기적으로 연결된 제2 외부전극; 및 상기 세라믹 본체의 제2 측면에 서로 이격하여 형성되며 상기 제3 리드부와 전기적으로 연결된 제3 외부전극과 상기 제4 리드부와 전기적으로 연결된 제4 외부전극;을 포함하며, 상기 세라믹 본체의 두께를 T로, 상기 하부 커버층의 두께를 a로, 상기 제1 내지 제4 내부 전극의 폭을 b로, 상기 세라믹 본체의 길이를 L로, 상기 제1 및 제2 외부 전극의 외측 선단 사이의 거리를 c로, 상기 제1 및 제2 외부 전극의 내측 선단 사이의 거리를 d로 규정할 때, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 6.2㎛≤a≤149.5㎛의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 0.373≤(W-b)/a≤12.435의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성될 수 있다.
본 발명의 다른 실시형태에 따르면, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 제1 및 제2 전극 패드 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 6.2㎛≤a≤149.5㎛의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 0.373≤(W-b)/a≤12.435의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성될 수 있다.
본 발명의 일 실시 형태에 따르면, 외부 전극이 세라믹 본체의 길이 방향의 안쪽에 위치하도록 함으로써, 외부 전극의 변위 크기가 작고 힘의 작용점이 가까워 기판 변위 발생이 어려워 적층 세라믹 커패시터에 발생되는 진동을 감소시켜 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 내지 제4 내부 전극의 구조를 도시한 분해 사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 길이 방향으로 절단하여 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 폭 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 측면으로 설정하고, 이와 수직으로 교차되는 면을 양 단면으로 설정하고, 두께 방향의 면을 상하 면으로 설정하여 함께 설명하기로 한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 복수의 제1 내지 제4 내부 전극(121, 122, 123, 124)을 포함하는 액티브층(115), 상부 및 하부 커버층(112, 113) 및 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(115)과, 상하 마진부로서 액티브층(115)의 상하부에 각각 형성된 상부 및 하부 커버층(112, 113)으로 구성될 수 있다.
액티브층(115)은 유전체층(111)을 사이에 두고 복수의 제1 내지 제4 내부 전극(131, 132, 133, 134)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(115)의 상하 면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
이때, 하부 커버층(113)은 필요시 상부 커버층(112) 보다 유전체층의 적층 수를 더 늘림으로써 상부 커버층(112)에 비해 두꺼운 두께를 갖도록 형성될 수 있다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 내지 제4 내부 전극의 구조를 도시한 분해 사시도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 세라믹 본체(111) 내에서 하나의 유전체층(111) 상에 서로 이격하여 형성되되 상기 세라믹 본체(110)의 제1 측면으로 노출된 제1 리드부(121a)와 제2 리드부(122a)를 각각 갖는 제1 및 제2 내부전극(121, 122)과 다른 유전체층(111) 상에 서로 이격하여 형성되되 상기 세라믹 본체(110)의 제2 측면으로 노출된 제3 리드부(123a)와 제4 리드부(124a)를 각각 갖는 제3 및 제4 내부전극(123, 124)이 번갈아 배치된 액티브층(115)을 포함할 수 있다.
상기 제1 및 제3 내부 전극(121, 123)은 서로 다른 극성을 갖는 전극으로서, 하나의 유전체층(111)과 다른 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 측면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이때, 제1 내부 전극(121)은 세라믹 본체(110)의 제1 측면을 통해 노출되도록 연장된 제1 리드부(121a)을 가지며, 제3 내부 전극(123)은 세라믹 본체(110)의 제2 측면을 통해 노출되도록 연장된 제3 리드부(123a)를 가진다.
이렇게 제1 및 제3 내부 전극(121, 123)은 제1 및 제3 리드부(121a, 123a)가 세라믹 본체(110)의 양 측면을 통해 노출되며, 제1 및 제3 외부 전극(131, 133)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제3 외부 전극(131, 133)에 전압을 인가하면 서로 대향하는 제1 및 제3 내부 전극(121, 123) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브층(115)에서 제1 및 제3 내부 전극(121, 123)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제3 내부 전극(121, 123)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제3 내부 전극(121, 123)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제3 외부 전극(131, 133)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제3 외부 전극(131, 133)은 각각 연결부(131a, 133a)와 기판에 실장하기 위해 세라믹 본체(110)의 상면 및 하면에 형성된 제1 및 제2 실장부(131b, 131c, 133b, 133c)를 포함한다.
상기 연결부(131a, 133a)는 세라믹 본체(110)의 양 측면에 서로 마주보게 형성되며, 두께 방향으로 배치된 복수의 제1 및 제3 리드부(121a, 123a)의 노출된 부분과 접속하여 전기적으로 연결된다.
제1 실장부(131c, 133c)는 세라믹 본체(110)의 하면에 형성되며, 상기 연결부(131a, 133a)의 하 단부와 각각 연결되도록 형성된다.
이와 같이 제1 및 제3 외부 전극(131, 133)을 세라믹 본체(110)의 길이 방향의 안쪽에 위치하도록 구성함으로써, 외부 전극의 변위 크기가 작아지며, 기판에 실장시 힘의 작용점이 서로 가까움으로써 기판 변위 발생이 어려워져 적층 세라믹 커패시터(100)의 진동이 기판으로 전달되는 것을 감소시켜 어쿠스틱 노이즈를 저감할 수 있다.
또한, 제1 및 제3 외부 전극(131, 133)은 세라믹 본체(110)의 상면에 상기 연결부(131a, 133a)의 상 단부를 각각 연결하도록 제2 실장부(131b, 133b)를 추가로 형성할 수 있으며, 상기 제2 실장부(131b, 133b)는 세라믹 본체(110)의 하면에 형성된 제1 실장부(131c, 133c)와 서로 마주보게 형성될 수 있다.
한편, 상기 제2 및 제4 내부 전극(122, 124)은 서로 다른 극성을 갖는 전극으로서, 각각 상기 제1 및 제3 내부전극(121, 123)과 동일한 유전체층(111)상에 서로 이격하여 형성될 수 있다.
즉, 상기 제2 내부전극(122)은 제1 내부전극(121)과 동일한 유전체층(111) 상에 서로 이격하여 형성될 수 있으며, 상기 제4 내부전극(124)는 상기 제3 내부전극과 동일한 유전체층(111) 상에 서로 이격하여 형성될 수 있다.
상기 제2 및 제4 내부전극(122, 124)는 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 측면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이때, 제2 내부 전극(122)은 세라믹 본체(110)의 제1 측면을 통해 노출되도록 연장된 제1 리드부(122a)을 가지며, 제4 내부 전극(124)은 세라믹 본체(110)의 제2 측면을 통해 노출되도록 연장된 제4 리드부(124a)를 가진다.
이렇게 제2 및 제4 내부 전극(122, 124)은 제2 및 제4 리드부(122a, 124a)가 세라믹 본체(110)의 양 측면을 통해 노출되며, 제2 및 제4 외부 전극(132, 134)과 각각 전기적으로 연결될 수 있다.
따라서, 제2 및 제4 외부 전극(132, 134)에 전압을 인가하면 서로 대향하는 제2 및 제4 내부 전극(122, 124) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브층(115)에서 제2 및 제4 내부 전극(122, 124)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제2 및 제4 내부 전극(122, 124)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제2 및 제4 외부 전극(132, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제2 및 제4 외부 전극(132, 134)은 각각 연결부(132a, 134a)와 기판에 실장하기 위해 세라믹 본체(110)의 상면 및 하면에 형성된 제1 및 제2 실장부(132b, 132c, 134b, 134c)를 포함한다.
상기 연결부(132a, 134a)는 세라믹 본체(110)의 양 측면에 서로 마주보게 형성되며, 두께 방향으로 배치된 복수의 제2 및 제4 리드부(122a, 124a)의 노출된 부분과 접속하여 전기적으로 연결된다.
제1 실장부(132c, 134c)는 세라믹 본체(110)의 하면에 형성되며, 상기 연결부(132a, 134a)의 하 단부와 각각 연결되도록 형성된다.
이와 같이 제2 및 제4 외부 전극(132, 134)을 세라믹 본체(110)의 길이 방향의 안쪽에 위치하도록 구성함으로써, 외부 전극의 변위 크기가 작아지며, 기판에 실장시 힘의 작용점이 서로 가까움으로써 기판 변위 발생이 어려워져 적층 세라믹 커패시터(100)의 진동이 기판으로 전달되는 것을 감소시켜 어쿠스틱 노이즈를 저감할 수 있다.
또한, 제2 및 제4 외부 전극(132, 134)은 세라믹 본체(110)의 상면에 상기 연결부(132a, 134a)의 상 단부를 각각 연결하도록 제2 실장부(132b, 134b)를 추가로 형성할 수 있으며, 상기 제2 실장부(132b, 134b)는 세라믹 본체(110)의 하면에 형성된 제1 실장부(132c, 134c)와 서로 마주보게 형성될 수 있다.
이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 어쿠스틱 노이즈에 대한 관계를 설명한다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 1 및 도 4를 참조하면, 세라믹 본체(110)의 두께를 T로, 하부 커버층(113)의 두께를 a로, 제1 내지 제4 내부 전극(121, 122, 123, 124)의 폭을 b로, 세라믹 본체(110)의 길이를 L로, 제1 및 제2 외부 전극(131, 132)의 외측 선단 사이의 거리를 c로, 제1 및 제2 외부 전극(131, 132)의 내측 선단 사이의 거리를 d로 규정한다.
적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 정위상 변위를 하게 되는데, 이때 특정 조건 상에서는 역위상 변위가 발생하게 되고, 이러한 역위상 변위에 의해 어쿠스틱 노이즈의 크기가 큰 영향을 받게 된다.
이러한 역위상 변위는 세라믹 본체(110)의 커버층의 두께, 더 구체적으로는 실장면 측의 하부 커버층(113)의 두께(a), 세라믹 본체(110)의 폭(W), 좌우 마진의 길이(W-b) 등에 영향을 받게 되며, 일반적으로 상기 a가 두꺼울수록, 상기 W가 작을수록, 상기 W-b가 두꺼울수록 이러한 역위상은 크게 나타나 수 있다.
본 실시 형태에서는, 어쿠스틱 노이즈를 더 감소시키기 위해, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하는 것이 바람직하다.
또한, 상기 a는, 6.2㎛≤a≤149.5㎛의 범위를 만족할 수 있다.
또한, 상기 (W-b)/a는, 0.373≤(W-b)/a≤12.435의 범위를 만족할 수 있다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 세라믹 그린 시트의 양 측면을 통해 번갈아 노출되도록 제1 내지 제4 리드부(121a, 122a, 123a, 124a)를 갖는 제1 내지 제4 내부 전극(121, 122, 123, 124)을 형성한다.
상기 세라믹 그린 시트는 약 370 층으로 적층하여 적층체를 형성하며, 이와 같이 형성된 적층체를 약 85 ℃에서 약 1,000 kgf/cm2 의 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
이후, 압착이 완료된 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 약 60 시간 유지하여 탈바인더를 진행하였다.
다음으로, 약 1,200 ℃에서 제1 및 제2 내부 전극(121, 122)이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원분위기에서 소성하여 세라믹 본체(110)를 마련하였다.
소성 후 세라믹 본체(110)의 사이즈는 길이×폭(L×W)은 약 1.64 mm ×0.88 mm(L×W, 1608 사이즈)이었다. 다음으로, 세라믹 본체(110)의 양 측면에 제1 내지 제4 외부 전극(131, 132, 133, 134)을 각각 형성하는 공정을 거쳐 적층 세라믹 커패시터(100)로 제작하였다.
여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
Figure pat00001
여기서, A/N은 어쿠스틱 노이즈(acoustic noise)
상기 표 1의 데이터는 도 4와 같이 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 길이 방향(L)의 중심부에서 폭 방향(W) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
여기서 세라믹 본체(110)의 두께를 T로, 하부 커버층(113)의 두께를 a로, 제1 내지 제4 내부 전극(121, 122, 123, 124)의 폭을 b로, 세라믹 본체(110)의 길이를 L로, 제1 및 제2 외부 전극(131, 132)의 외측 선단 사이의 거리를 c로, 제1 및 제2 외부 전극(131, 132)의 내측 선단 사이의 거리를 d로 규정한다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 세라믹 커패시터)을 상하 방향으로 구분하여 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 양 단자에 DC 전압 및 전압 변동을 인가하였다. 상기 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
상기 표 1을 참조하면, 0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 더불어 6.2㎛≤a≤149.5㎛이고, 0.373≤(W-b)/a≤12.435의 범위를 만족하는 샘플 2 내지 7, 샘플 11 내지 16, 샘플 20 내지 25에서, 내습부하 불량이 발생하지 않으면서도 어쿠스틱 노이즈가 25 dBA 미만으로 발생하는 것을 확인할 수 있다.
Figure pat00002
상기 제1 및 제2 외부 전극 사이의 힘의 작용점이 가까울수록 적층 세라믹 커패시터의 진동이 기판으로 전달되는 것을 최소화시킬 수 있다. 그러나, 제1 및 제2 외부 전극 사이의 간격이 지나치게 가까우면 실장 불량에 의해 제1 및 제2 외부 전극에 솔더링된 솔더들이 서로 연결되며 쇼트 등이 발생할 수 있다.
상기 표 2를 참조하면, 0.267≤c/L≤0.940의 범위를 만족하는 샘플 2 내지 10에서 실장불량이 발생하지 않으면서도 어쿠스틱 노이즈가 25 dBA 미만으로 양호하게 나타남을 확인할 수 있다.
상기 c/L가 0.940을 초과하는 샘플 1의 경우 어쿠스틱 노이즈 저감효과가 거의 없음으로 나타났으며, 상기 c/L가 0.267 미만인 샘플 11의 경우 어쿠스틱 노이즈는 최소로 나타났으나 실장 불량이 확인되었다.
적층 세라믹 커패시터의 실장 기판
도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 수평하게 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 본체 111 ; 유전체층
112 ; 상부 커버층 113 ; 하부 커버층
115 ; 액티브층
121, 122, 123, 124 ; 제1 내지 제4 내부 전극
121a, 122a, 123a, 124a ; 제1 내지 제4 리드부
131, 132, 133, 134 ; 제1 내지 제4 외부 전극
131a, 132a, 133a, 134a ; 연결부
131b, 132b, 133b, 134b ; 제1 실장부
131c, 132c, 133c, 134c ; 제2 실장부
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더

Claims (10)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체 내에서 하나의 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제1 측면으로 노출된 제1 리드부와 제2 리드부를 각각 갖는 제1 및 제2 내부전극과 다른 유전체층 상에 서로 이격하여 형성되되 상기 세라믹 본체의 제2 측면으로 노출된 제3 리드부와 제4 리드부를 각각 갖는 제3 및 제4 내부전극이 번갈아 배치된 액티브층;
    상기 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층;
    상기 세라믹 본체의 제1 측면에 서로 이격하여 형성되며 상기 제1 리드부와 전기적으로 연결된 제1 외부전극과 상기 제2 리드부와 전기적으로 연결된 제2 외부전극; 및
    상기 세라믹 본체의 제2 측면에 서로 이격하여 형성되며 상기 제3 리드부와 전기적으로 연결된 제3 외부전극과 상기 제4 리드부와 전기적으로 연결된 제4 외부전극;을 포함하며,
    상기 세라믹 본체의 두께를 T로, 상기 하부 커버층의 두께를 a로, 상기 제1 내지 제4 내부 전극의 폭을 b로, 상기 세라믹 본체의 길이를 L로, 상기 제1 및 제2 외부 전극의 외측 선단 사이의 거리를 c로, 상기 제1 및 제2 외부 전극의 내측 선단 사이의 거리를 d로 규정할 때,
    0.75×W≤T≤1.25×W이며, 0.081≤b/(a×(W-b))≤2.267이며, 0.267≤c/L≤0.940의 범위를 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    6.2㎛≤a≤149.5㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    0.373≤(W-b)/a≤12.435인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 제1 및 제2 전극 패드 위에 설치된 상기 제1 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
  7. 제6항에 있어서,
    6.2㎛≤a≤149.5㎛인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  8. 제6항에 있어서,
    0.373≤(W-b)/a≤12.435인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  9. 제6항에 있어서,
    상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 상면 및 하면으로 연장 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  10. 제6항에 있어서,
    상기 하부 커버층은 상기 상부 커버층에 비해 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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