KR20150068830A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공통 전극의 저항을 감소시키고, 수평 크로스 토크(horizontal cross-talk)를 개선할 수 있는 표시 장치 및 그 제조 방법에 관한 것으로, 본 발명의 일 실시예에 의한 표시 장치는 기판, 상기 기판 위에 형성되어 있는 박막 트랜지스터, 상기 박막 트랜지스터 위에 형성되어 있는 화소 전극, 상기 화소 전극 위에 상기 화소 전극과 미세 공간을 사이에 두고 이격되도록 형성되어 있는 제1 공통 전극, 상기 미세 공간의 일부를 노출시키는 주입구, 상기 미세 공간을 채우고 있는 액정층, 상기 주입구를 덮어 상기 미세 공간을 밀봉하는 덮개막, 및 상기 제1 공통 전극과 연결되도록 상기 제1 공통 전극 및 상기 덮개막 위에 형성되어 있는 제2 공통 전극을 포함하는 것을 특징으로 한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 공통 전극의 저항을 감소시키고, 수평 크로스 토크(horizontal cross-talk)를 개선할 수 있는 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층으로 이루어지며, 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치를 구성하는 두 장의 표시판은 박막 트랜지스터 표시판과 대향 표시판으로 이루어질 수 있다. 박막 트랜지스터 표시판에는 게이트 신호를 전송하는 게이트선과 데이터 신호를 전송하는 데이터선이 서로 교차하여 형성되고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등이 형성될 수 있다. 대향 표시판에는 차광부재, 색 필터, 공통 전극 등이 형성될 수 있다. 경우에 따라 차광 부재, 색 필터, 공통 전극이 박막 트랜지스터 표시판에 형성될 수도 있다.
그러나, 종래의 액정 표시 장치에서는 두 장의 기판이 필수적으로 사용되고, 두 장의 기판 위에 각각의 구성 요소들을 형성함으로써, 표시 장치가 무겁고, 두꺼우며, 비용이 많이 들고, 공정 시간이 오래 걸리는 등의 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 하나의 기판을 이용하여 표시 장치를 제조함으로써, 무게, 두께, 비용 및 공정 시간을 줄일 수 있는 표시 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 공통 전극의 저항을 감소시키고, 수평 크로스 토크(horizontal cross-talk)를 개선할 수 있는 표시 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 표시 장치는 기판, 상기 기판 위에 형성되어 있는 박막 트랜지스터, 상기 박막 트랜지스터 위에 형성되어 있는 화소 전극, 상기 화소 전극 위에 상기 화소 전극과 미세 공간을 사이에 두고 이격되도록 형성되어 있는 제1 공통 전극, 상기 미세 공간의 일부를 노출시키는 주입구, 상기 미세 공간을 채우고 있는 액정층, 상기 주입구를 덮어 상기 미세 공간을 밀봉하는 덮개막, 및 상기 제1 공통 전극과 연결되도록 상기 제1 공통 전극 및 상기 덮개막 위에 형성되어 있는 제2 공통 전극을 포함하는 것을 특징으로 한다.
상기 미세 공간은 매트릭스 형태로 배치되어 있고, 열 방향으로 인접한 상기 미세 공간들 사이에 제1 골짜기가 형성되어 있고, 행 방향으로 인접한 상기 미세 공간들 사이에 제2 골짜기가 형성될 수 있다.
상기 덮개막은 상기 제1 골짜기에 형성될 수 있다.
상기 덮개막은 상기 미세 공간의 가장자리와 중첩하도록 형성될 수 있다.
상기 덮개막은 상기 미세 공간의 가장자리를 제외하고는 상기 미세 공간과 중첩하지 않을 수 있다.
상기 덮개막은 상기 미세 공간의 중심부와 중첩하지 않을 수 있다.
상기 제1 공통 전극 및 상기 제2 공통 전극은 상기 미세 공간과 중첩하는 부분에서 서로 연결될 수 있다.
상기 덮개막은 상기 제2 골짜기에 더 형성될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는 상기 제1 공통 전극과 상기 덮개막 사이에 형성되어 있는 지붕층을 더 포함할 수 있다.
상기 지붕층은 실리콘 질화물 및 실리콘 산화물 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은 기판 위에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터에 연결되도록 화소 전극을 형성하는 단계, 상기 화소 전극 위에 희생층을 형성하는 단계, 상기 희생층 위에 제1 공통 전극을 형성하는 단계, 상기 희생층의 일부가 노출되도록 상기 제1 공통 전극을 패터닝하는 단계, 상기 희생층을 제거하여 상기 공통 전극과 상기 화소 전극 사이에 일부가 노출되어 있는 미세 공간을 형성하는 단계, 상기 미세 공간 내부로 액정 물질을 주입하여 액정층을 형성하는 단계, 상기 미세 공간이 노출된 부분을 덮도록 덮개막을 형성하여 상기 미세 공간을 밀봉하는 단계, 및 상기 제1 공통 전극의 적어도 일부가 노출되도록 상기 덮개막을 패터닝하는 단계, 상기 제1 공통 전극 및 상기 덮개막 위에 제2 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 미세 공간은 매트릭스 형태로 배치되어 있고, 열 방향으로 인접한 상기 미세 공간들 사이에 제1 골짜기가 형성되어 있고, 행 방향으로 인접한 상기 미세 공간들 사이에 제2 골짜기가 형성될 수 있다.
상기 덮개막을 패터닝하는 단계에서, 상기 제1 골짜기에 위치하는 상기 덮개막이 남아있도록 패터닝할 수 있다.
상기 덮개막을 패터닝하는 단계에서, 상기 미세 공간의 가장자리와 중첩하는 부분에 위치하는 상기 덮개막이 더 남아있도록 패터닝할 수 있다.
상기 덮개막을 패터닝하는 단계에서, 상기 미세 공간의 가장자리를 제외하고, 상기 미세 공간과 중첩하는 부분에 위치하는 덮개막이 제거되도록 패터닝할 수 있다.
상기 덮개막을 패터닝하는 단계에서, 상기 미세 공간의 중심부와 중첩하는 부분에 위치하는 덮개막이 제거되도록 패터닝할 수 있다.
상기 제1 공통 전극 및 상기 제2 공통 전극은 상기 미세 공간과 중첩하는 부분에서 서로 연결될 수 있다.
상기 덮개막을 패터닝하는 단계에서, 상기 제1 골짜기에 위치하는 상기 덮개막이 더 남아있도록 패터닝할 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은 상기 제1 공통 전극 위에 지붕층을 형성하는 단계, 상기 희생층의 일부가 노출되도록 상기 지붕층을 패터닝하는 단계, 및 상기 패터닝된 덮개막을 마스크로 사용하여 상기 지붕층을 패터닝하는 단계를 더 포함할 수 있다.
상기 지붕층은 실리콘 질화물 및 실리콘 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 의한 표시 장치 및 그 제조 방법은 다음과 같은 효과가 있다.
본 발명의 일 실시예에 의한 표시 장치 및 그 제조 방법은 하나의 기판을 이용하여 표시 장치를 제조함으로써, 무게, 두께, 비용 및 공정 시간을 줄일 수 있다.
또한, 제1 공통 전극과 연결되는 제2 공통 전극을 기판 위의 전면에 형성함으로써, 공통 전극의 저항을 감소시키고, 수평 크로스 토크를 개선시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타낸 사시도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치의 한 화소의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치의 일부를 나타낸 배치도이다.
도 5는 도 4의 V-V선을 따라 나타낸 본 발명의 일 실시예에 의한 표시 장치의 단면도이다.
도 6은 도 4의 VI-VI선을 따라 나타낸 본 발명의 일 실시예에 의한 표시 장치의 단면도이다.
도 7 내지 도 9, 도 11, 도 13, 및 15는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸 공정 단면도이다.
도 10, 도 12, 도 14, 및 도 16은 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸 공정 사시도이다.
도 17은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 사시도이다.
도 18은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 19는 도 18의 XIX-XIX선을 따라 나타낸 본 발명의 일 실시예에 의한 표시 장치의 단면도이다.
도 20은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 의한 표시 장치에 대해 개략적으로 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타낸 사시도이다.
본 발명의 일 실시예에 의한 표시 장치는 유리 또는 플라스틱 등과 같은 재료로 만들어진 기판(110)을 포함한다.
기판(110) 위에는 제1 공통 전극(270a)에 의해 덮여있는 미세 공간(305)이 형성되어 있다. 제1 공통 전극(270a)은 행 방향으로 뻗어있고, 하나의 제1 공통 전극(270a) 아래에는 복수의 미세 공간(305)이 형성되어 있다.
미세 공간(305)은 매트릭스 형태로 배치될 수 있으며, 열 방향으로 인접한 미세 공간(305)들 사이에는 제1 골짜기(V1)가 위치하고 있고, 행 방향으로 인접한 미세 공간(305)들 사이에는 제2 골짜기(V2)가 위치하고 있다.
복수의 제1 공통 전극(270a)은 제1 골짜기(V1)를 사이에 두고 분리되어 있다. 즉, 제1 공통 전극(270a)은 제1 골짜기(V1)에는 형성되어 있지 않다. 미세 공간(305)의 가장자리 중 일부는 제1 공통 전극(270a)에 덮여있지 않고, 외부로 노출되어 있다. 예를 들면, 제1 골짜기(V1)와 인접하는 미세 공간(305)의 측면이 노출될 수 있다. 즉, 미세 공간(305)의 서로 마주보는 두 가장자리의 측면이 노출될 수 있다. 이와 같이 미세 공간(305)이 노출되어 있는 부분을 주입구(307a, 307b)라 한다. 하나의 미세 공간(305)에는 두 개의 주입구(307a, 307b)가 형성될 수 있다. 다만, 본 발명은 이에 한정되지 아니하며, 하나의 미세 공간(305)에 하나의 주입구가 형성될 수도 있고, 세 개 이상의 주입구가 형성될 수도 있다.
각 제1 공통 전극(270a)은 인접한 제2 골짜기(V2)들 사이에서 기판(110)으로부터 떨어지도록 형성되어, 미세 공간(305)을 형성한다. 즉, 제1 공통 전극(270a)은 주입구(307a, 307b)가 형성되어 있는 미세 공간(305)의 측면을 제외한 나머지 측면들을 덮도록 형성되어 있다. 예를 들면, 제1 공통 전극(270a)이 미세 공간(305)의 좌측 가장자리의 측면 및 우측 가장자리의 측면을 덮도록 형성될 수 있다.
제1 골짜기(V1)에는 덮개막(390, encapsulation layer)이 형성되며, 덮개막(390)은 주입구(307a, 307b)를 덮어 미세 공간(305)을 밀봉한다. 덮개막(390)은 제1 골짜기(V1)를 따라서 막대 형상으로 이루어질 수 있다. 덮개막(390)은 제1 공통 전극(270a)과 일부 중첩할 수 있으며, 미세 공간(305)의 가장자리와 중첩할 수 있다. 덮개막(390)은 미세 공간(305)의 가장자리를 제외하고는 미세 공간(305)과 중첩하지 않는다. 즉, 덮개막(390)은 미세 공간(305)의 중심부와 중첩하지 않는다.
제1 공통 전극(270a) 및 덮개막(390) 위에는 제2 공통 전극(270b)이 형성되고, 제1 공통 전극(270a)과 제2 공통 전극(270b)은 미세 공간(305)과 중첩하는 부분에서 서로 연결되어 있다. 제2 공통 전극(270b)은 미세 공간(305)과 중첩하는 부분에서 제1 공통 전극(270a) 바로 위에 형성됨으로써, 제1 공통 전극(270a)과 연결된다.
상기에서 설명한 본 발명의 일 실시예에 의한 표시 장치의 구조는 예시에 불과하며, 다양한 변형이 가능하다. 예를 들면, 미세 공간(305), 제1 골짜기(V1), 및 제2 골짜기(V2)의 배치 형태의 변경이 가능하고, 복수의 제1 공통 전극(270a)이 제1 골짜기(V1)에서 서로 연결될 수도 있으며, 각 제1 공통 전극(270a)의 일부가 제2 골짜기(V2)에서 기판(110)으로부터 떨어지도록 형성되어 인접한 미세 공간(305)들이 서로 연결될 수도 있다.
이하에서 도 3을 참조하여 본 발명의 일 실시예에 의한 표시 장치의 한 화소에 대해 개략적으로 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 의한 표시 장치의 한 화소의 등가 회로도이다.
본 발명의 일 실시예에 의한 표시 장치는 복수의 신호선(121, 171h, 171l)과 이에 연결되어 있는 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 복수의 화소 행과 복수의 화소 열을 포함하는 매트릭스 형태로 배치될 수 있다.
각 화소(PX)는 제1 부화소(PXa) 및 제2 부화소(PXb)를 포함할 수 있다. 제1 부화소(PXa) 및 제2 부화소(PXb)는 상하로 배치될 수 있다. 이때, 제1 부화소(PXa)와 제2 부화소(PXb) 사이에는 화소 행 방향을 따라서 제1 골짜기(V1)가 위치할 수 있고, 복수의 화소 열 사이에는 제2 골짜기(V2)가 위치할 수 있다.
신호선(121, 171h, 171l)은 게이트 신호를 전달하는 게이트선(121), 서로 다른 데이터 전압을 전달하는 제1 데이터선(171h) 및 제2 데이터선(171l)을 포함한다.
게이트선(121) 및 제1 데이터선(171h)에 연결되어 있는 제1 스위칭 소자(Qh)가 형성되어 있고, 게이트선(121) 및 제2 데이터선(171l)에 연결되어 있는 제2 스위칭 소자(Ql)가 형성되어 있다.
제1 부화소(PXa)에는 제1 스위칭 소자(Qh)와 연결되어 있는 제1 액정 축전기(Clch)가 형성되어 있고, 제2 부화소(PXb)에는 제2 스위칭 소자(Ql)와 연결되어 있는 제2 액정 축전기(Clcl)가 형성되어 있다.
제1 스위칭 소자(Qh)의 제1 단자는 게이트선(121)에 연결되어 있고, 제2 단자는 제1 데이터선(171h)에 연결되어 있으며, 제3 단자는 제1 액정 축전기(Clch)에 연결되어 있다.
제2 스위칭 소자(Ql)의 제1 단자는 게이트선(121)에 연결되어 있고, 제2 단자는 제2 데이터선(171l)에 연결되어 있으며, 제3 단자는 제2 액정 축전기(Clcl)에 연결되어 있다.
본 발명의 일 실시예에 의한 액정 표시 장치의 동작을 살펴보면, 게이트선(121)에 게이트 온 전압이 인가되면, 이에 연결된 제1 스위칭 소자(Qh)와 제2 스위칭 소자(Ql)가 턴 온 상태가 되고, 제1 및 제2 데이터선(171h, 171l)을 통해 전달된 서로 다른 데이터 전압에 의해 제1 및 제2 액정 축전기(Clch, Clcl)가 충전된다. 제2 데이터선(171l)에 의해 전달되는 데이터 전압은 제1 데이터선(171h)에 의해 전달되는 데이터 전압보다 낮다. 따라서, 제2 액정 축전기(Clcl)는 제1 액정 축전기(Clch)보다 낮은 전압으로 충전되도록 하여 측면 시인성을 향상시킬 수 있다.
이하에서 도 4 내지 도 6을 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치의 한 화소의 구조에 대해 설명한다.
도 4는 본 발명의 일 실시예에 의한 표시 장치의 일부를 나타낸 배치도이고, 도 5는 도 4의 V-V선을 따라 나타낸 본 발명의 일 실시예에 의한 표시 장치의 단면도이며, 도 6은 도 4의 VI-VI선을 따라 나타낸 본 발명의 일 실시예에 의한 표시 장치의 단면도이다.
도 4 내지 도 6을 참조하면, 기판(110) 위에 게이트선(121, gate line) 및 게이트선(121)으로부터 돌출되는 제1 게이트 전극(124h, first gate electrode) 및 제2 게이트 전극(124l, second gate electrode)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있으며 게이트 신호를 전달한다. 게이트선(121)은 열 방향으로 인접하는 두 개의 미세 공간(305) 사이에 위치한다. 제1 게이트 전극(124h) 및 제2 게이트 전극(124l)은 게이트선(121)으로부터 돌출되어 있다. 제1 게이트 전극(124h) 및 제2 게이트 전극(124l)은 서로 연결되어 하나의 돌출부를 이룰 수 있다. 다만, 본 발명은 이에 한정되지 아니하며, 제1 게이트 전극(124h) 및 제2 게이트 전극(124l)의 돌출 형태는 다양하게 변형이 가능하다.
기판(110) 위에는 유지 전극선(131) 및 유지 전극선(131)으로부터 돌출되는 유지 전극(133, 135)이 더 형성될 수 있다.
유지 전극선(131)은 게이트선(121)과 나란한 방향으로 뻗어 있으며, 게이트선(121)과 이격되도록 형성된다. 유지 전극선(131)은 게이트선(121)과 동일한 층에 동일한 물질로 형성될 수 있다. 유지 전극선(131)의 위로 돌출되는 유지 전극(133)은 제1 부화소 영역(PXa)의 가장자리를 둘러싸도록 형성된다. 유지 전극선(131)의 아래로 돌출되는 유지 전극(135)은 제1 게이트 전극(124h) 및 제2 게이트 전극(124l)과 인접하도록 형성된다.
게이트선(121), 제1 게이트 전극(124h), 제2 게이트 전극(124l), 유지 전극선(131), 및 유지 전극(133, 135) 위에는 게이트 절연막(140, gate insulating layer)이 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 게이트 절연막(140)은 단일막 또는 다중막으로 이루어질 수 있다.
게이트 절연막(140) 위에는 제1 반도체(154h, first semiconductor) 및 제2 반도체(154l, second semiconductor)가 형성되어 있다. 제1 반도체(154h)는 제1 게이트 전극(124h) 위에 위치할 수 있고, 제2 반도체(154l)는 제2 게이트 전극(124l) 위에 위치할 수 있다. 제1 반도체(154h)는 제1 데이터선(171h)의 아래에도 형성될 수 있고, 제2 반도체(154l)는 제2 데이터선(171l)의 아래에도 형성될 수 있다. 제1 반도체(154h) 및 제2 반도체(154l)는 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 금속 산화물(metal oxide) 등으로 이루어질 수 있다.
제1 반도체(154h) 및 제2 반도체(154l) 위에는 각각 저항성 접촉 부재(ohmic contact member)(도시하지 않음)가 더 형성될 수 있다. 저항성 접촉 부재는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어질 수 있다.
제1 반도체(154h), 제2 반도체(154l), 및 게이트 절연막(140) 위에는 제1 데이터선(171h, first data line), 제2 데이터선(171l, second data line), 제1 소스 전극(173h, first source electrode), 제1 드레인 전극(175h, first drain electrode), 제2 소스 전극(173l, second electrode), 및 제2 드레인 전극(175l, second electrode)이 형성되어 있다.
제1 데이터선(171h) 및 제2 데이터선(171l)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121) 및 유지 전극선(131)과 교차한다. 데이터선(171)은 행 방향으로 인접하는 두 개의 미세 공간(305) 사이에 위치한다.
제1 데이터선(171h)과 제2 데이터선(171l)은 서로 다른 데이터 전압을 전달한다. 제2 데이터선(171l)에 의해 전달되는 데이터 전압은 제1 데이터선(171h)에 의해 전달되는 데이터 전압보다 낮을 수 있다. 이와 반대로, 제2 데이터선(171l)에 의해 전달되는 데이터 전압이 제1 데이터선(171h)에 의해 전달되는 데이터 전압보다 높을 수도 있다.
제1 소스 전극(173h)은 제1 데이터선(171h)으로부터 제1 게이트 전극(124h) 위로 돌출되도록 형성되고, 제2 소스 전극(173l)은 제2 데이터선(171l)으로부터 제2 게이트 전극(124l) 위로 돌출되도록 형성되어 있다. 제1 드레인 전극(175h) 및 제2 드레인 전극(175l)은 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 포함한다. 제1 드레인 전극(175h) 및 제2 드레인 전극(175l)의 넓은 끝 부분은 유지 전극선(131)의 아래로 돌출되어 있는 유지 전극(135)과 중첩하고 있다. 제1 드레인 전극(175h) 및 제2 드레인 전극(175l)의 막대형 끝 부분은 각각 제1 소스 전극(173h) 및 제2 소스 전극(173l)에 의해 일부 둘러싸여 있다.
제1 및 제2 게이트 전극(124h, 124l), 제1 및 제2 소스 전극(173h, 173l), 제1 및 제2 드레인 전극(175h, 175l)은 제1 및 제2 반도체(154h, 154l)와 함께 각각 제1 및 제2 박막 트랜지스터(thin film transistor, TFT)(Qh, Ql)를 이루며, 박막 트랜지스터의 채널(channel)은 각 소스 전극(173h, 173l)과 각 드레인 전극(175h, 175l) 사이의 각 반도체(154h, 154l)에 형성되어 있다.
제1 데이터선(171h), 제2 데이터선(171l), 제1 소스 전극(173h), 제1 드레인 전극(175h), 제1 소스 전극(173h)과 제1 드레인 전극(175h) 사이로 노출되어 있는 제1 반도체(154h), 제2 소스 전극(173l), 제2 드레인 전극(175l), 제2 소스 전극(173l)과 제2 드레인 전극(175l) 사이로 노출되어 있는 제2 반도체(154l) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 단일막 또는 다중막으로 형성될 수 있다.
보호막(180) 위에는 각 화소(PX) 내에 색필터(230)가 형성되어 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 색필터(230)는 적색, 녹색, 및 청색의 삼원색에 한정되지 아니하고, 청록색(cyan), 자홍색(magenta), 황색(yellow), 백색 계열의 색 등을 표시할 수도 있다.
이웃하는 색필터(230) 사이의 영역에는 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 복수의 화소 영역(PX)의 경계와 박막 트랜지스터의 위에 형성될 수 있으며, 제1 부화소 영역(PXa)과 제2 부화소 영역(PXb)의 사이에 형성될 수 있다. 즉, 차광 부재(220)는 제1 골짜기(V1) 및 제2 골짜기(V2)에 형성될 수 있다. 다만, 차광 부재(220)의 형성 위치는 이에 한정되지 아니하며, 제1 골짜기(V1)에만 형성될 수도 있다. 차광 부재(220)는 빛샘을 방지하는 역할을 한다.
색필터(230)와 차광 부재(220)는 일부 영역에서 서로 중첩될 수도 있다. 예를 들면, 제1 골짜기(V1)와 제1 부화소 영역(PXa)의 경계, 제1 골짜기(V1)와 제2 부화소 영역(PXb)의 경계에서 색필터(230)와 차광 부재(220)가 서로 중첩될 수 있다. 색필터(230)와 차광 부재(220)가 중첩되는 영역에서 차광 부재(220)가 색필터(230)보다 위에 형성되는 것으로 도시되어 있다. 본 발명은 이에 한정되지 아니하며, 색필터(230)와 차광 부재(220)가 중첩되는 영역에서 색필터(230)가 차광 부재(220)보다 위에 형성될 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 제1 절연층(240)이 더 형성될 수 있다. 제1 절연층(240)은 유기 절연 물질로 이루어질 수 있으며, 색필터(230)들을 평탄화시키는 역할을 할 수 있으며, 필요에 따라 생략될 수도 있다.
제1 절연층(240) 위에는 제2 절연층(250)이 더 형성될 수 있다. 제2 절연층(250)은 무기 절연 물질로 이루어질 수 있으며, 색필터(230) 및 제1 절연층(240)을 보호하는 역할을 할 수 있으며, 필요에 따라 생략될 수도 있다.
보호막(180), 색필터(230), 제1 절연층(240), 및 제2 절연층(250)에는 제1 드레인 전극(175h)의 넓은 끝 부분을 드러내는 제1 접촉 구멍(181h)이 형성되어 있고, 제2 드레인 전극(175l)의 넓은 끝 부분을 드러내는 제2 접촉 구멍(181l)이 형성되어 있다.
제2 절연층(250) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 이루어질 수 있다.
화소 전극(191)은 게이트선(121) 및 유지 전극선(131)을 사이에 두고 서로 분리되어, 게이트선(121) 및 유지 전극선(131)을 중심으로 화소(PX)의 위와 아래에 배치되어 열 방향으로 이웃하는 제1 부화소 전극(191h)과 제2 부화소 전극(191l)을 포함한다. 즉, 제1 부화소 전극(191h)과 제2 부화소 전극(191l)은 제1 골짜기(V1)를 사이에 두고 분리되어 있으며, 제1 부화소 전극(191h)은 제1 부화소(PXa)에 위치하고, 제2 부화소 전극(191l)은 제2 부화소(PXb)에 위치한다. 다만, 제1 부화소 전극(191h)과 제2 부화소 전극(191l)의 배치 형태는 이에 한정되지 아니하며, 다양하게 변형이 가능하다.
제1 부화소 전극(191h)은 제1 접촉 구멍(181h)을 통해 제1 드레인 전극(175h)과 연결되어 있고, 제2 부화소 전극(191l)은 제2 접촉 구멍(181l)을 통해 제2 드레인 전극(175l)과 연결되어 있다. 따라서, 제1 박막 트랜지스터(Qh) 및 제2 박막 트랜지스터(Ql)가 온 상태일 때 제1 부화소 전극(191h) 및 제2 부화소 전극(191l)은 각각 제1 드레인 전극(175h) 및 제2 드레인 전극(175l)으로부터 서로 다른 데이터 전압을 인가 받게 된다. 화소 전극(191)과 제1 공통 전극(270a) 사이에는 전계가 형성될 수 있다.
제1 부화소 전극(191h) 및 제2 부화소 전극(191l) 각각의 전체적인 모양은 사각형으로 이루어질 수 있으며, 제1 부화소 전극(191h) 및 제2 부화소 전극(191l) 각각은 가로 줄기부(193h, 193l), 가로 줄기부(193h, 193l)와 교차하는 세로 줄기부(192h, 192l)로 이루어진 십자형 줄기부를 포함한다. 또한, 제1 부화소 전극(191h) 및 제2 부화소 전극(191l)은 각각 복수의 미세 가지부(194h, 194l)를 포함한다.
화소 전극(191)은 가로 줄기부(193h, 193l)와 세로 줄기부(192h, 192l)에 의해 4개의 부영역으로 나뉘어진다. 미세 가지부(194h, 194l)는 가로 줄기부(193h, 193l) 및 세로 줄기부(192h, 192l)로부터 비스듬하게 뻗어 있으며 그 뻗는 방향은 게이트선(121) 또는 가로 줄기부(193h, 193l)와 대략 45도 또는 135도의 각을 이룰 수 있다. 또한 이웃하는 두 부영역의 미세 가지부(194h, 194l)가 뻗어 있는 방향은 서로 직교할 수 있다.
본 실시예에서 제1 부화소 전극(191h) 및 제2 부화소 전극(191l)은 각각 제1 부화소(PXa) 및 제2 부화소(PXb)의 외곽을 둘러싸는 외곽 줄기부를 더 포함할 수 있다.
상기에서 설명한 화소의 배치 형태, 박막 트랜지스터의 구조 및 화소 전극의 형상은 하나의 예에 불과하며, 본 발명은 이에 한정되지 아니하고 다양한 변형이 가능하다.
화소 전극(191) 위에는 화소 전극(191)으로부터 일정한 거리를 가지고 이격되도록 제1 공통 전극(270a)이 형성되어 있다. 화소 전극(191)과 제1 공통 전극(270a) 사이에는 미세 공간(microcavity, 305)이 형성되어 있다. 즉, 미세 공간(305)은 화소 전극(191) 및 제1 공통 전극(270a)에 의해 둘러싸여 있다.
제1 공통 전극(270a)은 행 방향으로 형성되어 있고, 미세 공간(305) 위와 제2 골짜기(V2)에 형성되어 있다. 제1 공통 전극(270a)은 미세 공간(305)의 상부면과 측면을 덮도록 형성되어 미세 공간(305)의 형상을 유지시키는 역할을 할 수 있다. 따라서, 미세 공간(305)의 형상은 제1 공통 전극(270a)에 의해 결정될 수 있다. 미세 공간(305)의 가로 및 세로 폭과 높이는 표시 장치의 크기 및 해상도에 따라 다양하게 변경될 수 있다.
제1 공통 전극(270a)은 미세 공간(305)의 가장자리의 측면을 노출시키도록 형성되며, 미세 공간(305)이 제1 공통 전극(270a)에 의해 덮여있지 않은 부분을 주입구(307a, 307b)라 한다. 주입구(307a, 307b)는 미세 공간(305)의 제1 가장자리의 측면을 노출시키는 제1 주입구(307a) 및 미세 공간(305)의 제2 가장자리의 측면의 노출시키는 제2 주입구(307b)를 포함한다. 제1 가장자리와 제2 가장자리는 서로 마주보는 가장자리로써, 예를 들면, 제1 가장자리가 미세 공간(305)의 상측 가장자리이고, 제2 가장자리가 미세 공간(305)의 하측 가장자리일 수 있다. 주입구(307a, 307b)에 의해 미세 공간(305)이 노출되어 있으므로, 주입구(307a, 307b)를 통해 미세 공간(305) 내부로 배향액 또는 액정 물질 등을 주입할 수 있다.
제1 공통 전극(270a)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 이루어질 수 있다. 제1 공통 전극(270a)에는 일정한 전압이 인가될 수 있고, 화소 전극(191)과 제1 공통 전극(270a) 사이에 전계가 형성될 수 있다.
화소 전극(191) 위에는 제1 배향막(11)이 형성되어 있다. 제1 배향막(11)은 화소 전극(191)에 의해 덮여있지 않은 제2 절연층(250) 바로 위에도 형성될 수 있다.
제1 배향막(11)과 마주보도록 제1 공통 전극(270a) 아래에는 제2 배향막(21)이 형성되어 있다.
제1 배향막(11)과 제2 배향막(21)은 수직 배향막으로 이루어질 수 있고, 폴리 아믹산(Polyamic acid), 폴리 실록산(Polysiloxane), 폴리 이미드(Polyimide) 등의 배향 물질로 이루어질 수 있다. 제1 및 제2 배향막(11, 21)은 미세 공간(305)의 가장자리의 측벽에서 연결될 수 있다.
화소 전극(191)과 제1 공통 전극(270a) 사이에 위치한 미세 공간(305) 내에는 액정 분자(310)들로 이루어진 액정층이 형성되어 있다. 액정 분자(310)들은 음의 유전율 이방성을 가지며, 전계가 인가되지 않은 상태에서 기판(110)에 수직한 방향으로 서 있을 수 있다. 즉, 수직 배향이 이루어질 수 있다.
데이터 전압이 인가된 제1 부화소 전극(191h) 및 제2 부화소 전극(191l)은 제1 공통 전극(270a)과 함께 전기장을 생성함으로써 두 전극(191, 270a) 사이의 미세 공간(305) 내에 위치한 액정 분자(310)의 방향을 결정한다. 이와 같이 결정된 액정 분자(310)의 방향에 따라 액정층을 통과하는 빛의 휘도가 달라진다.
제1 공통 전극(270a) 위에는 지붕층(360)이 형성되어 있다. 지붕층(360)은 미세 공간(305)의 가장자리에서 제1 공통 전극(270a)과 중첩되도록 형성된다. 지붕층(360)은 주입구(307a, 307b)가 형성되어 있는 미세 공간(305)의 가장자리에 형성될 수 있다. 예를 들면, 미세 공간(305)의 상측 가장자리 및 하측 가장자리에 형성될 수 있다. 미세 공간(305)의 중심부에는 지붕층(360)이 형성되지 않는다. 지붕층(360)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
지붕층(360) 위에는 덮개막(390)이 형성되어 있다. 덮개막(390)은 주입구(307a, 307b)를 덮도록 형성되어, 미세 공간(305)의 내부에 형성되어 있는 액정 분자(310)가 외부로 나오지 않도록 미세 공간(305)을 밀봉한다. 덮개막(390)은 제1 골짜기(V1)에 형성되고, 미세 공간(305)의 가장자리와 중첩하도록 형성될 수 있다. 특히, 덮개막(390)은 주입구(307a, 307b)가 형성되어 있는 미세 공간(305)의 가장자리와 중첩하도록 형성될 수 있다. 덮개막(390)은 미세 공간(305)의 가장자리를 제외하고는 미세 공간(305)과 중첩하지 않는다. 덮개막(390)은 미세 공간(305)의 중심부와 중첩하지 않는다.
덮개막(390)은 액정 분자(310)과 접촉하게 되므로, 액정 분자(310)과 반응하지 않는 물질로 이루어지는 것이 바람직하다. 예를 들면, 덮개막(390)은 페릴렌(Parylene) 등으로 이루어질 수 있다.
덮개막(390)은 이중막, 삼중막 등과 같이 다중막으로 이루어질 수도 있다. 이중막은 서로 다른 물질로 이루어진 두 개의 층으로 이루어져 있다. 삼중막은 세 개의 층으로 이루어지고, 서로 인접하는 층의 물질이 서로 다르다. 예를 들면, 덮개막(390)은 유기 절연 물질로 이루어진 층과 무기 절연 물질로 이루어진 층을 포함할 수 있다.
제1 공통 전극(270a) 및 덮개막(390) 위에는 제2 공통 전극(270b)이 형성되어 있다. 제2 공통 전극(270b)은 기판(110) 위의 전면에 형성될 수 있다. 다만, 제2 공통 전극(270b)이 기판(110) 위의 가장자리 일부 영역에는 형성되지 않을 수 있다.
제2 공통 전극(270b)은 제1 공통 전극(270a)과 연결되어 있다. 지붕층(360) 및 덮개막(390)은 미세 공간(305)의 가장자리 일부 영역에서만 제1 공통 전극(270a)을 덮고 있을 뿐, 미세 공간(305)의 대부분의 영역에서 제1 공통 전극(270a)을 덮지 않고 있다. 따라서, 미세 공간(305)과 중첩되는 부분에서 제1 공통 전극(270a)은 제2 공통 전극(270b)과 직접적으로 연결될 수 있다.
제2 공통 전극(270b)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 이루어질 수 있다. 제2 공통 전극(270b)에는 일정한 전압이 인가될 수 있으며, 제1 공통 전극(270a) 및 제2 공통 전극(270b)에는 동일한 전압이 인가된다.
복수의 제1 공통 전극(270a)은 행 방향으로 형성되어 있으며, 제1 골짜기(V1)에는 형성되어 있지 않다. 이처럼 복수의 제1 공통 전극(270a)이 서로 연결되어 있지 않으므로 제1 공통 전극(270a)의 저항은 높아지게 된다. 이를 해결하기 위해 제1 골짜기(V1)의 일부 영역에 제1 공통 전극(270a)을 형성하여 인접한 제1 공통 전극(270a)을 연결할 수도 있으나, 주입구(307a, 307b)를 막지 않도록 제1 공통 전극(270a)을 형성해야 하므로, 저항을 낮추는 데 한계가 있었다. 본 발명의 일 실시예에서는 제1 공통 전극(270a)과 연결되는 제2 공통 전극(270b)을 기판(110) 위의 전면에 형성함으로써, 저항을 낮출 수 있으며, 표시 장치가 전체적으로 균일한 휘도를 가질 수 있도록 할 수 있다.
도시는 생략하였으나, 표시 장치의 상하부 면에는 편광판이 더 형성될 수 있다. 편광판은 제1 편광판 및 제2 편광판으로 이루어질 수 있다. 제1 편광판은 기판(110)의 하부 면에 부착되고, 제2 편광판은 제2 공통 전극(270b)의 상부면에 부착될 수 있다.
다음으로, 도 7 내지 도 16을 참조하여 본 발명의 일 실시예에 의한 표시 장치의 제조 방법에 대해 설명하면 다음과 같다. 아울러, 도 1 내지 도 6을 함께 참조하여 설명한다.
도 7 내지 도 9, 도 11, 도 13, 및 15는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸 공정 단면도이고, 도 10, 도 12, 도 14, 및 도 16은 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸 공정 사시도이다. 도 10, 도 12, 도 14, 및 도 16은 일부 주요 구성 요소만을 개념적으로 도시하고 있다.
먼저, 도 7에 도시된 바와 같이, 유리 또는 플라스틱 등으로 이루어진 기판(110) 위에 일 방향으로 뻗어 있는 게이트선(121), 게이트선(121)으로부터 돌출되는 제1 게이트 전극(124h) 및 제2 게이트 전극(124l)을 형성한다. 제1 게이트 전극(124h) 및 제2 게이트 전극(124l)은 서로 연결되어 하나의 돌출부를 이룰 수 있다.
또한, 게이트선(121)과 이격되도록 유지 전극선(131) 및 유지 전극선(131)으로부터 돌출되는 유지 전극(133, 135)을 함께 형성할 수 있다. 유지 전극선(131)은 게이트선(121)과 동일한 방향으로 뻗어 있다. 유지 전극선(131)의 위로 돌출되는 유지 전극(133)은 제1 부화소 영역(PXa)의 가장자리를 둘러싸도록 형성하고, 유지 전극선(131)의 아래로 돌출되는 유지 전극(135)은 제1 게이트 전극(124h) 및 제2 게이트 전극(124l)과 인접하도록 형성할 수 있다.
이어, 게이트선(121), 제1 게이트 전극(124h), 제2 게이트 전극(124l), 유지 전극선(131), 및 유지 전극(133,135) 위에 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질을 이용하여 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 단일막 또는 다중막으로 형성할 수 있다.
이어, 게이트 절연막(140) 위에 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 금속 산화물(metal oxide) 등과 같은 반도체 물질을 증착한 후 이를 패터닝하여 제1 반도체(154h) 및 제2 반도체(154l)를 형성한다. 제1 반도체(154h)는 제1 게이트 전극(124h) 위에 위치하도록 형성하고, 제2 반도체(154l)는 제2 게이트 전극(124l) 위에 위치하도록 형성할 수 있다.
이어, 금속 물질을 증착한 후 이를 패터닝하여 타 방향으로 뻗어 있는 제1 데이터선(171h) 및 제2 데이터선(171l)을 형성한다. 금속 물질은 단일막 또는 다중막으로 이루어질 수 있다.
또한, 제1 데이터선(171h)으로부터 제1 게이트 전극(124h) 위로 돌출되는 제1 소스 전극(173h) 및 제1 소스 전극(173h)과 이격되는 제1 드레인 전극(175h)을 함께 형성한다. 또한, 제2 데이터선(171l)으로부터 제2 게이트 전극(124l) 위로 돌출되는 제2 소스 전극(173l) 및 제2 소스 전극(173l)과 이격되는 제2 드레인 전극(175l)을 함께 형성한다.
반도체 물질과 금속 물질을 연속으로 증착한 후 이를 동시에 패터닝하여 제1 및 제2 반도체(154h, 154l), 제1 및 제2 데이터선(171h, 171l), 제1 및 제2 소스 전극(173h, 173l), 및 제1 및 제2 드레인 전극(175h, 175l)을 형성할 수도 있다. 이때, 제1 반도체(154h)는 제1 데이터선(171h)의 아래에도 형성되고, 제2 반도체(154l)는 제2 데이터선(171l)의 아래에도 형성된다.
제1 및 제2 게이트 전극(124h, 124l), 제1 및 제2 소스 전극(173h, 173l), 제1 및 제2 드레인 전극(175h, 175l)은 제1 및 제2 반도체(154h, 154l)와 함께 각각 제1 및 제2 박막 트랜지스터(thin film transistor, TFT)(Qh, Ql)를 구성한다.
이어, 제1 데이터선(171h), 제2 데이터선(171l), 제1 소스 전극(173h), 제1 드레인 전극(175h), 제1 소스 전극(173h)과 제1 드레인 전극(175h) 사이로 노출되어 있는 제1 반도체(154h), 제2 소스 전극(173l), 제2 드레인 전극(175l), 제2 소스 전극(173l)과 제2 드레인 전극(175l) 사이로 노출되어 있는 제2 반도체(154l) 위에 보호막(180)을 형성한다. 보호막(180)은 유기 절연 물질 또는 무기 절연 물질로 형성할 수 있고, 단일막 또는 다중막으로 이루어질 수 있다.
이어, 보호막(180) 위에 색필터(230)를 형성한다. 색필터(230)는 제1 부화소(PXa)와 제2 부화소(PXb) 내에 형성하고, 제1 골짜기(V1)에는 형성하지 않을 수 있다. 복수의 화소 영역(PX)의 열 방향을 따라 동일한 색의 색필터(230)를 형성할 수 있다. 세 가지 색의 색필터(230)를 형성하는 경우 제1 색의 색필터(230)를 먼저 형성한 후 마스크를 쉬프트 시켜 제2 색의 색필터(230)를 형성할 수 있다. 이어, 제2 색의 색필터(230)를 형성한 후 마스크를 쉬프트시켜 제3 색의 색필터(230)를 형성할 수 있다.
이어, 덮개막(390) 위의 제1 골짜기(V1) 및 제2 골짜기(V2)에 차광 부재(220)를 형성한다.
색필터(230)와 차광 부재(220)는 일부 영역에서 서로 중첩되도록 형성할 수 있다. 예를 들면, 제1 골짜기(V1)와 제1 부화소 영역(PXa)의 경계, 제1 골짜기(V1)와 제2 부화소 영역(PXb)의 경계에서 색필터(230)와 차광 부재(220)가 서로 중첩되도록 형성할 수 있다.
상기에서 색필터(230)를 형성한 후 차광 부재(220)를 형성하는 것으로 설명하였으나, 본 발명은 이에 한정되지 아니하고 차광 부재(220)를 먼저 형성한 후 색필터(230)를 형성할 수도 있다.
이어, 색필터(230) 및 차광 부재(220) 위에 유기 절연 물질로 제1 절연층(240)을 형성하고, 제1 절연층(240) 위에 무기 절연 물질로 제2 절연층(250)을 형성한다.
보호막(180), 색필터(230), 제1 절연층(240), 및 제2 절연층(250)을 패터닝하여 제1 드레인 전극(175h)의 적어도 일부를 노출시키도록 제1 접촉 구멍(181h)을 형성하고, 제2 드레인 전극(175l)의 적어도 일부를 노출시키도록 제2 접촉 구멍(181l)을 형성한다. 이때, 보호막(180), 색필터(230), 제1 절연층(240), 및 제2 절연층(250)을 동시에 패터닝할 수도 있고, 각각 별도의 공정을 통해 패터닝할 수도 있으며, 일부 층만 동시에 패터닝할 수도 있다.
제2 절연층(250) 위에 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질을 증착한 후 이를 패터닝하여 화소 영역(PX) 내에 화소 전극(191)을 형성한다. 화소 전극(191)은 제1 부화소 영역(PXa) 내에 위치하는 제1 부화소 전극(191h) 및 제2 부화소 영역(PXb) 내에 위치하는 제2 부화소 전극(191l)을 포함한다. 제1 부화소 전극(191h)과 제2 부화소 전극(191l)은 제1 골짜기(V1)를 사이에 두고 분리되도록 위치할 수 있다.
제1 부화소 전극(191h) 및 제2 부화소 전극(191l) 각각에 가로 줄기부(193h, 193l), 가로 줄기부(193h, 193l)와 교차하는 세로 줄기부(192h, 192l)를 형성한다. 또한, 가로 줄기부(193h, 193l) 및 세로 줄기부(192h, 192l)로부터 비스듬하게 뻗어있는 복수의 미세 가지부(194h, 194l)를 형성한다.
도 8에 도시된 바와 같이, 화소 전극(191) 위에 감광성 유기 물질을 도포하고, 포토 공정을 통해 희생층(300)을 형성한다. 희생층(300)은 열 방향으로 형성할 수 있다. 희생층(300)은 각 화소(PX) 및 제1 골짜기(V1)에 형성하고, 제2 골짜기(V2)에는 형성하지 않을 수 있다.
이어, 희생층(300) 위에 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질을 증착하여 제1 공통 전극(270a)을 형성한다.
이어, 제1 공통 전극(270a) 위에 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질로 지붕층(360)을 형성한다.
이어, 지붕층(360) 및 제1 공통 전극(270a)을 패터닝하여, 제1 골짜기(V1)에 위치하는 지붕층(360) 및 제1 공통 전극(270a)을 제거한다. 따라서, 복수의 지붕층(360) 및 복수의 제1 공통 전극(270a)이 행 방향으로 형성되고, 인접한 제1 공통 전극(270a)은 서로 연결되지 않는다.
지붕층(360) 및 제1 공통 전극(270a)을 패터닝함으로써, 희생층(300)의 일부가 외부로 노출된다. 희생층(300)이 노출된 기판(110) 위에 현상액 또는 스트리퍼 용액 등을 공급하여 희생층(300)을 전면 제거하거나, 애싱(ashing) 공정을 이용하여 희생층(300)을 전면 제거한다.
도 9 및 도 10에 도시된 바와 같이, 희생층(300)이 제거되면, 희생층(300)이 위치하였던 자리에 미세 공간(305)이 생긴다.
화소 전극(191)과 제1 공통 전극(270a)은 미세 공간(305)을 사이에 두고 서로 이격된다. 제1 공통 전극(270a)은 미세 공간(305)의 상부면과 양측면을 덮도록 형성된다.
미세 공간(305)의 가장자리 중 일부는 제1 공통 전극(270a)에 의해 덮여있지 않고, 노출되어 있으며, 미세 공간(305)이 노출되어 있는 부분을 주입구(307a, 307b)라 한다. 하나의 미세 공간(305)에는 두 개의 주입구(307a, 307b)를 형성할 수 있으며, 예를 들면, 미세 공간(305)의 제1 가장자리의 측면을 노출시키는 제1 주입구(307a) 및 미세 공간(305)의 제2 가장자리의 측면의 노출시키는 제2 주입구(307b)를 형성할 수 있다. 제1 가장자리 및 제2 가장자리는 서로 마주보는 가장자리로써, 예를 들면, 제1 가장자리가 미세 공간(305)의 상측 가장자리이고, 제2 가장자리가 미세 공간(305)의 하측 가장자리일 수 있다.
이어, 스핀 코팅 방식 또는 잉크젯 방식으로 배향 물질이 포함되어 있는 배향액을 기판(110) 위에 떨어뜨리면, 배향액이 주입구(307a, 307b)를 통해 미세 공간(305) 내부로 주입된다. 배향액을 미세 공간(305)의 내부로 주입한 후 경화 공정을 진행하면 용액 성분은 증발하고, 배향 물질이 미세 공간(305) 내부의 벽면에 남게 된다.
따라서, 화소 전극(191) 위에 제1 배향막(11)을 형성하고, 제1 공통 전극(270a) 아래에 제2 배향막(21)을 형성할 수 있다. 제1 배향막(11)과 제2 배향막(21)은 미세 공간(305)을 사이에 두고 서로 마주보도록 형성되고, 미세 공간(305)의 가장자리에서는 서로 연결되도록 형성된다.
이때, 제1 및 제2 배향막(11, 21)은 미세 공간(305)의 측면을 제외하고는 기판(110)에 대해 수직한 방향으로 배향이 이루어질 수 있다.
이어, 잉크젯 방식 또는 디스펜싱 방식으로 액정 물질을 기판(110) 위에 떨어뜨리면, 모세관력(capillary force)에 의해 액정 물질이 주입구(307a, 307b)를 통해 미세 공간(305) 내부로 주입된다.
이어, 지붕층(360) 위에 액정 분자(310)와 반응하지 않는 물질을 증착하여 덮개막(390)을 형성한다. 덮개막(390)은 주입구(307a, 307b)를 덮도록 형성되어, 미세 공간(305)의 내부에 형성되어 있는 액정 분자(310)가 외부로 나오지 않도록 미세 공간(305)을 밀봉한다.
도 11 및 도 12에 도시된 바와 같이, 덮개막(390)을 패터닝하여, 미세 공간(305)과 중첩하는 부분의 덮개막(390)을 대부분 제거한다. 이때, 미세 공간(305)의 가장자리와 중첩하는 부분의 덮개막(390)과 제1 골짜기(V1)에 위치하는 덮개막(390)을 남긴다. 특히, 주입구(307a, 307b)가 형성되어 있는 미세 공간(305)의 가장자리와 중첩하는 부분의 덮개막(390)을 남긴다. 덮개막(390)은 미세 공간(305)의 가장자리를 제외하고는 미세 공간(305)과 중첩하지 않는다. 덮개막(390)은 미세 공간(305)의 중심부와 중첩하지 않는다.
덮개막(390)은 감광성 유기 물질이 첨가되어 있는 물질로 이루어질 수 있다. 덮개막(390) 위에 마스크를 대응시키고, 광을 조사하면 감광성 유기 물질이 광에 반응하게 되므로, 포토 공정만으로 덮개막(390)을 패터닝할 수 있다. 다른 방법으로써, 덮개막(390) 위에 감광막을 형성하고, 감광막을 포토 공정으로 패터닝한 후, 패터닝된 감광막을 이용하여 덮개막(390)을 식각할 수도 있다.
도 13 및 도 14에 도시된 바와 같이, 패터닝된 덮개막(390)을 마스크로 이용하여 지붕층(360)을 패터닝한다. 따라서, 미세 공간(305)과 중첩하는 부분의 지붕층(360)이 대부분 제거되고, 미세 공간(305)의 가장자리와 중첩하는 부분의 지붕층(360)은 남게 된다. 지붕층(360)은 제1 공통 전극(270a)과 덮개막(390) 사이에 위치한다.
도 15 및 도 16에 도시된 바와 같이, 제1 공통 전극(270a) 및 덮개막(390) 위에 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 제2 공통 전극(270b)을 형성한다. 제2 공통 전극(270b)은 기판(110) 위의 전면에 형성할 수 있다. 다만, 제2 공통 전극(270b)이 기판(110) 위의 가장자리 일부 영역에는 형성되지 않도록 패터닝할 수 있다. 기판(110) 위의 가장자리 일부 영역에는 게이트 구동부, 데이터 구동부 등과 같은 회로부를 형성하거나, 이들과 연결되는 패드부를 형성할 수 있다.
미세 공간(305)의 가장자리를 제외하고, 미세 공간(305)과 중첩하는 부분의 지붕층(360)과 덮개막(390)을 제거함으로써, 제1 공통 전극(270a)이 노출된다. 그 위에 제2 공통 전극(270b)을 형성하였으므로, 제1 공통 전극(270a)과 제2 공통 전극(270b)이 직접적으로 연결된다. 미세 공간(305)과 중첩하는 부분에서 제1 공통 전극(270a)과 제2 공통 전극(270b)은 서로 연결되고, 제1 공통 전극(270a)과 제2 공통 전극(270b)에는 동일한 전압이 인가된다.
다음으로, 도 17 내지 도 19를 참조하여 본 발명의 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 17 내지 도 19에 도시된 본 발명의 일 실시예에 의한 표시 장치는 도 1 내지 도 6에 도시된 본 발명의 일 실시예에 의한 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 덮개막이 그물 형으로 형성된다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 상세히 설명한다.
도 17은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 사시도이고, 도 18은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 평면도이며, 도 19는 도 18의 XIX-XIX선을 따라 나타낸 본 발명의 일 실시예에 의한 표시 장치의 단면도이다.
앞선 실시예에서 덮개막(390)은 열 방향으로 뻗어 있는 막대형으로 이루어져 있는 반면에, 본 실시예에서 덮개막(390)은 열 방향 및 행 방향으로 뻗어 있는 그물형으로 이루어져 있다.
덮개막(390)은 주입구(307a, 307b)를 덮어 미세 공간(305)을 밀봉한다. 덮개막(390)은 제1 골짜기(V1) 및 제2 골짜기(V2)에 형성되고, 미세 공간(305)의 가장자리와 중첩하도록 형성될 수 있다. 덮개막(390)은 미세 공간(305)의 네 가장자리와 모두 중첩할 수 있다. 덮개막(390)은 미세 공간(305)의 가장자리를 제외하고는 미세 공간(305)과 중첩하지 않는다. 덮개막(390)은 미세 공간(305)의 중심부와 중첩하지 않는다.
제2 골짜기(V2)에 덮개막(390)이 더 형성됨에 따라 지붕층(360)도 제2 골짜기(V2)에 더 형성될 수 있다. 앞선 실시예에서는, 제2 골짜기(V2)에 위치하는 지붕층(360)을 제거하였으나, 본 실시예에서는 제2 골짜기(V2)에 위치하는 지붕층(360)을 남기게 된다.
다음으로, 도 20을 참조하여 본 발명의 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 20에 도시된 본 발명의 일 실시예에 의한 표시 장치는 도 1 내지 도 6에 도시된 본 발명의 일 실시예에 의한 표시 장치와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 지붕층이 생략된다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 상세히 설명한다.
도 20은 본 발명의 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
앞선 실시예에서 제1 공통 전극(270a)과 덮개막(390) 사이에는 지붕층이 형성되는 반면에, 본 실시예에서는 지붕층이 형성되지 않는다.
덮개막(390)은 미세 공간(305)의 가장자리에서 제1 공통 전극(270a) 바로 위에 형성되어 있다. 지붕층 형성 공정을 생략함으로써, 공정을 줄여 비용 및 제조 시간을 감소시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
11: 제1 배향막 21: 제2 배향막
121: 게이트선 124h: 제1 게이트 전극
124l: 제2 게이트 전극 131: 유지 전극선
133, 135: 유지 전극 154h: 제1 반도체
154l: 제2 반도체 173h: 제1 소스 전극
173l: 제2 소스 전극 175h: 제1 드레인 전극
175l: 제2 드레인 전극 191: 화소 전극
191h: 제1 부화소 전극 191l: 제2 부화소 전극
220: 차광 부재 240: 제1 절연층
250: 제2 절연층 270a: 제1 공통 전극
270b: 제2 공통 전극 305: 미세 공간
307a: 제1 주입구 307b: 제2 주입구
310: 액정 분자 360: 지붕층
390: 덮개막

Claims (20)

  1. 기판,
    상기 기판 위에 형성되어 있는 박막 트랜지스터,
    상기 박막 트랜지스터 위에 형성되어 있는 화소 전극,
    상기 화소 전극 위에 상기 화소 전극과 미세 공간을 사이에 두고 이격되도록 형성되어 있는 제1 공통 전극,
    상기 미세 공간의 일부를 노출시키는 주입구,
    상기 미세 공간을 채우고 있는 액정층,
    상기 주입구를 덮어 상기 미세 공간을 밀봉하는 덮개막, 및
    상기 제1 공통 전극과 연결되도록 상기 제1 공통 전극 및 상기 덮개막 위에 형성되어 있는 제2 공통 전극을 포함하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 미세 공간은 매트릭스 형태로 배치되어 있고,
    열 방향으로 인접한 상기 미세 공간들 사이에 제1 골짜기가 형성되어 있고,
    행 방향으로 인접한 상기 미세 공간들 사이에 제2 골짜기가 형성되어 있는,
    표시 장치.
  3. 제2 항에 있어서,
    상기 덮개막은 상기 제1 골짜기에 형성되어 있는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 덮개막은 상기 미세 공간의 가장자리와 중첩하도록 형성되어 있는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 덮개막은 상기 미세 공간의 가장자리를 제외하고는 상기 미세 공간과 중첩하지 않는,
    표시 장치.
  6. 제3 항에 있어서,
    상기 덮개막은 상기 미세 공간의 중심부와 중첩하지 않는,
    표시 장치.
  7. 제3 항에 있어서,
    상기 제1 공통 전극 및 상기 제2 공통 전극은 상기 미세 공간과 중첩하는 부분에서 서로 연결되어 있는,
    표시 장치.
  8. 제3 항에 있어서,
    상기 덮개막은 상기 제2 골짜기에 더 형성되어 있는,
    표시 장치.
  9. 제3 항에 있어서,
    상기 제1 공통 전극과 상기 덮개막 사이에 형성되어 있는 지붕층을 더 포함하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 지붕층은 실리콘 질화물 및 실리콘 산화물 중 적어도 어느 하나를 포함하는,
    표시 장치.
  11. 기판 위에 박막 트랜지스터를 형성하는 단계,
    상기 박막 트랜지스터에 연결되도록 화소 전극을 형성하는 단계,
    상기 화소 전극 위에 희생층을 형성하는 단계,
    상기 희생층 위에 제1 공통 전극을 형성하는 단계,
    상기 희생층의 일부가 노출되도록 상기 제1 공통 전극을 패터닝하는 단계,
    상기 희생층을 제거하여 상기 공통 전극과 상기 화소 전극 사이에 일부가 노출되어 있는 미세 공간을 형성하는 단계,
    상기 미세 공간 내부로 액정 물질을 주입하여 액정층을 형성하는 단계,
    상기 미세 공간이 노출된 부분을 덮도록 덮개막을 형성하여 상기 미세 공간을 밀봉하는 단계, 및
    상기 제1 공통 전극의 적어도 일부가 노출되도록 상기 덮개막을 패터닝하는 단계,
    상기 제1 공통 전극 및 상기 덮개막 위에 제2 공통 전극을 형성하는 단계를 포함하는,
    표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 미세 공간은 매트릭스 형태로 배치되어 있고,
    열 방향으로 인접한 상기 미세 공간들 사이에 제1 골짜기가 형성되어 있고,
    행 방향으로 인접한 상기 미세 공간들 사이에 제2 골짜기가 형성되어 있는,
    표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 덮개막을 패터닝하는 단계에서,
    상기 제1 골짜기에 위치하는 상기 덮개막이 남아있도록 패터닝하는,
    표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 덮개막을 패터닝하는 단계에서,
    상기 미세 공간의 가장자리와 중첩하는 부분에 위치하는 상기 덮개막이 더 남아있도록 패터닝하는,
    표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 덮개막을 패터닝하는 단계에서,
    상기 미세 공간의 가장자리를 제외하고, 상기 미세 공간과 중첩하는 부분에 위치하는 덮개막이 제거되도록 패터닝하는,
    표시 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 덮개막을 패터닝하는 단계에서,
    상기 미세 공간의 중심부와 중첩하는 부분에 위치하는 덮개막이 제거되도록 패터닝하는,
    표시 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 제1 공통 전극 및 상기 제2 공통 전극은 상기 미세 공간과 중첩하는 부분에서 서로 연결되어 있는,
    표시 장치의 제조 방법.
  18. 제13 항에 있어서,
    상기 덮개막을 패터닝하는 단계에서,
    상기 제1 골짜기에 위치하는 상기 덮개막이 더 남아있도록 패터닝하는,
    표시 장치의 제조 방법.
  19. 제13 항에 있어서,
    상기 제1 공통 전극 위에 지붕층을 형성하는 단계,
    상기 희생층의 일부가 노출되도록 상기 지붕층을 패터닝하는 단계, 및
    상기 패터닝된 덮개막을 마스크로 사용하여 상기 지붕층을 패터닝하는 단계를 더 포함하는,
    표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 지붕층은 실리콘 질화물 및 실리콘 산화물 중 적어도 어느 하나를 포함하는,
    표시 장치의 제조 방법.
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