KR20150061442A - 박막 트랜지스터, 그 제조방법 및 표시장치 - Google Patents

박막 트랜지스터, 그 제조방법 및 표시장치 Download PDF

Info

Publication number
KR20150061442A
KR20150061442A KR1020130145576A KR20130145576A KR20150061442A KR 20150061442 A KR20150061442 A KR 20150061442A KR 1020130145576 A KR1020130145576 A KR 1020130145576A KR 20130145576 A KR20130145576 A KR 20130145576A KR 20150061442 A KR20150061442 A KR 20150061442A
Authority
KR
South Korea
Prior art keywords
gate
insulating film
electrode
gate insulating
display device
Prior art date
Application number
KR1020130145576A
Other languages
English (en)
Inventor
문혜지
Original Assignee
네오뷰코오롱 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 네오뷰코오롱 주식회사 filed Critical 네오뷰코오롱 주식회사
Priority to KR1020130145576A priority Critical patent/KR20150061442A/ko
Publication of KR20150061442A publication Critical patent/KR20150061442A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 TFT의 게이트 절연막의 두께를 두껍게 하여 표시장치의 게이트 라인(G)과 데이터 라인(D)의 교차영역에서의 기생용량을 감소시키기 위한 것으로, 기판(70)상에 형성된 게이트 전극(22)과, 게이트 전극의 상부를 포함하는 기판의 상부에 형성된 게이트 절연막(23)과, 게이트 절연막의 상부에 형성된 소스 전극 및 드레인 전극(24, 25)과, 소스 전극 및 드레인 전극 사이의 게이트 절연막의 일부를 제거하여 형성된 오목부(26)와, 오목부와 소스 전극 및 드레인 전극의 일부의 상부에 형성된 활성층(27)을 포함하며, 상기 교차영역(50)에서 게이트 라인(G)과 데이터 라인(D)은 게이트 절연막(23)에 의해 전기적으로 격리된다.

Description

박막 트랜지스터, 그 제조방법 및 표시장치{THIN FILM TRANSISTOR, MANUFACTURING METHOD THE SAME AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터에 관한 것으로, 특히 액티브 매트릭스형 표시장치에서 데이터 라인과 게이트 라인이 교차하는 교차점에서 발생하는 기생용량을 감소시킬 수 있는 박막 트랜지스터와 그 제조방법 및 상기 박막 트랜지스터를 구비하는 표시장치에 관한 것이다.
주사 라인과 데이터 라인이 교차하는 교점에 화소 구동용 박막 트랜지스터(thin film transistor : TFT)를 갖는 이른바 액티브 매트릭스형 표시장치가 널리 사용되고 있고, 이 액티브 매트릭스형 표시장치는 표시장치를 구성하는 각 화소에 각각 게이트 신호와 데이터 신호를 공급하는 게이트 라인과 데이터 라인이 매트릭스 형상으로 배열되어 있다.
이와 같은 액티브 매트릭스형 표시장치에서는 간단한 공정에 의해 저 비용으로 표시장치를 제작하기 위해 TFT의 게이트 절연막을 용량소자의 유전체 층으로 이용하는 동시에, 이 게이트 절연막을 게이트 라인과 데이터 라인이 교차하는 중첩영역에서 서로 전기적으로 격리하는 절연 층으로서 사용하며, 상기 게이트 절연막, 유전체 층 및 절연 층은 동일 재료를 이용하여 동일 공정에서 동일 두께로 형성한다.
TFT의 게이트 절연막의 두께는 TFT의 성능에 영향을 미치며, 게이트 절연막의 두께가 얇을수록 고성능, 저전압의 TFT가 가능해진다.
그러나 TFT에서와는 달리, 게이트 라인과 데이터 라인이 중첩하는 중첩영역에서의 절연 층이 되는 상기 게이트 절연막의 두께가 얇아지면 그만큼 두 라인 사이의 기생용량이 증가하며, 이에 따라 각 라인에서의 신호 지연 및 전압강하를 발생시켜서 전력 소비가 증가하는 동시에 표시장치의 화질이 저하하는 등의 문제를 야기한다.
이와 같은 문제를 해결하기 위해서는 게이트 라인과 데이터 라인의 교차영역에 추가적인 절연막을 더 형성하여 기생용량을 감소시키는 방법을 생각할 수 있으나, 이 방법은 추가 절연막 형성을 위한 별도의 공정이 필요하고, 또, 이 추가공정을 위한 별도의 마스크도 필요로 하며, 이는 제조비용의 증가로 연결된다.
이에 대한 대안의 하나로 예를 들어 특허문헌 1에 기재된 기술이 있다. 도 1은 특허문헌 1의 종래기술의 표시장치의 각 부의 단면도이다.
도 1에 도시하는 것과 같이, 특허문헌 1의 표시장치는 기판(100)상에서 제 1 방향으로 연장 형성된 게이트 라인(G)과 제 1 방향과 수직인 제 2 방향으로 연장 형성된 데이터 라인(D)에 의해 구획되는 영역에 형성된 복수의 화소 회로를 가지며, 각 화소 회로는 유기발광소자(OLED)와 2개의 박막 트랜지스터(TFT) 및 커패시터(C)를 포함한다.
박막 트랜지스터(TFT)는 기판(100) 상에 순차 형성된 게이트 전극(210), 게이트 절연막(213), 활성층(220), 제 1 절연 층(105), 소스전극(231) 및 드레인 전극(232)을 포함한다,
교차영역(G-D)은 박막 트랜지스터(TFT)의 게이트 전극(210)과 동일한 층에서 게이트 전극(210)과 동일한 재료 및 동일 공정에서 형성된 게이트 라인(G)과, 박막 트랜지스터(TFT)의 게이트 절연막(213)과 동일한 층에서 게이트 절연막(213)과 분리되어서 게이트 절연막(213)과 동일 재료 및 동일 공정에서 형성된 절연 섬(13)과, 박막 트랜지스터(TFT)의 활성층(220)과 동일한 층에서 활성층(220)과 분리되어서 활성층(220)과 동일 재료로 동일 공정에서 형성된 반도체 섬(20)과, 박막 트랜지스터(TFT)의 제 1 절연 층(105)과 동일한 재료로 동일 공정에서 형성된 제 1 절연 층(105) 및 박막 트랜지스터(TFT)의 소스전극(231) 및 드레인 전극(232)과 동일한 층에서 소스전극(231) 및 드레인 전극(232)과 동일한 재료로 동일 공정에서 형성된 데이터 라인(D)이 순차 적층된 구조로 하고 있다.
이와 같이 특허문헌 1에서는 게이트 라인(G)과 데이터 라인(D)이 교차하는 교차영역(G-D)의 제 1 절연 층 내에 독립된 반도체 섬 및 절연 섬을 형성하여 기생용량을 감소시키고 있다.
그러나 특허문헌 1에서는 기생용량의 크기를 결정하는 주요 변수인 게이트 라인(G)과 데이터 라인(D) 사이의 거리가 반도체 섬 및 절연 섬의 유무와 상관없이 동일하므로 실질적으로 기생용량의 감소효과는 미미하다고 할 수 있다.
특허문헌 1 : 공개특허 10-2012-0129593호 공보(2012. 11. 28. 공개)
본 발명은 표시장치의 게이트 라인과 데이터 라인의 교차영역에서 발생하는 기생용량의 크기 결정에 직접적인 영향을 주는 요소인 게이트 라인과 데이터 라인 사이의 거리를 증대시킴으로써 게이트 라인과 데이터 라인의 교차영역의 기생용량을 감소시킬 수 있는 박막 트랜지스터 및 그 제조방법과 상기 박막 트랜지스터를 갖는 표시장치를 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 박막 트랜지스터는, 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 게이트 전극의 상부를 포함하는 상기 기판의 상부에 형성된 게이트 절연막과, 상기 게이트 절연막의 상부에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극 사이의 상기 게이트 절연막의 일부를 제거하여 형성된 오목부와, 상기 오목부와 상기 소스 전극 및 상기 드레인 전극의 일부의 상부에 형성된 활성층을 포함한다.
또, 상기 과제를 해결하기 위한 본 발명의 반도체 박막 트랜지스터 제조방법은, 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 상부를 포함하는 상기 기판의 상부에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막의 상부에 각각 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극과 상기 드레인 전극 사이의 상기 게이트 절연막의 일부를 제거하여 오목부를 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극의 일부를 포함하는 상기 오목부의 상부에 활성층을 형성하는 단계를 포함한다.
상기 게이트 절연막의 두께는 100~500㎚로 하는 것이 바람직하고, 상기 오목부의 깊이는 50~200㎚로 하는 것이 바람직하다.
상기 오목부는 상기 소스 전극 및 상기 드레인 전극을 마스크로 하여 형성하면 좋다.
또, 상기 활성층 상부에 보호막을 형성하는 단계를 더 포함하며, 상기 활성층과 상기 보호막은 단일 공정에 의해 패터닝해도 좋다.
또, 상기 과제를 해결하기 위한 본 발명의 액티브 매트릭스형 표시장치는, 매트릭스 형상으로 배열된 복수의 화소와, 상기 복수의 화소 각각에 게이트 신호를 공급하는 게이트 라인과, 상기 복수의 화소 각각에 데이터 신호를 공급하는 데이터 라인과, 상기 복수의 화소 구동용 소자로 상기 어느 하나의 반도체 박막 트랜지스터를 구비한다.
상기 게이트 라인과 상기 데이터 라인이 교차하는 교차영역에서 상기 게이트 라인과 상기 데이터 라인은 상기 게이트 절연막에 의해 전기적으로 격리되는 것으로 하면 좋다.
상기 구성을 갖는 본 발명에 의하면 반도체 박막 트랜지스터의 게이트 절연막의 두께를 두껍게 함으로써, 이 두껍게 형성된 게이트 절연막에 의해 표시장치의 게이트 라인과 데이터 라인의 교차영역에서 발생하는 기생용량을 감소시키면서도, 반도체 박막 트랜지스터는 게이트 절연막의 일부를 제거한 오목부에 활성층을 형성함으로써 반도체 박막 트랜지스터 고유의 특성을 유지할 수 있다.
따라서 간단한 구성의 변경에 의해 반도체 박막 트랜지스터의 특성의 저하 없이 게이트 라인과 데이터 라인의 교차영역에서 발생하는 기생용량을 감소시킬 수 있다.
그 외의 본 발명의 효과는 이하의 설명으로부터 확인할 수 있다.
도 1은 종래기술의 표시장치의 각 부의 단면도,
도 2는 본 발명의 바람직한 실시형태의 액티브 매트릭스형 표시장치의 개략 평면도,
도 3은 도 2의 A-A선, B-B선 및 C-C선을 따라서 각각 절단한 단면도,
도 4는 본 발명의 바람직한 실시형태의 표시장치의 제조공정을 나타내는 단면도,
도 5는 본 발명의 바람직한 실시형태의 표시장치의 제조공정을 나타내는 단면도이다.
이하, 본 발명의 바람직한 실시형태에 대해서 도면을 참조하면서 상세하게 설명한다.
도 2는 본 발명의 바람직한 실시형태의 액티브 매트릭스형 표시장치의 개략 평면도이다.
도 2에 도시하는 것과 같이, 본 실시형태의 표시장치(1)는 X축 방향으로 연장 형성된 게이트 라인(G)과 X축 방향과 실질적으로 수직방향인 Y축 방향으로 연장 형성된 데이터 라인(D)을 포함하며, 이 게이트 라인(G)과 데이터 라인(D)에 의해 구획되는 영역이 화소 영역(10)이 된다.
구체적으로는, 화소 영역(10)은 발광영역(15)과 TFT영역(20) 및 발광영역(15)과 TFT영역(20)을 전기적으로 접속하는 접속영역(11)으로 이루어진다.
또, 게이트 라인(G)과 데이터 라인(D)이 교차하는 부분이 교차영역(50)이며, 본 발명에 의해 해결하고자 하는 주제가 바로 이 교차영역(50)에서의 기생용량이다.
도 2에서는 설명의 편의상 표시장치(1)가 1개 화소당 1개의 TFT를 갖는 것으로 도시하고 있으나, 본 발명은 화소당 1개의 TFT와 커패시터를 갖거나, 또는 화소당 2개 이상의 TFT 및 커패시터를 갖는 표시장치에도 동일하게 적용할 수 있다.
또, 본 발명은 예를 들어 액티브 매트릭스 유기발광 표시장치(Active Matrix Organic Light Emitting Display : AMOLED)나 액티브 매트릭스 액정표시장치(Liquid Crystal Display : AMLCD) 등과 같이 표시장치의 화소 구동용 소자로 TFT를 이용하는 표시장치에는 모두 이용할 수 있다.
또, 도 2에서는 본 발명의 이해를 위해 꼭 필요한 부분만을 나타내고 있고, 그 외의 다른 구성은 생략하고 있다.
이어서, 도 3을 참조하면서 접속영역(11), TFT영역(20) 및 교차영역(50)의 구성에 대해서 상세하게 설명한다.
도 3은 도 2의 A-A선을 따라서 절단한 단면도이다.
도 3에 도시하는 것과 같이, TFT영역(20)은 기판(70) 상에 형성된 게이트 전극(22)과, 게이트 전극(22)을 포함하는 기판(70)의 상부에 형성되며 소정의 두께를 갖는 게이트 절연막(23)과, 게이트 절연막(23)의 상부에 형성된 소스-드레인 전극(24, 25)과, 게이트 절연막(23)의 일부가 예를 들어 에칭(half etching)에 의해 제거된 오목부(26) 상에 형성된 액티브 층(27)과, 액티브 층(27)의 상부에 형성된 보호층(28)을 구비하고 있다.
또, 도 3에는 도시하고 있지 않으나, 필요에 따라서 보호층(28)의 상부에는 화소 정의 막 등을 더 가지며, 이들은 본 발명의 주제는 아니므로 상세한 설명은 생략한다.
또, 접속영역(11)은 TFT영역(20)의 게이트 전극(22)과 동일한 층에서 동일한 재료로 동일 공정에 의해 형성된 화소 전극(12)을 가지며, 이 화소 전극(12) 상부에는 TFT영역(20)의 소스-드레인 전극(24, 25) 중 어느 하나와 전기적으로 접속하며, 소스-드레인 전극(24, 25)과 동일한 재료로 동일 공정에 의해 형성된 보조전극(14)을 구비하고 있다.
본 실시형태에서는 접속영역(11)에서의 화소 전극(12)의 상부에는 TFT영역(20)의 소스-드레인 전극(24, 25) 중 어느 하나와 연결되는 보조전극(14)을 갖는 것으로 하고 있으나, 보조전극(14)은 생략해도 좋으며, 이 경우에는 소스-드레인 전극(24, 25) 중 어느 하나가 화소 전극(12)과 직접 접속되도록 하면 된다.
또, 도 3에는 도시하고 있지 않으나, 보조전극(14)의 상부에는 예를 들어 표시장치가 OLED인 경우에는 유기재료로 이루어지는 활성층 및 대향 전극 등이 더 형성된다.
교차영역(50)은 TFT영역(20)의 게이트 전극(22)과 동일한 층에서 동일한 재료로 동일 공정에 의해 형성된 게이트 라인(G)과, TFT영역(20)의 소스-드레인 전극(24, 25) 중 어느 하나와 동일한 층에서 동일한 재료로 동일 공정에 의해 형성된 데이터 라인(D)을 구비하고 있고, 게이트 라인(G)과 데이터 라인(D) 사이는 게이트 절연막(23)에 의해 전기적으로 절연된 상태로 격리되어 있다.
본 실시형태의 특징은 게이트 라인(G)과 데이터 라인(D) 사이의 거리를 크게 하기 위해 TFT영역(20)에서 게이트 전극(22)과 액티브 층(27) 사이를 격리하는 게이트 절연막(23)의 두께를 종래의 일반적인 TFT에 비해 두껍게 형성하고 있고, 그 대신 게이트 절연막의 두께가 TFT의 전기적 특성에 미치는 영향을 고려하여 TFT영역(20)에서의 게이트 절연막(23)의 일부를 에칭에 의해 제거하여 오목부(26)를 형성하고, 이 오목부(26) 상에 액티브 층(27)을 비롯한 각 층을 형성하고 있다.
이와 같이 함으로써 종래의 표시장치에 비해 게이트 라인(G)과 데이터 라인(D) 사이의 거리를 증대시켜서 양 라인 사이에서 발생하는 기생용량을 감소시키면서도 TFT는 정상적인 특성을 유지하도록 할 수 있다.
본 실시형태에서는 게이트 절연막(23)의 두께를 100~500㎚로 하고 있고, TFT 고유의 특성을 고려한 일반적인 TFT의 게이트 절연막의 두께가 50~300㎚ 정도이므로, 에칭에 의해 제거되는 게이트 절연막(23)의 두께, 즉 오목부(26)의 깊이는 대략 50~200㎚ 정도가 된다.
게이트 절연막(23)의 두께를 100㎚ 미만으로 하면 본 발명의 과제인 기생용량의 감소효과가 미미하고, 또, 500㎚를 넘으면 오목부(26)의 깊이가 너무 깊어져서 TFT의 제작이 곤란하며, 본 실시형태에서는 설명하고 있지 않으나 게이트 절연막은 표시장치의 화소 회로를 구성하는 커패시터의 유전체 층으로도 이용되므로, 게이트 절연막의 두께가 너무 두꺼우면 이 커패시터에서 적절한 값의 정전용량을 얻기가 어렵다.
다음에, 도 4 및 도 5를 참조하면서 본 발명의 표시장치(1)의 제조방법에 대해서 상세하게 설명한다.
도 4 및 도 5는 본 발명의 바람직한 실시형태의 표시장치의 제조공정을 나타내는 단면도이다.
먼저, 유리나 플라스틱 등의 투명한 재료로 이루어지는 기판(70) 상에 예를 들어 ITO(Indium Tin Oxide) 등의 도전성 물질로 이루어지는 도전 층을 형성하고(도 4 (a)), 상기 도전 층을 패터닝하여 화소 전극(12), 게이트 전극(22) 및 게이트 라인(G)을 각각 형성한다(도 4 (b)).
여기서, 상기 도전 층은 ITO 이외의, 예를 들어 IZO나 ZnO와 같은 공지의 다른 재료로 해도 좋다.
이어서, 상기 화소 전극(12), 게이트 전극(22) 및 게이트 라인(G)의 상부를 포함하는 기판(70) 상부에 예를 들어 SiO2나 SiNx 등의 무기물 또는 유기물로 이루어지는 게이트 절연막(23)을 형성하고(도 4 (c)), 접속영역(11)에는 소정의 패턴을 갖는 오목부(13)를 형성한다(도 4 (d)).
이어서, 상기 게이트 절연막(23)의 상부에 도전성 재료로 이루어지는 도전 층을 형성하고(도 4 (e)), 패터닝에 의해 각각 소스-드레인 전극(24, 25) 및 데이터 라인(D)을 형성한다(도 4 (f)).
본 실시형태에서는 접속영역(11)의 보조전극(14)은 소스-드레인 전극(24, 25) 중 어느 하나와 직접 접속하는 것으로 하고 있으나, 만일 보조전극(14)을 갖지 않는 경우에는 상기 패터닝 공정에서 접속영역(11) 상부의 도전 층도 함께 패터닝하여 제거하며, 소스-드레인 전극(24, 25) 중 어느 한 전극이 직접 화소 전극(12)과 전기적으로 연결되는 구조로 해도 좋다.
이어서, 소스-드레인 전극(24, 25)을 마스크로 하여 TFT영역(20)의 게이트 절연막(23)의 일부를 에칭에 의해 제거하여 오목부(26)를 형성한다(도 4 (g)).
오목부(26)의 에칭은 공지의 적절한 방법에 의할 수 있다.
또, 앞에서도 설명한 것과 같이, 도 4 (c)에서 형성하는 게이트 절연막(23)의 두께는 100~500㎚로 하고, 일반적인 TFT의 게이트 절연막의 두께가 50~300㎚ 정도이므로, 에칭에 의해 제거되는 게이트 절연막(23)의 두께, 즉 오목부(26)의 깊이는 대략 50~200㎚ 정도의 범위로 하면 좋다.
이어서, 게이트 절연막(23)의 일부 에칭에 의해 형성된 오목부(26)를 포함하여 상기 소스-드레인 전극(24, 25)의 일부 영역의 상부에 반도체 층 및 보호층을 순차 형성하고 하나의 마스크에 의해 양 층을 일괄 패터닝하여 액티브 층(27) 및 보호층(28)을 형성한다(도 4 (h)).
여기서, 액티브 층 형성용 재료는 예를 들어 비정질 실리콘(a-Si), 저온 폴리실리콘(LTPS), 산화물 반도체 중 어느 반도체재료라도 좋고, 보호층은 예를 들어 SiO2나 SiNx 등을 이용할 수 있다.
이상 설명한 것과 같이 본 실시형태에서는 접속영역(11)의 화소 전극(12)과 TFT영역(20)의 게이트 전극(22) 및 교차영역(50)의 게이트 라인(G)을 동일한 재료를 이용하여 하나의 마스크에 의해 단일 공정으로 기판(70) 상부에 형성할 수 있고, 또, 이들 각 층은 서로 단차 없이 동일한 높이로 형성할 수 있다.
마찬가지로, 보조전극(14)과 소스-드레인 전극(24, 25) 및 데이터 라인(D)도 동일한 재료를 이용하여 하나의 마스크에 의해 단일 공정으로 기판(70) 상부에 형성할 수 있고, 이들 각 층도 서로 단차 없이 동일한 높이로 형성할 수 있다.
또, TFT영역(20)의 액티브 층(27) 및 보호층(28)도 하나의 마스크에 의해 패터닝이 가능하다.
특히, TFT의 선형영역에서의 드레인 전류(ID)를 나타내는 아래 수학 식 1 및 포화영역에서의 드레인 전류(IDsat)를 나타내는 아래의 수학 식 2에서 보는 것과 같이, 일반적으로 게이트 절연막의 두께에 의해 결정되는 정전용량(Ci)은 TFT의 구동특성과 밀접한 관련을 가지며, 게이트 절연막의 두께(d)와 커패시터의 정전용량의 관계는 아래 수학 식 3과 같다.
Figure pat00001
Figure pat00002
Figure pat00003
상기 수학 식 1-3으로부터, 본 발명에서는 게이트 절연막(23)의 두께를 통상의 표시장치용 TFT의 게이트 절연막의 두께보다 두껍게 형성하고, 소스-드레인 전극(24, 25)을 마스크로 하여 통상의 TFT에 적합한 두께가 되도록 게이트 절연막(23)의 일부를 에칭하여 오목부(26)를 형성한 후, 이 오목부(26)에 액티브 층(27) 등을 형성하고 있으므로, 간단한 공정에 의해 교차영역(50)의 게이트 라인(G)과 데이터 라인(D) 사이의 거리를 증대시키면서도 TFT의 특성에는 영향을 주지 않는 표시장치를 제조할 수 있다는 사실을 확인할 수 있다.
이상, 본 발명의 바람직한 실시형태에 대해서 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 다양한 변경 및 변경이 가능하다.
1 표시장치
10 화소 영역
20 TFT영역
22 게이트 전극
23 게이트 절연막
24, 25 소스-드레인 전극
26 오목부
27 액티브 층
G 게이트 라인
D 데이터 라인

Claims (10)

  1. 기판과,
    상기 기판상에 형성된 게이트 전극과,
    상기 게이트 전극의 상부를 포함하는 상기 기판의 상부에 형성된 게이트 절연막과,
    상기 게이트 절연막의 상부에 형성된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 사이의 상기 게이트 절연막의 일부를 제거하여 형성된 오목부와,
    상기 오목부와 상기 소스 전극 및 상기 드레인 전극의 일부의 상부에 형성된 활성층을 포함하는 반도체 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 게이트 절연막의 두께는 100~500㎚인 반도체 박막 트랜지스터.
  3. 청구항 2에 있어서,
    상기 오목부의 깊이는 50~200㎚인 반도체 박막 트랜지스터.
  4. 기판상에 게이트 전극을 형성하는 단계,
    상기 게이트 전극의 상부를 포함하는 상기 기판의 상부에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막의 상부에 각각 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극과 상기 드레인 전극 사이의 상기 게이트 절연막의 일부를 제거하여 오목부를 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극의 일부를 포함하는 상기 오목부의 상부에 활성층을 형성하는 단계를 포함하는 반도체 박막 트랜지스터 제조방법.
  5. 청구항 4에 있어서,
    상기 게이트 절연막의 두께는 100~500㎚인 반도체 박막 트랜지스터 제조방법.
  6. 청구항 5에 있어서,
    상기 오목부의 깊이는 50~200㎚인 반도체 박막 트랜지스터 제조방법.
  7. 청구항 4 내지 6 중 어느 한 항에 있어서,
    상기 오목부는 상기 소스 전극 및 상기 드레인 전극을 마스크로 하여 형성하는 반도체 박막 트랜지스터 제조방법.
  8. 청구항 4 내지 6 중 어느 한 항에 있어서,
    상기 활성층 상부에 보호막을 형성하는 단계를 더 포함하며,
    상기 활성층과 상기 보호막은 단일 공정에 의해 패터닝되는 반도체 박막 트랜지스터 제조방법.
  9. 매트릭스 형상으로 배열된 복수의 화소와,
    상기 복수의 화소 각각에 게이트 신호를 공급하는 게이트 라인과,
    상기 복수의 화소 각각에 데이터 신호를 공급하는 데이터 라인과,
    상기 복수의 화소 구동용 소자로 청구항 1 내지 3 중 어느 한 항에 기재된 반도체 박막 트랜지스터를 구비하는 액티브 매트릭스 표시장치.
  10. 청구항 9에 있어서,
    상기 게이트 라인과 상기 데이터 라인이 교차하는 교차영역에서 상기 게이트 라인과 상기 데이터 라인은 상기 게이트 절연막에 의해 전기적으로 격리되는 액티브 매트릭스 표시장치.
KR1020130145576A 2013-11-27 2013-11-27 박막 트랜지스터, 그 제조방법 및 표시장치 KR20150061442A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130145576A KR20150061442A (ko) 2013-11-27 2013-11-27 박막 트랜지스터, 그 제조방법 및 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130145576A KR20150061442A (ko) 2013-11-27 2013-11-27 박막 트랜지스터, 그 제조방법 및 표시장치

Publications (1)

Publication Number Publication Date
KR20150061442A true KR20150061442A (ko) 2015-06-04

Family

ID=53499421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130145576A KR20150061442A (ko) 2013-11-27 2013-11-27 박막 트랜지스터, 그 제조방법 및 표시장치

Country Status (1)

Country Link
KR (1) KR20150061442A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923549B2 (en) 2018-12-13 2021-02-16 Samsung Display Co., Ltd. Display apparatus including a shielding conductive layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923549B2 (en) 2018-12-13 2021-02-16 Samsung Display Co., Ltd. Display apparatus including a shielding conductive layer
US11482584B2 (en) 2018-12-13 2022-10-25 Samsung Display Co., Ltd. Display apparatus including a shielding conductive layer

Similar Documents

Publication Publication Date Title
US9577011B2 (en) Complementary metal oxide semiconductor transistor and fabricating method thereof
KR102080065B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
US20170146838A1 (en) Semiconductor device, display device, and method for producing semiconductor device
KR101272892B1 (ko) 어레이 기판
TW201639172A (zh) 畫素結構及顯示面板
KR101922937B1 (ko) 박막트랜지스터 기판 및 이의 제조 방법
US9159867B2 (en) Array substrate, manufacturing method thereof, and display device
KR20150063177A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
US9123820B2 (en) Thin film transistor including semiconductor oxide layer having reduced resistance regions
CN105765729A (zh) 半导体装置
US20220077266A1 (en) Semiconductor device including a flexible substrate
US9741861B2 (en) Display device and method for manufacturing the same
KR102410616B1 (ko) 박막트랜지스터, 이의 제조 방법, 및 박막트랜지스터를 포함하는 표시장치
TWI553835B (zh) 主動基板以及顯示面板
KR20120043404A (ko) 표시장치 및 이의 제조방법
CN109545836A (zh) 一种oled显示装置及其制作方法
WO2013163880A1 (zh) 阵列基板及其制造方法和显示装置
KR20170078394A (ko) 표시장치용 어레이기판 및 그 제조방법
KR102037514B1 (ko) 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
US20140151689A1 (en) Display apparatus and method of manufacturing display apparatus
KR20150061442A (ko) 박막 트랜지스터, 그 제조방법 및 표시장치
KR20150064482A (ko) 액티브 매트릭스형 표시장치 및 그 제조방법
KR102444782B1 (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR102080481B1 (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN107611163B (zh) 一种oled显示基板及其制作方法和显示装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid