KR20150058128A - Light emitting device having plurality of non-polar light emitting cells and method of fabricating the same - Google Patents

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Abstract

Disclosed are a light emitting device having multiple non-polar light emitting cells, and a method of fabricating the same. The method comprises the step of preparing a first substrate of sapphire or silicon carbide, in which the upper surface has surface r, surface a, or surface m. The first substrate includes a stripped growth preventing pattern on the upper surface, and has a recess area having the side wall which is surface c between the growth preventing pattern. Nitride semiconductor layers grow on the substrate having the recess area, and light emitting cells separated from each other are formed by patterning the nitride semiconductor layers. Accordingly, provided is a light emitting device having non-polar light emitting cells of excellent crystal quality.

Description

복수개의 비극성 발광셀들을 갖는 발광 소자 및 그것을 제조하는 방법{LIGHT EMITTING DEVICE HAVING PLURALITY OF NON-POLAR LIGHT EMITTING CELLS AND METHOD OF FABRICATING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting device having a plurality of nonpolar light emitting cells, and a method of manufacturing the same. 2. Description of the Related Art LIGHT EMITTING DEVICE HAVING PLURALITY OF NON-POLAR LIGHT EMITTING CELLS AND METHOD OF FABRICATING THE SAME

본 발명은 발광 소자 및 그것을 제조하는 방법에 관한 것으로, 더욱 상세하게는 비극성 발광셀들을 갖는 발광 소자 및 그것을 제조하는 방법에 관한 것이다.The present invention relates to a light emitting device and a method of manufacturing the same, and more particularly to a light emitting device having non-polar light emitting cells and a method of manufacturing the same.

질화갈륨 계열의 발광 다이오드는 표시소자 및 백라이트로 널리 이용되고 있다. 또한, 발광 다이오드는 기존의 전구 또는 형광등에 비해 소모 전력이 작고 수명이 길어, 백열전구 및 형광등을 대체하여 일반 조명 용도로 그 사용 영역을 넓히고 있다.Gallium nitride based light emitting diodes are widely used as display devices and backlights. In addition, the light emitting diode has a smaller consumed electric power and longer life than conventional light bulbs or fluorescent lamps, and has been widely used for general lighting purposes in place of incandescent lamps and fluorescent lamps.

일반적으로, 질화갈륨 계열의 질화물 반도체는 사파이어 또는 실리콘탄화물과 같은 이종 기판상에 성장된다. 질화물 반도체는 주로 이러한 기판의 c면(0001) 상에 성장되어 압전 특성을 나타낸다. 압전 특성에 의해 다중양자우물 구조의 활성영역에서 강한 분극전계가 유발되고, 따라서 발광층의 두께를 증가시키는 것이 어려우며, 발광 재결합율이 감소되어 발광출력을 향상시키는데 한계가 있다.Generally, a nitride semiconductor of the gallium nitride series is grown on a different substrate such as sapphire or silicon carbide. The nitride semiconductor is mainly grown on the c-plane (0001) of such a substrate and exhibits piezoelectric characteristics. It is difficult to increase the thickness of the light emitting layer, and the emission recombination rate is reduced to limit the improvement of the light emitting output.

최근, 이러한 분극전계 유발을 방지하기 위해 c면 사파이어 기판상에 성장된 질화갈륨 결정을 떼어내어 c면 이외의 결정면, 예컨대 a면(11-20) 또는 m면(1-100)을 갖는 질화갈륨 기판으로 가공하고, 이를 질화물 반도체의 성장기판으로 사용하거나, m면 실리콘탄화물기판을 성장기판으로 사용하여 a면 질화물 반도체를 성장시키는 기술이 연구되고 있다. a면 또는 m면으로 성장된 질화물 반도체는 비극성(non-polar) 또는 반극성(semi-polar) 특성을 가지며, 따라서 분극전계를 나타내는 극성 발광 다이오드에 비해 광출력이 향상될 것으로 기대된다.In recent years, in order to prevent such a polarization electric field, a gallium nitride crystal grown on a c-plane sapphire substrate is removed and a crystal plane other than the c-plane, for example, a gallium nitride crystal having an a- There has been studied a technique of growing a-plane nitride semiconductor using a substrate as a growth substrate of a nitride semiconductor or using an m-plane silicon carbide substrate as a growth substrate. The nitride semiconductor grown on the a-plane or the m-plane has non-polar or semi-polar characteristics and is expected to have improved light output compared to polarized light emitting diodes exhibiting a polarization electric field.

그러나 사파이어 기판상에 성장된 질화갈륨 기판을 이용하여 질화물 반도체를 성장시키는 것은 비용이 많이 들고, 더욱이 c면 질화물 반도체에 비해 우수한 결정성을 갖는 질화물 반도체를 얻는 것이 쉽지 않다. 특히, 대전류를 사용하는 고출력 발광 다이오드의 경우, c면 질화물 반도체에 비해 비극성 또는 반극성 발광다이오드의 출력이 상대적으로 낮은 발광출력을 나타내고 있다.However, it is costly to grow a nitride semiconductor using a gallium nitride substrate grown on a sapphire substrate, and it is not easy to obtain a nitride semiconductor having a superior crystallinity to a c-plane nitride semiconductor. In particular, in the case of a high output light emitting diode using a large current, the output of a non-polar or semi-polarized light emitting diode is relatively lower than that of a c-plane nitride semiconductor.

한편, 발광 다이오드는, 일반적으로, 순방향 전류에 의해 광을 방출하며, 직류전류의 공급을 필요로 한다. 순반향 전류하에서 동작하는 발광 다이오드의 특성을 고려하여 복수개의 발광셀들을 역병렬로 연결하거나 또는 브리지 정류기를 이용하여 교류 전원하에서 복수개의 발광셀들을 동작시키는 기술이 시도되어 왔으며, 제품화되고 있는 실정이다. 또한, 단일 기판상에 복수개의 발광셀들을 형성하고 이들을 직렬 및 병렬 연결함으로써 고전압 직류 전원하에서 고출력 및 고효율의 광을 출력할 수 있는 발광 다이오드가 개발되고 있다. 이러한 발광 다이오드들은 단일 기판상에 복수개의 발광셀들을 형성하고 이들 발광셀들을 배선을 통해 연결함으로써 교류 또는 직류 전원하에서 고출력 및 고효율의 광을 방출할 수 있다.On the other hand, light emitting diodes generally emit light by a forward current and require supply of a direct current. There has been attempted to connect a plurality of light emitting cells in antiparallel connection or operate a plurality of light emitting cells under an alternating current power supply using a bridge rectifier in consideration of the characteristics of light emitting diodes operating under forward currents, . In addition, a light emitting diode capable of outputting high output and high efficiency light under a high voltage direct current (DC) power source has been developed by forming a plurality of light emitting cells on a single substrate and connecting them in series and parallel. These light emitting diodes form a plurality of light emitting cells on a single substrate and connect the light emitting cells through wiring, so that light with high output and high efficiency can be emitted under AC or DC power.

복수개의 발광셀들을 이용하여 고전압의 교류 또는 직류 전원에 연결하여 사용할 수 있는 발광 다이오드는, 예컨대 국제공개번호 WO 2004/023568(Al)호에 "발광 성분들을 갖는 발광소자"(LIGHT-EMITTING DEVICE HAVING LIGHT-EMITTING ELEMENTS)라는 제목으로 사카이 등(SAKAI et. al.)에 의해 개시된 바 있다.A light emitting diode which can be used by connecting a plurality of light emitting cells to a high voltage AC or DC power source is disclosed in International Publication No. WO 2004/023568 (Al), entitled " LIGHT-EMITTING DEVICE HAVING LIGHT-EMITTING ELEMENTS (SAKAI et al.).

상기 WO 2004/023568(Al)호에 따르면, LED들이 사파이어 기판과 같은 절연성 기판상에 2차원적으로 연결된 LED 어레이들이 형성된다. 이러한 LED 어레이들에 의해 고전압 직류 전원에 의해 구동되는 발광 다이오드가 제공될 수 있으며, 또한 상기 LED 어레이들이 역병렬로 연결되어, 교류 전원에 의해 구동될 수 있는 단일칩 발광소자가 제공될 수 있다.According to WO 2004/023568 (A1), LED arrays are formed in which LEDs are two-dimensionally connected on an insulating substrate such as a sapphire substrate. By such LED arrays, a light emitting diode driven by a high voltage direct current power supply can be provided, and the LED arrays can also be connected in antiparallel, so that a single chip light emitting element which can be driven by an AC power supply can be provided.

그러나 상기 발광 소자는 성장 기판으로 사용된 기판, 예컨대 사파이어 기판상에 발광셀들을 형성하므로, 발광셀들의 구조에 제한이 따르며, 광추출 효율을 향상시키는데 한계가 있다. 이러한 문제점을 해결하기 위해 기판 분리 공정을 적용하여 AC-LED를 제조하는 방법이 "열전도성 기판을 갖는 발광 다이오드 및 그것을 제조하는 방법"이라는 명칭으로 한국 등록 공보 제10-0599012호에 개시된 바 있다.However, since the light emitting device forms light emitting cells on a substrate used as a growth substrate, for example, a sapphire substrate, there is a limitation in the structure of the light emitting cells, and there is a limit to improve light extraction efficiency. In order to solve such a problem, a method of manufacturing an AC-LED by applying a substrate separation process is disclosed in Korean Registered Patent Publication No. 10-0599012 entitled " LED having a thermally conductive substrate and a method for manufacturing the same.

상기 종래 기술에 따르면, 기판을 다양하게 선택할 수 있어 발광 다이오드의 열방출 성능을 개선할 수 있으며, N형 반도체층의 표면을 처리하여 광추출 효율을 향상시킬 수 있다. 또한, 발광셀들에서 기판 측으로 진행하는 광을 반사금속층을 이용하여 반사시키기 때문에 발광 효율을 더욱 개선할 수 있다.According to the above-described conventional techniques, various substrates can be selected to improve the heat emission performance of the light emitting diode, and the surface of the N-type semiconductor layer can be processed to improve the light extraction efficiency. Further, since the light traveling from the light emitting cells to the substrate side is reflected by using the reflective metal layer, the light emitting efficiency can be further improved.

그러나 상기 종래 기술은 상기 반도체층들 및 금속층들을 패터닝하는 동안, 금속 물질의 식각 부산물이 발광셀의 측벽에 달라붙어 N형 반도체층과 P형 반도체층 사이에 전기적 단락을 유발할 수 있다. 또한, 상기 반도체층들을 식각하는 동안 노출되는 금속층의 표면이 플라즈마에 의해 손상되기 쉽다. 금속층이 Ag 또는 Al과 같은 반사 금속층을 포함할 경우 이러한 식각 손상은 더욱 악화된다. 플라즈마에 의한 금속층 표면의 손상은 그 위에 형성되는 배선들 또는 전극 패드들의 접착력을 떨어뜨려 소자 불량을 초래한다.However, in the prior art, during the patterning of the semiconductor layers and the metal layers, the etching by-products of the metal material stick to the sidewalls of the light emitting cells to cause an electrical short between the N-type semiconductor layer and the P-type semiconductor layer. In addition, the surface of the metal layer exposed during the etching of the semiconductor layers is liable to be damaged by the plasma. Such etch damage is further exacerbated if the metal layer comprises a reflective metal layer such as Ag or Al. Damage to the surface of the metal layer by the plasma deteriorates the adhesive force of the wirings or electrode pads formed thereon, resulting in defective devices.

더욱이, 발광셀들 사이의 공간에 노출된 반사 금속층은 식각 손상이 발생되고, 외부에 노출됨에 따라 산화되기 쉽다. 특히 노출된 반사 금속층의 산화는 노출된 부분에 한정되지 않고, 발광셀들 아래의 영역으로 진행되어 반사 금속층의 반사율을 떨어뜨린다. Furthermore, the reflective metal layer exposed in the space between the light emitting cells is subject to etching damage, and is likely to be oxidized as exposed to the outside. Particularly, the oxidation of the exposed reflective metal layer is not limited to the exposed portion, but proceeds to the region below the light emitting cells to lower the reflectance of the reflective metal layer.

본 발명이 해결하고자 하는 과제는, 복수개의 비극성 발광셀들을 갖는 발광 소자 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a light emitting device having a plurality of nonpolar light emitting cells and a method of manufacturing the same.

본 발명이 해결하고자 하는 다른 과제는 우수한 결정성을 갖고, 제조비용을 절약할 수 있는 복수개의 비극성 발광셀들을 갖는 발광 소자 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a light emitting device having a plurality of non-polar light emitting cells having excellent crystallinity and saving manufacturing cost, and a method of manufacturing the same.

본 발명이 해결하고자 하는 또 다른 과제는 금속 식각 부산물에 의한 발광셀 내 전기적 단락을 방지할 수 있는 발광 소자 및 그 제조방법을 제공하는 것이다.A further object of the present invention is to provide a light emitting device and a method of manufacturing the same that can prevent an electrical short circuit in a light emitting cell due to metal etching byproducts.

본 발명이 해결하고자 하는 또 다른 과제는, 반사 금속층이 식각 또는 산화에 의해 변형되는 것을 방지할 수 있는 발광 소자 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a light emitting device and a method of manufacturing the same that can prevent the reflective metal layer from being deformed by etching or oxidation.

상기 기술적 과제들을 해결하기 위해 본 발명은 복수개의 비극성 발광셀들을 갖는 발광소자 및 그 제조방법을 제공한다.According to an aspect of the present invention, there is provided a light emitting device having a plurality of non-polar light emitting cells, and a method of manufacturing the same.

본 발명에 따른 복수개의 비극성 발광셀들을 갖는 발광소자 제조방법은 질화물 반도체층이 사파이어 기판 또는 실리콘탄화물 기판의 c면 상에서 우선 성장하는 것을 이용한다.A method of manufacturing a light emitting device having a plurality of non-polar light emitting cells according to the present invention uses a growth of a nitride semiconductor layer on a c-plane of a sapphire substrate or a silicon carbide substrate.

구체적으로, 본 발명의 일 태양에 따른 발광 소자 제조방법은,Specifically, a method of manufacturing a light emitting device according to an aspect of the present invention includes:

상부 표면이 r면, a면 또는 m면을 갖는 사파이어 또는 실리콘탄화물의 제1 기판을 준비하되, 상기 제1 기판은 그 상부 표면상에 상기 제1 기판을 노출시키는 개구부를 갖는 스트라이프 형상의 성장 방지 패턴 및 상기 성장 방지 패턴의 개구부 아래에 형성되고 측벽이 c면인 리세스 영역을 갖고; 상기 리세스 영역을 갖는 기판상에 질화물 반도체층들을 성장시키되, 상기 질화물 반도체층들은 상기 리세스 영역의 측벽에서 우선 성장되어 상기 리세스 영역을 채움과 아울러 상기 성장 방지 패턴을 덮고; 상기 질화물 반도체층들을 패터닝하여 서로 분리된 발광셀들을 형성하는 것을 포함한다. 특히, 적어도 상기 측벽들 사이의 중간 영역 및 상기 성장 방지 패턴의 중간 영역을 따라서 상기 질화물 반도체층이 제거된다.A first substrate of sapphire or silicon carbide having an upper surface of r-plane, a-plane or m-plane, said first substrate having on its upper surface a stripe-shaped growth prevention A pattern and a recess region formed below the opening of the growth prevention pattern and having a side wall in the c-plane; Growing nitride semiconductor layers on the substrate having the recess region, wherein the nitride semiconductor layers are first grown on the sidewalls of the recess region to fill the recess region and cover the growth prevention pattern; And patterning the nitride semiconductor layers to form light emitting cells separated from each other. In particular, the nitride semiconductor layer is removed along at least an intermediate region between the sidewalls and an intermediate region of the growth prevention pattern.

여기서, "비극성" 발광셀은 압전전계에 의한 분극전계가 유발되지 않는 질화물 반도체로 형성된 발광셀을 의미하지만, 특별히 언급하지 않는 한, "반극성" 질화물 반도체로 형성된 발광셀을 포함한다. "비극성 질화물 반도체"도 반극성 질화물 반도체를 포함하는 것으로 사용된다.Here, the "non-polar" light emitting cell means a light emitting cell formed of a nitride semiconductor in which a polarization electric field due to a piezoelectric field is not induced, but includes a light emitting cell formed of a "semi- polar" nitride semiconductor unless specifically mentioned. A "nonpolar nitride semiconductor" is also used that includes a semipolar nitride semiconductor.

상기 방법에 따르면, 상기 리세스 영역의 측벽들에서 질화물 반도체가 우선 성장되어 제1 기판의 측면으로 성장되고, 측벽들에서 성장되기 시작한 질화물 반도체가 상기 측벽들 사이의 중간 영역 및 성장 방지 패턴의 중간 영역에서 만나게 된다. 따라서, 이들 중간영역들 상에서 전위들(dislocation)과 같은 결정결함들이 생성되는데, 이들 전위들이 상기 질화물 반도체층들을 패터닝하는 동안 제거된다.According to this method, the nitride semiconductor is first grown to the side of the first substrate in the sidewalls of the recess region, and the nitride semiconductor, which has begun to grow in the sidewalls, grows in the middle region between the sidewalls and in the middle Area. Thus, crystal defects such as dislocations are generated on these intermediate regions, which are removed during patterning of the nitride semiconductor layers.

따라서, 결정성이 우수한 복수개의 비극성 발광셀들을 얻을 수 있으며, 이들 발광셀들을 이용하여 다양한 발광소자를 제공할 수 있다. Accordingly, a plurality of non-polar light emitting cells having excellent crystallinity can be obtained, and various light emitting devices can be provided using these light emitting cells.

한편, 상기 질화물 반도체층들은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함한다. 더욱이, 상기 활성층은 다중양자우물구조를 가질 수 있다.The nitride semiconductor layers include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer. Furthermore, the active layer may have a multiple quantum well structure.

몇몇 실시예들에 있어서, 상기 분리된 발광셀들 상에 투명전극층들이 형성될 수 있다. 상기 투명전극층들은 서로 전기적으로 연결될 수 있다. 또한, 상기 기판은 도전성 실리콘탄화물일 수 있으며, 이에 따라, 상기 발광셀들을 병렬로 연결한 발광소자가 제공된다.In some embodiments, transparent electrode layers may be formed on the separated light emitting cells. The transparent electrode layers may be electrically connected to each other. In addition, the substrate may be a conductive silicon carbide, and accordingly, the light emitting cells are connected in parallel.

또 다른 실시예들에 있어서, 상기 분리된 발광셀들 상에 반사 금속층이 형성될 수 있다. 상기 반사 금속층이 형성된 발광셀들을 제2 기판상에 범퍼들을 통해 본딩할 수 있다. 또한, 상기 기판은 도전성 실리콘탄화물일 수 있으며, 이에 따라, 상기 발광셀들을 제2 기판상에 플립 본딩한 발광소자가 제공된다.In still other embodiments, a reflective metal layer may be formed on the separated light emitting cells. The light emitting cells on which the reflective metal layer is formed can be bonded onto the second substrate through the bumpers. In addition, the substrate may be a conductive silicon carbide, and the light emitting device is provided by flip-bonding the light emitting cells on the second substrate.

한편, 상기 서로 분리된 발광셀들은 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함할 수 있다. 이러한 발광셀들을 메사 식각 공정을 통해 얻어질 수 있다.The light emitting cells separated from each other may include a first conductivity type semiconductor layer, a second conductivity type semiconductor layer located on a partial region of the first conductivity type semiconductor layer, And an active layer interposed between the semiconductor layers. These light emitting cells can be obtained through a mesa etching process.

이에 더하여, 하나의 발광셀의 제1 도전형 반도체층과 그것에 이웃한 발광셀의 제2 도전형 반도체층을 전기적으로 연결하는 배선들이 형성될 수 있다. 상기 배선들에 의해 상기 비극성 발광셀들을 직렬, 병렬, 직병렬, 역병렬 등 다양하게 전기적으로 연결할 수 있다.In addition, wirings may be formed to electrically connect the first conductive semiconductor layer of one light emitting cell and the second conductive semiconductor layer of the adjacent light emitting cell. The non-polar light emitting cells may be electrically connected in series, parallel, series-parallel, anti-parallel or the like by the wires.

몇몇 실시예들에 있어서, 상기 배선들을 형성하기 전에, 상기 발광셀들 상에 투명전극층들이 형성될 수 있다. 또한, 상기 배선들을 형성하기 전에, 상기 발광셀들의 측면을 덮는 절연층이 형성될 수 있다.In some embodiments, before forming the wires, transparent electrode layers may be formed on the light emitting cells. Also, before forming the wires, an insulating layer covering the side surfaces of the light emitting cells may be formed.

한편, 상기 절연층을 형성하는 것은, 상기 발광셀들 사이의 공간을 채우되, 상기 제1 도전형 반도체층의 상부면 아래에 위치하는 제1 절연층을 형성하고; 상기 제1 절연층 상에서, 상기 발광셀들의 측면을 덮는 제2 절연층을 형성하는 것을 포함할 수 있다. 상기 발광셀들 사이의 공간을 제1 절연층으로 채움으로써 발광셀들 사이의 단차를 감소시킬 수 있으며, 연속되는 공정들을 쉽게 진행할 수 있다.The forming of the insulating layer may include filling a space between the light emitting cells and forming a first insulating layer located under the upper surface of the first conductive semiconductor layer; And forming a second insulating layer on the first insulating layer to cover the side surfaces of the light emitting cells. By filling the space between the light emitting cells with the first insulating layer, a step between the light emitting cells can be reduced, and continuous processes can be easily performed.

몇몇 실시예들에 있어서, 상기 배선들에 의해 서로 연결된 발광셀들을 제2 기판상에 본딩할 수 있다. 상기 발광셀들은 상기 제1 기판상에서 단일의 칩으로 분리된 후 상기 제2 기판상에 본딩될 수 있으며, 이에 따라 발광셀들이 플립본딩된 플립칩이 제공된다. 이와 달리, 상기 발광셀들은 상기 제1 기판상에서 단일의 칩으로 분리되기 전에 상기 제2 기판상에 본딩될 수 있으며, 그 후, 상기 제2 기판과 함께 단일의 칩으로 분리될 수 있다.In some embodiments, the light emitting cells connected to each other by the wires can be bonded onto the second substrate. The light emitting cells may be separated into a single chip on the first substrate and then bonded on the second substrate, thereby providing a flip chip in which the light emitting cells are flip-bonded. Alternatively, the light emitting cells may be bonded onto the second substrate before being separated into a single chip on the first substrate, and then separated into a single chip with the second substrate.

또한, 상기 본딩하는 것은 상기 배선들 및 상기 발광셀들을 덮는 층간 절연층을 형성하고; 상기 층간 절연층 상에 상기 제2 기판을 본딩하는 것을 포함할 수 있다. 상기 발광셀들에 전원을 공급하기 위한 패드들이 상기 층간 절연층을 통해 상기 제2 기판의 전극 패드에 전기적으로 연결될 수 있다.The bonding may include forming an interlayer insulating layer covering the wires and the light emitting cells; And bonding the second substrate on the interlayer insulating layer. Pads for supplying power to the light emitting cells may be electrically connected to the electrode pads of the second substrate through the interlayer insulating layer.

나아가, 상기 제2 기판을 본딩 한 후, 상기 제1 기판을 제거하여 제1 도전형 반도체층을 노출시킬 수 있다. 이때, 상기 성장 방지 패턴도 함께 제거될 수 있으며, 제1 도전형 반도체층은 평탄화될 수 있다. 또한, 상기 노출된 제1 도전형 반도체층에 거칠어진 표면이 형성될 수 있다. 상기 제1 기판이 제거되고, 또한 거칠어진 표면이 형성됨에 따라 광추출 효율을 더욱 향상시킬 수 있다.Further, after bonding the second substrate, the first substrate may be removed to expose the first conductivity type semiconductor layer. At this time, the growth prevention pattern may be removed together, and the first conductivity type semiconductor layer may be planarized. In addition, a roughened surface may be formed on the exposed first conductivity type semiconductor layer. As the first substrate is removed and a roughened surface is formed, the light extraction efficiency can be further improved.

한편, 메사 식각에 의해 형성된 상기 발광셀들이 제2 기판 상에 범퍼들을 통해 본딩될 수 있다. 상기 범퍼들은 제1 도전형 반도체층 및 제2 도전형 반도체층에 전기적으로 연결될 수 있다. 또한, 상기 제2 기판은 전극 패턴들을 가질 수 있으며, 상기 발광셀들은 상기 전극 패턴들에 의해 전기적으로 연결될 수 있다. 예컨대, 상기 발광셀들은 상기 범퍼들 및 상기 전극 패턴들을 통해 서로 직렬 연결될 수 있다. 나아가, 상기 제1 기판을 제거하여 상기 제1 도전형 반도체층을 노출시킬 수 있으며, 상기 노출된 제1 도전형 반도체층에 거칠어진 표면이 형성될 수 있다.On the other hand, the light emitting cells formed by the mesa etching can be bonded onto the second substrate through the bumpers. The bumpers may be electrically connected to the first conductivity type semiconductor layer and the second conductivity type semiconductor layer. In addition, the second substrate may have electrode patterns, and the light emitting cells may be electrically connected by the electrode patterns. For example, the light emitting cells may be connected in series with each other through the bumpers and the electrode patterns. Further, the first substrate may be removed to expose the first conductivity type semiconductor layer, and a roughened surface may be formed on the exposed first conductivity type semiconductor layer.

본 발명의 다른 태양에 따른 복수개의 비극성 발광셀들을 갖는 발광소자 제조방법은, 상부 표면이 r면, a면 또는 m면을 갖는 사파이어 또는 실리콘탄화물의 제1 기판을 준비하되, 상기 제1 기판은 그 상부 표면상에 상기 제1 기판을 노출시키는 개구부를 갖는 스트라이프 형상의 성장 방지 패턴 및 상기 성장 방지 패턴의 개구부 아래에 위치하고 측벽이 c면인 리세스 영역을 갖고; 상기 리세스 영역을 갖는 기판 상에 질화물 반도체층들을 성장시키되, 상기 질화물 반도체층들은 상기 리세스 영역의 측벽에서 우선 성장되어 상기 리세스 영역을 채움과 아울러 상기 성장 방지 패턴을 덮고; 상기 질화물 반도체층들 상에 식각 방지층을 형성하되, 상기 식각 방지층은 제2 도전형 반도체층을 노출시키는 개구부들을 가지며 적어도 상기 측벽들 사이의 중간 영역 및 상기 성장 방지 패턴의 중간 영역 상의 상기 질화물 반도체층들을 덮고; 상기 식각 방지층의 개구부들을 채우고 상기 식각 방지층 상으로 연장된 연장부를 갖는 전극들을 형성하되, 상기 전극들은 서로 이격되고; 상기 전극들 상에 층간 절연층을 형성하고; 상기 층간 절연층 상에 제2 기판을 본딩하고; 상기 제1 기판 및 상기 성장 방지 패턴을 제거하여 상기 제1 도전형 반도체층을 노출시키고; 상기 식각 방지층이 노출되도록 상기 질화물 반도체층들을 패터닝하여 서로 이격된 복수개의 발광셀들을 형성하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a light emitting device having a plurality of nonpolar light emitting cells, comprising: preparing a first substrate of sapphire or silicon carbide having an r surface, an a surface, or an m surface, A stripe-shaped growth prevention pattern having an opening for exposing the first substrate on the upper surface thereof, and a recess region which is located under the opening of the growth prevention pattern and whose side wall is c-plane; Growing nitride semiconductor layers on the substrate having the recess region, wherein the nitride semiconductor layers are first grown on the sidewalls of the recess region to fill the recess region and cover the growth prevention pattern; Wherein the etch stop layer has openings for exposing the second conductivity type semiconductor layer and includes at least an intermediate region between the sidewalls and the nitride semiconductor layer on the intermediate region of the growth prevention pattern, Covering; Forming electrodes having an extension extending over the etch stop layer and filling the openings of the etch stop layer, the electrodes being spaced apart from each other; Forming an interlayer insulating layer on the electrodes; Bonding a second substrate on the interlayer insulating layer; Removing the first substrate and the growth prevention pattern to expose the first conductivity type semiconductor layer; And patterning the nitride semiconductor layers to expose the etch stop layer to form a plurality of spaced apart light emitting cells.

이에 따르면, 성장기판으로 사용된 제1 기판을 제거한 후, 복수개의 발광셀들을 분리하는 공정이 제공되며, 특히 상기 식각 방지층에 의해 상기 발광셀들을 분리하는 동안 금속 식각 부산물의 발생을 억제할 수 있다.According to this, a process of separating a plurality of light emitting cells after removing a first substrate used as a growth substrate is provided, and in particular, the generation of metal etch by-products can be suppressed while the light emitting cells are separated by the etch stop layer .

한편, 상기 발광셀들을 덮되 상기 제1 도전형 반도체층의 상면의 적어도 일부를 노출시키는 측면 절연층을 형성함과 아울러 상기 식각 방지층을 패터닝하여 상기 전극들을 노출시키는 개구부들을 형성하고, 상기 제1 도전형 반도체층과 상기 노출된 전극들을 연결하는 배선들을 형성할 수 있다. 이에 따라, 상기 발광셀들을 배선들에 의해 직렬 연결하여 직렬 어레이를 제공할 수 있으며, 이러한 직렬 어레이를 이용하여 고전압 직류 또는 교류 전원에서 구동되는 발광 소자를 제공할 수 있다.Meanwhile, a side insulating layer covering the light emitting cells and exposing at least a part of the upper surface of the first conductive semiconductor layer is formed, and openings for exposing the electrodes are formed by patterning the etch stop layer, Type semiconductor layer and the exposed electrodes may be formed. Accordingly, the light emitting cells can be connected in series by wires to provide a serial array, and a light emitting device driven by a high voltage direct current or an alternating current using the serial array can be provided.

나아가, 상기 제1 도전형 반도체층에 거칠어진 표면을 형성하여 광추출 효율을 향상시킬 수 있다.Furthermore, a rough surface may be formed on the first conductivity type semiconductor layer to improve light extraction efficiency.

본 발명은 또한 복수개의 비극성 발광셀들을 갖는 발광소자를 제공하는데, 상기 발광소자는 리세스 영역들의 측벽에서 우선 성장된 질화물반도체를 이용하여 제공된다.The present invention also provides a light emitting device having a plurality of non-polar light emitting cells, wherein the light emitting device is provided using a nitride semiconductor first grown at the sidewalls of the recess regions.

구체적으로, 본 발명의 일 태양에 따른 발광 소자는, 스트라이프 패턴의 리세스 영역들을 갖고, 상기 리세스 영역들의 측벽은 c면인 사파이어 또는 실리콘탄화물의 제1 기판; 및 상기 제1 기판상에서 분리 영역들에 의해 서로 이격된 복수개의 비극성 발광셀들을 포함함다. 한편, 상기 분리 영역들은 적어도 상기 리세스 영역의 측벽들 사이의 중간 영역 및 상기 리세스 영역들 사이의 중간 영역을 포함한다.Specifically, a light emitting device according to an aspect of the present invention includes: a first substrate of sapphire or silicon carbide having recessed regions of a stripe pattern, the sidewalls of the recessed regions being c-plane; And a plurality of nonpolar light emitting cells spaced apart from each other by the isolation regions on the first substrate. On the other hand, the separation regions include at least an intermediate region between the sidewalls of the recess region and an intermediate region between the recess regions.

상기 제1 기판의 상면은 r면, a면 또는 m면일 수 있다.The upper surface of the first substrate may be r-plane, a-plane, or m-plane.

몇몇 실시예들에 있어서, 상기 발광 소자는 제2 기판; 및 상기 발광셀들과 상기 제2 기판 사이에 개재된 범프들을 더 포함할 수 있다. 이러한 발광소자는 복수개의 비극성 발광셀들이 제2 기판, 예컨대 서브마운트에 플립본딩된 플립칩으로 제공된다. 또한, 상기 범프들과 상기 발광셀들 사이에 반사층들이 개재될 수 있다.In some embodiments, the light emitting device includes a second substrate; And bumps interposed between the light emitting cells and the second substrate. Such a light emitting device is provided as a flip chip in which a plurality of non-polar light emitting cells are flip-bonded to a second substrate, e.g., a submount. In addition, reflective layers may be interposed between the bumps and the light emitting cells.

몇몇 실시예들에 있어서, 상기 복수개의 비극성 발광셀들은 각각 제1 도전형 반도체층; 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성층을 포함할 수 있다. 이러한 발광셀들은 메사 식각 공정에 의해 제공될 수 있다. 나아가, 배선들이 상기 발광셀들을 전기적으로 연결할 수 있다.In some embodiments, each of the plurality of nonpolar light emitting cells includes a first conductive semiconductor layer; A second conductive type semiconductor layer located on a part of the first conductive type semiconductor layer; And an active layer interposed between the first conductive semiconductor layer and the second conductive semiconductor layer. These light emitting cells can be provided by a mesa etching process. Further, wirings can electrically connect the light emitting cells.

한편, 상기 배선들은 상기 발광셀들을 병렬 연결하는 배선들 및/또는 직렬 연결하는 배선들을 포함할 수 있다.The wirings may include wirings for connecting the light emitting cells in parallel and / or wirings for serially connecting the light emitting cells.

또한, 절연층이 상기 발광셀들의 측면을 덮고, 상기 발광셀들의 상기 제2 도전형 반도체층들을 노출시키는 개구부들을 가질 수 있다. 또한, 상기 절연층은 상기 발광셀들의 1 도전형 반도체층들을 노출시키는 개구부들을 더 포함할 수 있다. 상기 배선들은 상기 절연층의 개구부들을 통해 상기 발광셀들에 전기적으로 연결될 수 있으며, 또한 상기 절연층에 의해 발광셀들과 배선들의 전기적 단락이 방지된다.Further, an insulating layer may cover the side surfaces of the light emitting cells, and may have openings that expose the second conductivity type semiconductor layers of the light emitting cells. The insulating layer may further include openings exposing the one-conductivity type semiconductor layers of the light emitting cells. The wirings can be electrically connected to the light emitting cells through the openings of the insulating layer, and the electrical shorting of the light emitting cells and the wirings is prevented by the insulating layer.

몇몇 실시예들에 있어서, 상기 절연층은 상기 발광셀들 사이의 분리 영역들을 채우되, 상기 제1 도전형 반도체층들의 상부면 아래에 위치하는 제1 절연층; 및 상기 제1 절연층 상에서 상기 각 발광셀의 측면을 덮는 제2 절연층을 포함할 수 있다.In some embodiments, the insulating layer includes a first insulating layer that fills the isolation regions between the light emitting cells and is located below the upper surface of the first conductive type semiconductor layers; And a second insulating layer covering the side surfaces of the light emitting cells on the first insulating layer.

몇몇 실시예들에 있어서, 상기 발광 소자는 또한 제2 기판; 및 상기 배선들에 의해 전기적으로 연결된 발광셀들과 상기 제2 기판 사이에 개재된 층간 절연층을 더 포함할 수 있다.In some embodiments, the light emitting device further includes a second substrate; And an interlayer insulating layer interposed between the light emitting cells electrically connected by the wires and the second substrate.

또 다른 실시예들에 있어서, 상기 발광 소자는 전극 패턴들을 갖는 제2 기판; 및 상기 발광셀들과 상기 전극 패턴들 사이에 개재된 범프들을 더 포함할 수 있다. 상기 발광셀들은 상기 범프들 및 상기 전극 패턴들에 의해 서로 전기적으로 연결된다.In still other embodiments, the light emitting device includes a second substrate having electrode patterns; And bumps interposed between the light emitting cells and the electrode patterns. The light emitting cells are electrically connected to each other by the bumps and the electrode patterns.

본 발명의 다른 태양에 따른 발광 소자는 성장기판에서 성장된 질화물 반도체층들을 분리하여 발광셀들을 형성한 후 성장기판을 제거함으로써 제공된다. 구체적으로 상기 발광 소자는 기판; 상기 기판 상부에 서로 이격되어 위치하는 복수개의 비극성 발광셀들로서, 각각 제1 도전형의 상부 반도체층, 활성층 및 제2 도전형의 하부 반도체층을 포함하는 발광셀들; 상기 발광셀들의 제1 도전형 반도체층들 사이의 공간을 채우는 절연층; 상기 발광셀들과 상기 절연층 아래에서 상기 발광셀들을 전기적으로 연결하는 배선들; 및 상기 배선들을 덮고 상기 기판과 발광셀들 사이에 개재된 층간 절연층을 포함한다.A light emitting device according to another aspect of the present invention is provided by separating the nitride semiconductor layers grown on a growth substrate to form light emitting cells and then removing the growth substrate. Specifically, the light emitting device includes a substrate; A plurality of nonpolar light emitting cells spaced apart from each other on the substrate, the light emitting cells including an upper semiconductor layer of a first conductive type, an active layer, and a lower semiconductor layer of a second conductive type; An insulating layer filling a space between the first conductive semiconductor layers of the light emitting cells; Wires for electrically connecting the light emitting cells to the light emitting cells under the insulating layer; And an interlayer insulating layer covering the wirings and interposed between the substrate and the light emitting cells.

한편, 상기 배선들은 상기 발광셀들을 직렬 연결하는 배선들 및/또는 병렬 연결하는 배선들을 포함할 수 있다.Meanwhile, the wirings may include wirings for serially connecting the light emitting cells and / or wirings for connecting in parallel.

또한, 상기 제1 도전형의 상부 반도체층은 거칠어진 표면을 가질 수 있다.In addition, the first conductive type upper semiconductor layer may have a roughened surface.

본 발명의 또 다른 태양에 따른 발광 소자는 성장기판에서 성장된 질화물 반도체층들을 성장기판에서 분리한 후에, 발광셀들을 분리함으로써 제공된다. 구체적으로, 상기 발광 소자는, 기판; 상기 기판 상부에 서로 이격되어 위치하는 복수개의 비극성 발광셀들로서, 각각 제1 도전형의 상부 반도체층, 활성층 및 제2 도전형의 하부 반도체층을 포함하는 복수개의 발광셀들; 로 이격되어 상기 기판과 상기 발광셀들 사이에 위치하는 전극들로서, 대응하는 상기 제2 도전형의 하부 반도체층들에 각각 전기적으로 연결되고, 각각 이웃하는 발광셀 측으로 연장된 연장부를 갖는 전극들; 상기 발광셀들 사이의 영역과 상기 전극들 사이에 위치하고, 적어도 일부가 이웃하는 발광셀들의 가장자리들 아래로 연장되고, 상기 전극의 연장부를 노출시키는 개구부를 갖는 식각 방지층; 상기 발광셀들의 측면을 덮는 측면 절연층; 및 상기 측면 절연층에 의해 발광셀들의 측면으로부터 이격되어 발광셀들을 전기적으로 연결하는 배선들로서, 각각 일 단부는 하나의 발광셀의 상부 반도체층에 전기적으로 연결되고, 타 단부는 상기 식각 방지층의 개구부를 통해 이웃하는 발광셀의 하부 반도체층에 전기적으로 연결된 전극에 전기적으로 연결된 배선들을 포함한다.The light emitting device according to another aspect of the present invention is provided by separating the nitride semiconductor layers grown on the growth substrate from the growth substrate and then separating the light emitting cells. Specifically, the light emitting device includes: a substrate; A plurality of non-polar light emitting cells spaced apart from each other on the substrate, the plurality of light emitting cells including an upper semiconductor layer of a first conductive type, an active layer, and a lower semiconductor layer of a second conductive type; Electrodes disposed between the substrate and the light emitting cells, the electrodes being electrically connected to the corresponding lower semiconductor layers of the second conductivity type and extending to neighboring light emitting cells, respectively; An etching barrier layer positioned between the light emitting cells and between the electrodes and having an opening extending at least partially below the edges of adjacent light emitting cells and exposing an extension of the electrode; A side insulating layer covering a side surface of the light emitting cells; And wiring lines electrically connected to the light emitting cells spaced apart from the side surfaces of the light emitting cells by the side insulating layer, wherein one end of each of the wirings is electrically connected to the upper semiconductor layer of one light emitting cell, And an electrode electrically connected to the lower semiconductor layer of the neighboring light emitting cell through the first electrode.

나아가, 상기 발광 소자는 상기 기판과 상기 전극들 사이에 개재된 층간 절연층을 더 포함할 수 있다. 또한, 상기 전극들은 각각 반사층 및 보호 금속층을 포함할 수 있으며, 상기 반사층은 상기 하부 반도체층의 하부 영역 내에 한정되고, 상기 보호 금속층은 상기 반사층의 측면 및 하부면을 덮을 수 있다.Furthermore, the light emitting device may further include an interlayer insulating layer interposed between the substrate and the electrodes. In addition, the electrodes may include a reflective layer and a protective metal layer, respectively. The reflective layer is defined in a lower region of the lower semiconductor layer, and the protective metal layer may cover side and lower surfaces of the reflective layer.

본 발명에 따르면, 복수개의 비극성 발광셀들을 갖는 발광 소자를 제공할 수 있다. 특히, 사파이어 기판 또는 실리콘탄화물 기판의 c면을 성장면으로 이용하기 때문에 우수한 결정성을 갖고, 제조비용을 절약할 수 있는 발광소자를 제공할 수 있다. 나아가, 발광셀들을 분리하는 동안, 금속의 노출을 방지할 수 있어 금속 식각 부산물에 의한 발광셀 내 전기적 단락을 방지할 수 있으며, 반사 금속층이 식각 또는 산화에 의해 변형되는 것을 방지할 수 있다.According to the present invention, it is possible to provide a light emitting device having a plurality of non-polar light emitting cells. In particular, since the c-plane of the sapphire substrate or the silicon carbide substrate is used as a growth surface, a light emitting device having excellent crystallinity and saving manufacturing cost can be provided. Further, during the separation of the light emitting cells, the metal can be prevented from being exposed, electrical short circuit in the light emitting cell due to the metal etching by-product can be prevented, and the reflective metal layer can be prevented from being deformed by etching or oxidation.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 복수개의 비극성 발광셀들을 단일 기판 상에 형성하는 방법을 설명하기 위한 단면도이다.
도 6은 복수개의 비극성 발광셀들을 갖는 제1예의 발광소자 제조방법을 설명하기 위한 단면도이다.
도 7 내지 도 10은 복수개의 비극성 발광셀들을 갖는 제2예의 발광소자 제조방법을 설명하기 위한 단면도들이다.
도 11은 복수개의 비극성 발광셀들을 갖는 제3예의 발광소자 제조방법을 설명하기 위한 단면도이다.
도 12는 복수개의 비극성 발광셀들을 갖는 제4예의 발광소자 제조방법을 설명하기 위한 단면도이다.
도 13은 복수개의 비극성 발광셀들을 갖는 제4예의 발광소자 제조방법을 설명하기 위한 단면도이다.
도 14 내지 도 20은 본 발명의 또 다른 실시예에 따른 복수개의 비극성 발광셀들을 갖는 발광 소자 제조방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a plurality of nonpolar light emitting cells on a single substrate according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a method of manufacturing a light emitting device of a first example having a plurality of nonpolar light emitting cells.
7 to 10 are cross-sectional views illustrating a method of manufacturing a light emitting device according to a second example having a plurality of nonpolar light emitting cells.
11 is a cross-sectional view for explaining a method of manufacturing a light emitting device according to a third example having a plurality of nonpolar light emitting cells.
12 is a cross-sectional view illustrating a method of manufacturing a light emitting device according to a fourth example having a plurality of non-polar light emitting cells.
13 is a cross-sectional view for explaining a fourth example of a method of manufacturing a light emitting device having a plurality of nonpolar light emitting cells.
14 to 20 are cross-sectional views illustrating a method of manufacturing a light emitting device having a plurality of non-polar light emitting cells according to another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, etc. of components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

본 발명의 발광 소자 제조 방법은 기판의 리세스 영역들의 측벽이 c면이 되도록 기판을 부분 식각하고, 상기 측벽면에서 우선 성장시켜 상기 기판을 덮는 질화물 반도체층들을 형성하고, 상기 질화물 반도체층들을 패터닝하여 복수개의 비극성 발광셀들을 형성하는 것을 포함한다. 본 방법에 있어서, 상기 성장 단계에서 성장 기법에 의해 필연적으로 결정결함들이 특정 위치에서 발생하며, 이들 결정 결함들은 질화물 반도체층들을 패터닝하는 동안 제거된다.The method of manufacturing a light emitting device according to the present invention includes the steps of: partially etching a substrate so that side walls of recessed regions of a substrate are c-plane; growing nitride semiconductor layers by first growing the sidewalls on the sidewall surfaces; Thereby forming a plurality of non-polar light emitting cells. In this method, crystal defects inevitably occur at a specific position by the growth technique in the growth step, and these crystal defects are removed during patterning of the nitride semiconductor layers.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 복수개의 비극성 발광셀들을 형성하는 방법을 설명하기 위한 단면도이다.1 to 5 are cross-sectional views illustrating a method of forming a plurality of non-polar light emitting cells according to an embodiment of the present invention.

도 1을 참조하면, 기판(21) 상에 성장 방지 패턴(23)이 형성된다. 상기 기판(21)은 사파이어 또는 실리콘탄화물 기판일 수 있으며, 그 상부면은 통상의 질화물 반도체 성장면인 c면(0001)과 다른 면이며, 바람직하게, r면(1-102), a면(11-20), m면(1-100)이다. 이들 면들은 c면에 대해 일정한 교각을 형성한다. 예컨대, r면은 c면과 90도 미만의 교각을 형성하고, a면 및 m면은 직교하는 교각을 형성한다. 상기 기판(21)은 필요에 따라 도전성 실리콘탄화물 기판, 또는 절연성의 실리콘탄화물 또는 사파이어 기판일 수 있다.Referring to FIG. 1, a growth prevention pattern 23 is formed on a substrate 21. The substrate 21 may be a sapphire or silicon carbide substrate and the upper surface thereof is a surface different from the c-plane (0001) which is a normal nitride semiconductor growth surface, preferably r surface (1-102), a surface 11-20) and the m-plane (1-100). These planes form a constant bridge to the c-plane. For example, the r face forms a bridge angle less than 90 degrees with the c plane, and the a face and the m face form an orthogonal bridge. The substrate 21 may be a conductive silicon carbide substrate or an insulating silicon carbide or sapphire substrate, if necessary.

상기 성장 방지 패턴(23)은 질화물 반도체가 기판(21)에서 성장되는 것을 방지하며, 예컨대 실리콘산화물 또는 실리콘질화물로 형성될 수 있다. 성장 방지 패턴(23)은 기판(21)을 노출시키는 개구부들을 가지며, 스트라이프 패턴으로 형성된다.The growth prevention pattern 23 prevents the nitride semiconductor from being grown on the substrate 21, and may be formed of, for example, silicon oxide or silicon nitride. The growth prevention pattern 23 has openings for exposing the substrate 21 and is formed in a stripe pattern.

도 2를 참조하면, 상기 성장 방지 패턴(23)에 의해 노출된 기판(21)이 식각되어 스트라이프 형상의 리세스된 영역들(21a)이 형성된다. 리세스된 영역들(21a)은 성장 방지 패턴(23)을 식각마스크로 사용하여 기판(21)을 식각함으로써 형성될 수 있다. 상기 식각에 의해 이온들이 가장 밀집되어 있는 c면이 리세스된 영역들의 측벽을 형성한다.Referring to FIG. 2, the substrate 21 exposed by the growth prevention pattern 23 is etched to form recessed regions 21a in a stripe shape. The recessed regions 21a may be formed by etching the substrate 21 using the growth prevention pattern 23 as an etching mask. By this etching, the most dense c-plane of the ions forms the sidewalls of the recessed regions.

본 실시예에 있어서, 성장 방지 패턴(23)이 리세스 영역들(21a)을 형성하기 위한 식각 마스크로 사용되는 것으로 설명하였으나, 다른 식각 마스크를 사용하여 리세스 영역들(21a)을 형성하고, 그 후, 상기 기판(21a) 상에 성장 방지 패턴(23)을 형성할 수도 있다. 또한, 성장 방지 패턴(23) 상에 다른 물질, 예컨대 포토레지스트와 같은 물질로 식각 마스크를 더 형성할 수도 있다.Although the growth prevention pattern 23 is described as being used as an etching mask for forming the recessed regions 21a in this embodiment, it is also possible to form the recessed regions 21a using another etching mask, Thereafter, a growth prevention pattern 23 may be formed on the substrate 21a. Further, an etch mask may be further formed on the growth prevention pattern 23 with another material such as a photoresist.

도 3을 참조하면, 상기 리세스된 영역들(21a)을 갖는 기판(21) 상에 제1 도전형 질화물 반도체층(25)이 성장된다. 제1 도전형 질화물 반도체층(25)을 성장시키기 전에 질화물의 핵층 및/또는 버퍼층(도시하지 않음)이 먼저 성장될 수도 있다.Referring to FIG. 3, a first conductive type nitride semiconductor layer 25 is grown on a substrate 21 having the recessed regions 21a. A nitride layer and / or a buffer layer (not shown) may be grown before the first conductive nitride semiconductor layer 25 is grown.

상기 제1 도전형 질화물 반도체층(25)은 리세스 영역들(21a)의 측벽인 c면에서 우선 성장된다. 또한, 성장 방지 패턴(23)에 의해 기판(21)의 상부면에서 성장되는 것은 억제된다. 각 측벽에서 성장된 질화물 반도체층(25)은 성장이 계속됨에 따라 리세스 영역의 중간 영역에서 서로 만나며, 이에 따라 리세스 영역들의 중간 영역들에 실전위(threading dislocation)와 같은 결정 결함들이 생성된다. 또한, 측벽들에서 성장된 질화물 반도체층(25)은 성장이 계속됨에 따라 성장 방지 패턴(23) 상에서 측면 성장하며, 따라서 성장 방지 패턴(23)의 중간 영역들 상에서 실전위와 같은 결정결함들이 생성된다.The first conductive type nitride semiconductor layer 25 is first grown on the side surface c of the recessed regions 21a. Further, the growth prevention pattern 23 is suppressed from being grown on the upper surface of the substrate 21. [ As the nitride semiconductor layer 25 grown on each sidewall continues to grow, it meets with each other in the middle region of the recess region, thereby producing crystal defects such as threading dislocation in the middle regions of the recess regions . In addition, the nitride semiconductor layer 25 grown on the sidewalls grows laterally on the growth prevention pattern 23 as the growth continues, and crystal defects such as a real transition are generated on the middle regions of the growth prevention pattern 23 .

질화물 반도체층(25)을 성장함에 따라 성장면이 서로 만나서 결정결함이 생성되는 위치가 리세스 영역들의 중간 영역들과 성장 방지 패턴(23)의 중간 영역들이 되도록 상기 성장 방지 패턴(23)의 폭 및 리세스 영역들의 폭이 선택된다.The width of the growth prevention pattern 23 is set such that the positions where the growth planes meet with the growth of the nitride semiconductor layer 25 and crystal defects are generated are intermediate regions between the intermediate regions of the recess regions and the growth prevention pattern 23. [ And the width of the recess regions are selected.

상기 제1 도전형 반도체층(25)이 기판(21) 상부를 덮게 되면, 그 후 성장되는 질화물 반도체는 기판 상부를 덮는 질화물 반도체층의 성장면을 따라 성장된다. 상기 성장면은 리세스 영역들의 측벽인 c면에 대해 기판 상부면과 동일한 교각을 가지므로, 기판의 상부면과 동일한 면이 되고, 이에 따라 비극성 질화물 반도체층이 생성된다.When the first conductive semiconductor layer 25 covers the upper surface of the substrate 21, the nitride semiconductor grown thereafter is grown along the growth surface of the nitride semiconductor layer covering the substrate. Since the growth surface has the same pillar angle as the upper surface of the substrate with respect to the c-side surface of the recessed regions, the growth surface is the same as the upper surface of the substrate, thereby forming the non-polarized nitride semiconductor layer.

도 4를 참조하면, 상기 제1 도전형 반도체층(25) 상에 활성층(27) 및 제2 도전형 질화물 반도체층(29)이 성장된다. 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)은 III-N 계열의 화합물 반도체로 형성되며, 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정에 의해 성장될 수 있다.Referring to FIG. 4, an active layer 27 and a second conductive nitride semiconductor layer 29 are grown on the first conductive semiconductor layer 25. The first conductive semiconductor layer 25, the active layer 27 and the second conductive semiconductor layer 29 are formed of a compound semiconductor of the III-N series and are formed by a metalorganic chemical vapor deposition (MOCVD) method or a molecular beam epitaxy (MBE)), or the like.

활성층(25) 및 제2 도전형 반도체층(29)은 제1 도전형 반도체층(25)의 성장면을 따라 성장되며 따라서 비극성 질화물 반도체층들이 성장된다. 이때, 제1 도전형 반도체층(25)에 생성된 결정 결함들은 활성층(25) 및 제2 도전형 반도체층(27)에 전사될 수 있다.The active layer 25 and the second conductivity type semiconductor layer 29 are grown along the growth surface of the first conductivity type semiconductor layer 25 and thus the nonpolar nitride semiconductor layers are grown. At this time, the crystal defects generated in the first conductivity type semiconductor layer 25 may be transferred to the active layer 25 and the second conductivity type semiconductor layer 27.

상기 제1 도전형 및 제2 도전형은 n형 및 p형 또는 p형 및 n형 일 수 있다. 바람직하게, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이다.The first conductivity type and the second conductivity type may be n-type and p-type, or p-type and n-type. Preferably, the first conductivity type is n-type and the second conductivity type is p-type.

상기 활성층(27)은 다중양자우물 구조일 수 있으며, 제1 도전형 반도체층(25) 및 제2 도전형 반도체층(29)은 단일층에 한정되지 않고 다중층일 수 있다.The active layer 27 may have a multiple quantum well structure, and the first conductive semiconductor layer 25 and the second conductive semiconductor layer 29 may be multi-layered, not limited to a single layer.

도 5를 참조하면, 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층들이 패터닝되어 복수개의 발광셀들(30)이 형성된다. 이때, 리세스 영역들의 측벽들 사이의 중간 영역들 및 성장 방지 패턴(23) 상의 중간 영역들에 위치하는 질화물 반도체층들이 제거된다.Referring to FIG. 5, the nitride semiconductor layers including the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer are patterned to form a plurality of light emitting cells 30. Referring to FIG. At this time, the nitride semiconductor layers located in the intermediate regions between the sidewalls of the recess regions and the intermediate regions on the growth prevention pattern 23 are removed.

즉, 기판(21) 상에서 질화물 반도체층들이 제거된 분리 영역들에 의해 복수개의 비극성 발광셀들이 서로 이격된다. 이때, 상기 분리 영역들은 상기 리세스 영역의 측벽들 사이의 중간 영역 및 상기 리세스 영역들 사이의 중간 영역을 포함한다. 이에 따라, 리세스 영역들 측벽에서 성장된 질화물 반도체들이 만나서 생성되는 결정 결함들이 제거된다.That is, the plurality of non-polar light emitting cells are spaced apart from each other by the separation regions from which the nitride semiconductor layers are removed on the substrate 21. [ Here, the isolation regions include an intermediate region between the sidewalls of the recess region and an intermediate region between the recess regions. Thus, the crystal defects generated by the nitride semiconductor grown at the sidewalls of the recessed regions meet are removed.

상기 발광셀들(30)은 리세스 영역들을 따라 기다란 형상을 가질 수 있다. 이와 달리, 리세스 영역들을 가로지르는 영역들에서 질화물 반도체층들이 제거될 수 있으며, 리세스 영역들을 따라서도 서로 이격된 복수개의 발광셀들(30)이 형성될 수 있다.The light emitting cells 30 may have an elongated shape along the recessed regions. Alternatively, the nitride semiconductor layers may be removed in the regions across the recessed regions, and a plurality of the light emitting cells 30 spaced apart from each other along the recessed regions may be formed.

이러한 발광셀들(30)을 배선들을 통해 전기적으로 연결함으로써 다양한 회로를 구성할 수 있으며, 서브마운트 또는 본딩기판 등에 발광셀들을 부착함으로써 플립칩 또는 성장 기판이 분리된 발광 소자 등 복수개의 비극성 발광셀들을 갖는 다양한 발광 소자가 제공될 수 있다.A variety of circuits can be formed by electrically connecting the light emitting cells 30 through wirings. By attaching light emitting cells to a submount or a bonded substrate, a plurality of nonpolar light emitting cells, such as a flip chip or a light emitting device, May be provided.

도 6은 복수개의 비극성 발광셀들을 갖는 제1예의 발광소자 제조방법을 설명하기 위한 단면도이다.6 is a cross-sectional view illustrating a method of manufacturing a light emitting device of a first example having a plurality of nonpolar light emitting cells.

도 6을 참조하면, 발광셀들(30) 상에 반사 금속층(31)이 형성된다. 상기 반사 금속층은 예컨대 Ag 또는 Al로 형성될 수 있다. 또한, 각 발광셀(30)의 일부 영역 상에 반사 금속층(31)이 형성되고, 상기 반사 금속층(31)을 덮는 보호 금속층(도시하지 않음)이 형성될 수 있다.Referring to FIG. 6, a reflective metal layer 31 is formed on the light emitting cells 30. The reflective metal layer may be formed of, for example, Ag or Al. A reflective metal layer 31 may be formed on a part of each light emitting cell 30 and a protective metal layer (not shown) may be formed to cover the reflective metal layer 31.

상기 반사 금속층(31) 상에 범프들(33)을 통해 제2 기판(35)이 본딩된다. 상기 제2 기판(35)은 예컨대 서브마운트 기판일 수 있으며, 내부에 전기 회로를 가질 수 있다. 한편, 상기 기판(21)은 도전성 실리콘탄화물 기판일 수 있으며, 상기 기판(21)의 하부면에는 전극(37) 패드가 형성될 수 있다. 이에 따라, 서브마운트 기판(35) 상에 비극성 발광셀들(30)이 플립본딩된 플립칩이 제공된다. 상기 플립칩은 상기 기판(21) 상에 복수개의 발광셀들(30)을 형성한 후, 기판(21)을 단일칩으로 분리한 후 분리된 칩을 서브마운트 기판(35)에 본딩함으로써 형성된다.The second substrate 35 is bonded to the reflective metal layer 31 through the bumps 33. The second substrate 35 may be a submount substrate, for example, and may have an electric circuit therein. Meanwhile, the substrate 21 may be a conductive silicon carbide substrate, and a pad of the electrode 37 may be formed on the lower surface of the substrate 21. Thereby, the flip chip in which the non-polar light emitting cells 30 are flip-bonded is provided on the submount substrate 35. The flip chip is formed by forming a plurality of light emitting cells 30 on the substrate 21 and then separating the substrate 21 into a single chip and bonding the separated chips to the submount substrate 35 .

도 7 내지 도 10은 복수개의 비극성 발광셀들을 갖는 제2예의 발광 소자 제조 방법을 설명하기 위한 단면도들이다.7 to 10 are cross-sectional views illustrating a method of manufacturing a light emitting device according to a second example having a plurality of nonpolar light emitting cells.

도 7을 참조하면, 앞서 도 1 내지 도 4를 참조하여 설명한 바와 같이, 기판(21) 상에 질화물 반도체층들(25, 27, 29)를 성장시킨다. 그 후, 상기 질화물 반도체층들(25, 27, 29)를 식각하여 서로 분리된 발광셀들(LS1, LS2, LS3, LS4)을 형성한다. 이때, 상기 제2 도전형 반도체층(29) 및 활성층(27)의 일부분이 제거되어 제1 도전형 반도체층(25)이 노출된다. 즉, 상기 발광셀들은 각각 제1 도전형 반도체층(25), 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 제2 도전형 반도체층(29) 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층(27)을 포함한다. 상기 제1 도전형 반도체층(25)의 일부 영역을 노출시키는 공정은 메사(mesa) 식각 공정으로 알려져 있다.Referring to FIG. 7, nitride semiconductor layers 25, 27, and 29 are grown on a substrate 21, as described above with reference to FIGS. 1 to 4. Then, the nitride semiconductor layers 25, 27 and 29 are etched to form light emitting cells LS1, LS2, LS3 and LS4 separated from each other. At this time, a part of the second conductive type semiconductor layer 29 and the active layer 27 are removed, and the first conductive type semiconductor layer 25 is exposed. That is, the light emitting cells include a first conductive type semiconductor layer 25, a second conductive type semiconductor layer 29 located on a partial region of the first conductive type semiconductor layer, And an active layer 27 interposed between the second conductivity type semiconductor layers. The step of exposing a part of the first conductivity type semiconductor layer 25 is known as a mesa etching process.

도 8을 참조하면, 상기 발광셀들(LS1, LS2, LS3, LS4) 사이의 공간을 채우는 제1 절연층(41)이 형성된다. 제1 절연층(41)은 상기 제1 도전형 반도체층(25)의 상부면 아래에 위치한다. 제1 절연층(41)은 예컨대, SOG 등과 같은 절연물질로 형성될 수 있다. 절연물질을 발광셀들 상에 도포 또는 증착한 후, 제1 도전형 반도체층(2)의 상부면이 노출되도록 상기 절연물질을 부분적으로 제거하여 제1 절연층(41)을 형성할 수 있다. 상기 제1 절연층(41)은 발광셀들 사이의 단차를 감소시키기 위해 형성되며, 생략될 수도 있다.Referring to FIG. 8, a first insulating layer 41 filling a space between the light emitting cells LS1, LS2, LS3, LS4 is formed. The first insulating layer 41 is located below the upper surface of the first conductive type semiconductor layer 25. The first insulating layer 41 may be formed of an insulating material such as SOG or the like. After the insulating material is applied or deposited on the light emitting cells, the first insulating layer 41 may be formed by partially removing the insulating material so that the upper surface of the first conductive type semiconductor layer 2 is exposed. The first insulating layer 41 is formed to reduce the step between the light emitting cells, and may be omitted.

도 9를 참조하면, 상기 제1 절연층(41) 상에서, 상기 발광셀들의 측면을 덮는 제2 절연층(45)이 형성된다. 제2 절연층(45)은 발광셀들(LS1, LS2, LS3, LS4)의 상부를 노출시키는 개구부들을 가지며, 또한 제1 도전형 반도체층(25)의 상부면으 노출시키는 개구부들을 갖는다. 제1 절연층(41)이 생략된 경우, 제2 절연층이 리세스 영역들 내의 제1 도전형 반도체층(25)의 측면을 덮는다.Referring to FIG. 9, a second insulating layer 45 is formed on the first insulating layer 41 to cover the side surfaces of the light emitting cells. The second insulating layer 45 has openings exposing the upper portions of the light emitting cells LS1, LS2, LS3 and LS4 and also has openings for exposing the upper surface of the first conductive type semiconductor layer 25. When the first insulating layer 41 is omitted, the second insulating layer covers the side surface of the first conductive type semiconductor layer 25 in the recessed regions.

한편, 상기 발광셀들 상에, 예컨대 제2 도전형 반도체층(29) 상에 투명전극층(43)이 형성된다. 투명전극층(43)은 제2 절연층(45)을 형성하기 전에 형성될 수도 있다. 투명전극층은 예컨대, ITO와 같은 투명 산화막 또는 Ni/Au와 같은 투명 금속으로 형성될 수 있다.On the other hand, a transparent electrode layer 43 is formed on the light emitting cells, for example, on the second conductive type semiconductor layer 29. The transparent electrode layer 43 may be formed before the second insulating layer 45 is formed. The transparent electrode layer may be formed of, for example, a transparent oxide film such as ITO or a transparent metal such as Ni / Au.

도 10을 참조하면, 상기 발광셀들(LS1, LS2, LS3, LS4)을 연결하는 배선들(47)이 형성된다. 상기 배선들(47)은 발광셀들을 직렬 연결하여 직렬 어레이를 만들 수 있다. 상기 배선들(47)에 의해 적어도 2개의 직렬 어레이들이 만들어질 수 있으며, 이들 어레이들이 서로 역병렬로 연결될 수 있다. 이에 따라, 고전압 교류 전원하에서 구동되는 교류용 발광 소자가 제공될 수 있다. 또한, 상기 배선들(47)은 발광셀들을 병렬 연결하는 배선들을 포함할 수 있다. 상기 배선들(47)에 의해 발광셀들이 다양한 회로로 연결될 수 있다. 이러한 배선 연결에 의해 교류 또는 직류 전원하에서 구동되는 다양한 발광 소자가 제공된다.Referring to FIG. 10, wires 47 connecting the light emitting cells LS1, LS2, LS3, and LS4 are formed. The wirings 47 may connect the light emitting cells in series to form a serial array. At least two serial arrays can be made by the wires 47, and these arrays can be connected in anti-parallel to each other. Thus, an AC light emitting element driven under a high voltage AC power supply can be provided. In addition, the wirings 47 may include wirings for connecting the light emitting cells in parallel. The light emitting cells can be connected by various circuits by the wires 47. By such wiring connection, various light emitting devices driven under an AC or DC power supply are provided.

도 11은 복수개의 비극성 발광셀들을 갖는 제3예의 발광 소자 제조 방법을 설명하기 위한 단면도이다.11 is a cross-sectional view for explaining a method of manufacturing a light emitting device according to a third example having a plurality of nonpolar light emitting cells.

도 11을 참조하면, 도 10의 배선들(47)이 형성된 후, 상기 발광셀들(LS1, LS2, LS3, LS4)을 덮는 층간 절연층(49)이 형성된다. 상기 층간 절연층(49)은 발광셀들이 서로 단락되는 것을 방지한다. 한편, 상기 층간 절연층(49) 상에 제2 기판(50)이 본딩된다.11, an interlayer insulating layer 49 is formed to cover the light emitting cells LS1, LS2, LS3, and LS4 after the wirings 47 of FIG. 10 are formed. The interlayer insulating layer 49 prevents the light emitting cells from being shorted to each other. On the other hand, the second substrate 50 is bonded onto the interlayer insulating layer 49.

상기 제2 기판(50)은 서브마운트 기판일 수 있으며, 따라서 플립칩 형태의 발광소자가 제공될 수 있다. 상기 서브마운트 기판은 전극 패드들을 가질 수 있으며, 발광셀들에 전원을 공급하기 위한 패드들(도시하지 않음)이 층간 절연층(49)을 통해 상기 서브마운트 기판상의 전극 패드들에 전기적으로 연결될 수 있다. 이 경우, 발광셀들에서 방출된 광은 기판(21) 쪽으로 방출된다. 따라서, 도 9의 투명 전극층(43) 대신 반사 금속층(43a)이 형성되는 것이 바람직하다.The second substrate 50 may be a submount substrate, and thus a light emitting device in the form of a flip chip may be provided. The submount substrate may have electrode pads and pads (not shown) for supplying power to the light emitting cells may be electrically connected to the electrode pads on the submount substrate through an interlayer insulating layer 49 have. In this case, the light emitted from the light emitting cells is emitted toward the substrate 21. Therefore, it is preferable that the reflective metal layer 43a is formed instead of the transparent electrode layer 43 shown in Fig.

한편, 상기 층간 절연층(49)은 생략될 수 있으며, 범프들을 통해 상기 발광셀들이 서브마운트 기판에 본딩될 수 있다.Meanwhile, the interlayer insulating layer 49 may be omitted, and the light emitting cells may be bonded to the submount substrate through the bumps.

도 12는 복수개의 비극성 발광셀들을 갖는 제4예의 발광 소자 제조 방법을 설명하기 위한 단면도이다.12 is a cross-sectional view illustrating a method of manufacturing a light emitting device according to a fourth example having a plurality of non-polar light emitting cells.

도 12를 참조하면, 도 11의 제2 기판(50)이 본딩된 후, 기판(21)이 제거된다. 기판(21)은 폴리싱 공정 또는 식각 공정에 의해 제거될 수 있다. 이때, 상기 성장 방지 패턴(23)도 함께 제거될 수 있으며, 제1 도전형 반도체층(25)의 하부면들이 노출된다. 상기 제1 도전형 반도체층은 평탄화될 수 있다.Referring to FIG. 12, after the second substrate 50 of FIG. 11 is bonded, the substrate 21 is removed. The substrate 21 may be removed by a polishing process or an etching process. At this time, the growth prevention pattern 23 may also be removed, and the lower surfaces of the first conductivity type semiconductor layer 25 are exposed. The first conductive semiconductor layer may be planarized.

상기 제2 기판(50)이 아래로 가고, 제1 도전형 반도체층(25)이 위로 가도록 하면 위쪽으로 광이 방출되는 발광소자가 된다. 따라서, 제1 도전형 반도체층(25)이 상부 반도체층이 되고, 제2 도전형 반도체층(29)이 하부 반도체층이 된다. 한편, 제1 절연층(41)은 제1 도전형 반도체층들(25) 사이의 공간을 채우며, 배선들은 발광셀들과 제1 절연층(41) 아래에 배치된다.When the second substrate 50 goes down and the first conductivity type semiconductor layer 25 goes up, light is emitted upward. Accordingly, the first conductive semiconductor layer 25 becomes the upper semiconductor layer, and the second conductive semiconductor layer 29 becomes the lower semiconductor layer. Meanwhile, the first insulating layer 41 fills a space between the first conductive type semiconductor layers 25, and the wirings are disposed below the light emitting cells and the first insulating layer 41.

이에 더하여, 상기 노출된 제1 도전형 반도체층(25)의 노출면에 거칠어진 면(R)이 형성될 수 있다. 거칠어진 면(R)은 PEC(광전 화학) 식각 등에 의해 형성될 수 있다.In addition, a rough surface R may be formed on the exposed surface of the exposed first conductivity type semiconductor layer 25. The roughened surface (R) can be formed by PEC (photoelectrochemical) etching or the like.

도 13은 복수개의 비극성 발광셀들을 갖는 제5예의 발광 소자 제조 방법을 설명하기 위한 단면도이다.13 is a cross-sectional view for explaining a fifth example of a method of manufacturing a light emitting device having a plurality of non-polar light emitting cells.

도 13을 참조하면, 도 8의 제1 절연층(41)이 형성된 후, 도 6을 참조하여 설명한 바와 같이, 발광셀들 상에 반사층(43a)이 형성된다. 한편, 제2 기판(50)은 전극 패턴들(50a)을 갖는다. 상기 전극 패턴들(50a)은 발광셀들(LS1, LS2,LS3, LS4)에 대응하여 형성된다.Referring to FIG. 13, after the first insulating layer 41 of FIG. 8 is formed, a reflective layer 43a is formed on the light emitting cells as described with reference to FIG. On the other hand, the second substrate 50 has electrode patterns 50a. The electrode patterns 50a are formed corresponding to the light emitting cells LS1, LS2, LS3, and LS4.

상기 발광셀들과 전극 패턴들(50a)이 범프들(33)을 통해 전기적으로 연결된다. 이때, 하나의 발광셀, 예컨대 발광셀(LS1)의 제1 도전형 반도체층(25) 및 제2 도전형 반도체층(29)은 서로 이웃하는 전극 패턴들(50a)에 각각 연결된다. 이러한 연결을 통해 발광셀들을 범프들(33)과 전극패턴들(50a)을 이용하여 직렬 연결할 수 있다.The light emitting cells and the electrode patterns 50a are electrically connected through the bumps 33. [ At this time, the first conductive semiconductor layer 25 and the second conductive semiconductor layer 29 of the light emitting cell LS1 are connected to the neighboring electrode patterns 50a, respectively. Through these connections, the light emitting cells can be connected in series using the bumps 33 and the electrode patterns 50a.

이와 달리, 제1 도전형 반도체층들(25)을 서로 전기적으로 연결하고, 제2 도전형 반도체층들(29)을 서로 전기적으로 연결하여 발광셀들을 병렬 연결할 수도 있다.Alternatively, the light emitting cells may be connected in parallel by electrically connecting the first conductive semiconductor layers 25 to each other and electrically connecting the second conductive semiconductor layers 29 to each other.

도 14 내지 도 20은 본 발명의 다른 실시예에 따른 복수개의 비극성 발광셀들을 갖는 발광 소자 제조 방법을 설명하기 위한 단면도들이다. 앞서 설명한 발광 소자들은 기판(21) 상에서 발광셀들을 분리하는 것이나, 여기서는 질화물 반도체층들을 기판(21)으로부터 분리한 후, 발광셀들을 분리하는 것이 다르다. 또한, 금속 식각 부산물이 발생되는 것을 방지하는 공정이 소개된다.14 to 20 are cross-sectional views illustrating a method of manufacturing a light emitting device having a plurality of non-polar light emitting cells according to another embodiment of the present invention. The above-described light emitting devices are different in that the light emitting cells are separated on the substrate 21, but the nitride semiconductor layers are separated from the substrate 21 and then the light emitting cells are separated. A process for preventing the generation of metal etching by-products is also introduced.

도 14를 참조하면, 도 4의 질화물 반도체층들(25, 27, 29), 예컨대 제2 도전형 반도체층(29) 상에 식각 방지층(51)이 형성된다. 식각 방지층(51)은 상기 측벽들 사이의 중간 영역 및 상기 성장 방지 패턴(23)의 중간 영역 상의 상기 질화물 반도체층들을 덮는다. 또한, 상기 성장 방지 패턴(23)을 가로지르는 영역들을 덮어 제2 도전형 반도체층(29)을 노출시키는 개구부들이 형성된다. 상기 개구부들은 뒤에 형성될 발광셀들의 영역들 상에 각 발광셀 영역에 대응하여 형성되며, 발광셀들의 영역들보다 작은 면적으로 형성된다.
Referring to FIG. 14, an etch stop layer 51 is formed on the nitride semiconductor layers 25, 27 and 29, for example, the second conductivity type semiconductor layer 29 shown in FIG. An anti-etching layer (51) covers the nitride semiconductor layers on the intermediate region between the sidewalls and the intermediate region of the growth prevention pattern (23). In addition, openings are formed to expose the second conductivity type semiconductor layer 29 so as to cover the regions crossing the growth prevention pattern 23. The openings are formed corresponding to the respective light emitting cell regions on the regions of the light emitting cells to be formed later, and are formed in a smaller area than the regions of the light emitting cells.

*식각 방지층(51)은 제2 도전형 반도체층(29) 상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연층을 형성하고, 이를 사진 및 식각 공정을 사용하여 패터닝함으로써 형성된다.The etching preventing layer 51 is formed by forming an insulating layer such as a silicon oxide film or a silicon nitride film on the second conductive type semiconductor layer 29 and patterning the insulating layer using a photolithography and etching process.

도 15를 참조하면, 상기 개구부들 내에 반사층들(53a)이 형성된다. 반사층들(53a)은 반사율이 높은 금속 물질, 예컨대 Ag, Al 또는 이들의 합금으로 형성될 수 있으며, 굴절률이 다른 층들을 적층하여 형성할 수도 있다. 상기 반사층(53a)이 금속층으로 형성되는 경우, 도금 또는 증착 기술을 사용하여 형성될 수 있으며, 예컨대 리프트 오프 공정을 사용하여 형성될 수 있다. 한편, 상기 반사층들을 형성하기 전에 제2 도전형 반도체층(29) 상에 오믹 콘택층(도시하지 않음)을 형성할 수도 있다. 또한, 상기 반사층들을 먼저 형성하고, 상기 식각 방지층(51)을 그 후에 형성할 수도 있다.Referring to FIG. 15, reflection layers 53a are formed in the openings. The reflective layers 53a may be formed of a metal material having a high reflectivity, such as Ag, Al, or an alloy thereof, or may be formed by laminating layers having different refractive indexes. When the reflective layer 53a is formed of a metal layer, it may be formed using a plating or vapor deposition technique, for example, using a lift-off process. Meanwhile, an ohmic contact layer (not shown) may be formed on the second conductive semiconductor layer 29 before forming the reflective layers. Also, the reflective layers may be formed first, and the etch stop layer 51 may be formed thereafter.

이어서, 상기 반사층들(53a)을 덮는 보호 금속층(53b)을 형성한다. 보호 금속층들(53b)은 각각 식각 방지층(51)의 개구부들을 채우고 식각 방지층(51)의 윗면으로 연장된다. 상기 보호 금속층들(53b)은 서로 이격되도록 형성된다. 보호 금속층들(53b)은 단일층 또는 다중층으로 형성될 수 있으며, 예를 들어 Ni, Ti, Ta, Pt, W, Cr, Pd 등으로 형성될 수 있다.
Then, a protective metal layer 53b is formed to cover the reflective layers 53a. The protective metal layers 53b fill the openings of the etching prevention layer 51 and extend to the upper surface of the etching prevention layer 51, respectively. The protective metal layers 53b are formed to be spaced apart from each other. The protective metal layers 53b may be formed of a single layer or multiple layers, for example, Ni, Ti, Ta, Pt, W, Cr, Pd and the like.

*본 실시예에 있어서, 상기 반사층들(53a)과 상기 보호 금속층(53b)이 전극들(E1, E2, E3, E4)을 구성한다. 그러나, 전극들(E1, E2, E3, E4)은 이것에 한정되는 것은 아니며, 단일의 금속층으로 형성될 수도 있다. 예컨대, 상기 반사층들의 형성이 생략되고, 보호금속층(53b)만으로 전극을 구성할 수도 있다.In this embodiment, the reflective layers 53a and the protective metal layer 53b constitute the electrodes E1, E2, E3 and E4. However, the electrodes E1, E2, E3, and E4 are not limited thereto, and may be formed of a single metal layer. For example, the formation of the reflective layers is omitted, and the protective layer 53b alone may constitute the electrode.

도 16을 참조하면, 상기 전극들(E1, E2, E3, E4) 상에 층간 절연층(61)이 형성된다. 층간 절연층(61)은 전극들(E1, E2, E3, E4)을 덮으며, 전극들(E1, E2, E3, E4) 사이의 갭들을 채울 수 있다. 층간 절연층의 재질은 특별히 한정되지 않으며, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.Referring to FIG. 16, an interlayer insulating layer 61 is formed on the electrodes E1, E2, E3, and E4. The interlayer insulating layer 61 covers the electrodes E1, E2, E3 and E4 and can fill the gaps between the electrodes E1, E2, E3 and E4. The material of the interlayer insulating layer is not particularly limited, and may be formed of a silicon oxide film or a silicon nitride film.

상기 층간 절연층(61) 상에 본딩 금속(57)이 형성되고, 제2 기판(61) 상에 본딩 금속(59)이 형성된다. 상기 본딩 금속(57)은 예를 들어 AuSn(80/20wt%)으로 형성될 수 있다. 상기 제2 기판(61)은 특별히 한정되는 것은 아니지만, 기판(21)과 동일한 열팽창 계수를 갖는 기판일 수 있으며, 예컨대 사파이어 기판일 수 있다.A bonding metal 57 is formed on the interlayer insulating layer 61 and a bonding metal 59 is formed on the second substrate 61. The bonding metal 57 may be formed of, for example, AuSn (80/20 wt%). The second substrate 61 is not particularly limited, but may be a substrate having the same thermal expansion coefficient as that of the substrate 21, for example, a sapphire substrate.

상기 본딩 금속들(57, 59)을 서로 마주보도록 본딩함으로써 기판(61)이 상기 층간 절연층(61) 상에 본딩된다.The substrate 61 is bonded on the interlayer insulating layer 61 by bonding the bonding metals 57 and 59 to face each other.

도 17을 참조하면, 상기 기판(21)이 제거되고 상기 제1 도전형 반도체층(25)이 노출된다. 기판(21)은 레이저 리프트 오프(LLO) 기술 또는 다른 기계적 방법이나 화학적 방법, 예컨대 폴리싱 또는 식각기술에 의해 분리될 수 있다. 이에 따라, 제1 도전형 반도체층(25)이 노출되며, 노출면은 평탄화될 수 있다.Referring to FIG. 17, the substrate 21 is removed and the first conductive semiconductor layer 25 is exposed. The substrate 21 may be separated by a laser lift off (LLO) technique or other mechanical or chemical method, such as polishing or etching techniques. Thus, the first conductivity type semiconductor layer 25 is exposed, and the exposed surface can be planarized.

도 18을 참조하면, 상기 질화물 반도체층들(25, 27, 29)을 패터닝하여 복수개의 발광셀들(LS1, LS2, LS3, LS4)을 형성한다. 상기 발광셀들(LS1, LS2, LS3, LS4)은 각각 패터닝된 제1 도전형 반도체층(25), 패터닝된 활성층(127) 및 패터닝된 제2 도전형 반도체층(129)을 포함한다. 상기 화합물 반도체층들은 사진 및 식각 공정을 사용하여 패터닝될 수 있다. 이때, 상기 식각 공정에 의해 발광셀들 사이의 질화물 반도체층들이 제거되고, 식각 방지층(51)이 노출된다. 상기 식각 방지층(51)은 식각 공정 동안, 그 아래의 전극들(E1, E2, E3, E4)이 노출되는 것을 방지한다. 이를 위해, 식각 방지층(51) 상부의 한정된 영역에서 식각이 수행된다. 또한, 상기 발광셀들을 분리하는 동안, 결정 결함들이 위치하는 질화물 반도체층들이 제거된다.Referring to FIG. 18, the nitride semiconductor layers 25, 27 and 29 are patterned to form a plurality of light emitting cells LS1, LS2, LS3 and LS4. The light emitting cells LS1, LS2, LS3 and LS4 each include a patterned first conductivity type semiconductor layer 25, a patterned active layer 127 and a patterned second conductivity type semiconductor layer 129. The compound semiconductor layers may be patterned using a photolithography and etching process. At this time, the nitride semiconductor layers between the light emitting cells are removed by the etching process, and the etching preventing layer 51 is exposed. The etch stop layer 51 prevents the underlying electrodes E1, E2, E3 and E4 from being exposed during the etching process. To this end, etching is performed in a confined region above the etch stop layer 51. Also, during the separation of the light emitting cells, the nitride semiconductor layers where crystal defects are located are removed.

도 19를 참조하면, 상기 발광셀들(LS1, LS2, LS3, LS4)의 측면을 덮는 측면 절연층(63)이 형성된다. 상기 측면 절연층(63)은 발광셀들을 덮는 절연층을 형성한 후, 이를 사진 및 식각 공정을 사용하여 패터닝함으로써 형성될 수 있다. 상기 측면 절연층은 예를 들어 SiO2, SiN, MgO, TaO, TiO2, 또는 폴리머로 형성될 수 있다. 측면 절연층(63)은 발광셀들의 측면에 노출된 상기 제1 도전형 반도체층(125), 활성층(127) 및 제2 도전형 반도체층(129)을 덮는다. 측면 절연층(63)은 또한, 도시한 바와 같이, 발광셀들(LS1, LS2, LS3, LS4)의 상면 일부를 덮을 수 있다. 나아가, 측면 절연층(63)은 상기 식각 방지층(51) 위로 연장될 수 있다. 한편, 상기 측면 절연층(63)을 형성하는 동안, 또는 그 후, 식각 방지층(51) 내에 전극들(E1, E2, E3, E4)의 연장부들을 노출시키는 개구부들(51a)이 형성된다.Referring to FIG. 19, a side insulating layer 63 is formed to cover the side surfaces of the light emitting cells LS1, LS2, LS3, and LS4. The side insulating layer 63 may be formed by forming an insulating layer covering the light emitting cells and then patterning the insulating layer using a photolithography and etching process. The side insulating layer may be formed of, for example, SiO 2 , SiN, MgO, TaO, TiO 2 , or a polymer. The side insulating layer 63 covers the first conductivity type semiconductor layer 125, the active layer 127, and the second conductivity type semiconductor layer 129 exposed on the side surfaces of the light emitting cells. The side insulating layer 63 can also cover a part of the upper surface of the light emitting cells LS1, LS2, LS3, and LS4 as shown in the figure. Further, the side insulating layer 63 may extend over the etch stop layer 51. On the other hand, openings 51a for exposing the extensions of the electrodes E1, E2, E3 and E4 are formed in the etch stop layer 51 during or after the formation of the side insulating layer 63.

도 20을 참조하면, 발광셀들(LS1, LS2, LS3, LS4)을 전기적으로 연결하는 배선들(65)이 형성된다. 상기 배선들(65)은 상기 발광셀들을 직렬 연결할 수 있다. 예컨대, 상기 배선들(65)은 발광셀(LS1)의 제1 도전형 반도체층(25)과 발광셀(LS2)의 제2 도전형 반도체층(29)에 전기적으로 연결된 전극(E2)을 전기적으로 연결하고, 발광셀(LS2)의 제1 도전형 반도체층(25)과 발광셀(LS3)의 제2 도전형 반도체층(29)에 전기적으로 연결된 전극(E3)을 전기적으로 연결하고, 발광셀(LS3)의 제1 도전형 반도체층(25)과 발광셀(LS4)의 제2 도전형 반도체층(29)에 전기적으로 연결된 전극(E4)을 전기적으로 연결할 수 있다. 이에 따라, 발광셀들(LS1, LS2, LS3, LS4)이 직렬 연결된 어레이가 형성된다.Referring to FIG. 20, wires 65 for electrically connecting the light emitting cells LS1, LS2, LS3, and LS4 are formed. The wires 65 may connect the light emitting cells in series. For example, the wirings 65 are electrically connected to the first conductivity type semiconductor layer 25 of the light emitting cell LS1 and the electrode E2 electrically connected to the second conductivity type semiconductor layer 29 of the light emitting cell LS2 And the electrode E3 electrically connected to the second conductivity type semiconductor layer 29 of the light emitting cell LS3 is electrically connected to the first conductivity type semiconductor layer 25 of the light emitting cell LS2, The electrode E4 electrically connected to the first conductivity type semiconductor layer 25 of the cell LS3 and the second conductivity type semiconductor layer 29 of the light emitting cell LS4 can be electrically connected. Thus, an array in which the light emitting cells LS1, LS2, LS3, LS4 are connected in series is formed.

상기 배선들(65) 각각은 그 일 단부가 하나의 발광셀, 예컨대 발광셀(LS1)의 제1 도전형 반도체층(25)에 전기적으로 연결되고, 타 단부는 그것에 인접한 발광셀, 예컨대 발광셀(LS2)의 제2 도전형 반도체층(29)에 전기적으로 연결된 전극(E2)에 전기적으로 연결된다.One end of each of the wirings 65 is electrically connected to one light emitting cell, for example, the first conductivity type semiconductor layer 25 of the light emitting cell LS1, and the other end is electrically connected to a light emitting cell, And is electrically connected to the electrode E2 electrically connected to the second conductivity type semiconductor layer 29 of the second conductivity type LS2.

상기 배선들(65)에 의해 기판(61) 상부에 적어도 두 개의 직렬 어레이들이 형성될 수 있으며, 이들 어레이들이 서로 역병렬 연결되어 교류 전원에 의해 구동될 수 있다. 이와 달리, 기판상에서 배선들에 의해 직렬 어레이가 형성되고, 상기 직렬 어레이가 상기 기판 상에 형성된 브리지 정류기에 연결됨으로써 교류 전원에 의 구동될 수도 있다. 브리지 정류기 또한 배선들에 의해 발광셀들을 연결하여 형성될 수 있다. 또한, 상기 발광셀들의 직렬 어레이를 고전압 직류 전원하에서 구동할 수도 있다.At least two serial arrays may be formed on the substrate 61 by the wires 65, and the arrays may be connected in antiparallel to each other to be driven by an AC power source. Alternatively, a series array may be formed by wirings on the substrate, and the series array may be driven to an alternating current source by being connected to a bridge rectifier formed on the substrate. The bridge rectifier may also be formed by connecting the light emitting cells by wires. Also, the serial array of the light emitting cells may be driven under a high voltage direct current power source.

상기 배선들(65)을 형성하기 전, 배선들의 접착력 또는 오믹 콘택 특성을 향상시키기 위해 패드들(도시하지 않음)이 제1 도전형 반도체층들(25) 및/또는 전극들(E1, E2, E3, E4) 상에 형성될 수 있다.Pads (not shown) may be formed on the first conductive semiconductor layers 25 and / or the electrodes E1, E2, and E3 to improve the adhesion or ohmic contact characteristics of the wirings before forming the wirings 65. [ E3, E4).

상기 배선들(65)은 또한 상기 발광셀들의 제1 도전형 반도체층들(25)을 서로 연결할 수 있다. 이때, 상기 전극들(E1, E2, E3, E4)는 서로 연결될 수 있다. 이에 따라, 복수개의 발광셀들이 병렬 연결된 발광 소자가 제공될 수 있다.The wirings 65 may also connect the first conductive semiconductor layers 25 of the light emitting cells to each other. At this time, the electrodes E1, E2, E3, and E4 may be connected to each other. Accordingly, a light emitting device in which a plurality of light emitting cells are connected in parallel can be provided.

한편, 상기 발광셀들 상의 제1 도전형 반도체층들(25)에 PEC(광전 화학) 식각 등에 의해 거칠어진 표면(R)이 형성될 수 있다. 상기 거칠어진 표면(R)은 배선들을 형성하기 전에 수행될 수도 있다.On the other hand, a rough surface R may be formed on the first conductivity type semiconductor layers 25 on the light emitting cells by PEC (photoelectrochemical) etching or the like. The roughened surface R may be performed before forming the wirings.

이상에서 본 발명에 대해 몇몇 실시예들을 예로 들어 설명되었지만, 본 발명은 앞서 설명된 실시예들에 한정되지 않고, 본 발명의 기술적 사상을 벗어나지 않으면서 당업자들에 의해 다양하게 변형 및 변경될 수 있다. 이러한 변형 및 변경들은 아래의 청구범위에서 정의되는 본 발명의 범위에 포함된다.
While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. . Such variations and modifications are intended to be within the scope of the invention as defined in the following claims.

Claims (12)

상부 표면이 r면, a면 또는 m면을 갖는 사파이어 또는 실리콘탄화물의 제1 기판을 준비하되, 상기 제1 기판은 그 상부 표면상에 상기 제1 기판을 노출시키는 개구부를 갖는 스트라이프 형상의 성장 방지 패턴 및 상기 성장 방지 패턴의 개구부 아래에 위치하고 측벽이 c면인 리세스 영역을 갖고;
상기 리세스 영역을 갖는 기판 상에 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 질화물 반도체층들을 성장시키되, 상기 질화물 반도체층들은 상기 리세스 영역의 측벽에서 우선 성장되어 상기 리세스 영역을 채움과 아울러 상기 성장 방지 패턴을 덮고;
상기 질화물 반도체층들 상에 식각 방지층을 형성하되, 상기 식각 방지층은 상기 제2 도전형 반도체층을 노출시키는 개구부들을 가지며 적어도 상기 측벽들 사이의 중간 영역 및 상기 성장 방지 패턴의 중간 영역 상의 상기 질화물 반도체층들을 덮고;
상기 식각 방지층의 개구부들을 채우고 상기 식각 방지층 상으로 연장된 연장부를 갖는 전극들을 형성하되, 상기 전극들은 서로 이격되고;
상기 전극들 상에 층간 절연층을 형성하고;
상기 층간 절연층 상에 제2 기판을 본딩하고;
상기 제1 기판 및 상기 성장 방지 패턴을 제거하여 상기 제1 도전형 반도체층을 노출시키고;
상기 식각 방지층이 노출되도록 상기 질화물 반도체층들을 패터닝하여 서로 이격된 복수개의 발광셀들을 형성하는 것을 포함하는 복수개의 비극성 발광셀들을 갖는 발광 다이오드 제조 방법.A first substrate of sapphire or silicon carbide having an upper surface of r-plane, a-plane or m-plane, said first substrate having on its upper surface a stripe-shaped growth prevention A pattern and a recess region which is located under the opening of the growth prevention pattern and whose side wall is c plane;
A first conductivity type semiconductor layer, a second conductivity type semiconductor layer, a second conductivity type semiconductor layer, and a second conductivity type semiconductor layer on the substrate having the recess region, Growing nitride semiconductor layers including active layers sandwiched between semiconductor layers, wherein the nitride semiconductor layers are first grown at sidewalls of the recess regions to fill the recess regions and cover the growth prevention patterns;
Wherein the etch stop layer has openings for exposing the second conductivity type semiconductor layer and includes at least an intermediate region between the sidewalls and the nitride semiconductor on the intermediate region of the growth prevention pattern, Covering the layers;
Forming electrodes having an extension extending over the etch stop layer and filling the openings of the etch stop layer, the electrodes being spaced apart from each other;
Forming an interlayer insulating layer on the electrodes;
Bonding a second substrate on the interlayer insulating layer;
Removing the first substrate and the growth prevention pattern to expose the first conductivity type semiconductor layer;
And patterning the nitride semiconductor layers to expose the etch stop layer to form a plurality of spaced apart light emitting cells. 청구항 1에 있어서, 상기 질화물 반도체층들을 성장시키는 것은, 상기 리세스 영역의 측벽들에서 성장한 상기 질화물 반도체층들의 성장면들이 만나서 생성된 결정결함을 형성하는 것을 포함하고,
상기 결정결함은 상기 리세스 영역들의 중간 영역 및 상기 성장 방지 패턴의 중간 영역에 위치하는 복수개의 비극성 발광셀들을 갖는 발광 다이오드 제조 방법.2. The method of claim 1, wherein growing the nitride semiconductor layers comprises forming crystal defects generated by growth surfaces of the nitride semiconductor layers grown in the sidewalls of the recess region,
Wherein the crystal defects have a plurality of non-polar light emitting cells located in an intermediate region of the recess regions and an intermediate region of the growth prevention pattern. 청구항 2에 있어서, 상기 질화물 반도체층들 상에 식각 방지층을 형성하는 것은 상기 식각 방지층을 상기 결정결함 상에 형성하는 것을 포함하는 복수개의 비극성 발광셀들을 갖는 발광 다이오드 제조 방법.3. The method of claim 2, wherein forming the etch stop layer on the nitride semiconductor layers comprises forming the etch stop layer on the crystal defects. 청구항 3에 있어서, 상기 식각 방지층이 노출되도록 상기 질화물 반도체층들을 패터닝하는 것은, 상기 결정결함을 제거하는 것을 포함하는 복수개의 비극성 발광셀들을 갖는 발광 다이오드 제조 방법.4. The method of claim 3, wherein patterning the nitride semiconductor layers to expose the etch stop layer comprises removing the crystal defects. 청구항 1에 있어서, 상기 발광셀들을 덮되 상기 제1 도전형 반도체층의 상면의 적어도 일부를 노출시키는 측면 절연층을 형성함과 아울러 상기 식각 방지층을 패터닝하여 상기 전극들을 노출시키는 개구부들을 형성하고;
상기 제1 도전형 반도체층과 상기 노출된 전극들을 연결하는 배선들을 형성하는 것을 더 포함하는 복수개의 비극성 발광셀들을 갖는 발광 다이오드 제조 방법.[2] The method of claim 1, further comprising forming a side insulating layer covering the light emitting cells and exposing at least a part of the upper surface of the first conductive semiconductor layer, and patterning the etch stop layer to form openings for exposing the electrodes;
Further comprising forming a plurality of non-polar light emitting cells, each of the plurality of non-polar light emitting cells including wiring connecting the first conductive semiconductor layer and the exposed electrodes. 청구항 5에 있어서, 상기 제1 도전형 반도체층에 거칠어진 표면을 형성하는 것을 더 포함하는 복수개의 비극성 발광셀들을 갖는 발광 다이오드 제조 방법.6. The method of claim 5, further comprising forming a roughened surface on the first conductivity type semiconductor layer. 기판;
상기 기판 상부에 서로 이격되어 위치하는 복수개의 비극성 발광셀들로서, 각각 제1 도전형의 상부 반도체층, 활성층 및 제2 도전형의 하부 반도체층을 포함하는 복수개의 발광셀들;
서로 이격되어 상기 기판과 상기 발광셀들 사이에 위치하는 전극들로서, 대응하는 상기 제2 도전형의 하부 반도체층들에 각각 전기적으로 연결되고, 각각 이웃하는 발광셀 측으로 연장된 연장부를 갖는 전극들;
상기 발광셀들 사이의 영역과 상기 전극들 사이에 위치하고, 적어도 일부가 이웃하는 발광셀들의 가장자리들 아래로 연장되고, 상기 전극의 연장부를 노출시키는 개구부를 갖는 식각 방지층;
상기 발광셀들의 측면을 덮는 측면 절연층;
상기 측면 절연층에 의해 발광셀들의 측면으로부터 이격되어 발광셀들을 전기적으로 연결하는 배선들로서, 각각 일 단부는 하나의 발광셀의 상부 반도체층에 전기적으로 연결되고, 타 단부는 상기 식각 방지층의 개구부를 통해 이웃하는 발광셀의 하부 반도체층에 전기적으로 연결된 전극에 전기적으로 연결된 배선들을 포함하는 복수개의 비극성 발광셀들을 갖는 발광 소자.Board;
A plurality of non-polar light emitting cells spaced apart from each other on the substrate, the plurality of light emitting cells including an upper semiconductor layer of a first conductive type, an active layer, and a lower semiconductor layer of a second conductive type;
Electrodes spaced apart from each other and positioned between the substrate and the light emitting cells, each of the electrodes electrically connected to the corresponding lower conductive semiconductor layer of the second conductive type and having an extension extended to the adjacent light emitting cell;
An etching barrier layer positioned between the light emitting cells and between the electrodes and having an opening extending at least partially below the edges of adjacent light emitting cells and exposing an extension of the electrode;
A side insulating layer covering a side surface of the light emitting cells;
And the other end of the wiring is electrically connected to the upper semiconductor layer of one light emitting cell and the other end of the wiring is electrically connected to the opening of the etch stop layer And a plurality of non-polar light emitting cells including wirings electrically connected to electrodes electrically connected to lower semiconductor layers of neighboring light emitting cells. 청구항 7에 있어서, 상기 측면 절연층은 상기 발광셀들의 상면의 일부를 덮는 복수개의 비극성 발광셀들을 갖는 발광 소자.The light emitting device of claim 7, wherein the side insulating layer has a plurality of non-polar light emitting cells covering a part of an upper surface of the light emitting cells. 청구항 8에 있어서, 상기 측면 절연층은 상기 식각 방지층 상에 연장된 복수개의 비극성 발광셀들을 갖는 발광 소자.The light emitting device of claim 8, wherein the side insulating layer has a plurality of non-polar light emitting cells extending on the etch stopping layer. 청구항 7에 있어서, 상기 기판과 상기 전극들 사이에 개재된 층간 절연층을 더 포함하는 복수개의 비극성 발광셀들을 갖는 발광 소자.The light emitting device according to claim 7, further comprising a plurality of non-polar light emitting cells including an interlayer insulating layer interposed between the substrate and the electrodes. 청구항 7에 있어서, 상기 전극들은 각각 반사층 및 보호 금속층을 포함하는 복수개의 비극성 발광셀들을 갖는 발광 소자.The light emitting device of claim 7, wherein the electrodes have a plurality of non-polar light emitting cells each including a reflective layer and a protective metal layer. 청구항 11에 있어서, 상기 반사층은 상기 하부 반도체층의 하부 영역 내에 한정되고, 상기 보호 금속층은 상기 반사층의 측면 및 하부면을 덮는 복수개의 비극성 발광셀들을 갖는 발광 소자.
The light emitting device of claim 11, wherein the reflective layer is confined within a lower region of the lower semiconductor layer, and the protective metal layer has a plurality of non-polar light emitting cells covering side and lower surfaces of the reflective layer.
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