KR20150057751A - 표시 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 표시 장치는 신호 제어부를 포함하는 회로 기판, 복수의 구동집적회로를 포함하는 표시 패널, 회로 기판과 표시 패널을 연결하는 연성인쇄회로기판 및 신호 제어부로부터 회로 기판, 연성인쇄회로기판, 표시 패널을 지나 복수의 구동집적회로에 연결된 복수의 신호선을 포함하고, 복수의 신호선 각각은 표시 패널과 구동집적회로의 결합에 의한 COG 저항, 표시 패널과 연성인쇄회로기판의 결합에 의한 FOG 저항, 연성인쇄회로기판과 회로 기판의 결합에 의한 FOB 저항을 포함하고, 신호 제어부는 복수의 구동집적회로 중 어느 한 구동집적회로에 제1 신호를 인가하고, 제1 신호를 인가받은 구동집적회로는 연결된 신호선을 단락시키고, 신호 제어부는 단락된 신호선의 COG 저항, FOG 저항 및 FOG 저항을 측정한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 발명이다.
표시 장치는 표시 패널을 포함한다. 또한 표시 패널은 표시부와 비표시부로 구분될 수 있다. 표시부는 다수의 게이트 라인 및 데이터 라인이 교차하여 정의되는 다수의 화소를 구비하고, 상기 표시부 외곽인 비표시부는 게이트 라인 및 데이터 라인의 단부에 각각 형성된 데이터 패드 및 게이트 패드를 구비하여 외부 구동소자와의 전기적 신호를 인터페이스 한다. 구동소자는 표시 패널을 구동시키기 위한 칩 또는 기판, 예를 들면 구동집적회로(driving IC: Integrated Circuit, 이하 D-IC라 함) 및 연성인쇄회로기판(FPC: Flexible Printed Circuit, 이하 FPC라 함) 등을 포함한다.
이때, D-IC를 표시 패널에 실장시키는 방법은 칩 온 글래스(chip on glass, 이하 COG라 함) 방식, 테이프 캐리어 패키지(tape carrier package, 이하 TCP라 함) 방식, 칩 온 필름(chip on film, 이하 COF라 함) 방식으로 나뉜다. 이중 COG 방식은 TCP 방식 및 COF 방식에 비해 구조가 간단하고 표시장치에서 표시 패널이 차지하는 비율을 높일 수 있기 때문에 최근에 널리 사용되고 있는 추세이다.
이러한 COG 방식의 경우, 표시 패널과 구동집적회로의 결합에 의한 결합 저항(또는 COG 저항, 이하 'COG 저항'이라 칭함, RCOG)이 발생하는데, COG 공정 산포, IC 범프 형상, 패드 저항 산포 등에 따라 COG 저항의 이상으로 COG 저항이 증가하게 되는 문제발생 시, 표시장치의 성능 불량이 야기된다. 그러므로, 공정 시 COG 저항의 이상 여부 판단은 매우 중요하다.
또한 같은 이유로 표시 패널과 FPC의 결합에 의한 결합 저항(또는 FOG 저항, 이하 'FOG 저항'이라 칭함, RFOG), 또는 FPC와 회로 기판(PCB)의 결합에 의한 결합 저항(또는 FOB 저항, 이항 'FOB 저항'이라 칭함, RFOB)의 이상 여부 판단은 매우 중요하다.
본 발명이 해결하고자 하는 과제는 COG 저항, FOG 저항 또는 FOB 저항의 이상 여부를 판단할 수 있는 장치를 제공하는 것 이다.
본 발명의 실시예에 따른 표시 장치는 신호 제어부를 포함하는 회로 기판; 복수의 구동집적회로를 포함하는 표시 패널; 상기 회로 기판과 상기 표시 패널을 연결하는 연성인쇄회로기판; 및 상기 신호 제어부로부터 상기 회로 기판, 상기 연성인쇄회로기판, 상기 표시 패널을 지나 상기 복수의 구동집적회로에 연결된 복수의 신호선을 포함하고, 상기 복수의 신호선 각각은 상기 표시 패널과 상기 구동집적회로의 결합에 의한 COG 저항, 상기 표시 패널과 상기 연성인쇄회로기판의 결합에 의한 FOG 저항, 상기 연성인쇄회로기판과 상기 회로 기판의 결합에 의한 FOB 저항을 포함하고, 상기 신호 제어부는 상기 복수의 구동집적회로 중 어느 한 구동집적회로에 제1 신호를 인가하고, 상기 제1 신호를 인가받은 구동집적회로는 연결된 신호선을 단락시키고, 상기 신호 제어부는 단락된 신호선의 상기 COG 저항, 상기 FOG 저항 및 상기 FOG 저항을 측정한다.
상기 복수의 구동집적회로 각각은 래치를 포함할 수 있다.
상기 래치는 상기 제1 신호를 인가받아, 상기 래치를 포함하는 구동집적회로에 연결된 신호선을 단락시켜 동작전압인 VDD를 상기 연결된 신호선으로 인가시킬 수 있다.
상기 래치는 상기 신호 제어부가 단락된 신호선의 제1 결합 저항, 제2 결합 저항, 제3 결합 저항을 측정하면, 상기 제1 신호를 다음 래치로 전달하며, 상기 단락된 신호선을 오픈시킬 수 있다.
상기 신호 제어부는 제1 내지 제3 저항을 포함하고,
상기 제1 저항은 상기 FOB 저항과, 상기 제2 저항은 FOG 저항과, 상기 제3 저항은 COG 저항과 연결될 수 있다.
상기 제1 내지 제3 저항의 크기는 같을 수 있다.
상기 신호 제어부는
상기 FOB 저항과 상기 제1 저항의 접점 전압인 VP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압인 VP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압인 VP3 을 측정하고,
수식 1 내지 수식 3에 기초하여 상기 FOB 저항, FOG 저항 또는 COG 저항을 측정할 수 있다.
[수식 1]
VP1= (VDD * 제1 저항) / ((COG 저항+ FOG 저항+ FOB 저항) + 제1 저항)
[수식 2]
VP2= (VDD* 제1 저항) / ((COG 저항 + FOG 저항) + 제1 저항)
[수식 3]
VP3= (VDD* 제1 저항) / ((COG 저항 + 제1 저항)
상기 신호 제어부는
상기 FOB 저항, 상기 FOG 저항 및 상기 COG 저항을 측정하는 저항 측정부를 더 포함할 수 있다.
상기 저항 측정부는 상기 FOB 저항과 상기 제1 저항의 접점 전압인 VP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압인 VP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압인 VP3 을 측정하여, 측정된 전압 값을 디지털 값으로 변환하는 A/D 컨버터; 및
디지털 값으로 변환된 전압 값을 저장하는 레지스터를 더 포함할 수 있다.
상기 저항 측정부는
상기 수식 1 내지 수식 3에 기초하여 저항을 측정할 수 있다.
상기 신호 제어부는 제1 내지 제3 커패시터를 포함하고,
상기 제1 커패시터는 상기 FOB 저항과, 상기 제2 저항은 FOG 저항과, 상기 제3 저항은 COG 저항과 연결될 수 있다.
상기 제1 내지 제3 커패시터의 크기는 같을 수 있다.
상기 신호 제어부는
상기 FOB 저항과 상기 제1 저항의 접점 전압의 목표 전압 지연 시간 TP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압의 목표 전압 지연 시간 TP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압의 목표 전압 지연 시간 TP3 을 측정하고,
수식 4 내지 수식 6에 기초하여 상기 FOB 저항, FOG 저항 또는 COG 저항을 측정할 수 있다.
[수식 4]
TP1= a * ((COG 저항+ FOG 저항+ FOB 저항) + 제1 커패시터)
(a는 계수)
[수식 5]
TP2= a * ((COG 저항+ FOG 저항) + 제1 커패시터)
(a는 계수)
[수식 6]
TP3= a * ((COG 저항) + 제1 커패시터)
(a는 계수)
상기 신호 제어부는
상기 FOB 저항, 상기 FOG 저항 및 상기 COG 저항을 측정하는 저항 측정부를 더 포함할 수 있다.
상기 저항 측정부는 상기 FOB 저항과 상기 제1 커패시터의 접점 전압, 상기 FOB 저항과 상기 FOG 저항의 접점 전압 및 상기 FOG 저항과 상기 COG 저항의 접점 전압을 측정하여, 측정된 각 전압 값을 목표 전압과 비교하는 비교기;
상기 FOB 저항과 상기 제1 커패시터의 접점 전압이 상기 목표 전압까지 도달하는데 까지 걸리는 지연 시간인 TP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압이 상기 목표 전압까지 도달하는데 까지 걸리는 지연 시간인 TP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압이 상기 목표 전압까지 도달하는데 까지 걸리는 지연 시간인 TP3 을 측정하는 카운터; 및
상기 측정된 지연 시간을 저장하는 레지스터를 더 포함할 수 있다.
상기 저항 측정부는
상기 수식 4 내지 수식 6에 기초하여 저항을 측정할 수 있다.
본 발명이 실시예에 따르면 COG 저항, FOG 저항 또는 FOB 저항의 이상 여부를 판단할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 3는 도 2의 표시 장치의 어느 한 연결 신호선에 VDD가 인가된 경우, D-IC와 신호 제어부의 연결관계를 개략적으로 나타낸 도면이다.
도 4은 본 발명의 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 5는 도 4의 표시 장치의 어느 한 연결 신호선에 VDD가 인가된 경우, D-IC와 신호 제어부의 연결관계를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 저항 측정부를 개략적으로 나타낸 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 저항 측정부를 개략적으로 나타낸 도면이다.
도 8는 본 발명의 측정 노드(N)의 전압 지연을 보여주는 도면이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 도 1을 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 살펴본다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 표시 패널(display panel)(300), FPC(700; 연성인쇄회로기판라고도 함). 회로 기판(800)을 포함한다. 본 발명의 실시예에 따른 회로 기판(800)은 신호 제어부(600)을 포함한다.
표시 패널(300)은 FPC(700)를 통해 회로 기판(800)에 연결된다.
표시 패널(300)은 표시 영역(310), 게이트 구동부(gate driver)(400) 및 데이터 구동부(data driver)(500)를 포함한다. 본 발명의 실시예에 따른 데이터 구동부(500)는 복수의 D-IC(510a, 510b, 510c, 510d; 구동집적회로라고도 함)를 포함한다. 본 명세서에서는 4개의 D-IC(510a, 510b, 510c, 510d)를 예를 들어 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 얼마든지 더 많거나, 적은 수의 D-IC의 경우에도 본 발명의 적용이 가능하다.
본 발명의 실시예에 따르면, 신호 제어부(600)에 연결된 연결 신호선(10, 20, 30, 40)은 각각 신호 제어부(600)에서 나와 회로 기판(800), FPC(700) 및 표시 패널(300)의 일부를 거쳐 각 D-IC(510a, 510b, 510c, 510d)에 연결된다. 본 발명의 실시예에 따르면 각 연결 신호선(10, 20, 30, 40)과 각 D-IC(510a, 510b, 510c, 510d)는 일대일 대응할 수 있다. 즉, 연결 신호선(10, 20, 30, 40)은 신호 제어부(600)와 D-IC(510a, 510b, 510c, 510d)를 연결하며, 회로 기판(800)에 위치하는 부분, FPC(700)에 위치하는 부분 및 표시 패널(300)의 일 기판 위에 위치하는 부분을 포함한다.
표시 영역(310)에는 복수의 신호선(signal line)(G1-Gn, D1-Dm)이 배치되며, 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다. 게이트 구동부(400) 및 데이터 구동부(500)은 복수의 신호선(signal line)(G1-Gn, D1-Dm)과 이에 연결되어 있다.
신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 전압을 전달하는 복수의 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.
화소(PX)는 복수의 게이트선(G1-Gn)과 복수의 데이터선(D1-Dm)에 연결되어 있는 박막 트랜지스터와 같은 스위칭 소자를 포함하며, 실시예에 따라서 다양한 구조를 가질 수 있다. 즉, 유기 발광 표시 패널에서는 유기 발광 다이오드를 더 포함할 수 있으며, 액정 표시 패널에서는 액정 커패시터를 더 포함할 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다.
게이트 구동부(400)는 표시 패널(300)의 게이트선(G1-Gn)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(500)는 표시 패널(300)의 데이터선(D1-Dm)과 연결되어 있으며, 계조 전압을 선택하고 이를 데이터 전압으로서 데이터선(D1-Dm)에 인가한다. 데이터 구동부(500)는 기준 계조 전압을 분압하여 원하는 데이터 전압을 생성할 수도 있다.
본 발명의 실시예에 따른 신호 제어부(600)는 저항의 크기를 측정하는 저항 측정부(900)를 포함한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다.
이러한 구동 장치(400, 500, 600) 각각은 적어도 하나의 집적 회로 칩의 형태로 표시 패널(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 패널(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다.
본 명세서에서는 COG 방식으로 표시 패널(300)과 D-IC(510a, 510b, 510c, 510d)가 실장된 것을 예를 들어 설명하겠다. 그러나 본 발명은 이에 한정되지 않고, 다른 방식으로 표시 패널(300)에 D- IC(510a, 510b, 510c, 510d)가 실장된 경우에도 적용 가능하다.
그러면 이러한 표시 장치의 동작에 대하여 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들면 1024(=210), 256(=28) 또는 64(=26) 개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록 신호(MCLK), 데이터 인에이블 신호(DE) 등이 있다.
신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 표시 패널(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.
데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 아날로그 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 전압으로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.
화소(PX)에 인가된 데이터 전압에 따라서 화소(PX)가 표시하는 휘도가 변하면서 계조를 표시한다.
1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하고 모든 화소(PX)에 데이터 전압을 인가하여 한 프레임(frame)의 영상을 표시한다.
다음은 도 2 및 도 3를 참조하여 본 발명의 실시예에 따른 표시 장치의 동작 방법을 설명한다.
도 2은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다. 도 2의 상하는 도 1의 상하와 반대로 도시되어 있다.
도 2을 참조하여 본 발명의 실시예에 따른 표시 장치의 구성을 설명한다. 본 발명의 실시예에 따른 각각의 D-IC(510a, 510b, 510c, 510d)는 각각의 래치(Latch, 520a, 520b, 520c, 520d)를 포함한다. 또한 각각의 D-IC(510a, 510b, 510c, 510d)는 각각의 연결 신호선(10, 20, 30, 40)을 통해 신호 제어부(600)와 연결된다.
각각의 연결 신호선(10, 20, 30, 40)은 각각 직렬로 연결된 각각의 COG 저항(RCOG1-4), 각각의 FOG저항(RFOG1-4) 및 각각의 FOB 저항(RFOB1-4)을 포함한다. 즉, 연결 신호선(10, 20, 30, 40) 중 회로 기판(800)에 위치하는 부분과 FPC(700)에 위치하는 부분 간의 결합에 의한 저항은 FOB 저항(RFOB1-4)으로 나타내었으며, FPC(700)와 표시 패널(300)의 일 기판(하부 기판)의 결합에 의한 저항은 FOG저항(RFOG1-4)으로 나타내었으며, 표시 패널(300)의 하부 기판 위에 위치하는 부분의 저항, 즉, 표시 패널(300)과 D-IC의 결합에 의한 저항은 COG 저항(RCOG1-4)으로 나타내었다.
또한, 회로 기판(800)에 위치하는 부분의 저항은 제1 내지 3 저항(RT1, RT2, RT3)으로 나타내었다. 즉, 신호 제어부(600)는 서로 병렬로 연결되어 있는 제1 내지 3 저항(RT1, RT2, RT3)을 포함한다. 본 발명의 실시예에 따른 제1 내지 3 저항(RT1, RT2, RT3)의 크기는 같을 수 있다. 또한 본 발명의 실시예에 따른 제1 내지 3 저항(RT1, RT2, RT3)는 상수일 수 있다. 제1 저항(RT1)의 일단은 각각의 FOB 저항(RFOB1-4)의 일단과 연결된다. 각각의 FOB 저항(RFOB1-4)의 타단은 각각의 FOG저항(RFOG1-4)의 일단과 연결된다. 또한 각각의 FOG저항(RFOG1-4)의 일단은 제2 저항(RT2)의 일단에 연결된다. 각각의 FOG저항(RFOG1-4)의 타단은 각각의 COG 저항(RCOG1-4)의 일단과 연결된다. 각각의 FOG저항(RFOG1-4)의 타단은 제3 저항(RT3)의 일단과 연결된다. 각각의 COG 저항(RCOG1-4)의 타단은 각각의 D-IC(510a, 510b, 510c, 510d)와 연결된다. 제1 내지 3 저항(RT1, RT2, RT3)의 타단은 접지된다.
다음은 표시 장치의 동작을 설명한다.
신호 제어부(600)은 제1 래치(520a)에 펄스 신호를 인가한다. 제1 래치(520a)는 펄스 신호에 대응하여, 제1 래치(520a)는 제1 연결 신호선(10)을 단락 시켜, 제1 연결 신호선(10)에 동작전압(VDD)을 인가 시킨다. 이때 제1 연결 신호선(10)을 제외한 나머지 신호선(20, 30, 40)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제1 연결 신호선(10)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG1, RFOG1, RFOB1)의 이상여부를 판단한다. 이후 제1 래치(520a)는 펄스 신호를 제2 래치(520b)에 인가한다. 제1 래치(520a)가 펄스 신호를 제2 래치(520b)에 인가하면, 제1 래치(520a)는 제1 연결 신호선(10)로의 동작전압(VDD)의 인가를 중단 시킨다. 즉 이때 제1 래치(520a)는 제1 연결 신호선(10)을 오픈(Open) 시킨다.
제2 래치(520b)는 제1 래치(520a)로부터 인가된 펄스 신호에 대응하여, 제2 연결 신호선(20)을 단락 시켜, 제2 연결 신호선(20)에 동작전압(VDD)을 인가시킨다. 이때 제2 연결 신호선(20)을 제외한 나머지 신호선(10, 30, 40)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제2 연결 신호선(20)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG2, RFOG2, RFOB2)의 이상여부를 판단한다. 이후 제2 래치(520b)는 펄스 신호를 제3 래치(520c)에 인가한다. 제2 래치(520b)가 펄스 신호를 제3 래치(520c)에 인가하면, 제2 래치(520b)는 제2 연결 신호선(20)로의 동작전압(VDD)의 인가를 중단 시킨다. 즉 이때 제2 래치(520b)는 제2 연결 신호선(20)을 오픈(Open) 시킨다.
제3 래치(520c)는 제2 래치(520b)로부터 인가된 펄스 신호에 대응하여, 제3 연결 신호선(30)을 단락 시켜, 제3 연결 신호선(30)에 동작전압(VDD)을 인가시킨다. 이때 제3 연결 신호선(30)을 제외한 나머지 신호선(10, 20, 40)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제3 연결 신호선(30)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG3, RFOG3, RFOB3)의 이상여부를 판단한다. 이후 제3 래치(520c)는 펄스 신호를 제4 래치(520d)에 인가한다. 제3 래치(520c)가 펄스 신호를 제4 래치(520d)에 인가하면, 제3 래치(520c)는 제3 연결 신호선(30)로의 동작전압(VDD)의 인가를 중단 시킨다. 즉 이때 제3 래치(520c)는 제3 연결 신호선(30)을 오픈(Open) 시킨다.
제4 래치(520d)는 제3 래치(520c)로부터 인가된 펄스 신호에 대응하여, 제4 연결 신호선(40)을 단락 시켜, 제4 연결 신호선(40)에 동작전압(VDD)을 인가시킨다. 이때 제4 연결 신호선(40)을 제외한 나머지 신호선(10, 20, 30)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제4 연결 신호선(40)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG4, RFOG4, RFOB4)의 이상여부를 판단한다.
즉 이런한 방식으로 각 D-IC(510a, 510b, 510c, 510d)의 각 래치(520a, 520b, 520c, 520d)는 인가된 펄스 신호에 기초하여, 각 연결 신호선(10, 20, 30, 40)에 동작전압(VDD)을 인가 시키고, 신호 제어부(600)는 각 연결 신호선(10, 20, 30, 40)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)의 이상여부를 판단한다. 이후 각 래치(520a, 520b, 520c, 520d)는 인가된 펄스 신호룰 다음 래치로 전달한다. 이러한 방식으로 본 발명의 실시예에 따른 표시 장치는 모든 연결 신호선의 저항(RCOG, RFOG, RFOB)의 이상여부를 판단할 수 있다.
도 3는 도 2의 어느 한 연결 신호선에 VDD가 인가된 경우, D-IC와 신호 제어부의 연결관계를 개략적으로 나타낸 도면이다.
도 3는 제1 연결 신호선(10)이 단락 된 경우를 예를 들어 설명하고 있으나, 본 발명은 이에 한정되지 않는다.
제1 연결 신호선(10)이 단락 된 경우, 도 3에 도시된 바와 같은 등가회로가 형성된다. 다른 연결 신호선(20, 30, 40)은 오픈 되기 때문이다. 즉 본 발명의 실시예에 따르면 하나의 복수의 연결 신호선(10, 20, 30, 40) 중 어느 하나의 연결 신호선이 단락된 경우, 다른 연결 신호선들은 오픈되기 때문에, 도 3의 등가회로가 형성된다.
신호 제어부(600)는 아래의 수식 1 내지 수식 3에 기초하여 각 저항의(RCOG1, RFOG1, RFOB1)을 구한다. 본 발명의 실시예에 따르면 신호 제어부(600)의 저항 측정부(900)가 아래의 수식 1 내지 수식 3에 기초하여 각 저항의(RCOG1, RFOG1, RFOB1)을 구할 수도 있다.
[수식 1]
VP1= (VDD* RT1) / ((RCOG1 + RFOG1 + RFOB1) +RT1)
(VP1 은 RFOB1 과 RT1 의 접점 전압, RT1 = RT2 = RT3)
[수식 2]
VP2= (VDD* RT1) / ((RCOG1 + RFOG1) +RT1)
(VP2 은 RFOB1 과 RFOG1 의 접점 전압, RT1 = RT2 = RT3)
[수식 3]
VP3= (VDD* RT1) / ((RCOG1) +RT1)
(VP3 은 RFOG1 과 RCOG1 의 접점 전압, RT1 = RT2 = RT3)
보다 상세하게는 저항 측정부(900)는 VP1, VP2 및 VP3를 구한다. 이후 수식 1 내지 수식 3에 기초하여 RCOG1, RFOG1 및 RFOB1를 구한다. 신호 제어부(600)는 구해진 RCOG1, RFOG1 및 RFOB1 값에 기초하여 각 저항(RCOG1, RFOG1, RFOB1)이상 여부를 판단한다. 신호 제어부(600)가 각 저항의(RCOG1, RFOG1, RFOB1)이상 여부를 판단함에 있어서, 각 저항(RCOG1, RFOG1, RFOB1) 크기가 소정의 값보다 큰 경우 이상이 있다고 판단할 수도 있다. 또한 각 저항의(RCOG1, RFOG1, RFOB1)이상 여부를 판단함에 있어서, 각 저항(RCOG1, RFOG1, RFOB1) 크기가 소정의 값보다 작은 경우 이상이 있다고 판단할 수도 있다.
다음은 도 4 및 도 5를 참조하여 본 발명의 실시예에 따른 표시 장치의 동작 방법을 설명한다.
도 4은 본 발명의 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 4을 참조하여 본 발명의 실시예에 따른 표시 장치의 구성을 설명한다. 본 발명의 실시예에 따른 각각의 D-IC(510a, 510b, 510c, 510d)는 각각의 래치(Latch, 520a, 520b, 520c, 520d)를 포함한다. 또한 각각의 D-IC(510a, 510b, 510c, 510d)는 각각의 연결 신호선(10, 20, 30, 40)을 통해 신호 제어부(600)와 연결된다.
각각의 연결 신호선(10, 20, 30, 40)은 각각 직렬로 연결된 각각의 COG 저항(RCOG1-4), 각각의 FOG저항(RFOG1-4) 및 각각의 FOB 저항(RFOB1-4)을 포함한다.
신호 제어부(600)는 서로 병렬로 연결되어 있는 제1 내지 3 커패시터(CT1, CT2, CT3)을 포함한다. 본 발명의 실시예에 따른 제1 내지 3 커패시터(CT1, CT2, CT3)의 크기는 같을 수 있다. 또한 본 발명의 실시예에 따른 제1 내지 3 커패시터(CT1, CT2, CT3)는 상수일 수 있다. 제1 커패시터(CT1)의 일단은 각각의 FOB 저항(RFOB1-4)의 일단과 연결된다. 각각의 FOB 저항(RFOB1-4)의 타단은 각각의 FOG저항(RFOG1-4)의 일단과 연결된다. 또한 각각의 FOG저항(RFOG1-4)의 일단은 제2 커패시터(CT2)의 일단에 연결된다. 각각의 FOG저항(RFOG1-4)의 타단은 각각의 COG 저항(RCOG1-4)의 일단과 연결된다. 각각의 FOG저항(RFOG1-4)의 타단은 제3 커패시터(CT3)의 일단과 연결된다. 각각의 COG 저항(RCOG1-4)의 타단은 각각의 D-IC(510a, 510b, 510c, 510d)와 연결된다. 제1 내지 3 커패시터(CT1, CT2, CT3)의 타단은 접지된다.
다음은 표시 장치의 동작을 설명한다.
신호 제어부(600)은 제1 래치(520a)에 펄스 신호를 인가한다. 제1 래치(520a)는 펄스 신호에 대응하여, 제1 래치(520a)는 제1 연결 신호선(10)을 단락 시켜, 제1 연결 신호선(10)에 동작전압(VDD)을 인가 시킨다. 이때 제1 연결 신호선(10)을 제외한 나머지 신호선(20, 30, 40)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제1 연결 신호선(10)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG1, RFOG1, RFOB1)의 이상여부를 판단한다. 이후 제1 래치(520a)는 펄스 신호를 제2 래치(520b)에 인가한다. 제1 래치(520a)가 펄스 신호를 제2 래치(520b)에 인가하면, 제1 래치(520a)는 제1 연결 신호선(10)로의 동작전압(VDD)의 인가를 중단 시킨다. 즉 이때 제1 래치(520a)는 제1 연결 신호선(10)을 오픈(Open) 시킨다.
제2 래치(520b)는 제1 래치(520a)로부터 인가된 펄스 신호에 대응하여, 제2 연결 신호선(20)을 단락 시켜, 제2 연결 신호선(20)에 동작전압(VDD)을 인가시킨다. 이때 제2 연결 신호선(20)을 제외한 나머지 신호선(10, 30, 40)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제2 연결 신호선(20)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG2, RFOG2, RFOB2)의 이상여부를 판단한다. 이후 제2 래치(520b)는 펄스 신호를 제3 래치(520c)에 인가한다. 제2 래치(520b)가 펄스 신호를 제3 래치(520c)에 인가하면, 제2 래치(520b)는 제2 연결 신호선(20)로의 동작전압(VDD)의 인가를 중단 시킨다. 즉 이때 제2 래치(520b)는 제2 연결 신호선(20)을 오픈(Open) 시킨다.
제3 래치(520c)는 제2 래치(520b)로부터 인가된 펄스 신호에 대응하여, 제3 연결 신호선(30)을 단락 시켜, 제3 연결 신호선(30)에 동작전압(VDD)을 인가시킨다. 이때 제3 연결 신호선(30)을 제외한 나머지 신호선(10, 20, 40)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제3 연결 신호선(30)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG3, RFOG3, RFOB3)의 이상여부를 판단한다. 이후 제3 래치(520c)는 펄스 신호를 제4 래치(520d)에 인가한다. 제3 래치(520c)가 펄스 신호를 제4 래치(520d)에 인가하면, 제3 래치(520c)는 제3 연결 신호선(30)로의 동작전압(VDD)의 인가를 중단 시킨다. 즉 이때 제3 래치(520c)는 제3 연결 신호선(30)을 오픈(Open) 시킨다.
제4 래치(520d)는 제3 래치(520c)로부터 인가된 펄스 신호에 대응하여, 제4 연결 신호선(40)을 단락 시켜, 제4 연결 신호선(40)에 동작전압(VDD)을 인가시킨다. 이때 제4 연결 신호선(40)을 제외한 나머지 신호선(10, 20, 30)은 오픈(Open)상태이다. 이후 신호 제어부(600)는 제4 연결 신호선(40)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG4, RFOG4, RFOB4)의 이상여부를 판단한다.
즉 이런한 방식으로 각 D-IC(510a, 510b, 510c, 510d)의 각 래치(520a, 520b, 520c, 520d)는 인가된 펄스 신호에 기초하여, 각 연결 신호선(10, 20, 30, 40)에 동작전압(VDD)을 인가 시키고, 신호 제어부(600)는 각 연결 신호선(10, 20, 30, 40)에 인가된 동작전압(VDD)에 기초하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)의 이상여부를 판단한다. 이후 각 래치(520a, 520b, 520c, 520d)는 인가된 펄스 신호룰 다음 래치로 전달한다. 이러한 방식으로 본 발명의 실시예에 따른 표시 장치는 모든 연결 신호선의 저항(RCOG, RFOG, RFOB)의 이상여부를 판단할 수 있다.
도 5는 도 4의 어느 한 연결 신호선에 VDD가 인가된 경우, D-IC와 신호 제어부의 연결관계를 개략적으로 나타낸 도면이다.
도 5는 제1 연결 신호선(10)이 단락 된 경우를 예를 들어 설명하고 있으나, 본 발명은 이에 한정되지 않는다.
제1 연결 신호선(10)이 단락 된 경우, 도 5에 도시된 바와 같은 등가회로가 형성된다. 다른 연결 신호선(20, 30, 40)은 오픈 되기 때문이다. 즉 본 발명의 실시예에 따르면 하나의 복수의 연결 신호선(10, 20, 30, 40) 중 어느 하나의 연결 신호선이 단락된 경우, 다른 연결 신호선들은 오픈되기 때문에, 도 5의 등가회로가 형성된다.
신호 제어부(600)는 아래의 수식 4 내지 수식 6에 기초하여 각 저항의(RCOG1, RFOG1, RFOB1)을 구한다. 본 발명의 실시예에 따르면 신호 제어부(600)의 저항 측정부(900)가 아래의 수식 4 내지 수식 6에 기초하여 각 저항의(RCOG1, RFOG1, RFOB1)을 구할 수도 있다.
[수식 4]
TP1= a * ((RCOG1 + RFOG1 + RFOB1) *CT1)
(TP1 은 RFOB1 과 RT1 의 접점의 목표 전압 지연 시간, CT1 = CT2 = CT3, a는 계수)
[수식 5]
TP2= a * ((RCOG1 + RFOG1) +CT1)
(TP2 은 RFOB1 과 RFOG1 의 접점의 목표 전압 지연 시간, CT1 = CT2 = CT3, a는 계수)
[수식 6]
TP3= a * ((RCOG1) +CT1)
(TP3 은 RFOG1 과 RCOG1 의 접점의 목표 전압 지연 시간, CT1 = CT2 = CT3, a는 계수)
보다 상세하게는 저항 측정부(900)는 TP1, TP2 및 TP3를 구한다. 이후 수식 1 내지 수식 3에 기초하여 RCOG1, RFOG1 및 RFOB1를 구한다. 신호 제어부(600)는 구해진 RCOG1, RFOG1 및 RFOB1 값에 기초하여 각 저항(RCOG1, RFOG1, RFOB1)이상 여부를 판단한다. 신호 제어부(600)가 각 저항의(RCOG1, RFOG1, RFOB1)이상 여부를 판단함에 있어서, 각 저항(RCOG1, RFOG1, RFOB1) 크기가 소정의 값보다 큰 경우 이상이 있다고 판단할 수도 있다. 또한 각 저항의(RCOG1, RFOG1, RFOB1)이상 여부를 판단함에 있어서, 각 저항(RCOG1, RFOG1, RFOB1) 크기가 소정의 값보다 작은 경우 이상이 있다고 판단할 수도 있다.
다음은 도 6 내지 도 8를 참조하여 본 발명의 실시예에 따른 저항 측정부를 설명한다.
도 6은 본 발명의 일 실시예에 따른 저항 측정부를 개략적으로 나타낸 도면이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 저항 측정부(900a)는 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)을 측정한다. 저항 측정부(900a)는 전원(81), A/D 컨버터(85), 레지스터(87), 및 저항(R3)을 포함한다.
전원(81)은 제1 입력단(I1)에 연결된다. 또한 전원(81)은 전원 전압(V_IC)을 제공하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4) 전류가 흐르도록 한다. 전원(81)은 구동 IC의 내부전압 즉 구동전압(VDD)일 수 있다.
A/D 컨버터(85)는 측정 노드(N)에서 전압(V_N)을 측정하여 디지털 값으로 변환한다. 측정 노드(N)에서의 전압(V_N)은 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)에 따라 변하게 된다. 본 발명의 측정 노드(N)에는 제2 입력단(I2)이 연결된다. 본 발명의 실시예에 따른 제2 입력단(I2)에는 RFOB1 과 RT1 의 접점, RFOB1 과 RFOG1 의 접점 또는 RFOG1 과 RCOG1 의 접점이 연결될 수 있다.
레지스터(87)는 A/D 컨버터(85)로부터 입력받은 측정 노드(N)의 디지털 전압 값을 저장한다. 저장된 디지털 전압 값은 IC 인터페이스(미도시)를 통해 외부 제어기가 읽은 후 모니터에 표시한다. IC 인터페이스로 CPU 인터페이스, 직렬(serial) 인터페이스 등을 사용할 수 있다.
저항 측정부(900a)는 측정 노드(N)에서 전압(V_N)을 측정하여 VP1, VP2, 및 VP3를 구하고 구해진 VP1, VP2, 및 VP3에 기초하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)를 구할 수 있다. 저항 측정부(900a)가 VP1, VP2, 및 VP3에 기초하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)를 구함에 있어서 수식 1 내지 수식 3을 이용할 수 있다. 또한 저항 측정부(900a)는 구해진 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)을 레지스터(87)에 저장할 수도 있다. 저장된 저항 값은 IC 인터페이스(미도시)를 통해 외부 제어기가 읽은 후 모니터에 표시한다. IC 인터페이스로 CPU 인터페이스, 직렬(serial) 인터페이스 등을 사용할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 저항 측정부를 개략적으로 나타낸 도면이다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 저항 측정부(900b)는
각 저항(RCOG1-4, RFOG1-4, RFOB1-4)을 측정한다. 저항 측정부(900b)는 전원(91), 비교기(95), 카운터(97), 레지스터(99) 및 커패시터(C)를 포함한다.
전원(91)은 제3 입력단(I3)에 연결된다. 또한 전원(91)은 전원 전압(V_IC)을 제공하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4) 전류가 흐르도록 한다. 전원(81)은 구동 IC의 내부전압 즉 구동전압(VDD)일 수 있다.
비교기(95)는 측정 노드(N)에서 전압(V_N)을 측정하여 (V_TAR)과 비교한다. 본 발명의 측정 노드(N)에는 제2 입력단(I2)이 연결된다. 본 발명의 실시예에 따른 제4 입력단(I4)에는 RFOB1 과 CT1 의 접점, RFOB1 과 RFOG1 의 접점 또는 RFOG1 과 RCOG1 의 접점이 연결될 수 있다.
카운터(97)는 개시 신호(S)에 의해 활성화되어, 클락 신호(CLOCK)를 이용하여 측정 노드(N)의 전압 값이 목표 전압 값에 도달할 때까지의 시간을 카운트하고, 카운트 값을 디지털 값으로 변환한다. 상기 카운트 값을 이용하여 측정 노드(N)에서의 전압(V_N) 지연 시간(delay time)을 알 수 있다. 측정 노드(N)에서 전압(V_N) 지연시간(delay time)은 측정 노드(N)에서의 전압(V_N)은 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)에 따라 변하게 된다
도 8는 도 7에서 본 발명의 측정 노드(N)의 전압 지연을 보여주는 도면이다.
각 저항(RCOG1-4, RFOG1-4, RFOB1-4)에 따라 측정 노드(N)의 전압(V_N) 지연을 보여주는 그래프이다. 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)에이 작을 때 측정 노드(N)의 전압(V_N)이 목표 전압(V_TAR)에 도달할 때까지의 지연 시간(t1)은, 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)에 클 때 측정 노드(N)의 전압(V_N)이 목표 전압(V_TAR)에 도달할 때까지의 지연 시간(t2)보다 짧다. 즉, 측정 노드(N)의 전압(V_N)이 목표 전압(V_TAR)에 도달할 때까지의 지연 시간은 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)에 이 작을수록 짧음을 알 수 있다.
다시 도 7를 참조하여 저항 측정부(900b)를 설명한다.
레지스터(99)는 카운터(97)로부터 입력받은 카운트 값을 저장한다. 저장된 카운트 값은 IC 인터페이스(미도시)를 통해 외부 제어기가 읽은 후 모니터에 표시한다. IC 인터페이스로 CPU 인터페이스, 직렬(serial) 인터페이스 등을 사용할 수 있다.
저항 측정부(900b)는 측정 노드(N)에서 TP1, TP2, 및 TP3를 구하고 구해진 TP1, TP2, 및 TP3에 기초하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)를 구할 수 있다. 저항 측정부(900b)가 TP1, TP2, 및 TP3에 기초하여 각 저항(RCOG1-4, RFOG1-4, RFOB1-4)를 구함에 있어서 수식 4 내지 수식 6을 이용할 수 있다. 또한 저항 측정부(900b)는 구해진 각 저항(RCOG1-4, RFOG1-4, 를 통해 외부 제어기가 읽은 후 모니터에 표시한다. IC 인터페이스로 CPU 인 RFOB1-4)을 레지스터(99)에 저장할 수도 있다. 저장된 저항 값은 IC 인터페이스(미도시)터페이스, 직렬(serial) 인터페이스 등을 사용할 수 있다.
10: 제1 연결 신호선 20: 제2 연결 신호선
30: 제3 연결 신호선 40: 제4 연결 신호선
300: 표시 패널 310: 표시 영역
400: 게이트 구동부 500: 데이터 구동부
520: 래치 600: 신호 제어부
700: FPC 800: 회로 기판
81: 전원 85: A/D 컨버터
87: 레지스터 900: 저항 측정부
91: 전원 95: 비교기
97: 카운터 99: 레지스터

Claims (16)

  1. 신호 제어부를 포함하는 회로 기판;
    복수의 구동집적회로를 포함하는 표시 패널;
    상기 회로 기판과 상기 표시 패널을 연결하는 연성인쇄회로기판; 및
    상기 신호 제어부로부터 상기 회로 기판, 상기 연성인쇄회로기판, 상기 표시 패널을 지나 상기 복수의 구동집적회로에 연결된 복수의 신호선을 포함하고,
    상기 복수의 신호선 각각은 상기 표시 패널과 상기 구동집적회로의 결합에 의한 COG 저항, 상기 표시 패널과 상기 연성인쇄회로기판의 결합에 의한 FOG 저항, 상기 연성인쇄회로기판과 상기 회로 기판의 결합에 의한 FOB 저항을 포함하고,
    상기 신호 제어부는 상기 복수의 구동집적회로 중 어느 한 구동집적회로에 제1 신호를 인가하고,
    상기 제1 신호를 인가받은 구동집적회로는 연결된 신호선을 단락시키고,
    상기 신호 제어부는 단락된 신호선의 상기 COG 저항, 상기 FOG 저항 및 상기 FOG 저항을 측정하는
    표시 장치.
  2. 제1항에 있어서,
    상기 복수의 구동집적회로 각각은 래치를 포함하는
    표시 장치.
  3. 제2항에 있어서,
    상기 래치는 상기 제1 신호를 인가받아, 상기 래치를 포함하는 구동집적회로에 연결된 신호선을 단락시켜 동작전압인 VDD를 상기 연결된 신호선으로 인가시키는
    표시 장치.
  4. 제3항에 있어서,
    상기 래치는 상기 신호 제어부가 단락된 신호선의 제1 결합 저항, 제2 결합 저항, 제3 결합 저항을 측정하면, 상기 제1 신호를 다음 래치로 전달하며, 상기 단락된 신호선을 오픈시키는
    표시 장치.
  5. 제4항에 있어서,
    상기 신호 제어부는 제1 내지 제3 저항을 포함하고,
    상기 제1 저항은 상기 FOB 저항과, 상기 제2 저항은 FOG 저항과, 상기 제3 저항은 COG 저항과 연결된
    표시 장치.
  6. 제5항에 있어서,
    상기 제1 내지 제3 저항의 크기는 같은
    표시 장치.
  7. 제6항에 있어서,
    상기 신호 제어부는
    상기 FOB 저항과 상기 제1 저항의 접점 전압인 VP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압인 VP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압인 VP3 을 측정하고,
    수식 1 내지 수식 3에 기초하여 상기 FOB 저항, FOG 저항 또는 COG 저항을 측정하는
    표시 장치.
    [수식 1]
    VP1= (VDD * 제1 저항) / ((COG 저항+ FOG 저항+ FOB 저항) + 제1 저항)
    [수식 2]
    VP2= (VDD* 제1 저항) / ((COG 저항 + FOG 저항) + 제1 저항)
    [수식 3]
    VP3= (VDD* 제1 저항) / ((COG 저항 + 제1 저항)
  8. 제7항에 있어서,
    상기 신호 제어부는
    상기 FOB 저항, 상기 FOG 저항 및 상기 COG 저항을 측정하는 저항 측정부를 더 포함하는
    표시 장치.
  9. 제8항에 있어서,
    상기 저항 측정부는 상기 FOB 저항과 상기 제1 저항의 접점 전압인 VP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압인 VP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압인 VP3 을 측정하여, 측정된 전압 값을 디지털 값으로 변환하는 A/D 컨버터; 및
    디지털 값으로 변환된 전압 값을 저장하는 레지스터를 더 포함하는
    표시 장치.
  10. 제9항에 있어서,
    상기 저항 측정부는
    상기 수식 1 내지 수식 3에 기초하여 저항을 측정하는
    표시 장치.
  11. 제4항에 있어서,
    상기 신호 제어부는 제1 내지 제3 커패시터를 포함하고,
    상기 제1 커패시터는 상기 FOB 저항과, 상기 제2 저항은 FOG 저항과, 상기 제3 저항은 COG 저항과 연결된
    표시 장치.
  12. 제11항에 있어서,
    상기 제1 내지 제3 커패시터의 크기는 같은
    표시 장치.
  13. 제12항에 있어서,
    상기 신호 제어부는
    상기 FOB 저항과 상기 제1 저항의 접점 전압의 목표 전압 지연 시간 TP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압의 목표 전압 지연 시간 TP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압의 목표 전압 지연 시간 TP3 을 측정하고,
    수식 4 내지 수식 6에 기초하여 상기 FOB 저항, FOG 저항 또는 COG 저항을 측정하는
    표시 장치.
    [수식 4]
    TP1= a * ((COG 저항+ FOG 저항+ FOB 저항) + 제1 커패시터)
    (a는 계수)
    [수식 5]
    TP2= a * ((COG 저항+ FOG 저항) + 제1 커패시터)
    (a는 계수)
    [수식 6]
    TP3= a * ((COG 저항) + 제1 커패시터)
    (a는 계수)
  14. 제13항에 있어서,
    상기 신호 제어부는
    상기 FOB 저항, 상기 FOG 저항 및 상기 COG 저항을 측정하는 저항 측정부를 더 포함하는
    표시 장치.
  15. 제14항에 있어서,
    상기 저항 측정부는 상기 FOB 저항과 상기 제1 커패시터의 접점 전압, 상기 FOB 저항과 상기 FOG 저항의 접점 전압 및 상기 FOG 저항과 상기 COG 저항의 접점 전압을 측정하여, 측정된 각 전압 값을 목표 전압과 비교하는 비교기;
    상기 FOB 저항과 상기 제1 커패시터의 접점 전압이 상기 목표 전압까지 도달하는데 까지 걸리는 지연 시간인 TP1, 상기 FOB 저항과 상기 FOG 저항의 접점 전압이 상기 목표 전압까지 도달하는데 까지 걸리는 지연 시간인 TP2 및 상기 FOG 저항과 상기 COG 저항의 접점 전압이 상기 목표 전압까지 도달하는데 까지 걸리는 지연 시간인 TP3 을 측정하는 카운터; 및
    상기 측정된 지연 시간을 저장하는 레지스터를 더 포함하는
    표시 장치.
  16. 제15항에 있어서,
    상기 저항 측정부는
    상기 수식 4 내지 수식 6에 기초하여 저항을 측정하는
    표시 장치.
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