KR20150050487A - 반도체 기판에 형성된 절연 구조체 및 절연 구조체를 형성하는 방법 - Google Patents

반도체 기판에 형성된 절연 구조체 및 절연 구조체를 형성하는 방법 Download PDF

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KR20150050487A
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랄프 루돌프
롤프 바이스
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

반도체 본체에 절연 구조체를 형성하기 위한 방법은, 제 1 표면으로부터 반도체 본체로 연장하고, 상기 반도체 본체의 수평 방향으로 제 1 폭을 갖는 트렌치를 형성하는 단계, 및 상기 반도체 본체의 수직 방향으로 상기 제 1 표면으로부터 이격되어 있고, 수평 방향으로 상기 제 1 폭보다 큰 제 2 폭을 갖는 공동을 형성하는 단계를 포함하고, 상기 트렌치 및 공동은 수직 방향으로 서로 인접하게 배치된다.

Description

반도체 기판에 형성된 절연 구조체 및 절연 구조체를 형성하는 방법{INSULATION STRUCTURE FORMED IN A SEMICONDUCTOR SUBSTRATE AND METHOD FOR FORMING AN INSULATION STRUCTURE}
본 발명의 실시예는 반도체 본체에 형성된 절연 구조체 및 절연 구조체를 형성하기 위한 방법에 관한 것이며, 구체적으로 반도체 기판 상의 반도체 디바이스의 절연을 위한 절연 구조체를 형성하기 위한 방법에 관한 것이다.
종종 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor) 또는 IGBT(Insulated-Gate Bipolar Transistor)와 같은 많은 수의 반도체 디바이스가 동일한 반도체 본체에 집적된다. 종종 반도체 본체의 소정의 영역 내에 가능한 많은 반도체 디바이스를 집적하기 위하여 2개의 이웃 디바이스 사이의 거리를 가능한 짧게 하는 것이 바람직하다. 따라서, 이들 사이에 전기적 격리를 제공하기 위하여 인접 디바이스 간 절연 구조체를 형성하는 것이 필요하다. 이러한 절연 구조체는 반도체 본체로 에칭되고 산화물로 충진되는 깊고 좁은 트렌치를 포함할 수 있다.
동일한 반도체 본체에 집적된 반도체 디바이스 간에 효과적인 격리를 제공하고 공간 절약 방식으로 구현될 수 있는 절연 구조체를 제공할 필요가 있다.
일 실시예는 절연 구조체를 형성하기 위한 방법에 관한 것이다. 본 방법은, 제 1 표면으로부터 반도체 본체로 연장하고, 상기 반도체 본체의 수평 방향으로 제 1 폭을 갖는 트렌치를 형성하는 단계, 및 상기 반도체 본체의 수직 방향으로 상기 제 1 표면으로부터 이격되어 있는 공동을 형성하는 단계를 포함한다. 상기 공동은 수평 방향으로 상기 제 1 폭보다 큰 제 2 폭을 갖고, 상기 트렌치 및 공동은 수직 방향으로 서로 인접하게 배치된다.
다른 실시예는 절연 구조체에 관한 것이다. 절연 구조체는, 제 1 표면으로부터 반도체 본체로 연장하고, 상기 반도체 본체의 수평 방향으로 제 1 폭을 갖는 트렌치를 포함한다. 공동은 상기 반도체 본체의 수직 방향으로 상기 제 1 표면으로부터 이격되어 있고, 공동은 수평 방향으로 상기 제 1 폭보다 큰 제 2 폭을 갖고, 상기 트렌치 및 공동은 수직 방향으로 서로 인접하게 배치된다.
본 기술분야의 당업자는 이하의 상세한 설명을 읽고 첨부 도면을 보면 추가적인 특징 및 이점을 이해할 것이다.
이하, 도면을 참조하여 예들을 설명할 것이다. 도면은 기본 원리를 예시하는 역할을 하므로, 기본 원리를 이해하는 데 필요한 양태만이 나타내어질 것이다. 도면은 스케일대로인 것은 아니다. 도면에서 동일 참조 부호는 동일 특징부를 나타낸다.
도 1a 내지 1c는 절연 구조체를 생성하기 위한 방법의 일례를 나타내는 반도체 본체의 수직 단면도를 나타내는 도면.
도 2a 내지 2f는 절연 구조체를 생성하기 위한 방법의 추가적인 예를 나타내는 반도체 본체의 수직 단면도를 나타내는 도면.
도 3a 내지 3f는 절연 구조체를 생성하기 위한 방법의 추가적인 예를 나타내는 반도체 본체의 수직 단면도를 나타내는 도면.
도 4는 절연 구조체를 생성하기 위한 방법의 추가적인 예를 나타내는 반도체 본체의 수직 단면도를 나타내는 도면.
도 5a 내지 5d는 절연 구조체를 생성하기 위한 방법의 추가적인 예를 나타내는 반도체 본체의 수직 단면의 평면을 나타내는 도면.
도 6a 내지 6g는 일부 충진되거나 완전 충진된 절연 구조체를 생성하기 위한 방법의 예를 나타내는 반도체 본체의 수직 단면도를 나타내는 도면.
도 7은 트랜지스터 배치의 일 실시예를 나타내는 도면.
도 8은 반도체 본체에 도 7에 나타낸 트랜지스터 배치를 집적하는 일 실시예를 나타내는 도면.
도 9a 내지 9c는 FINFET의 일 실시예를 나타내는 도면.
도 10a 내지 10c는 FINFET의 다른 실시예를 나타내는 도면.
이하의 상세한 설명에서, 그 일부를 이루는 첨부 도면이 참조되며, 본 발명이 실시될 수 있는 특정 실시예가 예시의 방식으로 나타내어진다.
도 1a 내지 1c는 절연 구조체를 형성하기 위한 방법의 예를 나타낸다. 첫번째 스텝에서 반도체 본체(100)가 제공된다. 반도체 본체(100)는 예를 들어, 웨이퍼 또는 웨이퍼의 일부일 수 있다. 반도체 본체(100)는 제 1 표면(101)과 제 1 표면(101)에 대향하는 제 2 표면(102)을 갖는다. 반도체 본체(100)는 실리콘(Si), 실리콘 카바이드(SiC), 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN) 등과 같은 통상적인 반도체 재료를 포함할 수 있다. 도 1a는 반도체 본체(100)의 탑(top) 표면(101)에 수직인 수직 단면의 반도체 본체(100)를 나타내는 수직 단면도이다.
도 1b를 참조하면, 트렌치(200)가 반도체 본체(100)에 형성된다. 트렌치(200)는 수직 방향으로 제 1 표면(101)으로부터 반도체 본체(100)로 연장한다. 트렌치(200)는 수평 방향으로 제 1 폭 w1을 가질 수 있다. 트렌치(200)를 형성하는 것은 (도 1b에서 점선으로 나타내어진) 에칭 마스크(110)를 사용하는 통상적인 에칭 프로세스를 포함할 수 있다.
도 1c를 참조하면, 공동(300)이 반도체 본체(100)에 형성된다. 공동(300)은 수직 방향으로 제 1 표면(101)과 이격된다. 공동(300)은 트렌치(200)의 제 1 폭 w1보다 큰 제 2 폭 w2를 갖는다. 트렌치(200)와 공동(300)은 반도체 본체(100)의 수직 방향으로 서로 인접하게 배치된다. 트렌치(200)는 공동(300)과 인접하여 공동(300)에 대한 개구를 형성한다. 공동은 실질적으로 직사각형 단면, 실질적으로 정사각형 단면 또는 실질적으로 원형 단면을 가질 수 있다. 하지만, 이들은 예일 뿐이다. 공동(300)은 임의의 다른 단면으로도 구현될 수 있다. 도 1b 및 1c를 참조하면, 공동(300)은 트렌치(200)를 형성한 후에 형성될 수 있다. 하지만, 트렌치(200)를 형성하기 전에 공동(300)을 형성하는 것도 가능하다. 트렌치 전에 공동이 형성되는 방법의 일 실시예가 여기에서 이하 도 5a 내지 5d를 참조하여 설명된다.
반도체 본체(100)의 수평면에서, 트렌치(200)와 공동(300)은 긴 형상의 구조체로서 구현될 수 있다. 하지만, 트렌치(200)와 공동(300)을 수평면에서 링 형상으로 구현하는 것도 가능하다.
트렌치(200)와 공동을 갖는 절연 구조체는 절연 구조체의 인접한 양측인 반도체 디바이스(도 1에 미도시)를 분리(서로 절연)하는 데 사용될 수 있다. 일 실시예에 따르면, 트렌치(200)의 깊이 d1은 이러한 반도체 디바이스의 깊이에 실질적으로 대응하거나 이러한 반도체 디바이스의 깊이보다 크다. 이 경우, 절연 구조체는 반도체 디바이스에 인접한 더 작은 폭 w1과 반도체 디바이스 아래의 더 큰 폭 w2를 갖는다.
반도체 본체(100)에 트렌치(200) 및 공동(300)을 형성하기 위해, 다른 방법이 사용될 수 있다. 하나의 가능한 방법을 이하 도 2a 내지 2f를 참조하여 설명한다. 도 2a는 본 방법의 개시에서의 반도체 본체(100)를 나타낸다.
트렌치(200)를 형성하기 전에, 에칭 마스크(110)가 제 1 표면(101) 상에 생성된다. 에칭 마스크(110)는 질화물 및 산화물 중 적어도 하나를 포함할 수 있고, 제 1 표면(101) 상에 마스크 레이어를 형성하고 포토 기술을 사용하여 마스크 레이어를 구축함으로써 통상적인 방식으로 생성될 수 있다. 마스크(110)는, 트렌치(200)가 생성될, 덮어지지 않은 제 1 표면(101)의 이러한 섹션을 남긴다.
도 2b를 참조하면, 그 후 트렌치(200)는 에칭 마스크를 사용하여 반도체 본체(100)에 생성된다. 트렌치(200)는 수직 방향으로 제 1 표면(101)으로부터 반도체 본체(100)로 연장한다. 트렌치(200)를 형성하기 위해, 에칭 마스크(110)의 재료에 대해 선택적으로 반도체 본체의 재료를 에칭하는 통상적인 에칭 프로세스가 사용될 수 있다. 일 실시예에 따르면, 에칭 프로세스는 이방성 에칭 프로세스이며, 이는 방향 종속 에칭 프로세스이다.
후속 스텝에서, 도 2c에 나타낸 바와 같이, 에칭 스톱 레이어(보호 레이어)(120)가 트렌치(200)와 제 1 표면(101) 상에 형성될 수 있다. 에칭 스톱 레이어(120)는 박형 산화물 레이어 또는 박형 질화물 레이어일 수 있다. 이러한 레이어(120)는 산화물 라이너 또는 질화물 라이너로 칭해질 수 있다. 에칭 스톱 레이어(120)는 CVD(chemical vapor deposition), LPCVD(low pressure chemical vapour deposition), ALD(atomic layer deposition) 등과 같은 통상적인 기술을 사용하여 형성될 수 있다.
도 2d를 참조하면, 그 후 이방성 에칭 프로세스가 실행될 수 있어 트렌치(200)의 바닥(210)에 있는 에칭 스톱 레이어(120)의 부분을 제거한다.
도 2e를 참조하면, 더 깊은 트렌치를 형성하기 위해 트렌치(200)는 반도체 본체(100)로 더 깊이 에칭된다. 이러한 더 깊은 트렌치(200)는 예를 들어, 추가적인 이방성 에칭 스텝을 사용하여 형성될 수 있다. 더 깊은 트렌치(200)는 에칭 스톱 레이어(120)가 측벽을 덮는 트렌치 섹션인 상위 트렌치 섹션과, 반도체 본체(100)로 더 깊이 트렌치(200)를 연장함으로써 형성되고 에칭 스톱 레이어(120)에 의해 덮어지지 않은 측벽을 갖는 트렌치 섹션인 하위 트렌치 섹션을 갖는다.
도 2f를 참조하면, 공동(300)은 하위 트렌치 섹션에 형성된다. 공동(300)을 형성하는 것은 등방성 에칭 스텝을 포함한다. 등방성 에칭은, 재료가 에천트를 사용하여 제거되는 무지향성 에칭 프로세스이다. 에천트는 예를 들어, 액체 또는 플라즈마로도 알려진 화학적으로 활성인 이온화 기체일 수 있다. 이러한 에칭 스텝 동안, 에칭 스톱 레이어(120)에 의해 덮어지지 않은 하위 트렌치 섹션이 확장되어 공동(300)으로 귀결된다. 공동(300)은 반도체 본체(100)의 수평 방향으로 트렌치(200)의 폭 w1보다 더 큰 폭 w2를 갖는다. 공동(300)은 트렌치(200)보다 반도체 본체(100)로 더 깊이 연장할 수 있다. 또한, 등방성 에칭에 의해, 또한 공동은 상위 트렌치 섹션의 형성된 인접 섹션일 수 있으며, 에칭 스톱 레이어(120)의 섹션에 의해 이러한 트렌치 섹션으로부터 분리될 수 있다. 에칭 스톱 레이어(120)는 프로세스의 이후 스테이지에서 제거될 수 있다.
도 3a 내지 3f는 반도체 본체(100)의 프로세싱되지 않은 영역에 절연 구조체를 형성하기 위한 방법을 나타낸다. 하지만, 절연 구조체가 형성되기 전에, 디바이스 또는 디바이스 구조체가 반도체 본체(100)에 이미 형성되어 있는 어플리케이션이 있을 수 있다.
도 3a는 수직 (깊은) 트렌치가 형성된 반도체 본체(100)의 수직 단면도를 나타낸다. 유전 레이어(400)는 트렌치의 측벽 및 바닥을 라이닝할 수 있으며, 반도체 본체(100)의 제 1 표면(101) 상에 배치될 수 있다. 유전 레이어(400)로 라이닝된 트렌치(410)는 다결정 반도체 재료 등과 같은 충진 재료(410)로 충진될 수 있다.
도 3a에 나타낸 토폴로지에 기초하면, 절연 구조체는 도 2a 내지 2f를 참조하여 설명된 바와 동일한 방식으로 형성될 수 있다. 도 3b를 참조하면, 트렌치(200)는 이미 놓여져 있는 깊은 트렌치(410)에 형성된다. 트렌치(200)는 수직 방향으로 충진 재료(410)의 탑 표면(103)으로부터 깊은 트렌치로 연장한다. 트렌치(200)를 형성하는 것은 에칭 프로세스를 포함할 수 있다. 에칭 프로세스 동안, 유전 레이어(400)의 탑 표면(103)은 에칭이 필요하지 않은 영역에서 에칭에 저항하는 (미도시된) 에칭 마스크에 의해 덮어질 수 있다. 도 3b에 나타낸 실시예에서, 결과적인 트렌치(200)는 깊은 트렌치(410)의 폭 w3보다 작은 반도체 본체(100)의 수직 방향으로의 폭 w4를 갖는다.
도 3c를 참조하면, 후속 스텝에서, 에칭 스톱 레이어(120)는 트렌치(200)와 탑 표면(103) 상에 형성될 수 있다. 그 후, 도 3d를 참조하면, 이방성 에칭 프로세스가 트렌치(200)의 바닥(210)에서 에칭 스톱 레이어(120)를 에칭하기 위해 수행될 수 있다.
도 3e 및 3f를 참조하면, 더 깊은 트렌치(200)가 형성되고(도 3e 참조), 공동(300)이 더 깊은 트렌치(200)의 하위 트렌치 섹션에 형성된다(도 3f 참조). 더 깊은 트렌치(200)는 예를 들어, 이방성 에칭 스텝을 사용하는 것에 의해 형성될 수 있다. 공동(300)은 예를 들어, 등방성 에칭 스텝을 사용하여 형성될 수 있다. 등방성 에칭 스텝 동안, 에칭 스톱 레이어(120)에 의해 덮어지지 않은 트렌치(200)의 하위 섹션이 확장되어 공동(300)으로 귀결된다. 공동(300)은 트렌치(200)의 폭 w1보다 큰 반도체 본체(100)의 수평 방향으로 폭 w5를 갖는다.
공동의 폭 w5는 에칭 프로세스의 듀레이션을 통해 조정될 수 있으며, 에칭 프로세스의 듀레이션이 증가할수록 폭이 증가한다. 예를 들어, 결과적인 공동(300)이 깊은 트렌치(410)의 폭 w3보다 작은 폭 w5를 갖도록 듀레이션이 설정된다. 이것이 도 3f에 나타내어진다.
하지만, 도 4를 참조하면, 결과적인 공동(300)이 깊은 트렌치(410)의 폭 w3보다 큰 폭 w6을 갖도록 에칭의 듀레이션을 설정하는 것도 가능하다.
도 2 내지 4를 참조하여 설명한 실시예에서, 절연 구조체의 트렌치(200)는 공동(300) 형성 전에 형성된다. 하지만, 트렌치(200) 형성 전에 반도체 본체(100)에 공동(300)을 형성하는 것도 가능하다. 이러한 방법의 실시예가 이하 도 5a 내지 5d를 참조하여 설명된다. 이러한 도면은 각각 반도체 본체(100)의 수직 단면도를 나타낸다.
도 5a 및 5c를 참조하면, 본 방법은 제 1 표면(101), 및 제 1 표면(101)에 대향하는 제 2 표면(102)(도 5a 참조)을 갖는 반도체 본체(100)를 제공하는 단계, 및 반도체 본체(100)에서 제 1 표면(101)으로부터 이격된 공동(300)을 형성하는 단계(도 5c 참조)를 포함한다. 공동(300)을 형성하는 것은 Venezia-프로세스로 알려진 방법을 포함할 수 있다. 본 방법에서, 도 5b를 참조하면, 몇개의 트렌치(331, 332, 333)가 반도체 본체(100)에 형성된다(도 5b). 이러한 트렌치(331, 332, 333)의 각각은 제 1 표면(101)으로부터 반도체 본체(100)로 수직 방향으로 연장한다. 트렌치(331, 332, 333)는 이방성 에칭 프로세스와 같은 통상적인 트렌치 형성 기술을 사용하여 형성될 수 있으며, 실질적으로 동일한 트렌치 깊이 d1로 형성될 수 있다. 도 5b에서는 3개의 트렌치(331, 332, 333)가 나타내어졌다. 하지만, 이는 예일 뿐이다. 임의의 개수의 트렌치(331, 332, 333)가 결과적인 공동(300)의 원하는 사이즈에 의존하여 형성될 수 있다.
그 후, 반도체 본체(100)는 복수의 트렌치(331, 332, 333)로부터 공동(300)을 형성하기 위하여 수소 분위기에서 템퍼링된다. 비교적 고온에서 순수 수소 분위기에 반도체 본체(100)를 템퍼링하는 것에 의해 결함이 제거될 수 있다는 것이 알려져 있다. 예를 들어, 온도는 대략 1100℃와 1150℃ 사이와 같이 1000℃보다 높다. 트렌치(331, 332, 333)를 형성한 후에 이러한 템퍼링 프로세스를 수행하는 것은 평활한 측벽을 갖는 매립된 공동(300)으로 귀결된다. 공동(300)은 예를 들어, 라운드 형상을 가질 수 있다. 하지만, 이것은 예일 뿐이다. 트렌치(331, 332, 333)의 사이즈 및 형상에 의존하여, 공동(300)은 예를 들어, 직사각형 또는 거의 직사각형과 같은 임의의 다른 형상을 가질 수 있다.
도 5d를 참조하면, 트렌치(200)는, 제 1 표면(101)으로부터 매립된 공동(300)으로 연장하도록 형성된다. 트렌치(200)는 예를 들어, 이방성 에칭 프로세스를 사용하여 형성될 수 있다.
트렌치(200) 및 공동(300)을 포함하는 절연 구조체는 밀봉될 수 있으며, 유전 레이어로 일부 또는 완전 충진될 수 있다. 이하 도 6a 내지 6g를 참조하여 절연 구조체를 밀봉하기 위한 방법의 일 실시예가 설명된다.
도 6a는 트렌치(200) 및 공동(300)을 형성한 후와 절연 구조체를 밀봉하기 위한 제 1 방법 스텝 후의 반도체 본체(100)의 수직 단면도를 나타낸다. 트렌치(200) 및 공동(300)은 이전에 여기에 설명한 방법들 중 하나를 사용하여 형성될 수 있다. 절연 구조체를 밀봉하기 위한 제 1 방법 스텝은 제 1 표면(101) 상과 공동 위의 트렌치(200)에 보호 레이어를 형성하는 것을 포함할 수 있다. 도 6a를 참조하면, 이러한 보호 레이어(110)는 도 2 내지 4를 참조하여 설명한 마스크(110) 및 에칭 스톱 레이어(120)를 포함할 수 있다. 하지만, 여기에 이하 설명하는 방법 스텝을 수행하기 전에 에칭 스톱 레이어(120)를 제거하는 것도 가능하다.
도 6b를 참조하면, 유전 레이어(310)가 공동(300)의 측벽 상에(에칭 스톱 레이어(120)가 제거되었다면 트렌치(120)의 측벽 상에) 형성된다. 유전 레이어(310)는 예를 들어, 열 산화에 의해 형성된 산화물을 포함할 수 있다.
도 6c를 참조하면, 트렌치(200)는 추가적인 유전 레이어(130)로 충진된다. 이러한 추가적인 유전 레이어(130)는 예를 들어, 산화물 레이어이다. 이러한 추가적인 유전 레이어(130)를 형성하는 것은 LPCVD(Low Pressure Chemical Vapour Deposition Process)와 같은 피착 프로세스를 포함할 수 있다. 추가적인 유전 레이어(130)는, 제 1 표면(101) 위의 보호 레이어(마스크 레이어(110))의 적어도 일부를 덮도록 형성될 수 있다. 추가적인 유전 레이어(130)는 공동(300)의 표면을 추가로 덮을 수 있다. 공동(300)의 폭에 의존하여, 추가적인 유전 레이어(130)의 형성 후에 잔류 공동(300')이 남을 수 있다. 이것은, 공동(300)이 완전히 충진되기 전에, 트렌치(200)가 추가적인 유전 재료(130)로 완전히 충진될 수 있기 때문이다.
하지만, 유전 재료로 공동(300)을 완전히 충진하는 것이 바람직한 어플리케이션이 있을 수 있다. 잔류 공동(300')을 완전히 충진하는 방법 스텝을 이하 도 6d 내지 6g를 참조하여 설명한다.
도 6d를 참조하면, (여전히 존재한다면, 에칭 스톱 레이어(120)뿐만 아니라) 유전 레이어(130)는 잔류 공동(300')을 개방하기 위해 적어도 트렌치(200)의 수직 측벽으로부터 제거된다. 하지만, 유전 레이어(130)는 잔류 공동(300)의 측벽 상에 남아 있다. 트렌치(200)의 측벽으로부터 유전 레이어(130)를 제거하고 잔류 공동(300')의 측벽 상에 유전 레이어(130)를 남겨두는 것은 예를 들어, 이방성 에칭 프로세스를 포함할 수 있다. 이 프로세스에서, 유전 레이어(130)는 마스크 레이어(110)로부터도 제거될 수 있다. 유전 레이어(130)가 잔류 공동(300')의 측벽으로부터 제거되지 않으므로, 잔류 공동(300')의 폭 w7은 원래 폭 w2보다 작다. 이 프로세스에서, 에칭 스톱 레이어(120)는 트렌치(200)의 측벽이 에칭되는 것으로부터 보호한다.
도 6e를 참조하면, 산화물 레이어 또는 질화물 레이어와 같은 다른 유전 레이어(140)가 적어도 트렌치(200)의 수직 측벽 상에 형성된다. 이러한 유전 레이어(140)는 선택적이며, 예를 들어, 산화물 및 질화물 중 적어도 하나를 포함할 수 있다. 산화물은 열적으로 성장된 산화물일 수 있다. 유전 레이어(140)를 형성한 후에, 절연 구조체는 다시 유전 레이어(150)로 밀봉될 수 있다(도 6f 참조). 유전 레이어(150)는 LPCVD 프로세스에 의해 형성된 산화물 레이어일 수 있다. 유전 레이어(150)는 트렌치(200)의 표면뿐만 아니라 잔류 공동(300')의 표면을 덮고, 트렌치(200)를 완전하게 충진할 수 있다. 공동(300) 및 잔류 공동(300')의 사이즈에 의존하여, 유전 레이어(150)는 잔류 공동(300')을 완전하게 충진할 수 있다. 하지만, 다른 잔류 공동(300")이 도 6f에 나타낸 바와 같이 반도체 본체(100) 내에 여전히 존재할 수 있다.
여전히 공동(300")이 존재하는 경우, 도 6d 내지 6f를 참조하여 설명된 스텝이 반복될 수 있다. 이러한 스텝은 공동(300)까지 반복될 수 있으므로, 절연 구조체가 도 6g에 나타낸 바와 같이 완전하게 충진된다.
이전에 설명된 절연 구조체가 사용될 수 있는 어플리케이션의 예가 도 7 및 8을 참조하여 설명된다.
제 1 반도체 디바이스(2)와 복수의 제 2 반도체 디바이스(31-3n)를 포함하는 반도체 배치(1)의 제 1 실시예를 나타낸다. 제 1 반도체 디바이스(2)는 제 1 부하 단자(22)와 제 2 부하 단자(23) 사이에 부하 경로를 가지며, 부하 경로가 전류를 도전하는 온 상태 또는 부하 경로가 차단되는 오프 상태를 상정할 수 있다. 도 1에 따른 제 1 반도체 디바이스(2)는 트랜지스터로서 구현되며, 제어 단자(21)를 추가로 포함한다. 구체적으로, 도 7에 따른 제 1 반도체 디바이스는, 제어 단자(21)가 게이트 단자이고 제 1 및 제 2 부하 단자(22, 23)가 각각 소스 및 드레인 단자인 MOSFET으로서 구현된다.
후속 도면뿐만 아니라 도 7에서 아래첨자 인덱스에 선행하는 참조 번호 "3"은 개별의 제 2 반도체 디바이스를 나타낸다. 제어 단자 및 부하 단자와 같은 개별의 제 2 반도체 디바이스의 동일 부분은 아래첨자 인덱스에 선행하는 동일한 참조 부호를 갖는다. 예를 들어, 31은 제어 단자(311)와 제 1 및 제 2 부하 단자(321, 331)를 갖는 제 2 반도체 디바이스의 첫번째 것을 나타낸다. 이하에서, 제 2 반도체 디바이스 또는 복수의 제 2 반도체 디바이스 중 임의의 하나에 대해 참조가 이루어지는 경우, 그리고 개별의 제 2 반도체 디바이스 사이에 구별이 필요하지 않은 경우, 인덱스가 없는 참조 번호 3, 31, 32, 33이 제 2 반도체 디바이스 및 그 개별 부분을 나타내는 데 사용될 것이다.
제 2 반도체 디바이스(3)는 도 7에 나타낸 실시예에서의 트랜지스터로서 구현되며, 이하에서 제 2 트랜지스터로서 칭해질 것이다. 각각의 제 2 트랜지스터(3)는 제어 단자(31)와 제 1 부하 단자(32)와 제 2 부하 단자(33) 사이에 부하 경로를 갖는다. 제 2 반도체 디바이스의 부하 경로(32-33)가 서로 직렬로 접속되어, 하나의 제 2 트랜지스터의 제 1 부하 단자는 인접하는 제 2 트랜지스터의 제 2 부하 단자에 접속된다. 또한, 제 2 트랜지스터(3)의 부하 경로가 제 1 반도체 디바이스(2)의 부하 경로(22-23)와 직렬로 접속되어, 제 1 반도체 디바이스(1)와 복수의 제 2 트랜지스터(3)가 캐스코드형 회로를 형성한다.
도 7을 참조하면, n개의 제 2 트랜지스터(3)가 있으며, n>1이다. 이러한 n개의 제 2 트랜지스터(3)로부터, 첫번째 제 2 트랜지스터(31)는 n개의 제 2 트랜지스터(3)와의 직렬 회로에서 제 1 반도체 디바이스(2)에 가장 가깝게 배치되고 제 1 반도체 디바이스(2)의 부하 경로(22-23)에 직접 접속된 그 부하 경로(321-331)를 갖는 제 2 트랜지스터이다. n번째 제 2 트랜지스터(3n)는 n개의 제 2 트랜지스터(3)와의 직렬 회로에서 제 1 반도체 디바이스(2)에 가장 멀리 떨어져 배치된 제 2 트랜지스터이다. 도 7에 나타낸 실시예에서, n=4인 제 2 트랜지스터(3)가 있다. 하지만, 이것은 예일 뿐이며, 즉 반도체 디바이스 배치의 원하는 전압 차단 기능에 의존하여 임의로 선택될 수 있다. 이것은 여기에 이하에서 매우 더 상세하게 설명된다.
각각의 제 2 반도체 디바이스(3)는 제 2 반도체 디바이스(3)의 다른 하나의 부하 단자 중 하나 또는 제 1 반도체 디바이스(2)의 부하 단자 중 하나에 접속된 그 제어 단자(31)를 가져서, 각각의 제 2 트랜지스터(31-3n)는 각각 제 2 반도체 디바이스(31-3n)의 다른 하나 또는 제 1 반도체 디바이스(2)의 부하 경로 전압을 제어 전압으로서 수신한다.
도 7에 나타낸 실시예에서, 첫번째 제 2 트랜지스터(31)는 제 1 반도체 디바이스(2)의 제 1 부하 단자(22)에 접속된 그 제어 단자(311)를 갖는다. 각각의 다른 제 2 트랜지스터(32-3n)는 제 1 반도체 디바이스(2)의 방향으로 직렬 회로에서 인접한 제 2 트랜지스터의 제 1 부하 단자(321-32n-1)에 접속된 그 제어 단자(312-31n)를 갖는다. 설명을 위하여, 3i는 제 1 트랜지스터(31)와는 다른 제 2 트랜지스터(32-3n) 중 하나이다. 이 경우에, 이러한 제 2 트랜지스터(상위 제 2 트랜지스터)(3i)의 제어 단자(31i)는 인접한 제 2 트랜지스터(하위 제 2 트랜지스터)(3i-1)의 제 1 부하 단자(32i-1)에 접속된다. 상위 제 2 트랜지스터(3i)의 제어 단자(31i)가 접속되는 제 1 부하 단자(32i-1)는 이러한 상위 제 2 트랜지스터(3i)의 부하 단자(23i, 33i) 중 하나에 직접 접속되지 않는다. (나타내지 않은) 추가적인 실시예에 따르면, 하나의 제 2 트랜지스터(3i)의 제어 단자(31i)는 제 2 트랜지스터(3i)에 직접 접속된 그 제 2 트랜지스터(3i-1)의 제 1 부하 단자(31i-1)에 접속되지 않지만, 트랜지스터로부터 더 멀리 떨어져 있는 제 2 트랜지스터(3i-k)의 부하 단자(32i-k)에 접속되며, k>1이다. 예를 들어, k=2인 경우, 제 2 트랜지스터(3i)의 제어 단자(31i)는 직렬 회로에서 제 1 반도체 디바이스의 방향에서 제 2 트랜지스터(3i)로부터 2개의 제 2 트랜지스터만큼 떨어진 제 2 트랜지스터(3i-2)의 제 1 부하 단자(32i-2)에 접속된다.
도 7을 참조하면, 제 1 반도체 디바이스(2) 및 제 2 트랜지스터(3)가 MOSFET으로서 구현될 수 있다. 이러한 MOSFET의 각각은 제어 단자(21, 31)로서 게이트 단자, 제 1 부하 단자로서 소스 단자, 및 제 2 부하 단자(22, 32)로서 드레인 단자를 갖는다. MOSFET은 게이트와 소스 단자(제어 단자와 제 1 부하 단자) 사이에 인가되는 전압에 의해 제어될 수 있는 전압 제어 디바이스이다. 따라서, 도 7에 나타낸 배치에서, 첫번째 제 2 트랜지스터(31)는 제 1 반도체 디바이스(2)의 부하 경로 전압에 대응하는 전압을 통해 제어되고, 다른 제 2 트랜지스터(3i)는 적어도 하나의 제 2 트랜지스터(3i-1 또는 3i-2)의 부하 경로 전압을 통해 제어된다. 하나의 MOSFET의 "부하 경로" 전압은 이 MOSFET의 제 1 및 제 2 부하 단자(드레인 및 소스 단자) 사이의 전압이다.
도 7에 나타낸 실시예에서, 제 1 반도체 디바이스(2)는 노멀리-오프(증강형) 트랜지스터이며, 제 2 트랜지스터(3)는 노멀리-온(공핍형) 트랜지스터이다. 하지만, 이것은 예일 뿐이다. 제 1 반도체 디바이스(2)와 제 2 트랜지스터(3)의 각각은 노멀리-온 트랜지스터 또는 노멀리-오프 트랜지스터로서 구현될 수 있다. 개별 트랜지스터는 n-타입 트랜지스터 또는 p-타입 트랜지스터로서 구현될 수 있다.
MOSFET으로서 제 1 반도체 디바이스(2) 및 제 2 트랜지스터(3)를 구현하는 것은 예일 뿐이다. MOSFET, MISFET, MESFET, IGBT, JFET, FINFET, 나노튜브 디바이스, HEMT 등과 같이 제 1 반도체 디바이스(2) 및 제 2 트랜지스터(3)를 구현하는 데 임의의 타입의 트랜지스터가 사용될 수 있다. 제 1 반도체 디바이스(2)와 제 2 반도체 디바이스(3)를 구현하는 데 사용되는 디바이스의 타입에 독립적으로, 제 2 트랜지스터(3)의 각각이 직렬 회로에서 적어도 하나의 다른 제 2 트랜지스터(3) 또는 제 1 반도체 디바이스(2)의 부하 경로 전압에 의해 제어되도록 이러한 디바이스가 접속된다.
트랜지스터로서 구현되는 제 1 반도체 디바이스(2)와 제 2 트랜지스터(3)를 갖는 반도체 디바이스 배치는 제 1 반도체 디바이스(2)에 적절한 구동 전압을 인가함으로써 통상의 트랜지스터와 같이 스위칭 온 및 오프될 수 있다. 제 1 반도체 디바이스(2)의 제어 단자(21)는 전체 배치의 제어 단자(11)를 형성하고, 제 1 반도체 디바이스(2)의 제 1 부하 단자(21)와 n번째 제 2 트랜지스터(3n)의 제 2 부하 단자는 전체 배치의 제 1 및 제 2 부하 단자(12, 13)를 각각 형성한다.
도 8은, 도 7에 나타낸 반도체 배치의 개별 디바이스가 구현되는 반도체 본체(100)의 수직 단면도를 나타낸다. 본 실시예에서, 제 1 트랜지스터(2) 및 제 2 트랜지스터(31-3n)는 FINFET으로서 구현된다. 도 8은, 제 1 반도체 디바이스(2) 및 n개의 제 2 트랜지스터(3)의 액티브 영역(소스, 드레인 및 본체 영역)이 배치되는 반도체 핀(52)의 수직 단면도를 나타낸다. 개별 FINFET은 상이한 방식으로 구현될 수 있다. 2개의 상이한 실시예는 도 9a 내지 9c와 10a 내지 10c를 참조하여 이하 설명된다.
도 9a 내지 9c는 FINFET으로서 구현되는 제 2 트랜지스터(3)의 일 실시예를 훨씬 더 상세하게 나타낸다. 도 9a는 하나의 제 2 트랜지스터(3)의 사시도를 나타낸다. 도 9b는 이러한 제 2 트랜지스터(3)의 수직 단면도를 나타내고, 도 9c는 이의 수평 단면도를 나타낸다. 도 9a, 9b 및 9c는, 제 2 트랜지스터(3)가 구현되는 반도체 본체의 그 단면만을 나타낸다. 제 1 반도체 디바이스(2)의 액티브 영역 및 이웃하는 제 2 트랜지스터의 액티브 영역은 나타내지 않았다. 도 9a 내지 9c에 따른 제 2 트랜지스터(3)는 MOSFET으로서 구현되고, 이하에서 "반도체 핀"으로 칭해지기도 하는 핀형 반도체 섹션(52)에서 각각 배치되는 소스 영역(53), 드레인 영역(54) 및 본체 영역(55)을 포함한다. 반도체 핀은 기판(51) 상에 배치된다. 제 1 수평 방향에서, 소스 및 드레인 영역(53, 54)은 반도체 핀(52)의 제 1 측벽(522)으로부터 제 2 측벽(523)으로 연장한다. 제 1 방향에 수직인 제 2 방향으로, 소스 및 드레인 영역(53, 54)은 서로 떨어져 있고, 본체 영역(55)에 의해 분리된다. (도 9a에 점선으로 나타내어진) 게이트 전극(56)은 게이트 유전체(57)에 의해 반도체 핀(52)으로부터 유전적으로 절연되며, 반도체 핀(52)의 측벽(522, 523)과 탑 표면(521) 상의 본체 영역(55)에 인접한다.
도 10a 내지 10c는 FINFET으로서 구현되는 하나의 제 2 트랜지스터(3)의 추가적인 실시예를 나타낸다. 도 10a는 사시도를 나타내고, 도 10b는 수직 단면(E-E)의 수직 단면도를 나타내고, 도 10c는 수평 단면(D-D)의 수평 단면도를 나타낸다. 수직 단면 E-E는 반도체 핀(52)의 탑 표면(521)에 수직하고 반도체 핀(52)의 길이 방향으로 연장한다. 수평 단면 D-D는 반도체 핀의 탑 표면(521)에 평행하게 연장한다. 반도체 핀(52)의 "길이 방향"은 제 2 수평 방향에 대응하며, 소스 및 드레인 영역(53, 54)이 서로 떨어져 있는 방향이다.
도 10a 내지 10c에 나타낸 트랜지스터(3)는 U-형-서라운드-게이트-FINFET으로서 구현된다. 이 트랜지스터에서, 소스 영역(53) 및 드레인 영역(54)은 제 1 수평 방향으로 반도체 핀(52)의 제 1 측벽(522)으로부터 제 2 측벽(523)으로 연장하며, 제 1 수평 방향에 수직인 제 2 수평 방향(반도체 핀(52)의 길이 방향)으로 서로 떨어져 있다. 도 10a 및 10b를 참조하면, 소스 영역(53) 및 드레인 영역(54)은 반도체 핀의 탑 표면(521)으로부터 본체 영역(55)으로 연장하고 제 1 수평 방향으로 측벽(522)으로부터 측벽(523)으로 연장하는 트렌치에 의해 분리된다. 본체 영역(55)은 반도체 핀(52)에서 소스 영역(53), 드레인 영역(54) 및 트렌치 아래에 배치된다. 게이트 전극(56)은 트렌치 내에서 반도체 핀(52)의 측벽(522, 523)을 따라 본체 영역(55)에 인접하고, 게이트 유전체(57)에 의해 본체 영역(55)과 소스 및 드레인 영역(53, 54)으로부터 유전적으로 절연된다. 게이트 전극(56)이 본체 영역(55)에 인접하게 배치되지 않는 영역인 트렌치의 상위 영역에서, 게이트 전극(56)은 절연 또는 유전 재료(58)로 덮어질 수 있다.
도 9a 내지 9c 및 도 10a 내지 10c의 제 2 트랜지스터는 예를 들어, n-타입 또는 p-타입 공핍형 트랜지스터와 같은 공핍형 트랜지스터로서 구현된다. 이 경우에, 소스 및 드레인 영역(53, 54)과 본체 영역(55)은 동일한 도핑 타입을 갖는다. 본체 영역(55)은 통상적으로 소스 및 드레인 영역(53, 54)보다 낮은 도핑 농도를 갖는다. 본체 영역(55)의 도핑 농도는 예를 들어, 대략 2E18cm-3이다. 소스 영역(53)과 드레인 영역(54) 사이의 본체 영역(55)에서 도전 채널을 완전하게 인터럽팅할 수 있기 위해서, 반도체 핀(52)의 측벽(522, 523)을 따른 게이트 전극(56)은 제 2 수평 방향(길이 방향)으로 반도체 핀(52)을 따라 완전하게 연장한다. 수직 방향으로 측벽(522, 523)을 따른 게이트 전극(56)은 소스 및 드레인 영역(53, 54)으로부터 적어도 트렌치 아래로 연장한다.
도 9a 및 10a를 참조하면, 소스 영역(53)은 제 1 부하 단자(소스 단자)(32)에 접속되고, 드레인 영역(54)은 제 2 부하 단자(드레인 단자)(33)에 접속되고, 게이트 전극(56)은 제어 단자(게이트 단자)(31)에 접속된다. 이러한 단자는 도 9a 및 10a에 단지 개략적으로 나타내어진다.
제 1 수평 방향으로의 반도체 핀의 치수인 반도체 핀(52)의 두께와, 본체 영역(55)의 도핑 농도는, 소스 및 드레인 영역(53, 54) 사이의 도전 채널을 완전하게 인터럽팅하고 제 2 트랜지스터(3)를 오프로 스위칭하기 위해서 게이트 전극(56)에 의해 제어되는 공핍 영역이 측벽(522)으로부터 측벽(523)으로 연장할 수 있도록 조정된다. 음의 제어(구동) 전압이 게이트 전극(56)과 소스 영역(53) 사이 또는 게이트 단자(31)와 소스 단자(32) 사이에 각각 인가될 때, n-타입 공핍형 MOSFET에서 공핍 영역은 본체 영역(55)에서 확장한다. 도 1을 참조하여 제공된 설명을 참조하면, 이러한 구동 전압은 제 1 반도체 디바이스(2)의 부하 전압에 의존하거나 제 2 트랜지스터(3) 중 다른 하나의 부하 전압에 의존한다. 또한, 공핍 영역이 측벽(522, 523)에 수직하게 얼마나 멀리 확장하는지는 게이트 단자(31)와 소스 단자(32) 사이에 인가된 제어 전압의 크기에 의존한다. 따라서, 반도체 핀(52)의 두께와 본체 영역(55)의 도핑 농도 또한 반도체 디바이스 배치의 동작 동안 발생할 수 있는 제어 전압의 크기에 의존하여 설계된다.
채널(본체 영역)(55)이 U-형을 갖고 또한 게이트 전극(56)이 반도체 핀(130)의 측벽(522, 523) 상과 탑 표면(521) 상에 배치되는 U-형-서라운드-게이트-FINFET으로서 도 9a 내지 9c 및 10a 내지 10c에서 나타내어진 FINFET을 구현하는 것은 예일 뿐이다. 이러한 FINFET은 반도체 핀(52)의 측벽(522, 523) 상에 배치되고 탑 표면(521) 상에는 배치되지 않는 2개의 게이트 전극 섹션으로 구현되는 게이트 전극(56)을 갖도록 수정될 수도 있다(미도시). 이러한 타입의 FINFET은 더블-게이트 FINFET으로서 칭해질 수 있다. 상술하고 후술하는 FINFET의 각각은 U-형-서라운드-게이트-FINFET 또는 더블-게이트 FINFET으로서 구현될 수 있다. 하나의 집적 회로에서 상이한 타입의 MOSFET 또는 FINFET으로서 개별의 제 2 트랜지스터(3)를 구현하는 것도 가능하다.
도 8에 나타낸 실시예에서, 제 1 반도체 디바이스(2) 및 제 2 트랜지스터(3)는 U-형-서라운드-게이트-FINFET 또는 더블-게이트 FINFET으로서 구현된다. 도 8에서, 동일한 특징부는 각각 도 9a 내지 9c, 10a 내지 10c에서와 같이 동일한 참조 부호를 갖는다. 도 8을 참조하면, 이웃하는 제 2 트랜지스터(3)의 액티브 영역은 반도체 핀(52)의 수직 방향으로 연장하는 절연 구조체(59)에 의해 서로 절연된다. 절연 구조체(59)는 반도체 핀(52)의 측벽으로부터 측벽으로 연장한다. 하지만, 이것은 도 8에서 보이지 않는다. 제 1 반도체 디바이스(2)의 액티브 영역은 반도체 핀(52)의 수직 방향으로도 연장하는 추가적인 절연 구조체(66)에 의해 첫번째 제 2 트랜지스터(31)의 액티브 영역으로부터 유전적으로 절연된다. 절연 구조체(59, 66)의 트렌치 및 공동의 적어도 일부 및 게이트 전극(561-56n)이 배치되는 트렌치의 적어도 일부는 동일 프로세스 스텝에 의해 동시에 형성될 수 있다.
제 1 반도체 디바이스(2)에서, 소스 영역(61) 및 드레인 영역(62)은 본체 영역(63)에 의해 분리된다. 트렌치 (및 반도체 핀이 측벽에서 점선에 의해 나타내어진 위치)에 배치된 게이트 전극(64)은 소스 영역(61)으로부터 본체 영역(63)을 따라 드레인 영역(62)으로 연장한다. 소스 영역(61)은 반도체 배치(1)의 제 1 부하 단자(12)를 형성하는 제 1 부하 단자(22)에 접속되고, 드레인 영역(62)은 제 2 부하 단자(23)에 접속되고, 게이트 전극(64)은 반도체 배치(1)의 제어 단자(11)를 형성하는 제어 단자(21)에 접속된다. 또한, 본체 영역(63)은 제 1 부하 단자(22)에 접속된다.
예를 들어, 제 1 반도체 디바이스(2)는 증강형 MOSFET으로서 구현된다. 이 경우에, 본체 영역(63)은 소스 및 드레인 영역(61, 62)에 대하여 상보적으로 도핑된다. n-타입 MOSFET에서, 소스 및 드레인 영역(61, 62)은 n-도핑되며, 본체 영역(63)은 p-도핑되며, p-타입 MOSFET에서 소스 및 드레인 영역(61, 62)은 p-도핑되며 본체 영역(63)은 n-도핑된다.
일 실시예에 따르면, 기판(51)은 제 2 트랜지스터(3)의 액티브 영역과, 제 1 반도체 디바이스(2)의 소스 및 드레인 영역(61, 62)에 대하여 상보적으로 도핑된다. 이 경우에, 개별의 제 2 트랜지스터(3) 사이에 접합 격리가 존재한다. (점선으로 나타내어진) 추가적인 실시예에 따르면, 기판은 SOI 기판이며, 반도체 기판(511) 및 반도체 기판(511) 상의 절연 레이어(512)를 포함한다. 반도체 핀(52)은 절연 레이어 상에 배치된다. 본 실시예에서, 기판(51)의 개별의 제 2 트랜지스터(3) 사이에 유전 레이어가 존재한다.
도 8을 참조하면, 절연 구조체(59, 66)는 여기에 상술한 바와 같이 구현될 수 있으며 트렌치 및 공동일 수 있다. 각각의 절연 구조체(59, 66)의 트렌치는 2개의 이웃 트랜지스터 사이에 배치될 수 있다. 트렌치의 깊이는 트랜지스터의 깊이와 (거의) 동일하거나 훨씬 더 깊을 수 있다. 공동은 반도체 본체(100)의 수직 방향으로 대응 트렌치에 인접하게 배치될 수 있다. 공동은 이웃 트랜지스터의 깊이보다 더 깊은 깊이로 배치될 수 있다. 이웃 트랜지스터 사이에 이러한 절연 구조체를 배치함으로써, 최대 전압이 수평 방향으로 격리될 수 있다. 절연 구조체는 트랜지스터가 구현되는 영역에서 작은 표면 면적을 갖는다. 이것은 많은 어플리케이션에서 유리하다. 하지만, 절연 구조체는 트랜지스터 아래의 기판의 영역에서 더 넓은 단면을 갖는다.
MOSFET(metal oxide transistor field effect transistor) 채널 길이가 더욱 더 작아질수록, 오프-상태 누설 전류의 억제가 점차 어려운 기술적 문제가 된다. 오프-상태 누설 전류의 큰 부분은 게이트 아래의 드레인 영역의 대역-대-대역 터널링에 의해 야기되는 소위 GIDL(gate-induced drain leakage) 전류이다. 이웃 트랜지스터의 기판과 게이트 전극 사이에서, 공동 내의 추가적인 유전 재료는 이러한 GIDL 전류를 감소시키거나 억제할 수 있다.
도 7 및 8에 의해 나타내어진 트랜지스터 배치는, 본 발명에 따른 절연 구조체가 사용될 수 있는 하나의 예일 뿐이다. 트렌치와 수직 방향으로 트렌치 아래에 배치된 공동을 포함하는 절연 구조체는 다른 어플리케이션으로도 사용될 수 있다.
"아래", "하위에", "더 낮은", "위에", "상부에' 등과 같은 공간 상대 용어는 제 2 요소에 대한 제 1 요소의 위치를 설명하기 위해 설명의 용이함을 위해 사용된다. 이러한 용어는 도면에 나타내어진 것과 다른 방향에 추가하여 디바이스의 상이한 방향을 포함하려는 것이다. 또한, "제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 또한 사용되었으며, 또한 한정하려는 것이 아니다. 동일 용어는 설명 전체에서 동일 요소를 나타낸다.
여기에 사용되는 "갖는", "함유하는", "포함하는", "포괄하는" 등의 용어는 진술한 요소 또는 특징의 존재를 나타내지만, 추가적인 요소 또는 특징부를 배제하지는 않는 개방형 용어이다. "어느", "어떤" 및 "그"와 같은 관사는 문맥이 달리 명료하게 나타내지 않는다면 단수뿐만 아니라 복수를 포함하려는 것이다.
본 실시예 및 그 이점이 상세하게 설명되었지만, 다양한 변경, 치환 및 수정이 첨부된 청구항에 의해 규정되는 본 발명의 사상 및 범위를 벗어나지 않고도 여기에 이루어질 수 있다. 상술한 변형 및 어플리케이션의 범위를 염두에 두고, 본 발명이 상술한 설명에 의해 한정되지 않고 첨부 도면에 의해서도 한정되지 않는다는 것이 이해되어야 한다. 대신, 본 발명은 이하의 청구항 및 그 법적인 동등물에 의해서만 한정된다.

Claims (24)

  1. 절연 구조체를 형성하는 방법에 있어서,
    제 1 표면으로부터 반도체 본체로 연장하는 트렌치를 형성하는 단계 -상기 트렌치는 상기 반도체 본체의 수평 방향으로 제 1 폭을 가짐- 와,
    상기 반도체 본체의 수직 방향으로 상기 제 1 표면으로부터 이격되어 있는 공동을 형성하는 단계 -상기 공동은 수평 방향으로 상기 제 1 폭보다 큰 제 2 폭을 가짐- 를 포함하되,
    상기 트렌치와 상기 공동은 상기 수직 방향으로 서로 인접하게 배치되는
    절연 구조체 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는 이방성 에칭 프로세스(an anisotropic etching process)를 포함하는
    절연 구조체 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치는 상기 공동 전에 형성되는
    절연 구조체 형성 방법.
  4. 제 3 항에 있어서,
    상기 공동을 형성하는 단계는 상기 트렌치의 하위 섹션을 확장하는 단계를 포함하는
    절연 구조체 형성 방법.
  5. 제 4 항에 있어서,
    상기 공동을 형성하는 단계는 등방성 에칭 프로세스(an isotropic etching process)를 포함하는
    절연 구조체 형성 방법.
  6. 제 5 항에 있어서,
    상기 공동을 형성하는 단계는,
    상기 트렌치의 상위 트렌치 섹션 내의 측벽을 보호 레이어(a protection layer)로 덮는 단계를 더 포함하는
    절연 구조체 형성 방법.
  7. 제 1 항에 있어서,
    상기 트렌치는 충진 재료로 충진되는 수직 트렌치로 형성되는
    절연 구조체 형성 방법.
  8. 제 7 항에 있어서,
    상기 공동은 상기 수직 트렌치의 폭보다 작은 폭을 갖는
    절연 구조체 형성 방법.
  9. 제 7 항에 있어서,
    상기 공동은 상기 수직 트렌치의 폭보다 큰 폭을 갖는
    절연 구조체 형성 방법.
  10. 제 1 항에 있어서,
    상기 공동은 상기 트렌치 전에 형성되는
    절연 구조체 형성 방법.
  11. 제 10 항에 있어서,
    상기 공동을 형성하는 단계는,
    상기 반도체 본체의 수평 방향으로 서로 바로 옆에 배치되는 복수의 사전-트렌치(pre-trench)를 형성하는 단계와,
    상기 반도체 본체를 템퍼링(tempering)하는 단계를 포함하되,
    각각의 사전-트렌치는 수직 방향으로 상기 제 1 표면으로부터 상기 반도체 본체로 연장하는
    절연 구조체 형성 방법.
  12. 제 11 항에 있어서,
    상기 템퍼링하는 단계는 매립된 공동이 형성되도록 상기 반도체 본체의 반도체 재료를 재배치하는
    절연 구조체 형성 방법.
  13. 제 11 항에 있어서,
    상기 템퍼링하는 단계는 순수 수소 분위기(pure hydrogen atmosphere)에서 수행되는
    절연 구조체 형성 방법.
  14. 제 10 항에 있어서,
    상기 트렌치는 상기 제 1 표면으로부터 상기 공동을 향해 상기 반도체 본체로 연장하도록 형성되는
    절연 구조체 형성 방법.
  15. 제 1 항에 있어서,
    상기 공동은 실질적으로 라운드형, 실질적으로 직사각형 및 실질적으로 직사각형 중 하나를 갖도록 형성되는
    절연 구조체 형성 방법.
  16. 제 1 항에 있어서,
    유전 재료로 상기 트렌치를 밀봉(sealing)하는 단계를 더 포함하는
    절연 구조체 형성 방법.
  17. 제 1 항에 있어서,
    유전 재료로 상기 공동을 적어도 일부분 충진하는 단계를 더 포함하는
    절연 구조체 형성 방법.
  18. 제 1 항에 있어서,
    유전 재료로 상기 공동을 완전히 충진하는 단계를 더 포함하는
    절연 구조체 형성 방법.
  19. 제 18 항에 있어서,
    상기 유전 재료는 산화물 레이어와 질화물 중 적어도 하나를 포함하는
    절연 구조체 형성 방법.
  20. 제 1 항에 있어서,
    상기 트렌치는
    긴 형상과,
    링-형상으로 이루어지는 그룹으로부터 선택되는 형상으로 형성되는
    절연 구조체 형성 방법.
  21. 반도체 본체 내의 절연 구조체로서,
    제 1 표면으로부터 상기 반도체 본체로 연장하는 트렌치 -상기 트렌치는 상기 반도체 본체의 수평 방향으로 제 1 폭을 가짐- 와,
    상기 반도체 본체의 수직 방향으로 상기 제 1 표면으로부터 이격되어 있는 공동 -상기 공동은 수평 방향으로 상기 제 1 폭보다 큰 제 2 폭을 가짐- 을 포함하되,
    상기 트렌치와 상기 공동은 수직 방향으로 서로 인접하게 배치되는
    절연 구조체.
  22. 제 21 항에 있어서,
    상기 트렌치는 절연 재료로 밀봉되는
    절연 구조체.
  23. 제 21 항에 있어서,
    상기 공동은 유전 재료로 적어도 일부분 충진되는
    절연 구조체.
  24. 제 23 항에 있어서,
    상기 공동은 유전 재료로 완전히 충진되는
    절연 구조체.
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