KR20150045258A - 데이터 처리 시스템 및 그것의 동작 방법 - Google Patents
데이터 처리 시스템 및 그것의 동작 방법 Download PDFInfo
- Publication number
- KR20150045258A KR20150045258A KR20130124742A KR20130124742A KR20150045258A KR 20150045258 A KR20150045258 A KR 20150045258A KR 20130124742 A KR20130124742 A KR 20130124742A KR 20130124742 A KR20130124742 A KR 20130124742A KR 20150045258 A KR20150045258 A KR 20150045258A
- Authority
- KR
- South Korea
- Prior art keywords
- lane
- processing system
- lanes
- data processing
- signal transmission
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Communication Control (AREA)
- Bus Control (AREA)
Abstract
본 발명에 따른 데이터 처리 시스템의 동작 방법은 래인들 각각의 특성들을 측정하기 위한 테스트를 수행하여 테스트 결과를 산출하는 단계 및 상기 테스트 결과를 참조하여 상기 래인들 중 하나 이상의 신호 전송 래인을 선택하는 래인 선택 단계를 포함한다.
본 발명에 따른 데이터 처리 시스템은 제1제어부를 포함하는 제1장치, 제2제어부를 포함하는 제2장치 및 상기 제1장치와 상기 제2장치 간에 신호를 전송하기 위한 래인들을 포함하되, 상기 제1제어부 및 상기 제2제어부는, 상기 래인들 각각의 특성들을 측정하기 위한 테스트를 수행하여 테스트 결과를 산출하고, 상기 테스트 결과를 참조하여 상기 래인들 중 하나 이상의 신호 전송 래인을 선택하도록 구성된다.
본 발명에 따른 데이터 처리 시스템은 제1제어부를 포함하는 제1장치, 제2제어부를 포함하는 제2장치 및 상기 제1장치와 상기 제2장치 간에 신호를 전송하기 위한 래인들을 포함하되, 상기 제1제어부 및 상기 제2제어부는, 상기 래인들 각각의 특성들을 측정하기 위한 테스트를 수행하여 테스트 결과를 산출하고, 상기 테스트 결과를 참조하여 상기 래인들 중 하나 이상의 신호 전송 래인을 선택하도록 구성된다.
Description
본 발명은 데이터 처리 시스템에 관한 것으로, 더욱 상세하게는 데이터 처리 시스템의 신호 전송 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
한편, 데이터 처리 시스템은 음성 및 영상 데이터와 같은 데이터를 처리하도록 구성된 전자 장치일 수 있다. 따라서, 휴대용 전자 장치는 넓은 의미에서 데이터 처리 시스템으로 분류될 수 있다. 휴대용 전자 장치를 포함하는 데이터 처리 시스템은 데이터 저장 장치 및 그 밖의 다양한 장치들의 결합으로 구현될 수 있다. 데이터 저장 장치 및 그 밖의 다양한 장치들은 인터페이스를 통하여 서로 연결되고, 데이터 신호를 전송할 수 있다. 따라서 인터페이스 간의 신호 전송 능력은 데이터 처리 시스템의 동작 성능과 직결될 수 있다.
본 발명의 실시 예는 효율적인 신호 전송을 위한 데이터 처리 시스템 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 데이터 처리 시스템의 동작 방법은 래인들 각각의 특성들을 측정하기 위한 테스트를 수행하여 테스트 결과를 산출하는 단계 및 상기 테스트 결과를 참조하여 상기 래인들 중 하나 이상의 신호 전송 래인을 선택하는 래인 선택 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 처리 시스템은 제1제어부를 포함하는 제1장치, 제2제어부를 포함하는 제2장치 및 상기 제1장치와 상기 제2장치 간에 신호를 전송하기 위한 래인들을 포함하되, 상기 제1제어부 및 상기 제2제어부는, 상기 래인들 각각의 특성들을 측정하기 위한 테스트를 수행하여 테스트 결과를 산출하고, 상기 테스트 결과를 참조하여 상기 래인들 중 하나 이상의 신호 전송 래인을 선택하도록 구성될 수 있다.
본 발명에 실시 예에 따른 데이터 처리 시스템은 신호 전송 특성이 향상될 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 도시한 블록도,
도2는 쌍방향 통신이 수행되는 데이터 처리 시스템을 예시적으로 도시한 블록도,
도3은 도1의 데이터 처리 시스템의 동작 방법을 설명하기 위한 순서도,
도4는 도3의 동작 방법에 따라 하나 이상의 신호 전송 래인이 선택되는 경우를 예시적으로 보여주는 도표,
도5는 도1의 데이터 처리 시스템의 다른 동작 방법을 설명하기 위한 순서도,
도6은 도5의 동작 방법에 따라 하나 이상의 신호 전송 래인이 선택되는 경우를 예시적으로 보여주는 도표이다.
도2는 쌍방향 통신이 수행되는 데이터 처리 시스템을 예시적으로 도시한 블록도,
도3은 도1의 데이터 처리 시스템의 동작 방법을 설명하기 위한 순서도,
도4는 도3의 동작 방법에 따라 하나 이상의 신호 전송 래인이 선택되는 경우를 예시적으로 보여주는 도표,
도5는 도1의 데이터 처리 시스템의 다른 동작 방법을 설명하기 위한 순서도,
도6은 도5의 동작 방법에 따라 하나 이상의 신호 전송 래인이 선택되는 경우를 예시적으로 보여주는 도표이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 도시한 블록도이다.
데이터 처리 시스템(100)은 제1장치(110) 및 제2장치(120)를 포함할 수 있다. 제1장치(110) 및 제2장치(120) 각각은 데이터 처리 시스템(100)이 데이터에 대하여 처리를 행하기 위한 입력 장치, 출력 장치, 연산 장치, 저장 장치 또는 통신 장치일 수 있다.
예를 들어, 제1장치(110)는 데이터 처리 시스템(100)의 호스트 장치이고, 제2장치(120)는 데이터 저장 장치일 수 있다. 호스트 장치는, 예를 들면, 휴대폰, MP3 플레이어 등과 같은 휴대용 전자 장치들 또는 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 빔 프로젝터 등과 같은 전자 장치들을 포함할 수 있다. 데이터 저장 장치는 호스트 장치의 요청에 응답하여 데이터를 처리하는 장치를 포함할 수 있다. 데이터 저장 장치는 호스트 장치에 의해서 처리되는 데이터를 저장하도록 구성될 수 있다. 즉, 데이터 저장 장치는 호스트 장치의 기억 장치로 사용될 수 있다.
제1장치(110)는 제1인터페이스부(112)와 제1제어부(114)를 포함할 수 있다. 제2장치(120)는 제2인터페이스부(122)와 제2제어부(124)를 포함할 수 있다.
제1인터페이스부(112) 및 제2인터페이스부(122)는 SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), USB(Unibersal Serial Bus), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnect), PCI-express(Peripheral Component Interconnect-Express), UFS(Universal Flash Storage), MIPI M-PHY(Mobile Industry Processor Interface M-PHY) 및/또는 카드 인터페이스와 같은 표준 인터페이스일 수 있다. 제1장치(110) 및 제2장치(120)는 제1인터페이스부(112) 및 제2인터페이스부(122)를 통해서 통신할 수 있다.
이하에서, 래인(LANE)은 신호를 송신하는 송신부, 신호를 수신하는 수신부, 그리고 송신부와 수신부 사이를 연결하고 신호를 전송하기 위한 라인으로 구성된 것으로 정의한다.
제1래인(LANE1)은 제1인터페이스부(112)의 제1송신부(TX1), 제2인터페이스부(122)의 제1수신부(RX1) 및 제1라인(LINE1)으로 구성될 수 있다. 제2래인(LANE2)은 제1인터페이스부(112)의 제2송신부(TX2), 제2인터페이스부(122)의 제2수신부(RX2) 및 제2라인(LINE2)으로 구성될 수 있다. 제3래인(LANE3)은 제1인터페이스부(112)의 제3송신부(TX3), 제2인터페이스부(122)의 제3수신부(RX3) 및 제3라인(LINE3)으로 구성될 수 있다.
장치들 사이를 연결하는 복수의 래인들이 존재할 때, 모든 복수의 래인들이 동시에 사용될 경우, 데이터 전송 속도는 높을 수 있다. 그러나, 소비 전력 의 증가 문제 또는 래인들 간의 간섭으로 인한 지연 문제가 발생할 수 있다. 따라서, 복수의 래인들 중 선택된 일부의 래인들에 의하여 신호가 전송되도록 할 수 있다.
래인들(LANE<1:3>) 중에서 일부의 래인에 의하여 통신하고자 할 때, 하나 이상의 신호 전송 래인(TLANE)이 아래에서 설명될 방법에 따라 선택될 수 있다. 제1장치(110)와 제2장치(120)는 선택된 신호 전송 래인(TLANE)을 통해서 통신할 수 있다. 예를 들어, 도1은 신호 전송 래인(TLANE)으로 제1래인(LANE1) 및 제3래인(LANE3)이 선택된 경우를 도시한다. 제1장치(110)와 제2장치(120)는 제1래인(LANE1) 및 제3래인(LANE3)을 통해서 통신할 수 있다. 신호 전송 래인(TLANE)으로 선택되지 않은 제2래인(LANE2)은 신호를 전송하지 않을 수 있다. 도1은 본 발명의 실시 예를 쉽게 설명하기 위해 제1장치(110)의 송신부들(TX<1:3>)로부터 제2장치(120)의 수신부들(RX<1:3>)로 단방향 통신하는 경우를 예시한다.
도2는 쌍방향 통신이 수행되는 데이터 처리 시스템을 예시적으로 도시한 블록도이다. 도2를 참조하면, 제1장치(110)는 수신부(RX<4:6>)를 더 포함하고 제2장치(120)는 송신부(TX<4:6>)를 더 포함할 수 있다. 따라서, 쌍방향 통신이 제1장치와 제2장치 간에 수행될 수 있다. 예를 들어, 도2는 신호 전송 래인(TLANE)으로 제1,3,4 및 5래인(LANE1, LANE3, LANE4, LANE5)이 선택된 경우를 도시한다. 제1장치(110)는 제1래인(LANE1) 및 제3래인(LANE3)을 통해서 제2장치(120)로 신호를 전송할 수 있다. 제2장치(120)는 제4래인(LANE4) 및 제5래인(LANE5)을 통해서 제1장치(110)로 신호를 전송할 수 있다. 신호 전송 래인(TLANE)으로 선택되지 않은 제2래인(LANE2) 및 제6래인(LANE6)은 신호를 전송하지 않을 수 있다. 이하 도1 및 도3 내지 도6를 통하여 설명될 본 발명의 내용은 도2의 데이터 처리 시스템에도 동일하게 적용될 수 있다.
제1제어부(114) 및 제2제어부(124)는 래인들(LANE<1:3>) 중 신호 전송 래인(TLANE)을 선택하도록 구성될 수 있다. 제1제어부(114) 및 제2제어부(124)는 래인들(LANE<1:3>) 각각의 특성들을 측정하기 위한 테스트를 상호 수행하여 테스트 결과를 산출하고, 테스트 결과를 참조하여 래인들(LANE<1:3>) 중 하나 이상의 신호 전송 래인(TLANE)을 선택하도록 구성될 수 있다.
예를 들어, 제1제어부(114) 및 제2제어부(124)는 테스트 결과를 참조하여 특성들에 각각 대응하는 래인 순위를 결정하도록 구성될 수 있다. 또한, 특성들 중 어느 하나를 래인 선택 기준으로 결정하고, 결정된 래인 선택 기준에 대응하는 래인 순위에 따라서 하나 이상의 신호 전송 래인(TLANE)을 선택하도록 구성될 수 있다.
다른 예로서, 제1제어부(114) 및 제2제어부(124)는 특성들마다 부가할 가중치를 결정할 수 있다. 이어서, 테스트 결과에 가중치를 적용하여 래인 순위를 결정하고, 래인 순위에 따라서 하나 이상의 신호 전송 래인(TLANE)을 선택하도록 구성될 수 있다.
도3은 도1의 데이터 처리 시스템의 동작 방법을 설명하기 위한 순서도이다. 도3을 참조하면, 제1제어부(도1의 114) 및 제2제어부(도1의 124)가 복수의 래인들(도1의 LANE<1:3>) 중 하나 이상의 신호 전송 래인(TLANE)을 선택하는 과정을 보여준다. 데이터 처리 시스템(도1의 100)은, 예를 들어, 전원이 인가되고 동작이 개시될 때 신호 전송 래인(TLANE)을 선택하는 작업을 제일 먼저 수행할 수 있다.
S110단계에서, 제1제어부(114) 및 제2제어부(124)는 래인들(LANE<1:3>)각각의 특성들을 측정하기 위한 테스트를 수행할 수 있다. 래인들(LANE<1:3>)의 특성들은, 예를 들면, 신호 전송 시의 전력 소모량, 지연 시간(latency) 또는 비트 오류율일 수 있다. 다수의 특성들은 일 회의 테스트를 통하여 동시에 평가될 수 있다. 테스트는 테스트 데이터가 래인들(LANE<1:3>) 각각의 송신부(도1의 TX<1:3>)로부터 수신부(도1의 RX<1:3>)로 동일한 조건하에 전송됨으로써 진행될 수 있다. 테스트를 수행한 결과, 래인들(LANE<1:3>) 각각의 특성들을 측정한 테스트 결과가 산출될 수 있다. 구체적으로, 전력 소모량에 대한 테스트 결과는, 동일한 테스트 데이터가 전송되는 동안 래인들(LANE<1:3>) 각각이 소모하는 전력이 측정됨으로써 산출될 수 있다. 또한, 지연 시간에 대한 테스트 결과는, 동일한 테스트 데이터가 각각의 송신부(TX<1:3>)로부터 동시에 송신되었을 때, 각각의 수신부(RX<1:3>)에서 수신되는 시점이 측정됨으로써 산출될 수 있다. 또한 비트 오류율에 대한 테스트 결과는, 제1제어부(114)와 제2제어부(124) 간에 미리 설정된 비트 패턴으로 구성된 테스트 데이터가 동일하게 래인들(LANE<1:3>) 각각을 통해 전송되고, 수신된 테스트 데이터가 설정된 비트 패턴과 비교되어 오류 비트가 파악됨으로써 산출될 수 있다. 제1장치(도1의 110) 및 제2장치(도1의 120)는 테스트 결과를 저장하고 참조하기 위해 레지스터(미도시)를 포함할 수 있다.S120단계에서, 제1제어부(114) 및 제2제어부(124)는 테스트 결과를 참조하여 특성들에 각각 대응하는 래인 순위를 결정할 수 있다. 제1제어부(114) 및 제2제어부(124)는 레지스터들에 저장된 테스트 결과를 공유함으로써 상호 참조할 수 있다. 제1제어부(114) 및 제2제어부(124)는 테스트 결과에 대해 단순한 산술 연산을 수행함으로써 래인 순위를 결정할 수 있다. 제1제어부(114) 및 제2제어부(124)는 각각의 특성들마다 래인들(LANE<1:3>) 간의 우수한 순서를 결정할 수 있다.
S130단계에서, 제1제어부(114) 및 제2제어부(124)는 특성들 중 어느 하나를 래인 선택 기준으로 결정할 수 있다. 래인 선택 기준은 데이터 처리 시스템(도1의 100)의 동작 환경을 고려하여 결정될 수 있다. 즉, 데이터 처리 시스템(100)의 동작 환경에 보다 부합하고 우선시 되어야 할 특성이 래인 선택 기준으로 결정될 수 있다. 예를 들어, 낮은 전력 소모를 필요로 하는 데이터 처리 시스템(100)인 경우, 전력 소모량이 래인 선택 기준으로 결정될 수 있다. 다른 예로서, 높은 신호 전송 속도를 필요로 하는 데이터 처리 시스템(100)인 경우, 지연 시간이 래인 선택 기준으로 결정될 수 있다. 다른 예로서, 높은 데이터 신뢰성을 필요로 하는 데이터 처리 시스템(100)인 경우, 비트 오류율이 래인 선택 기준으로 결정될 수 있다.
S140단계에서, 제1제어부(114) 및 제2제어부(124)는 결정된 래인 선택 기준에 대응하는 래인 순위에 따라서 하나 이상의 신호 전송 래인(TLANE)을 선택할 수 있다. 선택되는 신호 전송 래인(TLANE)의 개수는 데이터 처리 시스템(100)의 동작 환경을 고려하여 결정될 수 있다.
도4는 도3의 동작 방법에 따라 하나 이상의 신호 전송 래인(TLANE)이 선택되는 경우를 예시적으로 보여주는 도표이다. 도4를 참조하면, 테스트 결과를 참조하여 특성들에 각각 대응하는 래인 순위가 결정되고, 특성들 중 어느 하나가 래인 선택 기준으로 결정되고, 두 개의 신호 전송 래인(TLANE)이 선택되는 것을 보여준다.
테스트를 수행하여 측정되는 래인들(LANE<1:3>) 각각의 특성들은 전력 소모량, 지연 시간 및 비트 오류율일 수 있다. 래인 순위는 각각의 특성들마다 테스트 결과를 참조하여 우수한 순서로 결정될 수 있다. 예를 들어, 전력 소모량에 대하여 테스트한 결과, 제1래인(LANE1)이 가장 우수하고 제3래인(LANE3), 제2래인(LANE2) 순서로 우수하다고 결정될 수 있다. 예를 들어, 지연 시간에 대하여 테스트한 결과, 제1래인(LANE1)이 가장 우수하고 제2래인(LANE2), 제3래인(LANE3) 순서로 우수하다고 결정될 수 있다. 예를 들어, 비트 오류율에 대하여 테스트한 결과, 제2래인(LANE2)이 가장 우수하고 제1래인(LANE1), 제3래인(LANE3) 순서로 우수하다고 결정될 수 있다. 전력 소모량이 래인 선택 기준으로 결정되는 경우, 전력 소모량이 우수한 순서대로 제1 및 제3래인(LANE1, LANE3)이 신호 전송 래인들(TLANE)로 선택될 수 있다.
도5는 도1의 데이터 처리 시스템의 다른 동작 방법을 설명하기 위한 순서도이다. 도5를 참조하면, 제1제어부(도1의 114) 및 제2제어부(도1의 124)가 복수의 래인들(도1의 LANE<1:3>) 중 하나 이상의 신호 전송 래인(TLANE)을 선택하는 과정을 보여준다. 데이터 처리 시스템(도1의 100)은, 예를 들어, 전원이 인가되고 동작이 개시될 때 신호 전송 래인(TLANE)을 선택하는 작업을 제일 먼저 수행할 수 있다.
S210단계에서, 제1제어부(114) 및 제2제어부(124)는 래인들(LANE<1:3>) 각각의 특성들을 측정하기 위한 테스트를 수행할 수 있다. 테스트는, 예를 들어, 데이터 처리 시스템에 전원이 인가되고 동작이 개시될 때 제일 먼저 수행될 수 있다. 래인들(LANE<1:3>)의 특성들은, 예를 들면, 신호 전송 시의 전력 소모량, 지연 시간(latency) 또는 비트 오류율일 수 있다. 다수의 특성들은 일 회의 테스트를 통하여 동시에 평가될 수 있다. 테스트는 테스트 데이터를 래인들(LANE<1:3>) 각각의 송신부(도1의 TX<1:3>)로부터 수신부(도1의 RX<1:3>)로 동일한 조건하에 전송함으로써 진행될 수 있다. 테스트를 수행한 결과, 래인들(LANE<1:3>) 각각의 특성들을 측정한 테스트 결과가 산출될 수 있다. 구체적으로, 전력 소모량에 대한 테스트 결과는, 동일한 테스트 데이터가 전송되는 동안 래인들(LANE<1:3>) 각각이 소모하는 전력이 측정됨으로써 산출될 수 있다. 또한, 지연 시간에 대한 테스트 결과는, 동일한 테스트 데이터가 각각의 송신부(TX<1:3>)로부터 동시에 송신되었을 때, 각각의 수신부(RX<1:3>)에서 수신되는 시점이 측정됨으로써 산출될 수 있다. 또한 비트 오류율에 대한 테스트 결과는, 제1제어부(114)와 제2제어부(124) 간에 미리 설정된 비트 패턴으로 구성된 테스트 데이터가 동일하게 래인들(LANE<1:3>) 각각을 통해 전송되고, 수신된 테스트 데이터가 설정된 비트 패턴과 비교되어 오류 비트가 파악됨으로써 산출될 수 있다. 제1장치(도1의 110) 및 제2장치(도1의 120)는 테스트 결과를 저장하고 참조하기 위해 레지스터(미도시)를 포함할 수 있다.
S220단계에서, 제1제어부(114) 및 제2제어부(124)는 특성들마다 부가할 가중치를 결정할 수 있다. 가중치는 데이터 처리 시스템(100)의 동작 환경을 고려하여 결정될 수 있다. 즉, 데이터 처리 시스템(100)의 동작 환경에 보다 부합하고 우선시 되어야 할 특성에는 다른 특성들보다 중점적으로 고려되도록 더 높은 가중치를 부가할 수 있다. 예를 들어, 낮은 전력 소모를 필요로 하는 데이터 처리 시스템(100)인 경우, 전력 소모량에 다른 특성들보다 더 높은 가중치를 부가할 수 있다. 다른 예로서, 높은 신호 전송 속도를 필요로 하는 데이터 처리 시스템(100)인 경우, 지연 시간에 다른 특성들보다 더 높은 가중치를 부가할 수 있다. 다른 예로서, 높은 데이터 신뢰성을 필요로 하는 데이터 처리 시스템(100)인 경우, 비트 오류율에 다른 특성들보다 더 높은 가중치를 부가할 수 있다.
S230단계에서, 제1제어부(114) 및 제2제어부(124)는 테스트 결과에 가중치를 적용하여 래인 순위를 결정할 수 있다.
S240단계에서, 제1제어부(114) 및 제2제어부(124)는 래인 순위에 따라서 하나 이상의 신호 전송 래인(TLANE)을 선택할 수 있다. 선택되는 신호 전송 래인(TLANE)의 개수는 데이터 처리 시스템(100)의 동작 환경을 고려하여 결정될 수 있다.
도6은 도5의 동작 방법에 따라 하나 이상의 신호 전송 래인(TLANE)이 선택되는 경우를 예시적으로 보여주는 도표이다. 도6을 참조하면, 특성들마다 부가할 가중치가 결정되고, 테스트 결과에 가중치를 적용하여 래인 순위가 결정되고, 래인 순위에 따라서 두 개의 신호 전송 래인(TLANE)이 선택되는 것을 보여준다.
테스트를 수행하여 측정되는 래인들(LANE<1:3>) 각각의 특성들은 전력 소모량, 지연 시간 및 비트 오류율일 수 있다. 예시적으로, 도6은 테스트 결과를 상대값으로 표시한다. 예를 들어, 제1래인의 테스트 결과를 기준값 1.0으로 하여 제2래인 및 제3래인의 테스트 결과를 상대값으로 나타낼 수 있다. 테스트 결과는 상대값이 아닌 절대값으로 계산되어도 무방하다. 한편, 전력 소모량은 작을수록, 지연 시간은 짧을수록 그리고 비트 오류율은 작을수록 우수한 래인으로 볼 수 있다. 따라서 상대값으로 나타낸 테스트 결과는 특성들 각각에 대하여 수치가 낮을수록 더 우수하다는 것을 의미할 수 있다.
특성들마다 부가할 가중치는 데이터 처리 시스템(100)의 동작 환경을 고려하여 결정될 수 있다. 예를 들어, 낮은 전력 소모를 필요로 하는 데이터 처리 시스템(100)이라고 가정하자. 이러한 경우, 전력 소모량에 제일 높은 가중치가 부가될 수 있다. 또한, 데이터 신뢰성보다 신호 전송 속도를 더 고려할 필요가 있는 데이터 처리 시스템(100)이라면, 비트 오류율보다 지연 시간에 가중치가 더 높게 부가될 수 있다. 결과적으로, 전력 소모량에 대한 가중치(a), 지연 시간에 대한 가중치(b) 및 비트 오류율에 대한 가중치(c)는 a=3, b=2, c=1로 결정될 수 있다. 또한, 신호 전송 속도와 데이터 신뢰성이 동일하게 고려되는 데이터 처리 시스템(100)이라면, 지연 시간과 비트 오류율에 동일한 가중치가 부가될 수 있다. 결과적으로, 전력 소모량에 대한 가중치(a), 지연 시간에 대한 가중치(b) 및 비트 오류율에 대한 가중치(c)는 a=3, b=1, c=1로 결정될 수 있다.
래인들(LANE<1:3>) 각각의 테스트 결과에 가중치가 적용되는 것은 다음의 식으로 표현될 수 있다.
가중치 적용 값=a*x+b*y+c*z
(단, x=전력 소모량, y=지연 시간, z=비트 오류율)
예를 들어, 도6은 a=3, b=2, c=1의 가중치가 적용된 경우를 도시한다. 가중치가 적용된 값를 참조하여 래인 순위가 결정될 수 있다. 가중치가 적용된 결과, 제3래인(LANE3)이 가장 우수하고 제1래인(LANE1), 제2래인(LANE2) 순서로 우수하다고 결정될 수 있다. 만일, 두 개의 신호 전송 래인(TLANE)이 선택된다면, 래인 순위에 따라서 제1 및 제3래인(LANE1, LANE3)이 신호 전송 래인들(TLANE)로 선택될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (15)
- 래인들 각각의 특성들을 측정하기 위한 테스트를 수행하여 테스트 결과를 산출하는 단계; 및
상기 테스트 결과를 참조하여 상기 래인들 중 하나 이상의 신호 전송 래인을 선택하는 래인 선택 단계를 포함하는 데이터 처리 시스템의 동작 방법. - 제1항에 있어서,
상기 래인 선택 단계는,
상기 테스트 결과를 참조하여 상기 특성들에 각각 대응하는 래인 순위를 결정하는 단계;
상기 특성들 중 어느 하나를 래인 선택 기준으로 결정하는 단계; 및
상기 래인 선택 기준에 대응하는 상기 래인 순위에 따라서 상기 하나 이상의 신호 전송 래인을 선택하는 단계를 포함하는 데이터 처리 시스템의 동작 방법. - 제2항에 있어서,
상기 래인 선택 기준은 상기 데이터 처리 시스템의 동작 환경을 고려하여 결정되는 데이터 처리 시스템의 동작 방법. - 제3항에 있어서,
상기 동작 환경은,
상기 데이터 처리 시스템의 전력 소모량, 신호 전송 속도 및 데이터 신뢰성 중 적어도 하나인 것을 특징으로 하는 데이터 처리 시스템의 동작 방법. - 제1항에 있어서,
상기 특성들마다 부가할 가중치를 결정하는 단계를 더 포함하되,
상기 래인 선택 단계는,
상기 테스트 결과에 상기 가중치를 적용하여 래인 순위를 결정하는 단계; 및
상기 래인 순위에 따라서 상기 하나 이상의 신호 전송 래인을 선택하는 단계를 포함하는 데이터 처리 시스템의 동작 방법. - 제5항에 있어서,
상기 가중치는 상기 데이터 처리 시스템의 동작 환경을 고려하여 결정되는 것을 특징으로 하는 데이터 처리 시스템의 동작 방법. - 제6항에 있어서,
상기 동작 환경은,
상기 데이터 처리 시스템의 전력 소모량, 신호 전송 속도 및 데이터 신뢰성 중 적어도 하나인 것을 특징으로 하는 데이터 처리 시스템의 동작 방법. - 제1제어부를 포함하는 제1장치;
제2제어부를 포함하는 제2장치; 및
상기 제1장치와 상기 제2장치 간에 신호를 전송하기 위한 래인들을 포함하되,
상기 제1제어부 및 상기 제2제어부는,
상기 래인들 각각의 특성들을 측정하기 위한 테스트를 수행하여 테스트 결과를 산출하고, 상기 테스트 결과를 참조하여 상기 래인들 중 하나 이상의 신호 전송 래인을 선택하도록 구성된 데이터 처리 시스템. - 제8항에 있어서,
상기 제1제어부 및 상기 제2제어부는,
상기 테스트 결과를 참조하여 상기 특성들에 각각 대응하는 래인 순위를 결정하고, 상기 특성들 중 어느 하나를 래인 선택 기준으로 결정하고, 상기 래인 선택 기준에 대응하는 상기 래인 순위에 따라서 상기 하나 이상의 신호 전송 래인을 선택하도록 구성된 데이터 처리 시스템. - 제9항에 있어서,
상기 래인 선택 기준은 상기 데이터 처리 시스템의 동작 환경을 고려하여 결정되는 것을 특징으로 하는 데이터 처리 시스템. - 제10항에 있어서,
상기 동작 환경은,
상기 데이터 처리 시스템의 전력 소모량, 신호 전송 속도 및 데이터 신뢰성 중 적어도 하나인 것을 특징으로 하는 데이터 처리 시스템. - 제8항에 있어서,
상기 제1제어부 및 상기 제2제어부는,
상기 특성들마다 부가할 가중치를 결정하고, 상기 가중치를 적용한 상기 테스트 결과를 참조하여 래인 순위를 결정하고, 상기 래인 순위에 따라서 상기 하나 이상의 신호 전송 래인을 선택하도록 구성된 데이터 처리 시스템. - 제12항에 있어서,
상기 가중치는 상기 데이터 처리 시스템의 동작 환경을 고려하여 결정되는 것을 특징으로 하는 데이터 처리 시스템. - 제13항에 있어서,
상기 동작 환경은,
상기 데이터 처리 시스템의 전력 소모량, 신호 전송 속도 및 데이터 신뢰성 중 적어도 하나인 것을 특징으로 하는 데이터 처리 시스템. - 제8항에 있어서,
상기 제1장치는 호스트 장치이고, 상기 제2장치는 데이터 저장 장치인 것을 특징으로 하는 데이터 처리 시스템.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20130124742A KR20150045258A (ko) | 2013-10-18 | 2013-10-18 | 데이터 처리 시스템 및 그것의 동작 방법 |
US14/143,965 US20150113333A1 (en) | 2013-10-18 | 2013-12-30 | Data processing system and operating method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20130124742A KR20150045258A (ko) | 2013-10-18 | 2013-10-18 | 데이터 처리 시스템 및 그것의 동작 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20150045258A true KR20150045258A (ko) | 2015-04-28 |
Family
ID=52827281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR20130124742A KR20150045258A (ko) | 2013-10-18 | 2013-10-18 | 데이터 처리 시스템 및 그것의 동작 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20150113333A1 (ko) |
KR (1) | KR20150045258A (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021261784A1 (ko) * | 2020-06-24 | 2021-12-30 | 삼성전자 주식회사 | 전송 속도를 조절하기 위한 전자 장치 및 그의 동작 방법 |
WO2022211267A1 (ko) * | 2021-03-30 | 2022-10-06 | 삼성전자 주식회사 | 데이터 처리 시스템 및 데이터 처리 장치의 동작 방법 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9244799B2 (en) * | 2014-01-06 | 2016-01-26 | International Business Machines Corporation | Bus interface optimization by selecting bit-lanes having best performance margins |
US10444999B2 (en) * | 2016-10-13 | 2019-10-15 | Qualcomm Incorporated | Universal flash storage (UFS) host design for supporting embedded UFS and UFS card |
CN106685754B (zh) * | 2016-12-06 | 2020-06-02 | 捷开通讯(深圳)有限公司 | 终端文件传输的测试方法、测试设备及测试系统 |
US10769079B2 (en) | 2018-03-27 | 2020-09-08 | Qualcomm Incorporated | Effective gear-shifting by queue based implementation |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4883986B2 (ja) * | 2005-11-16 | 2012-02-22 | 株式会社日立製作所 | 計算機システム、管理計算機及びデータリカバリ方法 |
US7742409B2 (en) * | 2007-08-15 | 2010-06-22 | At&T Intellectual Property Ii, L.P. | Method and apparatus for compensating for performance degradation of an application session |
US8990411B2 (en) * | 2010-04-22 | 2015-03-24 | Microsoft Technology Licensing, Llc | Dynamic connection management on mobile peer devices |
-
2013
- 2013-10-18 KR KR20130124742A patent/KR20150045258A/ko not_active Application Discontinuation
- 2013-12-30 US US14/143,965 patent/US20150113333A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021261784A1 (ko) * | 2020-06-24 | 2021-12-30 | 삼성전자 주식회사 | 전송 속도를 조절하기 위한 전자 장치 및 그의 동작 방법 |
WO2022211267A1 (ko) * | 2021-03-30 | 2022-10-06 | 삼성전자 주식회사 | 데이터 처리 시스템 및 데이터 처리 장치의 동작 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20150113333A1 (en) | 2015-04-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20150045258A (ko) | 데이터 처리 시스템 및 그것의 동작 방법 | |
KR102447493B1 (ko) | 랭크 단위로 메모리 장치를 트레이닝하는 전자 장치 및 그것의 메모리 트레이닝 방법 | |
US9652020B2 (en) | Systems and methods for providing power savings and interference mitigation on physical transmission media | |
US20170249191A1 (en) | Adjustable priority ratios for multiple task queues | |
KR102498223B1 (ko) | Ufs 장치의 작동 방법, ufs 호스트의 작동 방법, 및 이들을 포함하는 시스템의 작동 방법 | |
US10140243B2 (en) | Enhanced serial peripheral interface with hardware flow-control | |
US10572438B1 (en) | Dynamic optimal data sampling time on a multi-drop bus | |
US20180048753A1 (en) | Operating method for universal serial bus hub supporting role-switch function | |
KR20170013697A (ko) | 데이터 저장 장치, 및 이를 포함하는 데이터 처리 시스템 | |
CN113031855A (zh) | 存储装置组、存储系统以及存储装置的操作方法 | |
TW201413457A (zh) | 分配位址至互連上之裝置 | |
US11714773B2 (en) | System and method to selectively reduce USB-3 interference with wireless communication devices | |
US9990027B2 (en) | Status switching method | |
CN103761055B (zh) | 一种信息处理的方法及电子设备 | |
US20230342274A1 (en) | Modular test system | |
US9817759B2 (en) | Multi-core CPU system for adjusting L2 cache character, method thereof, and devices having the same | |
US20220342835A1 (en) | Method and apparatus for disaggregation of computing resources | |
CN109032965B (zh) | 一种数据读取方法、主机及存储设备 | |
US20140068150A1 (en) | Data storage device and operating method thereof | |
CN102204199A (zh) | 用于通信接口的位反转 | |
KR101260313B1 (ko) | 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및복수의 장치 간의 통신방법 | |
US9741443B2 (en) | Memory controller and system including the same | |
US20190026178A1 (en) | Technologies for error handling for high speed i/o data transfer | |
US12015508B2 (en) | System and operating method thereof | |
CN113495682A (zh) | 用于对装置管理配置请求进行列队的系统和方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |