KR20150040632A - Semiconductor device - Google Patents

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Abstract

According to an embodiment, a semiconductor device comprises: a first semiconductor layer including Al_xIn_yGa_(1-x-y)N (0<=x<=1, 0<=y<=1, 0<=x+y<=1); a second semiconductor layer including Al_xIn_yGa_(1-x-y)N (0<=x<=1, 0<=y<=1, 0<=x+y<=1) arranged on the first semiconductor layer; an insulation layer arranged on the semiconductor layer and having an inclined plane on one side; and a first and a second terminal respectively arranged on both sides of the insulation layer on the second semiconductor layer. The first terminal comprises: a first segment in schottky-contact with the second semiconductor layer; a second segment enlarged from the first segment and arranged on the inclined plane of the insulation layer; and a third segment enlarged from the second segment and arranged on the insulation layer. The second terminal is in ohmic-contact with the second semiconductor layer.

Description

반도체 소자{Semiconductor device}Semiconductor device

실시 예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.

일반적으로 높은 전압 스위칭에 적합한 회로 등에 사용되는 다이오드는 역방향 동작 즉, 양극의 전압보다 음극의 전압이 높은 상황에서 역방향 누설 전류는 가능하면 작아야 하고 높은 전압 예를 들어 적어도 600 볼트나 1200볼트에서도 견딜 수 있어야 한다.Generally, diodes used in circuits suitable for high-voltage switching are reverse-operated. In a situation where the cathode voltage is higher than the anode voltage, the reverse leakage current should be as small as possible and can withstand high voltages, such as at least 600 volts or 1200 volts .

다이오드의 일종인 쇼트키 배리어 다이오드(SBD:Schottky barrier diode) 등과 같은 반도체 소자는 트랜지스터와 함께 교환 방식 전원 공급 장치(SMPS:Switch-mode power supply)의 핵심부품으로 사용되고 있다. 왜냐하면, SBD는 우수한 스위칭 속도 및 온 상태 성능을 갖기 때문이다.Semiconductor devices such as Schottky barrier diodes (SBDs), which are a kind of diodes, are used as a core part of a switch-mode power supply (SMPS) together with transistors. This is because the SBD has excellent switching speed and on-state performance.

GaN은 넓은 밴드갭(bandgap), 2DEG(two-dimensional electron channel), 고 이동도, 고 항복 분야(high breakdown field) 등의 전력 소자에 응용될 수 있는 유리한 물리적 특성을 가지고 있다. GaN과 같은 반도체를 이용하여 구현된 SBD는 600 V이상의 높은 항복 전압과 1 볼트 이하의 낮은 문턱 전압을 가지며 고온에서도 안정된 스위칭 특성을 나타낼 뿐만 아니라, 상용화된 실리콘(Si) 고회복 다이오드(FRD:Fast Recovery Diode)와 SiC SBD의 대체 부품으로 주목받고 있다.GaN has advantageous physical properties that can be applied to power devices such as wide bandgap, two-dimensional electron channel (2DEG), high mobility, and high breakdown field. The SBD implemented using a semiconductor such as GaN has a high breakdown voltage of 600 V or less and a low threshold voltage of 1 volt or less and exhibits stable switching characteristics even at a high temperature and also has a commercially available silicon (Si) high recovery diode (FRD: Fast Recovery Diode) and SiC SBD.

그러나, SBD의 역방향 누설 전류는 일반적으로 크기 때문에 고 전압 응용에 적합하지 않을 수 있다. 이러한 큰 역방향 누설 전류로 인해, SBD와 같은 반도체 소자는 신뢰성에 문제를 야기할 수 있어 개선이 요구된다.However, the reverse leakage current of the SBD is generally large and may not be suitable for high voltage applications. Due to such a large reverse leakage current, semiconductor devices such as SBD may cause reliability problems, and improvement is required.

실시 예는 역방향 누설 전류가 개선된 쇼트키 장벽 다이오드와 같은 반도체 소자를 제공한다.Embodiments provide semiconductor devices such as Schottky barrier diodes with improved reverse leakage current.

실시 예의 반도체 소자는, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제1 반도체층; 상기 제1 반도체층 위에 배치된 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제2 반도체층; 상기 제2 반도체층 위에 배치되며, 일측에 경사면을 갖는 절연층; 및 상기 제2 반도체층 위에서 상기 절연층의 양측에 각각 배치된 제1 및 제2 단자들을 포함하고, 상기 제1 단자는 상기 제2 반도체층과 쇼트키 콘택하는 제1 세그먼트; 상기 제1 세그먼트로부터 연장되어 상기 절연층의 상기 경사면 위에 배치된 제2 세그먼트; 및 상기 제2 세그먼트로부터 연장되어 상기 절연층 위에 배치된 제3 세그먼트를 포함하고, 상기 제2 단자는 상기 제2 반도체층과 오믹 콘택한다.The semiconductor device of the embodiment includes a first semiconductor layer including Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? A second semiconductor layer comprising Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? 1) disposed on the first semiconductor layer; An insulating layer disposed on the second semiconductor layer and having an inclined surface on one side; And first and second terminals disposed on both sides of the insulating layer above the second semiconductor layer, the first terminal comprising: a first segment that is in Schottky contact with the second semiconductor layer; A second segment extending from the first segment and disposed on the sloped surface of the insulating layer; And a third segment extending from the second segment and disposed over the insulating layer, the second terminal being in ohmic contact with the second semiconductor layer.

상기 절연층의 상기 경사면은 직선이거나 곡선일 수 있다.The inclined surface of the insulating layer may be straight or curved.

상기 절연층의 상기 경사면의 경사각은 31.7°내지 58°일 수 있다.The inclination angle of the inclined surface of the insulating layer may be 31.7 ° to 58 °.

상기 절연층의 상기 경사면의 곡률 반경은 5 ㎚ 내지 40 ㎚일 수 있다.The radius of curvature of the inclined surface of the insulating layer may be 5 nm to 40 nm.

상기 제2 세그먼트의 폭은 96 ㎚ 내지 175 ㎚일 수 있다.The width of the second segment may be between 96 nm and 175 nm.

상기 제1 및 제2 단자는 서로 다른 금속 물질을 포함할 수 있다.The first and second terminals may comprise different metal materials.

실시 예에 따른 반도체 소자는 수평 SBD에서 양극의 역할을 하는 제1 단자의 제2 세그먼트와 절연층이 접하는 부분이 직선 또는 곡선으로 경사져 있기 때문에 감소된 역방향 누설 전류를 갖는다.The semiconductor device according to the embodiment has a reduced reverse leakage current because the second segment of the first terminal serving as the anode in the horizontal SBD and the portion where the insulating layer contacts are inclined in a straight line or a curved line.

도 1은 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 'A' 부분을 확대 도시한 단면도이다.
도 3은 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 도 3에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.
도 5a 내지 도 5f는 도 1 및 도 2에 예시된 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 및 도 6b는 도 3 및 도 4에 예시된 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a 내지 도 7d는 포스트 어닐링 온도에 따라 달라진 제1 경사각을 갖는 반도체 소자를 SEM으로 촬영한 사진을 나타낸다.
도 8a 및 도 8b는 포스트 어닐링 온도별 반도체 소자의 전류 및 전압 특성을 나타내는 그래프이다.
도 9a 및 도 9b는 도 3 및 도 4에 예시된 경사면의 곡률 반경별 반도체 소자의 전류 및 전압 특성을 나타내는 그래프이다.
도 10a 및 도 10b는 경사면의 곡률 반경이 '0'일 때와 40 ㎚일 때의 전계의 세기를 각각 나타내는 그래프이다.1 is a cross-sectional view of a semiconductor device according to an embodiment.
2 is an enlarged cross-sectional view of the portion 'A' shown in FIG.
3 is a cross-sectional view of a semiconductor device according to another embodiment.
4 is an enlarged cross-sectional view of a portion 'B' shown in FIG.
FIGS. 5A to 5F are cross-sectional views illustrating a method of manufacturing the semiconductor device illustrated in FIGS. 1 and 2. FIG.
6A and 6B are process cross-sectional views illustrating a method of manufacturing the semiconductor device illustrated in FIGS. 3 and 4. FIG.
Figs. 7A to 7D show photographs of a semiconductor device having a first inclination angle, which is varied according to the post annealing temperature, by SEM. Fig.
8A and 8B are graphs showing the current and voltage characteristics of the semiconductor device according to the post annealing temperature.
Figs. 9A and 9B are graphs showing current and voltage characteristics of the semiconductor device according to the radius of curvature of the inclined plane illustrated in Figs. 3 and 4. Fig.
FIGS. 10A and 10B are graphs respectively showing the intensities of electric fields when the radius of curvature of the inclined surface is '0' and when the radius of curvature is 40 nm.

이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention. However, the embodiments according to the present invention can be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed on the "upper" or "on or under" of each element, on or under includes both elements being directly contacted with each other or one or more other elements being indirectly formed between the two elements. Also, when expressed as "on" or "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.It is also to be understood that the terms "first" and "second", "upper" and "lower", etc., as used below, do not necessarily imply or imply any physical or logical relationship or order between such entities or elements And may be used only to distinguish one entity or element from another entity or element.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

도 1은 실시 예에 의한 반도체 소자(100A)의 단면도를 나타내고, 도 2는 도 1에 도시된 'A' 부분을 확대 도시한 단면도이다.Fig. 1 shows a cross-sectional view of a semiconductor device 100A according to an embodiment, and Fig. 2 is an enlarged cross-sectional view of a portion 'A' shown in Fig.

도 1 및 도 2를 참조하면, 실시 예에 의한 반도체 소자(100A)는 기판(110), 제1 반도체층(120), 제2 반도체층(또는, 배리어층)(130), 절연층(또는, 패시베이션(passivation)층)(140A), 제1 및 제2 단자(150A, 160)를 포함한다. 이하, 반도체 소자(100A)는 수평형 쇼트키 배리어 다이오드(SBD:Schottky Barrier Diode)의 기능을 수행하는 것으로 설명하지만, 실시 예는 이에 국한되지 않는다.1 and 2, a semiconductor device 100A according to an embodiment includes a substrate 110, a first semiconductor layer 120, a second semiconductor layer (or a barrier layer) 130, an insulating layer A passivation layer 140A, and a first and a second terminal 150A and 160, respectively. Hereinafter, the semiconductor device 100A is described as performing a function of a horizontal Schottky barrier diode (SBD), but the embodiment is not limited thereto.

기판(110) 위에 제1 반도체층(120)이 배치된다.A first semiconductor layer 120 is disposed on a substrate 110.

기판(110)은 제1 및 제2 반도체층(120, 130)이 그(110)의 상부에 형성될 수 있다면, 어떠한 물질로도 구현될 수 있다. 경우에 따라서, 기판(110)은 생략될 수도 있다. 예를 들어, 기판(110)은 GaN, AlN, SiC, 사파이어 또는 Si 중 적어도 하나를 포함하는 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.The substrate 110 may be formed of any material as long as the first and second semiconductor layers 120 and 130 can be formed on top of the first and second semiconductor layers 120 and 130. In some cases, the substrate 110 may be omitted. For example, the substrate 110 may be a substrate including at least one of GaN, AlN, SiC, sapphire, or Si, but the embodiment is not limited to the type of the substrate 110.

제1 반도체층(120)은 언도프된(undoped) 반도체층일 수 있다. 제1 반도체층(120)은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다. 제1 반도체층(120)의 제1 두께(t1)는 예를 들어, 3 ㎛ 일 수 있으나, 실시 예는 이에 국한되지 않는다.The first semiconductor layer 120 may be an undoped semiconductor layer. The first semiconductor layer 120 may be formed of a semiconductor compound, and may be formed of a compound semiconductor such as a group III-V element or a group II-VI element. For example, a semiconductor material having a composition formula of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? 1). The first semiconductor layer 120 may be formed of any one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP and InP . The first thickness t1 of the first semiconductor layer 120 may be, for example, 3 [mu] m, but the embodiment is not limited thereto.

또한, 기판(110)과 제1 반도체층(120) 사이에 버퍼층(미도시)이 배치되어, 제1 및 제2 반도체층(120, 130)의 물질적 결함을 최소화시킬 수 있다. 버퍼층은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시 예는 이에 국한되지 않으며 버퍼층은 생략될 수도 있다.In addition, a buffer layer (not shown) may be disposed between the substrate 110 and the first semiconductor layer 120 to minimize material defects of the first and second semiconductor layers 120 and 130. The buffer layer may include aluminum nitride (AlN), aluminum gallium nitride (AlGaN) or the like, but the embodiment is not limited thereto and the buffer layer may be omitted.

제2 반도체층(130)은 제1 반도체층(120) 위에 배치된다. 제2 반도체층(130)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 반도체층(130)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 제2 반도체층(130)의 제2 두께(t2)는 예를 들어, 25 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.The second semiconductor layer 130 is disposed on the first semiconductor layer 120. The second semiconductor layer 130 may be formed of a compound semiconductor such as a group III-V element or a group II-VI element. For example, a semiconductor material having a composition formula of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? 1). The second semiconductor layer 130 may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP and InP. The second thickness t2 of the second semiconductor layer 130 may be, for example, 25 nm, but the embodiment is not limited thereto.

전술한 제1 반도체층(120)과 제2 반도체층(130)은 서로 다른 조성을 가질 수 있다. 이로 인해, 제1 반도체층(120)과 제2 반도체층(130)이 이종 접합(heterojunction) 구조를 이루므로, SBD는 낮은 온 저항(Ron) 및 낮은 스위칭 손실을 가지면서도 높은 역방향 전압을 견딜 수 있다. 즉, SBD는 높은 항복 전압을 가질 수 있다.The first semiconductor layer 120 and the second semiconductor layer 130 may have different compositions. Therefore, since the first semiconductor layer 120 and the second semiconductor layer 130 have a heterojunction structure, the SBD has a low on-resistance (Ron) and a low switching loss and can withstand a high reverse voltage have. That is, the SBD can have a high breakdown voltage.

또한, 제2 반도체층(130)의 밴드갭이 제1 반도체층(120)의 밴드갭보다 크도록, 제1 및 제2 반도체층(120, 130)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, GaN에 비하여 AlaGa1 - aN의 밴드갭이 크므로, 제1 반도체층(120)은 GaN으로 이루어지고, 제2 반도체층(130)은 AlGaN으로 이루어질 수 있다. 여기서, a는 0보다 크고 1보다 작을 수 있으며, 0보다 크고 0.3보다 작을 수 있으며 예를 들어 0.15 내지 0.2일 수 있다.The first and second semiconductor layers 120 and 130 may be made of different materials so that the band gap of the second semiconductor layer 130 is larger than the band gap of the first semiconductor layer 120. For example, Al a Ga 1 as compared to GaN - this a N of the band gap is larger, the first semiconductor layer 120 is made of GaN, a second semiconductor layer 130 may be formed of AlGaN. Where a may be greater than 0 and less than 1, greater than 0 and less than 0.3, and may be, for example, 0.15 to 0.2.

또는, 제1 반도체층(120)은 InbGa1-bN으로 이루어지고, 제2 반도체층(130)은 GaN으로 이루어질 수 있다. 여기서, b는 0보다 크고 1보다 작을 수 있으며 예를 들어 0보다 크고 0.2보다 작을 수 있다.Alternatively, the first semiconductor layer 120 may be made of In b Ga 1 -b N, and the second semiconductor layer 130 may be made of GaN. Where b may be greater than 0 and less than 1, for example greater than 0 and less than 0.2.

한편, 절연층(140A)은 제2 반도체층(130) 위에 배치되며, 일측에 경사면을 갖는다. 절연층(140A)은 일측부(142A), 타측면(144) 및 상부면(146)을 포함한다.On the other hand, the insulating layer 140A is disposed on the second semiconductor layer 130, and has an inclined surface on one side. The insulating layer 140A includes one side 142A, the other side 144, and the upper side 146.

일측부(142A)는 제1 단자(150A)와 대향하는 부분으로서 경사면(142A-1)을 포함할 수 있다. 일 실시 예에 의하면, 절연층(140A)의 경사면(142A-1)은 도 1 및 도 2에 예시된 바와 같이 직선일 수 있다. 이 경우, 경사면(142A-1)은 제2 반도체층(130)의 상부면(132)을 기준으로 제1 경사각(θ1)만큼 경사져 있다.The side portion 142A may include an inclined surface 142A-1 as a portion facing the first terminal 150A. According to one embodiment, the sloped surface 142A-1 of the insulating layer 140A may be straight as illustrated in Figs. In this case, the inclined surface 142A-1 is inclined by the first inclination angle? 1 with respect to the upper surface 132 of the second semiconductor layer 130. [

후술되는 바와 같이 절연층(140A)에서 경사면(142A-1)의 제1 경사각(θ1)이 적을수록 반도체 소자(100A)의 역방향 누설 전류는 최대로 감소할 수 있으나, 공정상 한계(tolerance)를 고려할 때 제1 경사각(θ1)의 최소값은 31.7°일 수 있다. 또한, 제1 경사각(θ1)이 58°보다 크면 반도체 소자(100A)의 역방향 누설 전류의 감소는 미미할 수 있다. 따라서, 제1 경사각(θ1)은 31.7°내지 58°일 수 있지만, 실시 예는 이에 국한되지 않는다.As described later, the reverse leakage current of the semiconductor device 100A can be reduced to the maximum as the first inclination angle [theta] 1 of the inclined surface 142A-1 in the insulating layer 140A is reduced, but the process tolerance When considered, the minimum value of the first inclination angle [theta] 1 may be 31.7 [deg.]. If the first inclination angle [theta] 1 is larger than 58 [deg.], The decrease in the reverse leakage current of the semiconductor element 100A may be insignificant. Therefore, the first inclination angle [theta] 1 may be 31.7 [deg.] To 58 [deg.], But the embodiment is not limited to this.

도 3은 다른 실시 예에 의한 반도체 소자(100B)의 단면도를 나타내고, 도 4는 도 3에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.3 is a cross-sectional view of a semiconductor device 100B according to another embodiment, and FIG. 4 is an enlarged cross-sectional view of a portion 'B' shown in FIG.

도 3 및 도 4에 예시된 반도체 소자(100B)에서, 절연층(140B)은 일측부(142B), 타측면(144) 및 상부면(146)을 포함한다. 도 1 및 도 2에 예시된 반도체 소자(100A)의 경사면(142A-1)이 직선인 반면, 도 3 및 도 4에 예시된 반도체 소자(100B)에서 경사면(142B-1)은 곡선이다. 이를 제외하면, 도 3 및 도 4에 예시된 반도체 소자(100B)는 도 1 및 도 2에 예시된 반도체 소자(100A)와 동일하므로, 동일한 참조부호를 사용하였으므로 중복되는 설명을 생략한다.In the semiconductor device 100B illustrated in Figs. 3 and 4, the insulating layer 140B includes one side 142B, the other side 144, and the upper side 146. Fig. The slope 142B-1 of the semiconductor element 100A illustrated in Figs. 1 and 2 is a straight line, whereas the slope 142B-1 of the semiconductor element 100B illustrated in Figs. 3 and 4 is a curve. Except for this, the semiconductor device 100B illustrated in FIGS. 3 and 4 is the same as the semiconductor device 100A illustrated in FIGS. 1 and 2, and the same reference numerals are used, and a duplicate description will be omitted.

도 3 및 도 4에 도시된 절연층(140B)의 일측부(142B)에서 경사면(142B-1)의 곡률 반경(R)이 5 ㎚보다 적다면 역방향 누설 전류의 감소는 미약할 수 있고, 경사면(142B-1)의 곡률 반경(R)이 40 ㎚보다 크다면 역방향 누설 전류는 더 이상 감소하지 않고 포화될 수 있다. 따라서, 경사면(140B-1)의 곡률 반경(R)은 5 ㎚ 내지 40 ㎚일 수 있지만, 실시 예는 이에 국한되지 않는다.If the curvature radius R of the sloped surface 142B-1 at one side 142B of the insulating layer 140B shown in Figs. 3 and 4 is less than 5 nm, the decrease of the reverse leakage current may be slight, If the radius of curvature R of the second electrode 142B-1 is larger than 40 nm, the reverse leakage current can be saturated without further decreasing. Therefore, the radius of curvature R of the inclined surface 140B-1 may be 5 nm to 40 nm, but the embodiment is not limited to this.

도 1 내지 도 4를 참조하면, 타측면(144)은 제2 단자(160)와 대향한다. 이때, 일측부(142A, 142B)는 제1 단자(150A, 150B)와 접하여 배치되고, 타측면(144)은 제2 단자(160)와 접하는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 일측부(142A, 142B)와 제1 단자(150A, 150B) 사이에 다른 물질이 개재될 수도 있고, 타측면(144)과 제2 단자(160) 사이에 다른 물질이 개재될 수도 있다.1 to 4, the other side 144 faces the second terminal 160. One side 142A and 142B are disposed in contact with the first terminals 150A and 150B and the other side 144 is shown in contact with the second terminal 160. However, the embodiment is not limited thereto. That is, according to another embodiment, another material may be interposed between the first and second terminals 142A and 142B and the first terminal 150A and 150B, May be intervening.

전술한 절연층(140A, 140B)은 일종의 식각 방지층으로서, 후술되는 바와 같이 제2 단자(160)가 금속 에칭법에 의해 형성하는 과정에서 제2 반도체층(130)이 식각되는 것을 방지(또는, 보호)하는 역할을 한다.The insulating layers 140A and 140B are a kind of an etching preventing layer which prevents the second semiconductor layer 130 from being etched in the process of forming the second terminal 160 by the metal etching method, Protection).

만일, 절연층(140A, 140B)의 제3 두께(t3)가 100 Å보다 작다면, 금속층이 식각되는 동안 제2 반도체층(130)이 식각될 수도 있고, 제3 두께(t3)가 2000 Å보다 크면 제1 측부(142A, 142B)의 모서리에 유기되는 전계를 제3 세그먼트(156A, 156B)가 분산시키는 역할을 수행할 수 없을 수도 있다. 따라서, 절연층(140A, 140B)의 제3 두께(t3)는 100 Å 내지 2000 Å 일 수 있지만, 실시 예는 이에 국한되지 않는다.If the third thickness t3 of the insulating layers 140A and 140B is less than 100 ANGSTROM, the second semiconductor layer 130 may be etched while the metal layer is etched, and the third thickness t3 may be 2000 ANGSTROM The third segments 156A and 156B may not be able to disperse the electric field induced at the edges of the first side portions 142A and 142B. Thus, the third thickness t3 of the insulating layers 140A, 140B may be between 100 A and 2000 A, although the embodiments are not so limited.

전술한 절연층(140A, 140B)은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수 있다. 실시 예에 의하면 절연층(140A, 140B)은 후술되는 바와 같이 다양한 방법으로 형성될 수 있다. 예를 들어, 700 ℃ 보다 큰 고온에서 저압(LP:Low Pressure) 화학 기상 증착(CVD:Chemical Vapor Deposition)법에 의해 절연층(140A, 140B)을 형성할 경우에 상대적으로 스텝 커버리지(step coverage)가 우수하고 균일도가 향상되며 플라즈마 데미지(damage)가 없어질 수 있다.The above-described insulating layers 140A and 140B may include at least one of SiN x , MgO, Sc 2 O 3 , SiO 2 , SOG, and SOD. According to the embodiment, the insulating layers 140A and 140B may be formed by various methods as described below. For example, when the insulating layers 140A and 140B are formed by a low pressure chemical vapor deposition (CVD) method at a high temperature of more than 700 DEG C, The uniformity is improved, and the plasma damage can be eliminated.

한편, 제1 단자(150A, 150B)는 제2 반도체층(130) 위에서 절연층(140A, 140B)의 양측 중 일측에 배치되고, 제2 단자(160)는 제2 반도체층(130) 위에서 절연층(140A, 140B)의 양측 중 타측에 배치된다.The first terminals 150A and 150B are disposed on both sides of the insulating layers 140A and 140B on the second semiconductor layer 130 and the second terminals 160 are disposed on the second semiconductor layer 130 Are disposed on the other side of both sides of the layers 140A and 140B.

제1 단자(150A, 150B)는 제1 세그먼트(152A, 152B), 제2 세그먼트(154A, 154B) 및 제3 세그먼트(156A, 156B)를 포함한다.The first terminals 150A and 150B include first segments 152A and 152B, second segments 154A and 154B, and third segments 156A and 156B.

제1 세그먼트(152A, 152B)는 제2 반도체층(130)과 쇼트키 콘택(schottky contact)한다. 따라서, 반도체 소자(100A, 100B)가 쇼트키 장벽 다이오드(SBD)일 경우, 제1 단자(150A, 150B)는 SBD의 양극(anode)에 해당한다.The first segments 152A and 152B are in schottky contact with the second semiconductor layer 130. Accordingly, when the semiconductor elements 100A and 100B are Schottky barrier diodes (SBD), the first terminals 150A and 150B correspond to the anode of the SBD.

제2 세그먼트(154A, 154B)는 제1 세그먼트(152A, 152B)로부터 연장되어 절연층(140A, 140B)의 제1 일측부(142A, 142B)에서 경사면(142A-1, 142B-1) 위에 배치된다.The second segments 154A and 154B extend from the first segments 152A and 152B and are disposed on the first side portions 142A and 142B of the insulating layers 140A and 140B on the inclined surfaces 142A-1 and 142B- do.

만일, 도 1 및 도 2에 예시된 바와 같이 경사면(142A)이 직선일 경우, 제2 세그먼트(154A)의 하부면(154A-1)도 제2 반도체층(130)의 상부면(132)을 기준으로 제1 경사각(θ1)만큼 경사져 있다.1 and 2, the lower surface 154A-1 of the second segment 154A is also located on the upper surface 132 of the second semiconductor layer 130, Is inclined by the first inclination angle? 1 as a reference.

제1 경사각(θ1)이 58°일 때 제2 세그먼트(154A)의 제1 폭(W1)은 96 ㎚이고, 제1 경사각(θ1)이 31.7°일 때 제2 세그먼트(154A)의 제1 폭(W)은 175 ㎚일 수 있다.The first width W1 of the second segment 154A is 96 nm when the first inclination angle? 1 is 58 占 and the first width W1 of the second segment 154A when the first inclination angle? (W) may be 175 nm.

또는, 도 3 및 도 4에 예시된 바와 같이 경사면(142B)이 곡선일 경우, 제2 세그먼트(154B)의 하부면(154B-1)도 곡선이다.Alternatively, when the slope 142B is curved as illustrated in Figs. 3 and 4, the lower surface 154B-1 of the second segment 154B is also a curved line.

제3 세그먼트(156A, 156B)는 제2 세그먼트(154A, 154B)로부터 연장되어 절연층(140A, 140B)의 상부면(146) 위에 배치된다. 이와 같이 배치된 제3 세그먼트(156A, 156B)는 제1 단자(150A, 150B)의 에지에 전계가 집중되는 현상을 완화시켜 역방향 항복 전압을 증가시키는 필드 플레이트의 역할을 수행할 수 있다. 여기서, 필드 플레이트는 제1 단자(150A, 150B)와 제2 단자(160) 사이의 거리(Lac) 또는 절연층(140A, 140B)의 제3 두께(t) 중 적어도 하나에 의해 결정된다. 제3 세그먼트(156A, 156B)의 제2 폭(W2)은 1 ㎛ 내지 5 ㎛일 수 있으며, 예를 들어, 3 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.The third segments 156A and 156B extend from the second segments 154A and 154B and are disposed on the top surface 146 of the insulating layers 140A and 140B. The third segments 156A and 156B arranged in this manner can play the role of a field plate for increasing the reverse breakdown voltage by alleviating the phenomenon that the electric field is concentrated on the edges of the first terminals 150A and 150B. Here, the field plate is determined by at least one of a distance Lac between the first terminals 150A and 150B and the second terminal 160, or a third thickness t of the insulating layers 140A and 140B. The second width W2 of the third segment 156A, 156B may be between 1 탆 and 5 탆 and may be, for example, 3 탆, but the embodiment is not limited thereto.

제1 단자(150A, 150B)는 금속 물질을 포함할 수 있다. 예를 들어, 제1 단자(150A, 150B)는 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 제1 단자(150A, 150B)는 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.The first terminals 150A and 150B may include a metal material. For example, the first terminals 150A and 150B may be a refractory metal or a mixture of such refractory metals. Alternatively, the first terminals 150A and 150B may be formed of a material selected from the group consisting of platinum, Ge, Cu, Cr, Ni, Au, Ti, , Ta (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd (Palladium), W (tungsten) or WSi 2 (Tungstem silicide).

제2 단자(160)는 제2 반도체층(130)과 오믹 콘택한다. 따라서, 반도체 소자(100A, 100B)가 SBD인 경우, 제2 단자(160)는 SBD의 음극에 해당한다. 제2 단자(160)는 오믹 특성을 갖는 금속 물질로 형성될 수 있다. 예를 들어, 제2 단자(160)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.The second terminal 160 is in ohmic contact with the second semiconductor layer 130. Therefore, when the semiconductor elements 100A and 100B are SBD, the second terminal 160 corresponds to the cathode of the SBD. The second terminal 160 may be formed of a metal material having an ohmic characteristic. For example, the second terminal 160 may include at least one of aluminum (Al), titanium (Ti), chrome (Cr), nickel (Ni), copper (Cu) As shown in FIG.

전술한 제1 단자(150A, 150B)와 제2 단자(160)는 서로 다른 금속 물질을 포함할 수 있다.The first terminals 150A and 150B and the second terminal 160 may include different metal materials.

또한, 제1 단자(150A, 150B)와 달리 제2 단자(160)는 700℃ 내지 800℃에서 급속 열처리(RTA:Rapid Thermal Annealing)로 어닐링되어, 제2 반도체층(130)과 금속 합금(alloy)을 형성할 수 있다.Unlike the first terminals 150A and 150B, the second terminal 160 is annealed by rapid thermal annealing (RTA) at a temperature of 700 ° C. to 800 ° C., so that the second semiconductor layer 130 and the metal alloy ) Can be formed.

이하, 전술한 도 1 및 도 2에 예시된 반도체 소자(100A)의 제조 공정을 첨부된 도면을 참조하여 다음과 같이 설명한다. 그러나, 반도체 소자(100A)는 다른 방법에 의해서도 제조될 수 있음은 물론이다.Hereinafter, a manufacturing process of the semiconductor device 100A illustrated in FIGS. 1 and 2 will be described with reference to the accompanying drawings. However, it goes without saying that the semiconductor element 100A can be manufactured by other methods.

도 5a 내지 도 5f는 도 1 및 도 2에 예시된 반도체 소자(100A)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.FIGS. 5A to 5F are process cross-sectional views for explaining the manufacturing method according to the embodiment of the semiconductor device 100A illustrated in FIGS. 1 and 2. FIG.

도 5a를 참조하면, 기판(110) 위에 제1 및 제2 반도체층(120, 130)을 순차적으로 형성한다. 기판(110)은 제1 및 제2 반도체층(120, 130)이 그(110)의 상부에 형성될 수 있다면, 어떠한 물질로도 구현될 수 있다. 경우에 따라서, 기판(110)은 생략될 수도 있다. 기판(110)은 GaN, AlN, SiC, 사파이어 또는 Si 중 적어도 하나를 포함하는 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.Referring to FIG. 5A, first and second semiconductor layers 120 and 130 are sequentially formed on a substrate 110. The substrate 110 may be formed of any material as long as the first and second semiconductor layers 120 and 130 can be formed on top of the first and second semiconductor layers 120 and 130. In some cases, the substrate 110 may be omitted. The substrate 110 may be a substrate including at least one of GaN, AlN, SiC, sapphire, or Si, but the embodiment is not limited to the type of the substrate 110.

제1 반도체층(120)은 언도프된(undoped) 반도체층일 수 있다. 제1 반도체층(120)은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제1 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나로 형성될 수 있으나 이에 국한되지 않는다. 제1 반도체층(120)은 예를 들어, 3 ㎛의 제1 두께(t1)로 형성될 수 있으나, 실시 예는 이에 국한되지 않는다. The first semiconductor layer 120 may be an undoped semiconductor layer. The first semiconductor layer 120 may be formed of a semiconductor compound, and may be formed of a compound semiconductor such as a group III-V element or a group II-VI element, for example, Al x In y Ga (1-xy ) N (0 ? X? 1, 0? Y? 1, 0? X + y? 1). The first semiconductor layer 120 may be formed of at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP or InP. The first semiconductor layer 120 may be formed with a first thickness t1 of, for example, 3 [mu] m, but the embodiments are not limited thereto.

제2 반도체층(130)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제2 반도체층(130)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나로 형성될 수 있다. 제2 반도체층(130)은 25 ㎚의 제2 두께(t2)로 형성될 수 있지만, 실시 예는 이러한 제2 반도체층(130)의 두께에 국한되지 않는다.The second semiconductor layer 130 may be formed of a compound semiconductor such as a group III-V element or a group II-VI element, for example, Al x In y Ga (1-xy) N , 0? Y? 1, 0? X + y? 1). The second semiconductor layer 130 may be formed of at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP or InP. The second semiconductor layer 130 may be formed with a second thickness t2 of 25 nm, but the embodiment is not limited to the thickness of the second semiconductor layer 130. [

이후, 도 5b를 참조하면, 제2 반도체층(130) 위에 절연층(140A)을 형성한다. 절연층(140A)은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나에 의해 형성될 수 있다. 실시 예에 의하면 절연층(140A)은 다양한 방법으로 형성될 수 있다. 예를 들어, 절연층(140A)은 유기금속 화학 증착법(MOCVD; Metal Organic CVD), 화학 증착법(CVD; Chemical Vapor Deposition), PECVD, LPCVD, 분자선 성장법(MBE; Molecular Beam Epitaxy), 유도 결합 플라즈마 화학 증착법(ICPCVD:Inductively Coupled Plasma Chemical Vapor Deposition), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.Referring to FIG. 5B, an insulating layer 140A is formed on the second semiconductor layer 130. Referring to FIG. The insulating layer 140A may be formed of at least one of SiN x , MgO, Sc 2 O 3 , SiO 2 , SOG, or SOD. According to the embodiment, the insulating layer 140A may be formed by various methods. For example, the insulating layer 140A may be formed by a metal organic chemical vapor deposition (MOCVD), a chemical vapor deposition (CVD), a PECVD, an LPCVD, a molecular beam epitaxy (MBE) But not limited to, chemical vapor deposition (ICPCVD), hydride vapor phase epitaxy (HVPE), or the like.

이후, 도 5c를 참조하면, 포토리소그라피(photolithography) 법을 이용하여 제2 단자(160)가 형성될 부분의 제2 반도체층(130)이 노출되도록 절연층(140A)을 식각한다.5C, the insulating layer 140A is etched to expose the second semiconductor layer 130 at the portion where the second terminal 160 is to be formed by photolithography.

이후, 도 5d를 참조하면, 제2 반도체층(130) 위에 제2 단자(160)를 형성한다. 제2 단자(160)는 오믹 특성을 갖는 금속 물질로 형성될 수 있다. 예를 들어, 제2 단자(160)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.Referring to FIG. 5D, a second terminal 160 is formed on the second semiconductor layer 130. The second terminal 160 may be formed of a metal material having an ohmic characteristic. For example, the second terminal 160 may include at least one of aluminum (Al), titanium (Ti), chrome (Cr), nickel (Ni), copper (Cu), and gold As shown in FIG.

제2 단자(160)를 형성하는 구체적인 공정에 대해 다음과 같이 살펴본다.A specific process for forming the second terminal 160 will be described as follows.

제2 단자(160)를 형성하기 위한 금속층은 전자 빔 증착(e-beam evaporation) 또는 금속 스퍼터(metal sputter)를 이용하여 도 5c에 도시된 절연층(140A)과 제2 반도체층(130)의 노출된 상부에 형성된다. 금속 스퍼터에 의해 금속층을 형성할 경우, 전자 빔 증착법에 의할 경우보다 금속층이 제2 반도체층(130)의 노출된 상부에 더 잘 매립될 수 있다. 금속층이 매립된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 700℃ 내지 800 ℃에서 10분 동안 급속 열처리(RTA)가 실시될 수 있다. 계속해서, 제2 단자(160)가 형성될 부분만을 덮고 다른 부분은 노출시키는 포토 레지스트 패턴(미도시)을 금속층 위에 형성한다. 다음, 포토 레지스트 패턴을 식각 마스크로 이용하여 금속층을 에치 백(etch back)하여 식각한다. 이때, 포토 레지스트 패턴을 식각 마스크로 이용하여 금속층을 식각하는 동안 제2 반도체층(130) 대신에 절연층(140A)이 식각되므로, 제2 반도체층(130)이 금속층의 식각으로부터 보호될 수 있다. 이와 같이, 절연층(140A)은 금속층의 식각으로부터 제2 반도체층(130)을 보호하는 역할을 한다.The metal layer for forming the second terminal 160 may be formed using an e-beam evaporation method or a metal sputtering method using the insulating layer 140A and the second semiconductor layer 130 shown in FIG. Is formed on the exposed top. When the metal layer is formed by the metal sputtering, the metal layer can be embedded better in the exposed upper portion of the second semiconductor layer 130 than in the electron beam evaporation method. After the metal layer is buried, a subsequent heat treatment can be carried out, for example, rapid thermal annealing (RTA) can be performed at 700 ° C to 800 ° C for 10 minutes. Subsequently, a photoresist pattern (not shown) is formed on the metal layer, covering only the portion where the second terminal 160 is to be formed and exposing the other portion. Next, the metal layer is etched back by using the photoresist pattern as an etching mask. At this time, the insulating layer 140A is etched instead of the second semiconductor layer 130 while the metal layer is etched using the photoresist pattern as an etching mask, so that the second semiconductor layer 130 can be protected from etching the metal layer . Thus, the insulating layer 140A protects the second semiconductor layer 130 from the etching of the metal layer.

만일, 절연층(140A)의 제3 두께(t3)가 100 Å보다 작다면, 금속층이 식각되는 동안 제2 반도체층(130)이 식각될 수도 있고, 제3 두께(t3)가 2000 Å보다 크면 제1 단자(142A)의 모서리에 유기되는 전계를 제3 세그먼트(156A)가 분산시키는 역할을 수행할 수 없을 수도 있다. 따라서, 절연층(140A)의 제3 두께(t3)는 100 Å 내지 2000 Å 일 수 있지만 실시 예는 이에 국한되지 않는다.If the third thickness t3 of the insulating layer 140A is less than 100 ANGSTROM, the second semiconductor layer 130 may be etched while the metal layer is etched. If the third thickness t3 is greater than 2000 ANGSTROM The third segment 156A may not be able to disperse the electric field induced at the edge of the first terminal 142A. Thus, the third thickness t3 of the insulating layer 140A may be between 100 A and 2000 A, but the embodiment is not limited thereto.

이후, 도 5e를 참조하면, 절연층(140A)과 제2 단자(160)의 상부에 제1 단자(150A)가 형성될 영역을 오픈하는 포토 레지스트 패턴(200)을 형성한다. 이때, 포토 레지스트 패턴(200)의 측부(202)는 제2 경사각(θ2)만큼 직선으로 경사진 모습을 갖는다.5E, a photoresist pattern 200 is formed on the insulating layer 140A and the second terminal 160 to open a region where the first terminal 150A is to be formed. At this time, the side portion 202 of the photoresist pattern 200 has a shape tilted linearly by the second inclination angle? 2.

이후, 도 5f를 참조하면, 포토 레지스트 패턴(200)을 식각 마스크로 이용하여 절연층(140A)을 식각하여 제1 단자(150A)가 배치될 영역의 제2 반도체층(130)의 상부면(132)을 노출시킨 후, 포토 레지스트 패턴(200)을 애싱 및/또는 스트립에 의해 제거한다. 절연층(140A)을 식각하기 이전에, 제2 경사각(θ2)만큼 경사진 측부를 갖는 포토 레지스트 패턴(200)의 포스트 어닐링(post annealing) 온도에 따라, 식각되는 절연층(140A)의 경사면(142A-1)의 제1 경사각(θ1)의 크기가 조절될 수 있다.5F, the insulating layer 140A is etched using the photoresist pattern 200 as an etch mask to form an upper surface of the second semiconductor layer 130 in the region where the first terminal 150A is to be disposed 132 are exposed, the photoresist pattern 200 is removed by ashing and / or stripping. Before the insulating layer 140A is etched, the post-annealing temperature of the photoresist pattern 200 having the side inclined by the second inclination angle [theta] The size of the first inclination angle [theta] 1 of each of the first and second inclined surfaces 142A-1 and 142A-1 can be adjusted.

이후, 도 1 및 도 2를 참조하면, 노출된 제2 반도체층(130)의 상부 및 절연층(140A)의 상부에 제1 단자(150A)를 형성한다. 제1 단자(150A)는 금속 물질을 포함할 수 있다. 예를 들어, 제1 단자(150A)는 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 제1 단자(150A)은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질로 형성될 수 있다.Referring to FIGS. 1 and 2, a first terminal 150A is formed on the exposed second semiconductor layer 130 and on the insulating layer 140A. The first terminal 150A may comprise a metallic material. For example, the first terminal 150A may be a refractory metal or a mixture of such refractory metals. Alternatively, the first terminal 150A may be formed of one selected from the group consisting of Pt (Platinum), Ge (Germanium), Cu (Copper), Cr (Chromium), Ni (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd (Palladium), W (tungsten) or WSi 2 (Tungstem silicide).

이하, 전술한 도 3 및 도 4에 예시된 반도체 소자(100B)의 제조 공정을 첨부된 도면을 참조하여 다음과 같이 설명한다. 그러나, 반도체 소자(100B)는 다른 방법에 의해서도 제조될 수 있음은 물론이다.Hereinafter, the manufacturing process of the semiconductor device 100B illustrated in FIGS. 3 and 4 will be described with reference to the accompanying drawings. However, it goes without saying that the semiconductor element 100B may be manufactured by other methods.

도 6a 및 도 6b는 도 3 및 도 4에 예시된 반도체 소자(100B)의 제조 방법을 설명하기 위한 공정 단면도이다.FIGS. 6A and 6B are process cross-sectional views illustrating a method of manufacturing the semiconductor device 100B illustrated in FIGS. 3 and 4. FIG.

전술한 도 5a 내지 도 5d에 도시된 공정을 수행한 이후, 도 6a를 참조하면, 절연층(140B)과 제2 단자(160)의 상부에 제1 단자(150B)가 형성될 영역을 노출시키는 포토 레지스트 패턴(220)을 형성한다. 이때, 포토 레지스터 패턴(220)의 측부(222)는 곡선으로 경사진 모습을 갖는다.Referring to FIG. 6A, after the steps shown in FIGS. 5A to 5D are performed, a region where the first terminal 150B is to be formed is exposed on the insulating layer 140B and the second terminal 160 A photoresist pattern 220 is formed. At this time, the side portion 222 of the photoresist pattern 220 has a curved shape.

이후, 도 6b를 참조하면, 포토 레지스트 패턴(220)을 식각 마스크로 이용하여 절연층(140B)을 식각하여 제1 단자(150B)가 배치될 영역의 제2 반도체층(130)을 노출한 후, 포토 레지스트 패턴(220)을 제거한다. 곡률 반경(R)을 갖도록 곡선으로 경사진 측부(222)를 갖는 포토 레지스트 패턴(220)이 절연층(140B)에 전사됨으로 인해, 절연층(140B)의 경사면(142B-1) 역시 곡률 반경(R)을 갖도록 경사지게 형성될 수 있다.6B, the insulating layer 140B is etched using the photoresist pattern 220 as an etch mask to expose the second semiconductor layer 130 in the region where the first terminal 150B is to be disposed , And the photoresist pattern 220 is removed. The slope 142B-1 of the insulating layer 140B also has a radius of curvature (a radius of curvature R) because the photoresist pattern 220 having the curved side portion 222 having the radius of curvature R is transferred to the insulating layer 140B R). &Lt; / RTI &gt;

여기서, 절연층(140B)을 식각하기 이전에, 포토 레지스트 패턴(220)의 포스트 어닐링 온도에 따라, 식각되는 절연층(140B)의 경사면(142B-1)의 곡률 반경(R)의 크기가 조절될 수 있다.The size of the curvature radius R of the inclined surface 142B-1 of the insulating layer 140B to be etched may be adjusted according to the post annealing temperature of the photoresist pattern 220 before the insulating layer 140B is etched. .

이후, 도 3 및 도 4를 참조하면, 노출된 제2 반도체층(130)의 상부 및 절연층(140B)의 상부에 제1 단자(150B)를 형성한다.3 and 4, a first terminal 150B is formed on the exposed second semiconductor layer 130 and on the insulating layer 140B.

전술한 실시 예에서 식각 공정을 위해 포토 리소그라피법을 예로 하여 설명하였으나, 실시 예는 이에 국한되지 않으며 e-bem 리소그라피법 또는 nano-imprinted 리소그라피법에 의해서도 식각 공정을 수행할 수 있음은 물론이다.Although the photolithography process has been described as an example of the etching process in the above-described embodiments, the present invention is not limited thereto. It is needless to say that the etching process can also be performed by the e-bem lithography method or the nano-imprinted lithography method.

이하, 제1 반도체층(120)이 GaN으로 구현되고, 제2 반도체층(130)이 AlGaN으로 구현되고, 절연층(140A, 140B)이 SiN으로 구현한 조건에서, 도 1 내지 도 4에 예시된 반도체 소자(100A, 100B)의 특성을 첨부된 도면을 참조하여 다음과 같이 살펴본다.The first semiconductor layer 120 is made of GaN, the second semiconductor layer 130 is made of AlGaN and the insulating layers 140A and 140B are made of SiN. The characteristics of the semiconductor devices 100A and 100B will be described with reference to the accompanying drawings.

도 7a 내지 도 7d는 포스트 어닐링 온도에 따라 달라진 제1 경사각(θ1)을 갖는 반도체 소자(100A)를 SEM으로 촬영한 사진을 나타낸다.Figs. 7A to 7D show photographs taken by SEM of the semiconductor device 100A having the first inclination angle [theta] 1 changed according to the post-annealing temperature.

도 5e에 예시된 포토 레지스트 패턴(200)이 네가티브(negative)형일 경우 도 7a에 예시된 바와 같이 제1 경사각(θ1)은 58°로 형성된다. 또는, 포토 레지스트 패턴(200)이 포지티브(positive)형이고 포스트 어닐링 온도가 110℃일 때, 도 7b에 예시된 바와 같이 제1 경사각(θ1)은 51.8°로 형성된다. 또는, 포토 레지스트 패턴(200)이 포지티브형이고 포스트 어닐링 온도가 130℃일 때, 도 7c에 예시된 바와 같이 제1 경사각(θ1)은 44°로 형성된다. 또는, 도 5e에 예시된 포토 레지스트 패턴(200)이 포지티브형이고 포스트 어닐링 온도가 150℃일 때, 도 7d에 예시된 바와 같이 제1 경사각(θ1)은 31.7°로 형성된다.When the photoresist pattern 200 illustrated in FIG. 5E is of a negative type, the first inclination angle [theta] 1 is formed at 58 [deg.] As illustrated in FIG. 7A. Alternatively, when the photoresist pattern 200 is positive and the post-annealing temperature is 110 ° C, the first inclination angle? 1 is formed at 51.8 ° as illustrated in FIG. 7B. Alternatively, when the photoresist pattern 200 is positive and the post-annealing temperature is 130 ° C, the first inclination angle? 1 is formed at 44 ° as illustrated in FIG. 7C. Alternatively, when the photoresist pattern 200 illustrated in FIG. 5E is positive and the post-annealing temperature is 150 DEG C, the first inclination angle [theta] 1 is formed to be 31.7 DEG as illustrated in FIG. 7D.

만일, 도 1에 도시된 절연층(140A)의 길이(Lac)가 15 ㎛이고, 절연층(140A)의 제3 두께(t3)가 100 ㎚이고, 필드 플레이트의 역할을 하는 제3 세그먼트(156A)의 제2 폭(W2)이 3 ㎛일 때, 포스트 어닐링 온도별 반도체 소자(100A)의 순방향 및 역방향 전압 및 전류 특성은 다음과 같다.If the length Lac of the insulating layer 140A shown in Fig. 1 is 15 占 퐉, the third thickness t3 of the insulating layer 140A is 100 nm, and the third segment 156A The forward and reverse voltage and current characteristics of the semiconductor device 100A for each post annealing temperature are as follows.

도 8a 및 도 8b는 포스트 어닐링 온도별 반도체 소자(100A)의 전류 및 전압 특성을 나타내는 그래프이다. 도 8a에서, 종축은 순방향 전류(current)를 나타내고, 횡축은 순방향 바이어스(Forward bias) 전압을 나타낸다. 도 8b에서 종축은 역방향 바이어스 전류를 나타내고, 횡축은 역방향 바이어스(reverse bias) 전압을 나타낸다.8A and 8B are graphs showing the current and voltage characteristics of the semiconductor element 100A according to the post annealing temperature. In Fig. 8A, the vertical axis represents the forward current (current), and the horizontal axis represents the forward bias voltage. In Fig. 8B, the ordinate indicates the reverse bias current, and the abscissa indicates the reverse bias voltage.

도 8a에 도시된 바와 같이 포스트 어닐링 온도에 따라 제1 경사각(θ1)이 어떤 값으로 결정되든지 무관하게 순방향 전류는 거의 변화가 없음을 알 수 있다.As shown in FIG. 8A, it can be seen that the forward current hardly changes regardless of the value of the first inclination angle? 1 determined according to the post-annealing temperature.

그러나, 도 8b를 참조하면, 포스트 어닐링 온도에 따라 달라진 제1 경사각(θ1)에 따라 역방향 누설 전류는 달라짐을 알 수 있다. 포스트 어닐링 온도가 높아질수록 제1 경사각(θ1)의 크기는 작아지며, 제1 경사각(θ1)의 크기가 작아질수록 역방향 누설 전류는 감소함을 알 수 있다. However, referring to FIG. 8B, it can be seen that the reverse leakage current varies depending on the first inclination angle? 1 that varies depending on the post-annealing temperature. As the post annealing temperature increases, the first inclination angle? 1 decreases, and as the first inclination angle? 1 decreases, the reverse leakage current decreases.

즉, 제1 경사각(θ1)의 크기가 58°일 때(300)의 역방향 누설 전류보다는 제1 경사각(θ1)의 크기가 51.8°일 때(302)의 역방향 누설 전류가 더 작음을 알 수 있다. 또한, 제1 경사각(θ1)의 크기가 51.8°일 때(302)의 역방향 누설 전류보다는 제1 경사각(θ1)의 크기가 44°일 때(304)의 역방향 누설 전류가 더 작음을 알 수 있다. 또한, 제1 경사각(θ1)의 크기가 44°일 때(304)의 역방향 누설 전류보다는 제1 경사각(θ1)의 크기가 31.7°일 때(306)의 역방향 누설 전류가 더 작음을 알 수 있다.That is, when the magnitude of the first inclination angle? 1 is 58 °, the reverse leakage current of the first inclination angle? 1 is smaller than the reverse leakage current of the first incidence angle? . It can also be seen that the reverse leakage current of the first inclination angle [theta] 1 is smaller than the reverse leakage current of the second inclination angle [theta] 1 at 51.8 ° when the first inclination angle [theta] 1 is 44 [ . It can also be seen that the reverse leakage current at 306 when the magnitude of the first tilt angle? 1 is 31.7 degrees rather than the reverse leakage current at 304 when the magnitude of the first tilt angle? 1 is 44 degrees is smaller .

만일, 도 4에 도시된 절연층(140B)의 상부면(146)의 길이(L140)가 10 ㎛이고, 필드 플레이트의 역할을 하는 제3 세그먼트(156B)의 제2 폭(W2)이 2 ㎛이고, 제1 단자(150B)에서 제1 세그먼트(152B)의 제3 폭(W3)이 1 ㎛이고, 제2 단자(160)의 길이(La)가 1 ㎛이고, 제1 반도체층(120)의 제1 두께(t1)가 3 ㎛이고, 제2 반도체층(130)의 제2 두께(t2)가 25 ㎚이고, 절연층(140B)의 제3 두께(t3)가 100 ㎚일 때, 포스트 어닐링 온도별 반도체 소자(100B)의 순방향 및 역방향 전압 및 전류 특성은 다음과 같다.If the length L 140 of the upper surface 146 of the insulating layer 140B shown in Fig. 4 is 10 mu m and the second width W2 of the third segment 156B serving as the field plate is 2 The third width W3 of the first segment 152B is 1 mu m and the length L a of the second terminal 160 is 1 mu m at the first terminal 150B, When the first thickness t1 of the first semiconductor layer 120 is 3 占 퐉 and the second thickness t2 of the second semiconductor layer 130 is 25 nm and the third thickness t3 of the insulating layer 140B is 100 nm , Forward and reverse voltage and current characteristics of the semiconductor device 100B for each post annealing temperature are as follows.

도 9a 및 도 9b는 도 3 및 도 4에 예시된 경사면(154B-1)의 곡률 반경(R)별 반도체 소자(100B)의 전류 및 전압 특성을 나타내는 그래프이다. 도 9a에서, 종축은 순방향 전류(current)를 나타내고, 횡축은 순방향 바이어스(Forward bias) 전압을 나타낸다. 도 9b에서 종축은 역방향 바이어스 전류를 나타내고, 횡축은 역방향 바이어스(reverse bias) 전압을 나타낸다.9A and 9B are graphs showing the current and voltage characteristics of the semiconductor element 100B by the radius of curvature R of the inclined surface 154B-1 shown in Figs. 3 and 4. Fig. In Fig. 9A, the vertical axis represents the forward current, and the horizontal axis represents the forward bias voltage. In Fig. 9B, the vertical axis indicates reverse bias current, and the horizontal axis indicates reverse bias voltage.

도 9a에 도시된 바와 같이 곡률 반경(R)에 무관하게 순방향 전류는 거의 변화가 없음을 알 수 있다.As shown in FIG. 9A, it can be seen that there is almost no change in the forward current regardless of the radius of curvature R. FIG.

그러나, 도 9b를 참조하면, 곡률 반경(R)에 따라 역방향 누설 전류는 달라짐을 알 수 있다. 즉, 곡률 반경(R)의 5 ㎚로부터 40 ㎚로 커질수록 역방향 누설 전류는 더욱 감소함을 알 수 있다.However, referring to FIG. 9B, it can be seen that the reverse leakage current varies depending on the radius of curvature R. FIG. That is, the reverse leakage current is further reduced as the radius of curvature (R) increases from 5 nm to 40 nm.

도 10a 및 도 10b는 경사면(154B-1)의 곡률 반경이 '0'일 때와 40 ㎚일 때의 전계의 세기를 각각 나타내는 그래프로서, 전계의 세기(400)의 절대값을 V㎝-1의 단위로 나타낸다.10A and 10B are graphs showing the intensity of an electric field when the curvature radius of the sloped surface 154B-1 is 0 and 40 nm, respectively, where the absolute value of the electric field intensity 400 is V cm -1 .

도 10a에 도시된 바와 같이, 곡률 반경(R)이 '0'인 경우 전계는 제1 단자(140B)의 아래 모서리 부분('C')에 집중된다. 그러나, 도 10b에 도시된 바와 같이, 곡률 반경(R)이 40 ㎚로 커지면 제1 측부(142B)의 아래 모서리 부분('C')에 집중되지 않고 분산됨을 알 수 있다. 이와 같이, 경사면(142B-1, 154B-1)이 40 ㎚의 큰 곡률 반경(R)을 가질 때, 전계가 분산되어 감소하기 때문에 역방향 누설 전류가 감소할 수 있다.As shown in Fig. 10A, when the radius of curvature R is '0', the electric field is concentrated on the lower edge portion 'C' of the first terminal 140B. However, as shown in FIG. 10B, it can be seen that when the radius of curvature R is increased to 40 nm, it is not concentrated on the lower edge portion 'C' of the first side 142B but dispersed. As described above, when the inclined surfaces 142B-1 and 154B-1 have a large radius of curvature R of 40 nm, the reverse leakage current can be reduced because the electric field is dispersed and reduced.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

100A, 100B: 반도체 소자 110: 기판
120: 제1 반도체층 130: 제2 반도체층
140A, 140B: 절연층 142A, 142B: 제1 일측부
142A-1: 경사면 144: 제2 타측면
146: 상부면 150A, 150B: 제1 단자
152A, 152B: 제1 세그먼트 154A, 154B: 제2 세그먼트
156A, 156B: 제3 세그먼트 160: 제2 단자100A, 100B: semiconductor device 110: substrate
120: first semiconductor layer 130: second semiconductor layer
140A, 140B: insulating layer 142A, 142B:
142A-1: slope 144: second other side
146: upper surface 150A, 150B: first terminal
152A, 152B: first segment 154A, 154B: second segment
156A, 156B: third segment 160: second terminal

Claims (7)

AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제1 반도체층;
상기 제1 반도체층 위에 배치된 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제2 반도체층;
상기 제2 반도체층 위에 배치되며, 일측에 경사면을 갖는 절연층; 및
상기 제2 반도체층 위에서 상기 절연층의 양측에 각각 배치된 제1 및 제2 단자들을 포함하고,
상기 제1 단자는
상기 제2 반도체층과 쇼트키 콘택하는 제1 세그먼트;
상기 제1 세그먼트로부터 연장되어 상기 절연층의 상기 경사면 위에 배치된 제2 세그먼트; 및
상기 제2 세그먼트로부터 연장되어 상기 절연층 위에 배치된 제3 세그먼트를 포함하고,
상기 제2 단자는 상기 제2 반도체층과 오믹 콘택하는 반도체 소자.A first semiconductor layer including Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y?
A second semiconductor layer comprising Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? 1) disposed on the first semiconductor layer;
An insulating layer disposed on the second semiconductor layer and having an inclined surface on one side; And
And first and second terminals disposed on both sides of the insulating layer above the second semiconductor layer,
The first terminal
A first segment that is in Schottky contact with the second semiconductor layer;
A second segment extending from the first segment and disposed on the sloped surface of the insulating layer; And
And a third segment extending from the second segment and disposed over the insulating layer,
And the second terminal is in ohmic contact with the second semiconductor layer. 제1 항에 있어서, 상기 절연층의 상기 경사면은 직선인 반도체 소자.The semiconductor device according to claim 1, wherein the inclined surface of the insulating layer is a straight line. 제1 항에 있어서, 상기 절연층의 상기 경사면은 곡선인 반도체 소자. The semiconductor device according to claim 1, wherein the inclined surface of the insulating layer is curved. 제2 항에 있어서, 상기 절연층의 상기 경사면의 경사각은 31.7°내지 58°인 반도체 소자.3. The semiconductor device according to claim 2, wherein the inclination angle of the insulating layer is 31.7 DEG to 58 DEG. 제3 항에 있어서, 상기 절연층의 상기 경사면의 곡률 반경은 5 ㎚ 내지 40 ㎚인 반도체 소자.The semiconductor device according to claim 3, wherein a curvature radius of the inclined surface of the insulating layer is 5 nm to 40 nm. 제1 항에 있어서, 상기 제2 세그먼트의 폭은 96 ㎚ 내지 175 ㎚인 반도체 소자.The semiconductor device according to claim 1, wherein the second segment has a width of from 96 nm to 175 nm. 제1 항에 있어서, 상기 제1 및 제2 단자는 서로 다른 금속 물질을 포함하는 반도체 소자.The semiconductor device of claim 1, wherein the first and second terminals comprise different metal materials.
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