KR20150015973A - A light emitting device - Google Patents

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KR20150015973A KR1020130092090A KR20130092090A KR20150015973A KR 20150015973 A KR20150015973 A KR 20150015973A KR 1020130092090 A KR1020130092090 A KR 1020130092090A KR 20130092090 A KR20130092090 A KR 20130092090A KR 20150015973 A KR20150015973 A KR 20150015973A
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Abstract

The present invention relates to a light emitting device. According to an embodiment, the light emitting device includes: a light emitting structure having a first semiconductor layer, an active layer, and a second semiconductor layer, an electrode which is disposed on the second semiconductor layer, and a current suppression layer which is disposed between the electrode and the second semiconductor layer and of which at least a part is overlapped with the electrode, wherein the current suppression layer forms an assembly of insulating particles.

Description

발광 소자{A LIGHT EMITTING DEVICE}A LIGHT EMITTING DEVICE

실시 예는 발광 소자에 관한 것이다.An embodiment relates to a light emitting element.

발광 다이오드(Light Emitting Diode : 이하, 'LED'라 칭함)는 전자와 홀의 재결합이라는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시켜 신호를 보내고 받는데 사용되는 반도체 소자이다.BACKGROUND ART A light emitting diode (hereinafter, referred to as 'LED') is a semiconductor device used to transmit and receive signals by converting an electric signal into an infrared ray, a visible ray, or a light using the characteristics of a compound semiconductor, .

LED에 있어서, 발광되는 광의 주파수(혹은 파장)는 반도체 재료의 밴드 갭(band gap)에 관한 함수로서, 작은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 낮은 에너지와 긴 파장의 광자가 발생할 수 있고, 넓은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 짧은 파장의 광자가 발생할 수 있다. 따라서, 발광하고자 하는 빛의 종류에 따라서 소자의 반도체 재료가 선택된다.In the LED, the frequency (or wavelength) of the emitted light is a function of the band gap of the semiconductor material. When a semiconductor material having a small band gap is used, photons with low energy and long wavelength can be generated, When a semiconductor material having a wide band gap is used, short wavelength photons can be generated. Therefore, the semiconductor material of the device is selected depending on the type of light to be emitted.

일반적으로 발광 소자는 빛을 발생하는 반도체층인 발광 구조물과, 전원이 공급되는 제1 전극과 제2 전극과, 전류 분산을 목적으로 하는 전류 차단층(Current Blocking Layer, CBL)과, 발광 구조물과 오믹 접촉하는 오믹층과, 광추출 효율을 향상시키기 위한 ITO(Indium Tin Oxide)층을 포함할 수 있다. In general, a light emitting device includes a light emitting structure that is a semiconductor layer that generates light, a first electrode and a second electrode to which power is supplied, a current blocking layer (CBL) for current dispersion, An ohmic contact layer contacting the ohmic contact layer, and an ITO (Indium Tin Oxide) layer for improving light extraction efficiency.

전류 억제층은 ITO층에서 발광 구조물로 전류가 분산되어 흐르도록 함으로써 전류 밀집 현상(Current crowding)을 방지하여 광 효율을 향상시키는 역할을 할 수 있다.The current suppressing layer can prevent the current crowding phenomenon by allowing the current to flow from the ITO layer to the light emitting structure to improve the light efficiency.

실시 예는 광 효율 저하를 방지할 수 있는 발광 소자를 제공한다.The embodiment provides a light emitting device capable of preventing deterioration of light efficiency.

실시 예는 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조물; 상기 제2 반도체층 상에 배치되는 전극; 및 상기 전극과 상기 제2 반도체층 사이에 배치되고, 상기 전극과 적어도 일부가 중첩되는 전류 억제층을 포함하며, 상기 전류 억제층은 절연 입자들의 집합체로 이루어진다.An embodiment includes a light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer; An electrode disposed on the second semiconductor layer; And a current suppressing layer disposed between the electrode and the second semiconductor layer and overlapping at least a part of the electrode, wherein the current suppressing layer is composed of a collection of insulating particles.

상기 발광 소자는 상기 전극과 상기 전류 억제층 사이에 배치되는 전도층을 더 포함할 수 있다.The light emitting device may further include a conductive layer disposed between the electrode and the current blocking layer.

상기 절연 입자들은 SiO2, SiON, Si3N4, Al2O3 , 및 TiO2 중 적어도 하나를 포함할 수 있다. 상기 전류 억제층은 절연 입자들로 구성되는 단일층일 수 있다. 상기 절연 입자들의 직경은 500nm ~ 10um일 수 있다.The insulating particles may be SiO 2 , SiON, Si 3 N 4 , Al 2 O 3 , and TiO 2 . The current blocking layer may be a single layer composed of insulating particles. The diameter of the insulating particles may be 500nm to 10um.

실시 예는 전류 억제층 형성시 발생할 수 있는 높은 저항 및 발열에 기인하는 광 효율 저하를 방지할 수 있다The embodiment can prevent a decrease in light efficiency due to a high resistance and heat generation that may occur in forming the current suppressing layer

도 1은 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 제2 전극의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 전류 억제층의 일 실시 예를 나타낸다.
도 4a 내지 도 4d는 실시 예에 따른 발광 소자의 제조 방법을 나타낸다.
도 5는 도 1에 도시된 전류 억제층의 다른 실시 예를 나타낸다.
도 6은 도 1에 도시된 전류 억제층을 위에서 찍은 SEM 영상을 나타낸다.
도 7은 도 1에 도시된 전류 억제층을 옆에서 찍은 SEM 영상을 나타낸다.
도 8은 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 9는 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 10은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프를 나타낸다.1 is a cross-sectional view of a light emitting device according to an embodiment.
Fig. 2 shows an embodiment of the second electrode shown in Fig.
Fig. 3 shows an embodiment of the current-blocking layer shown in Fig.
4A to 4D show a method of manufacturing a light emitting device according to an embodiment.
Fig. 5 shows another embodiment of the current-blocking layer shown in Fig.
FIG. 6 shows a SEM image of the current suppressing layer shown in FIG. 1 taken at the top.
FIG. 7 shows a SEM image taken from the side of the current-blocking layer shown in FIG.
8 is a cross-sectional view of a light emitting device according to another embodiment.
9 shows a light emitting device package according to an embodiment.
10 shows a lighting device including a light emitting device according to an embodiment.
11 shows a display device including a light emitting device package according to an embodiment.
12 shows a head lamp including the light emitting device package according to the embodiment.

이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure may be referred to as being "on" or "under" a substrate, each layer It is to be understood that the terms " on "and " under" include both " directly "or" indirectly " do. In addition, the criteria for the top / bottom or bottom / bottom of each layer are described with reference to the drawings.

도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자를 설명한다.In the drawings, dimensions are exaggerated, omitted, or schematically illustrated for convenience and clarity of illustration. Also, the size of each component does not entirely reflect the actual size. The same reference numerals denote the same elements throughout the description of the drawings. Hereinafter, a light emitting device according to an embodiment will be described with reference to the accompanying drawings.

도 1은 실시 예에 따른 발광 소자(100)의 단면도를 나타낸다.1 is a cross-sectional view of a light emitting device 100 according to an embodiment.

도 1을 참조하면, 발광 소자(100)는 기판(110), 버퍼층(120), 발광 구조물(130), 전류 억제층(140), 전도층(150), 제1 전극(162), 및 제2 전극(164)를 포함한다.1, the light emitting device 100 includes a substrate 110, a buffer layer 120, a light emitting structure 130, a current blocking layer 140, a conductive layer 150, a first electrode 162, Two electrodes 164 are formed.

기판(110)은 단결정 성장(예컨대, 질화물 단결정)을 위한 성장용 기판일 수 있다. 기판(110)은 사파이어(Al2O3) 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 및 질화물 반도체 기판 중 어느 하나이거나, 또는 GaAs, InP, GaP, GaN, SiC, ZnO, MgAl2O4, MgO, LiAlO2 및 LiGaO2 등으로 이루어진 기판일 수 있다.The substrate 110 may be a growth substrate for single crystal growth (e.g., a nitride single crystal). The substrate 110 may be any one of a sapphire (Al 2 O 3 ) substrate, a silicon (Si) substrate, a zinc oxide (ZnO) substrate and a nitride semiconductor substrate, or may be any one of GaAs, InP, GaP, GaN, SiC, ZnO, MgAl 2 O 4 , MgO, LiAlO 2 And LiGaO 2 And the like.

기판(110)의 상면은 편평하거나(planar substrate), 또는 광추출 효율을 높이기 위하여 요철(미도시)이 형성될 수 있다(patterned substrate). 특히 사파이어 기판은 질화물 박막의 성장에 용이하며, 고온에서 안정하여 주로 사용될 수 있다.A top surface of the substrate 110 may be planar substrate, or a patterned substrate may be formed to enhance light extraction efficiency. In particular, sapphire substrates are easy to grow nitride thin films and can be used mainly because they are stable at high temperatures.

버퍼층(120)은 기판(110)과 제1 반도체층(132) 사이에 배치될 수 있으며, 2족 내지 6족 원소의 화합물 반도체로 이루어질 수 있다.The buffer layer 120 may be disposed between the substrate 110 and the first semiconductor layer 132, and may be formed of a compound semiconductor of Group 2 to Group 6 elements.

예컨대 버퍼층(120)은 InAlGaN, GaN, AlN, AlGaN, InGaN 중 적어도 하나를 포함할 수 있으며, 단일층 또는 다층 구조일 수 있고, 2족 원소(예컨대, Mg 등) 또는 4족 원소(예컨대, Si 등)가 불순물로 도핑될 수도 있다. 또한 버퍼층(120)은 도핑이 되지않은 GaN층 또는 초격자(superlattice) 구조를 포함할 수 있다. 이러한 버퍼층(120)은 필요에 따라 생략 가능하다.For example, the buffer layer 120 may include at least one of InAlGaN, GaN, AlN, AlGaN, and InGaN. The buffer layer 120 may be a single layer or a multilayer structure and may include a Group 2 element (such as Mg) or a Group 4 element Etc.) may be doped with impurities. The buffer layer 120 may also include an undoped GaN layer or a superlattice structure. The buffer layer 120 may be omitted as needed.

버퍼층(120)은 제1 반도체층(132)과 기판(110) 간의 격자 부정합을 줄이고, 기판(110) 상에는 성장되는 반도체층들(133, 134, 136)의 결정성을 개선시키는 역할을 할 수 있다. 예컨대, AlN 또는 GaN을 포함하는 저온 또는 고온 핵 성장층을 사용하여 버퍼층(120)을 형성할 수 있다.The buffer layer 120 reduces the lattice mismatch between the first semiconductor layer 132 and the substrate 110 and improves the crystallinity of the semiconductor layers 133, 134, and 136 grown on the substrate 110 have. For example, the buffer layer 120 can be formed using a low-temperature or high-temperature nucleation layer including AlN or GaN.

발광 구조물(130)은 버퍼층(120) 상에 배치된다.The light emitting structure 130 is disposed on the buffer layer 120.

발광 구조물(130)은 빛을 발생할 수 있으며, 제1 반도체층(132), 활성층(134), 및 제2 반도체층(136)을 포함할 수 있다.The light emitting structure 130 may emit light and may include a first semiconductor layer 132, an active layer 134, and a second semiconductor layer 136.

제1 반도체층(132)은 버퍼층(120) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제1 도전형 도펀트가 도핑될 수 있다.The first semiconductor layer 132 may be disposed on the buffer layer 120, and may be a compound semiconductor such as Group 3-Group 5, Group 2-Group 6, or the like, and may be doped with the first conductive type dopant.

예컨대, 제1 반도체층(132)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 반도체층(132)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Se, Te 등)가 도핑될 수 있다.For example, the first semiconductor layer 132 may be a semiconductor having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) . For example, the first semiconductor layer 132 may include any one of InAlGaN, GaN, AlGaN, InGaN, AlN and InN, and may be doped with an n-type dopant such as Si, Ge, Se, .

활성층(134)은 제1 반도체층(132) 상에 배치될 수 있으며, 제1 반도체층(132) 및 제2 반도체층(136)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.The active layer 134 may be disposed on the first semiconductor layer 132 and may be formed by recombination of electrons and holes provided from the first semiconductor layer 132 and the second semiconductor layer 136. [ ) Can generate light by the energy generated in the process.

활성층(134)은 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot), 또는 양자 디스크(Quantum Disk) 구조를 가질 수 있다. 예컨대, 활성층(134)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다.The active layer 134 may be a semiconductor compound such as a Group 3-Group-5, Group-6-Group compound semiconductor, and may have a single well structure, a multi-well structure, a Quantum-Wire structure, ), Or a quantum disk (" Quantum Disk ") structure. For example, the active layer 134 may have a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y?

예컨대, 활성층(134)이 양자우물구조인 경우, 활성층(134)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(Q1 내지 Qn, n≥1인 자연수) 및 InaAlbGa1-a-bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(W1 내지 Wm, m≥1인 자연수)을 포함할 수 있다. 우물층(Q1 내지 Qn, n≥1인 자연수)의 에너지 밴드 갭은 장벽층(W1 내지 Wm, m≥1인 자연수)의 에너지 밴드 갭보다 낮을 수 있다.For example, when the active layer 134 is a quantum well structure, the active layer 134 may be made of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + (Q1 to Qn, n is a natural number of 1) having a composition formula of In a Al b Ga 1-ab N (0 a 1 , 0 b 1 , 0 a + b 1) (W1 to Wm, m > / = 1) having a plurality of barrier layers. The energy bandgap of the well layers (Q1 to Qn, natural number of n > = 1) may be lower than the energy bandgap of the barrier layers (W1 to Wm, m is a natural number of 1).

활성층(134)은 적어도 1회 이상 교대로 적층되는 양자 우물층(Q1 내지 Qn, n≥1인 자연수)과 양자 장벽층(W1 내지 Wm, m≥1인 자연수)을 포함할 수 있다.The active layer 134 may include a quantum well layer (Q1 to Qn, n is a natural number of 1) alternately stacked at least once and a quantum barrier layer (W1 to Wm, m is a natural number of 1).

예컨대, 각 양자 우물층은 이웃하는 2개의 양자 장벽층들 사이에 위치할 수 있다. 또는 각 양자 장벽층은 이웃하는 2개의 양자 우물층들 사이에 위치할 수 있다.For example, each quantum well layer may be located between two neighboring quantum barrier layers. Or each quantum barrier layer may be located between two neighboring quantum well layers.

우물층 및 장벽층의 에너지 밴드 갭은 각 구간에 일정할 수 있으나, 이에 한정되는 것은 아니다. 즉 우물층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 일정할 수 있고, 장벽층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 일정할 수 있으나, 이에 한정되는 것은 아니다.The energy band gap of the well layer and the barrier layer may be constant in each section, but is not limited thereto. In other words, the composition of indium (In) and / or aluminum (Al) in the well layer may be constant and the composition of indium (In) and / or aluminum (Al) in the barrier layer may be constant, but is not limited thereto .

우물층의 에너지 밴드 갭은 점차 증가하거나 또는 점차 감소하는 구간을 포함할 수 있으며, 장벽층의 에너지 밴드 갭은 점차 증가하거나 또는 점차 감소하는 구간을 포함할 수 있다.The energy bandgap of the well layer may include an increasing or decreasing period, and the energy bandgap of the barrier layer may include a gradually increasing or decreasing period.

즉 우물층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 점차 증가하거나 또는 감소할 수 있다. 또한 장벽층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 점차 증가하거나 또는 감소할 수 있다.In other words, the composition of indium (In) and / or aluminum (Al) in the well layer may gradually increase or decrease. In addition, the composition of indium (In) and / or aluminum (Al) in the barrier layer may gradually increase or decrease.

예컨대, 활성층(134)은 InGaN 우물층과 GaN 장벽층이 교대로 적층된 구조를 갖는 다중 양자 우물 구조를 가질 수 있다.For example, the active layer 134 may have a multiple quantum well structure having a structure in which an InGaN well layer and a GaN barrier layer are alternately stacked.

활성층(134)은 장벽층의 높이(예컨대, 인듐 조성비의 변화), 우물층의 두께 또는 조성, 및 우물층의 개수를 조절하여 발생하는 빛의 파장이나 양자 효율 등을 조절 및 변화시킬 수 있다.The active layer 134 can control and change the wavelength or quantum efficiency of light generated by adjusting the height (for example, the change in indium composition ratio) of the barrier layer, the thickness or composition of the well layer, and the number of well layers.

제2 반도체층(136)은 활성층(134) 상에 배치될 수 있으며, InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 반도체층(136)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.The second semiconductor layer 136 may be disposed on the active layer 134 and may include In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + ). ≪ / RTI > For example, the second semiconductor layer 136 may include any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and a p-type dopant (e.g., Mg, Zn, Ca, Sr, Ba) have.

광 추출 효율을 향상시키기 위하여 제2 반도체층(136)의 표면에는 요철(미도시)이 형성될 수 있다.(Not shown) may be formed on the surface of the second semiconductor layer 136 to improve light extraction efficiency.

전자의 이동도는 정공의 이동도보다 높기 때문에, 제1 반도체층(132)으로부터 활성층(134)으로 주입되는 전자는 활성층(134)을 통과하여 제2 반도체층(136)으로 넘어갈 수 있다. 이와 같이 활성층(134)으로부터 제2 반도체층(136)으로 전자가 범람하는 것을 차단하여, 누설 전류를 방지하지 하기 위하여 활성층(134)과 제2 반도체층(136) 사이에 전자 차단층(미도시)이 배치될 수 있다. 이때 전자 차단층(미도시)의 에너지 밴드 갭은 활성층(134)의 양자 장벽층(W1 내지 Wm, m≥1인 자연수)의 에너지 밴드 갭보다 클 수 있다.Electrons injected from the first semiconductor layer 132 into the active layer 134 can pass through the active layer 134 and into the second semiconductor layer 136 because the mobility of electrons is higher than the mobility of holes. An electron blocking layer (not shown) is interposed between the active layer 134 and the second semiconductor layer 136 to prevent electrons from overflowing from the active layer 134 to the second semiconductor layer 136, May be disposed. At this time, the energy band gap of the electron blocking layer (not shown) may be larger than the energy band gap of the quantum barrier layers (W1 to Wm, m is 1) of the active layer 134.

제1 반도체층(132)의 일부 영역은 제2 반도체층(136), 및 활성층(134)으로부터 노출될 수 있다. 즉 제2 반도체층(136), 활성층(134), 및 제1 반도체층(132)의 일부가 식각되어 제1 반도체층(132)의 일부 영역이 노출될 수 있다. A portion of the first semiconductor layer 132 may be exposed from the second semiconductor layer 136 and the active layer 134. A part of the first semiconductor layer 132 may be exposed by etching a part of the second semiconductor layer 136, the active layer 134, and the first semiconductor layer 132.

전도층(150)은 제2 반도체층(136) 상에 배치된다. 전도층(150)은 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(134)으로부터 제2 반도체층(136)으로 방출되는 빛의 추출 효율을 증가시킬 수 있다.The conductive layer 150 is disposed on the second semiconductor layer 136. The conductive layer 150 not only reduces the total reflection but also increases light extraction efficiency of light emitted from the active layer 134 to the second semiconductor layer 136 because of its good light transmittance.

전도층(150)은 발광 파장에 대해 투과율이 높은 투명한 산화물계 물질, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 이루어질 수 있다.The conductive layer 150 may be formed of a transparent oxide material having a high transmittance with respect to an emission wavelength such as ITO (Indium Tin Oxide), TO (Tin Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide) Indium Aluminum Zinc Oxide (IGZO), IGTO (Indium Gallium Tin Oxide), AZO (Aluminum Zinc Oxide), ATO (Antimony Tin Oxide), GZO (Gallium Zinc Oxide), IrOx, RuOx, , Ni, Ag, Ni / IrOx / Au, or Ni / IrOx / Au / ITO.

전류 억제층(140)은 제2 반도체층(136)과 전도층(150) 사이에 배치될 수 있으며, 발광 구조물(150) 내에서 전류의 흐름을 분산시킴으로써 광 효율을 향상시킬 수 있다. 전류 억제층(140)은 절연 물질로 이루어지는 절연 입자들로 구성되기 때문에, 전류 억제층(140)을 통과하여 흐르는 전류의 흐름이 감소 또는 억제될 수 있고, 이로 인하여 발광 구조물(150) 내에서 전류의 흐름을 분산시킬 수 있다.The current blocking layer 140 may be disposed between the second semiconductor layer 136 and the conductive layer 150 and may improve the light efficiency by dispersing the current flow in the light emitting structure 150. Since the current blocking layer 140 is composed of insulating particles made of an insulating material, the current flowing through the current blocking layer 140 can be reduced or suppressed, Can be dispersed.

제1 전극(162)은 노출되는 제1 반도체층(132)의 일부 영역 상에 배치될 수 있다. 제2 전극(164)은 제2 반도체층(136) 상에 배치될 수 있으며, 전류 분산을 위하여 일정한 패턴 형상을 가질 수 있다.The first electrode 162 may be disposed on a portion of the exposed first semiconductor layer 132. The second electrode 164 may be disposed on the second semiconductor layer 136 and may have a predetermined pattern shape for current dispersion.

제1 전극(162) 및 제2 전극(164)은 금속 물질로 형성될 수 있다. 제1 전극(162) 및 제2 전극(164)는 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예컨대, 제1 전극(162) 및 제2 전극(164)은 Mg, Zn, Al, Ag, Ni,Cr,Ti,Pd,Ir, Sn, Ru, Pt, Au, Hf 중 적어도 어느 하나를 포함할 수 있다.The first electrode 162 and the second electrode 164 may be formed of a metal material. The first electrode 162 and the second electrode 164 may be formed of a reflective electrode material having an ohmic characteristic. For example, the first electrode 162 and the second electrode 164 may include at least one of Mg, Zn, Al, Ag, Ni, Cr, Ti, Pd, Ir, Sn, Ru, Pt, .

도 2는 도 1에 도시된 제2 전극(164)의 일 실시 예를 나타낸다.FIG. 2 shows one embodiment of the second electrode 164 shown in FIG.

도 2를 참조하면, 제2 전극(164)은 외부 전원이 공급되도록 와이어(미도시)가 본딩되는 패드부(180), 및 전류 분산을 위하여 패드부(180)로부터 분기되고, 확장되는 가지 전극(170)을 포함할 수 있다. 패드부(180)는 전도층(150)의 일 측 가장자리에 배치될 수 있으며, 가지 전극(170)은 제1 내지 제3 가지 전극들(172,174,176)을 포함할 수 있다. 패드부(180)로부터 서로 다른 방향으로 분기되는 가지 전극(170)의 수는 1 이상일 수 있다.Referring to FIG. 2, the second electrode 164 includes a pad portion 180 to which a wire (not shown) is bonded to supply external power, and a pad portion 180 branched from the pad portion 180 for current dispersion. (Not shown). The pad portion 180 may be disposed on one side edge of the conductive layer 150 and the branched electrode 170 may include first to third branched electrodes 172, 174, and 176. The number of branch electrodes 170 branched from the pad portion 180 in different directions may be one or more.

도 3은 도 1에 도시된 전류 억제층(140)의 일 실시 예를 나타낸다.FIG. 3 shows an embodiment of the current blocking layer 140 shown in FIG.

도 3을 참조하면, 전류 억제층(140)은 제2 전극(164)과 대응 또는 정렬되어 배치될 수 있으며, 수직 방향으로 제2 전극(164)과 적어도 일부가 오버랩될 수 있다. 예컨대, 전류 억제층(140)은 제2 전극(164)의 형상과 대응하는 패턴 형상을 가질 수 있다. 여기서 수직 방향은 제1 반도체층(132)으로부터 제2 반도체층(136)으로 향하는 방향일 수 있다.Referring to FIG. 3, the current blocking layer 140 may be disposed in correspondence with or aligned with the second electrode 164, and at least part of the current blocking layer 140 may overlap with the second electrode 164 in the vertical direction. For example, the current blocking layer 140 may have a pattern shape corresponding to the shape of the second electrode 164. Here, the vertical direction may be a direction from the first semiconductor layer 132 to the second semiconductor layer 136.

전류 억제층(140)은 전기 절연 물질로 이루어지는 입자(142, 이하 "절연 입자"라 함)들의 집합체로 이루어질 수 있다. 예컨대, 절연 입자는 SiO2, SiON, Si3N4, Al2O3, 및 TiO2 중 적어도 하나를 포함할 수 있다. 절연 입자는 구 형태일 수 있으나, 이에 한정되는 것은 아니다.The current blocking layer 140 may be formed of an aggregate of particles 142 (hereinafter referred to as "insulating particles") made of an electrically insulating material. For example, the insulating particles may be SiO 2 , SiON, Si 3 N 4 , Al 2 O 3, and TiO 2 . The insulating particles may be spherical in shape, but are not limited thereto.

절연 입자들(142)은 서로 인접하여 배치할 수 있고, 서로 접촉할 수 있다. 또한 절연 입자들(142) 사이에는 틈(143) 또는 갭(gap)이 존재할 수 있다.The insulating particles 142 may be disposed adjacent to each other and may contact each other. Also, there may be a gap 143 or a gap between the insulating particles 142.

예컨대, 전류 억제층(140)은 SiO2 입자들이 단일층 또는 멀티층으로 제2 반도체층(136) 상에 적층된 구조일 수 있다. 전류 억제층(140)을 이루는 한 개의 절연 입자의 직경은 500nm ~ 10um일 수 있다.For example, the current blocking layer 140 may be formed of SiO 2 Or may be a structure in which the particles are stacked on the second semiconductor layer 136 in a single layer or in multiple layers. The diameter of one insulating particle constituting the current blocking layer 140 may be 500 nm to 10 mu m.

절연 입자의 직경이 500nm 미만일 경우에는 전류 억제의 효과가 미비할 수 있다. 또한 절연 입자의 직경이 10um 초과할 경우에는 입자들 사이의 틈을 채우기 위하여 전도층의 두께가 두꺼워져야 하는 문제점이 발생할 수 있다.If the diameter of the insulating particles is less than 500 nm, the effect of current suppression may be insufficient. When the diameter of the insulating particles is more than 10 mu m, the thickness of the conductive layer must be increased to fill the gap between the particles.

전류 억제층(140)은 제2 전극(164)의 패드부(180)에 대응하는 제1 부분(280), 및 제2 전극(164)의 가지 전극(170)에 대응하는 제2 부분(270)을 포함할 수 있다. 제2 부분(270)은 제1 내지 제3 가지 전극들(172,174,176) 각각에 대응하는 영역들(272,274,276)을 포함할 수 있다.The current blocking layer 140 includes a first portion 280 corresponding to the pad portion 180 of the second electrode 164 and a second portion 270 corresponding to the branch electrode 170 of the second electrode 164, ). The second portion 270 may include regions 272, 274, 276 corresponding to the first to third branched electrodes 172, 174, 176, respectively.

전류 억제층(140)의 제1 부분(280)은 복수의 절연 입자 열들로 구성될 수 있다. 또한 제2 전극(164)의 가지 전극(170)에 대응하는 전류 억제층(140)의 제2 부분(270)은 하나의 절연 입자 열로 구성될 수 있다. 그러나 실시 예가 이에 한정되는 것은 아니며, 다른 실시 2 이상의 절연 입자 열들로 구성될 수도 있다.The first portion 280 of the current blocking layer 140 may be composed of a plurality of insulating particle columns. The second portion 270 of the current blocking layer 140 corresponding to the branch electrode 170 of the second electrode 164 may be composed of one insulating particle sequence. However, the embodiment is not limited thereto, and may be composed of two or more other insulating particle columns.

도 6은 도 1에 도시된 전류 억제층(140)을 위에서 찍은 SEM(Scanning Electron Microscope) 영상을 나타내고, 도 7은 도 1에 도시된 전류 억제층(140)을 옆에서 찍은 SEM 영상을 나타낸다.FIG. 6 shows an SEM (Scanning Electron Microscope) image taken from the current suppressing layer 140 shown in FIG. 1, and FIG. 7 shows a SEM image taken from the side of the current suppressing layer 140 shown in FIG.

도 6 및 도 7을 참조하면, 전류 억제층(140)은 절연 입자들(142)의 집합체임을 알 수 있다. 도 6 및 도 7에는 절연 입자들(142)로 구성되는 단일층(single layer)의 전류 억제층(140)을 도시한다.Referring to FIGS. 6 and 7, it can be seen that the current blocking layer 140 is an aggregate of the insulating particles 142. 6 and 7 show a single layer current-suppressing layer 140 composed of insulating particles 142. The current-

전도층(150)은 전류 억제층(140)을 구성하는 절연 입자들(142)과 접촉할 수 있으며, 절연 입자들(142) 사이의 틈(143) 내에 채워질 수 있다. 전도층(150)은 절연 입자들(142) 사이에 틈(143)을 채움으로써 절연 입자들(142)을 고정할 수 있고, 절연 입자들(142)을 서로 접착시킬 수 있다.The conductive layer 150 may contact the insulating particles 142 constituting the current blocking layer 140 and may be filled in the gap 143 between the insulating particles 142. [ The conductive layer 150 can secure the insulating particles 142 by filling the gap 143 between the insulating particles 142 and adhere the insulating particles 142 to each other.

도 5는 도 1에 도시된 전류 억제층의 다른 실시 예(140-1)를 나타낸다.5 shows another embodiment 140-1 of the current blocking layer shown in FIG.

도 5를 참조하면, 전류 억제층(140-1)은 2개의 단일층들이 수직 적층된 멀티층일 수 있다. 그러나 실시 예가 이에 한정되는 것은 아니며, 다른 실시 예에서 전류 억제층은 3개 이상의 단일층들이 수직 적층된 멀티층일 수 있다.Referring to FIG. 5, the current blocking layer 140-1 may be a multi-layer in which two single layers are vertically stacked. However, the embodiment is not limited thereto, and in another embodiment, the current blocking layer may be a multilayer in which three or more single layers are vertically stacked.

도 4a 내지 도 4d는 실시 예에 따른 발광 소자의 제조 방법을 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 생략하거나, 설명을 간략하게 한다4A to 4D show a method of manufacturing a light emitting device according to an embodiment. The same reference numerals as in Fig. 1 denote the same components, and a description of the same components will be omitted or a description will be simplified

도 4a를 참조하면, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 기판(110) 상에 버퍼층(120), 및 발광 구조물(130)을 형성한다.Referring to FIG. 4A, a metal organic chemical vapor deposition (MOCVD), a chemical vapor deposition (CVD), a plasma enhanced chemical vapor deposition (PECVD), a molecular beam growth (MBE) A buffer layer 120 and a light emitting structure 130 are formed on a substrate 110 by a method such as molecular beam epitaxy (Molecular Beam Epitaxy) or hydride vapor phase epitaxy (HVPE).

다음으로 포토리쏘그라피(photolithography) 공정을 이용하여 발광 구조물(130) 상에 포토레지스트 패턴(210)을 형성한다. 포토레지스트 패턴(210)은 전류 억제층(140)의 형상에 대응하는 패턴일 수 있다.Next, a photoresist pattern 210 is formed on the light emitting structure 130 using a photolithography process. The photoresist pattern 210 may be a pattern corresponding to the shape of the current blocking layer 140.

예컨대, 포토레지스트 패턴(210)은 전류 억제층(140)을 형성하고자 하는 제2 반도체층(136)의 제1 영역(211)을 제외한 나머지 영역(212, 이하 "제2 영역"이라 한다) 상에 형성될 수 있다. 즉 제1 영역(211)은 전류 억제층(140)이 형성될 제2 반도체층(136)의 일 부분일 수 있으며, 포토레지스트 패턴(210)은 제1 영역(211)을 노출할 수 있다.For example, the photoresist pattern 210 may be formed in a region 212 (hereinafter referred to as a "second region") excluding the first region 211 of the second semiconductor layer 136 to be formed with the current- As shown in FIG. The first region 211 may be a portion of the second semiconductor layer 136 where the current blocking layer 140 is to be formed and the photoresist pattern 210 may expose the first region 211.

도 4b를 참조하면, 포토레지스트 패턴(210)이 형성된 제2 반도체층(136) 상에 절연 입자(142)를 스핀 코팅(spin coating)한다. 예컨대, 보관 용액에 담긴 절연 입자(142)를 포토레지스트 패턴(210)이 형성된 제2 반도체층(136) 상에 떨어뜨리고, 발광 구조물(130)이 형성된 기판(110, 또는 웨이퍼)을 고속으로 회전시킨다.Referring to FIG. 4B, the insulating particles 142 are spin-coated on the second semiconductor layer 136 on which the photoresist pattern 210 is formed. The insulating particles 142 contained in the storage solution are dropped onto the second semiconductor layer 136 on which the photoresist pattern 210 is formed and the substrate 110 or the wafer on which the light emitting structure 130 is formed is rotated at a high speed .

보관 용액은 절연 입자들(142)이 뭉치지 않도록 보관하기 위한 용액으로, 탈이온수(deionized water) 및 휘발성이 강한 용액(예컨대, 메탄올 등)의 혼합액일 수 있다.The storage solution is a solution for storing the insulating particles 142 so as not to aggregate, and may be a mixture of deionized water and a volatile solution (e.g., methanol, etc.).

스핀 코팅 방법에 의하여 절연 입자(142)는 포토레지스트 패턴(210)의 상부 및 포토레지스트 패턴(210)에 의하여 노출되는 제2 반도체층(136)의 제1 영역(211) 상에 얇게 도포될 수 있다.The insulating particles 142 may be thinly coated on the top of the photoresist pattern 210 and on the first region 211 of the second semiconductor layer 136 exposed by the photoresist pattern 210 have.

스핀 코팅의 회전 속도, 및 용액의 농도를 조절하여 도포되는 절연 입자(142)의 층 수를 조절함으로써, 단일층 또는 멀티층의 전류 억제층(140)을 형성할 수 있다.By controlling the rotational speed of the spin coating and the concentration of the solution to adjust the number of layers of the insulating particles 142 to be applied, a single-layer or multi-layer current-suppressing layer 140 can be formed.

절연 입자들(142)을 도포한 후에 열을 가하는 건조 공정을 통하여 보관 용액을 증발 또는 제거할 수 있다.The storage solution may be evaporated or removed through a drying process in which the insulating particles 142 are applied and then heat is applied.

도 4c를 참조하면, 리프트 오프(lift-off) 공정 등을 통하여 포토레지스트 패턴(210)을 제거한다. 포토레지스트 패턴(210)이 제거됨에 따라, 제2 반도체층(136)의 제1 영역(211) 상에만 절연 입자들(142)이 잔류하도록 함으로써, 전류 억제층(140)을 형성할 수 있다.Referring to FIG. 4C, the photoresist pattern 210 is removed through a lift-off process or the like. The current blocking layer 140 can be formed by leaving the insulating particles 142 only on the first region 211 of the second semiconductor layer 136 as the photoresist pattern 210 is removed.

도 4d를 참조하면, 메사 식각(mesa etching)을 통하여 제1 반도체층(132)의 일 영역(S1)을 노출시킨다. 다음으로 전류 억제층(140)이 형성된 제2 반도체층(136) 상에 전도층(150)을 형성한다. 전도층(150)은 제2 반도체층(136)의 제1 영역(211)에 형성되는 전류 억제층(140), 및 제2 반도체층(136)의 제2 영역(212)을 덮도록 형성될 수 있다.Referring to FIG. 4D, a region S1 of the first semiconductor layer 132 is exposed through mesa etching. Next, the conductive layer 150 is formed on the second semiconductor layer 136 on which the current blocking layer 140 is formed. The conductive layer 150 is formed to cover the current confinement layer 140 formed in the first region 211 of the second semiconductor layer 136 and the second region 212 of the second semiconductor layer 136 .

다음으로 노출되는 제1 반도체층(132)의 제1 영역(S1) 상에 제1 전극(162)을 형성하고, 전류 억제층(140)과 수직 방향으로 대응되도록 제2 반도체층(136) 상에 제2 전극(164)을 형성한다.The first electrode 162 may be formed on the first region S1 of the first semiconductor layer 132 exposed next and the second electrode 162 may be formed on the second semiconductor layer 136 to correspond to the current suppressing layer 140 in the vertical direction. The second electrode 164 is formed.

제2 전극(164)은 전류 억제층(140)과 수직 방향으로 적어도 일부가 오버랩되도록 형성될 수 있다. 여기서 수직 방향은 제1 반도체층(132)으로부터 제2 반도체층(136)으로 향하는 방향일 수 있다.The second electrode 164 may be formed to overlap at least part of the current blocking layer 140 in the vertical direction. Here, the vertical direction may be a direction from the first semiconductor layer 132 to the second semiconductor layer 136.

일반적으로 전류 억제층은 절연체 역할을 할 수 있는 실리콘 산화물계 물질을 사용하고 있으며, PECVD(Plasma Enhanced Chemical Vapor Deposition, PECVD)를 이용하여 고온(약 400℃)의 챔버 내에 원료 가스, 예컨대, SiH4 가스 및 N2O 가스를 주입하여 전류 억제층을 형성할 수 있다.Generally, the current-suppressing layer uses a silicon oxide-based material capable of serving as an insulator, and a source gas, for example, SiH 4 (SiH 4 ) is introduced into a chamber at a high temperature (about 400 ° C) by using PECVD (Plasma Enhanced Chemical Vapor Deposition) Gas and N 2 O gas may be injected to form the current suppressing layer.

전류 억제층 형성 과정 중에 제2 반도체층(예컨대, P-GaN)의 갈륨(Ga) 자리를 완전히 치환하지 못하고 있는 제2 반도체층의 도펀트 원자(예컨대, Mg)가 열 분해된 실리콘계 산화물의 수소 원자(H)와 결합하여 마그네슘-수소(Mg-H) 복합체를 형성할 수 있다. 이러한 마그네슘-수소(Mg-H) 복합체는 높은 저항 및 발열을 야기할 수 있으며, 이로 인하여 발광 소자의 효율을 저하시킬 수 있다.The dopant atoms (e.g., Mg) of the second semiconductor layer, which have not completely replaced the Ga sites of the second semiconductor layer (for example, P-GaN) during the current-suppressing layer formation process, (H) to form a magnesium-hydrogen (Mg-H) complex. Such a magnesium-hydrogen (Mg-H) composite may cause high resistance and heat generation, which may reduce the efficiency of the light emitting device.

그러나 실시 예는 전류 억제층(140) 형성을 위하여 고온의 PECVD를 이용하는 것이 아니고, 스핀 코팅 방법을 사용한다. 따라서 실시 예는 전류 억제층(140) 형성시 마그네슘-수소(Mg-H) 복합체의 생성 및 이로 인한 발열을 차단할 수 있어 발광 소자의 효율이 저하되는 것을 막을 수 있다.However, the embodiment uses a spin coating method instead of the high temperature PECVD for forming the current blocking layer 140. [ Therefore, the embodiment can prevent generation of the magnesium-hydrogen (Mg-H) complex and the heat generation due to the formation of the current-suppressing layer 140, thereby preventing the efficiency of the light emitting device from being lowered.

또한 실시 예는 스핀 코팅 방법에 의하여 일반적인 전류 억제층을 구성하는 물질과 동일한 물질을 적용할 수 있다. In the embodiment, the same material as the material constituting the general current suppressing layer can be applied by a spin coating method.

일반적인 전류 억제층 형성 방법은 박막 증착, 포토리쏘그라피 공정, 식각 공정, 및 포토레지스트 패턴 제거 공정을 포함하는 4단계 공정을 거친다. 그러나 실시 예는 포토리쏘그라피 공정, 스핀 코팅 공정, 및 포토레지스트 패턴 제거 공정을 포함하는 3단계 공정에 의하여 전류 억제층을 형성할 수 있어 공정을 간소화할 수 있다.A general current suppressing layer forming method is a four-step process including a thin film deposition, a photolithography process, an etching process, and a photoresist pattern removing process. However, the current blocking layer can be formed by a three-step process including a photolithography process, a spin coating process, and a photoresist pattern removing process, thus simplifying the process.

도 8은 다른 실시 예에 따른 발광 소자(200)의 단면도를 나타낸다.8 is a cross-sectional view of a light emitting device 200 according to another embodiment.

도 8을 참조하면, 발광 소자(200)는 제2 전극(205), 보호층(50), 전류 억제층(60), 발광 구조물(70), 패시베이션층(80), 및 제1 전극(90)을 포함한다.8, the light emitting device 200 includes a second electrode 205, a passivation layer 50, a current blocking layer 60, a light emitting structure 70, a passivation layer 80, and a first electrode 90 ).

제2 전극(205)은 발광 구조물(70) 아래에 배치되며, 발광 구조물(70)에 제1 전극(90)과 함께 전원을 제공할 수 있다.The second electrode 205 may be disposed below the light emitting structure 70 and may provide power to the light emitting structure 70 together with the first electrode 90.

제2 전극(205)은 지지 기판(10), 접합층(15), 배리어층(20), 반사층(30), 및 오믹층(40)을 포함할 수 있다.The second electrode 205 may include a support substrate 10, a bonding layer 15, a barrier layer 20, a reflective layer 30, and an ohmic layer 40.

지지 기판(10)은 발광 구조물(70)을 지지할 수 있으며, 전도성 물질, 예컨대, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 또는 구리-텅스텐(Cu-W) 중 적어도 하나를 포함하는 금속이거나, 또는 Si, Ge, GaAs, ZnO, 또는 SiC 중 적어도 하나를 포함하는 반도체일 수 있다.The support substrate 10 may support the light emitting structure 70 and may include a conductive material such as copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), or copper-tungsten ), Or a semiconductor including at least one of Si, Ge, GaAs, ZnO, and SiC.

접합층(15)은 지지 기판(10)과 배리어층(20) 사이, 또는 지지 기판(10)과 반사층(30) 사이, 또는 지지 기판(10)과 오믹층(40) 사이에 배치될 수 있다. 접합층(15)은 지지 기판(10)을 배리어층(20), 반사층(30), 또는 오믹층(40)에 접합시키는 역할을 할 수 있다. 예컨대, 접합층(15)은 Au, Sn, Ni, Nb, In, Cu, Ag 또는 Pd 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다.The bonding layer 15 may be disposed between the support substrate 10 and the barrier layer 20 or between the support substrate 10 and the reflective layer 30 or between the support substrate 10 and the ohmic layer 40 . The bonding layer 15 may serve to bond the support substrate 10 to the barrier layer 20, the reflective layer 30, or the ohmic layer 40. For example, the bonding layer 15 may be a metal or an alloy containing at least one of Au, Sn, Ni, Nb, In, Cu, Ag or Pd.

배리어층(20)은 지지 기판(10)과 반사층(30) 사이에 개재되며, 지지 기판(10)의 금속 이온이 반사층(30)과 오믹층(40)으로 전달 또는 확산하는 것을 방지할 수 있다.The barrier layer 20 is interposed between the support substrate 10 and the reflection layer 30 to prevent metal ions of the support substrate 10 from being transmitted or diffused into the reflection layer 30 and the ohmic layer 40 .

배리어층(20)은 배리어 메탈(barrier metal), 예컨대, Pt, Ti, W, V, Fe, 또는 Mo 중 적어도 하나를 포함할 수 있으며, 단일층(single layer) 또는 멀티층(multilayer)일 수 있다. 다른 실시 예에서 배리어층(20)은 생략될 수 있다.The barrier layer 20 may include at least one of a barrier metal such as Pt, Ti, W, V, Fe, or Mo, and may be a single layer or multilayer have. In another embodiment, the barrier layer 20 may be omitted.

반사층(30)은 배리어층(20)과 오믹층(40) 사이에 배치될 수 있다. 반사층(30)은 발광 구조물(70)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다.The reflective layer 30 may be disposed between the barrier layer 20 and the ohmic layer 40. The reflective layer 30 reflects light incident from the light emitting structure 70, thereby improving light extraction efficiency.

반사층(30)은 반사 금속, 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다.The reflective layer 30 may be a metal or an alloy including at least one of a reflective metal such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au and Hf.

또는 반사층(30)은 금속(또는 합금) 및 투광성 전도성 물질, 예컨대, IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), 또는 ATO(antimony tin oxide)를 이용하여 형성될 수 있다.The reflective layer 30 may be formed of a metal or an alloy and a transparent conductive material such as IZO (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO (indium aluminum zinc oxide), IGZO (indium gallium zinc oxide) (indium gallium tin oxide), aluminum zinc oxide (AZO), or antimony tin oxide (ATO).

예를 들어, 반사층(30)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 형성될 수 있다. 다른 실시 예에서 반사층(30)은 생략될 수 있다.For example, the reflective layer 30 may be formed of IZO / Ni, AZO / Ag, IZO / Ag / Ni, AZO / Ag / In another embodiment, the reflective layer 30 may be omitted.

오믹층(40)은 반사층(30)과 제2 반도체층(72) 사이에 배치될 수 있으며, 제2 반도체층(72)에 오믹 접촉(ohmic contact)되어 제2 전극(205)으로부터 제2 반도체층(72)으로 전원이 원활히 공급되도록 할 수 있다.The ohmic layer 40 may be disposed between the reflective layer 30 and the second semiconductor layer 72 and is ohmic contacted with the second semiconductor layer 72 to form a second semiconductor So that power can be smoothly supplied to the layer 72.

예컨대, 오믹층(40)은 제2 반도체층(72)과 오믹 접촉할 수 있는 물질, 예컨대, In, Zn, Sn, Ni, Pt, 또는 Ag 중 적어도 하나를 포함할 수 있다.For example, the ohmic layer 40 may include at least one of a material that can make an ohmic contact with the second semiconductor layer 72, for example, In, Zn, Sn, Ni, Pt, or Ag.

또한 오믹층(40)은 투광성 전도층과 금속을 선택적으로 사용하여 형성할 수 있다. 예컨대, 오믹층(40)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 포함할 수 있으며, 단층 또는 다층으로 구현될 수 있다.The ohmic layer 40 may be formed by selectively using a light-transmitting conductive layer and a metal. For example, the ohmic layer 40 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO) tin oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrO x , RuO x , RuO x / ITO, Ni, Ag, Ni / IrO x / IrO x / Au / ITO, and may be implemented as a single layer or multiple layers.

다른 실시 예에서는 오믹층(40)은 생략될 수 있으며, 반사층(30)이 제2 반도체층(72)과 오믹 접촉할 수 있다.In another embodiment, the ohmic layer 40 may be omitted and the reflective layer 30 may be in ohmic contact with the second semiconductor layer 72.

보호층(50)은 제2 전극(205)의 가장 자리 영역 상에 배치될 수 있다.The protective layer 50 may be disposed on the edge region of the second electrode 205.

도 8에 도시된 실시 예에서 보호층(50)은 배리어층(20)의 가장 자리 영역 상에 배치될 수 있으며, 측면이 오믹층(40)과 접촉할 수 있으나, 실시 예가 이에 한정되는 것은 아니다. 예컨대, 보호층(50)은 오믹층(40)의 가장 자리 영역, 또는 반사층(30)의 가장 자리 영역, 또는 배리어층(20)의 가장 자리 영역 상에 배치될 수 있다.8, the protective layer 50 may be disposed on the edge region of the barrier layer 20 and the side surface may contact the ohmic layer 40, but the embodiment is not limited thereto . For example, the protective layer 50 may be disposed at the edge region of the ohmic layer 40, the edge region of the reflective layer 30, or the edge region of the barrier layer 20.

전류 억제층(60)은 오믹층(40)과 발광 구조물(70) 사이에 배치된다. 예컨대, 전류 억제층(60)은 오믹층(40)과 제2 반도체층(72) 사이에 배치될 수 있다.The current blocking layer 60 is disposed between the ohmic layer 40 and the light emitting structure 70. For example, the current blocking layer 60 may be disposed between the ohmic layer 40 and the second semiconductor layer 72.

전류 억제층(60)은 제1 전극(90)과 적어도 일부가 수직 방향으로 오버랩될 수 있다. 전류 억제층(60)은 발광 구조물(70) 내에서 전류를 분산시키는 역할을 할 수 있으며, 이로 인하여 발광 소자(200)의 발광 효율을 향상시킬 수 있다.The current blocking layer 60 may overlap at least part of the first electrode 90 in the vertical direction. The current blocking layer 60 may serve to disperse a current in the light emitting structure 70, thereby improving the light emitting efficiency of the light emitting device 200.

전류 억제층(60)은 도 1에서 설명한 바와 같이, 절연 입자들의 집합체로 이루어질 수 있다. 전류 억제층(60)은 도 1에서 설명한 전류 억제층(140)과 그 형상만이 다를 뿐이고, 전류 억제층(140)과 동일한 구조 및 조성을 가질 수 있다.The current blocking layer 60 may be composed of a collection of insulating particles as described in Fig. The current suppressing layer 60 is only different in shape from the current suppressing layer 140 described in FIG. 1 and can have the same structure and composition as the current suppressing layer 140.

일반적으로 보호층(50)도 PECVD를 이용하여 형성될 수 있으나, 도 4a 내지 도 4c에서 설명한 스핀 코팅 방법에 의하여 실시 예에 따른 보호층(50)과 전류 억제층(60)은 동시에 형성될 수 있다. 즉 보호층(50)은 전류 억제층(60)과 동일한 구조 및 조성을 가질 수 있다. 예컨대, 보호층(50)은 절연 입자들(도 1의 140 참조)의 집합체로 이루어질 수 있으며, 단일층 또는 멀티층일 수 있다.Generally, the protective layer 50 may be formed using PECVD. However, the protective layer 50 and the current blocking layer 60 may be formed simultaneously by the spin coating method described with reference to FIGS. 4A to 4C. have. That is, the protective layer 50 may have the same structure and composition as the current blocking layer 60. For example, the protective layer 50 may be a collection of insulating particles (see 140 in FIG. 1) and may be a single layer or a multi-layer.

결국 실시 예(200)는 상술한 바와 같이, 마그네슘-수소(Mg-H) 복합체의 생성 및 이로 인한 발열을 차단할 수 있어 발광 소자(200)의 효율이 저하되는 것을 막을 수 있다.As a result, the embodiment 200 can prevent generation of the magnesium-hydrogen (Mg-H) complex and the heat generated thereby, thereby preventing the efficiency of the light emitting device 200 from being lowered.

발광 구조물(70)은 제2 전극(205) 상에 배치된다. 예컨대, 발광 구조물(130)은 오믹층(40) 및 보호층(50) 상에 형성될 수 있다. The light emitting structure 70 is disposed on the second electrode 205. For example, the light emitting structure 130 may be formed on the ohmic layer 40 and the protective layer 50.

발광 구조물(70)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있고, 발광 구조물(70)의 측면은 보호층(50)과 일부분이 수직 방향으로 오버랩될 수 있다. 보호층(50)의 일부 영역은 발광 구조물(70)과 수직 방향으로 오버랩될 수 있다.The side surface of the light emitting structure 70 may be an inclined surface in an isolation etching process that is divided into unit chips and the side surface of the light emitting structure 70 may partially overlap with the protective layer 50 in the vertical direction. A portion of the protective layer 50 may overlap with the light emitting structure 70 in the vertical direction.

발광 구조물(70)은 제1 반도체층(76), 활성층(74), 및 제2 반도체층(72)을 포함할 수 있다. 즉 발광 구조물(70)은 오믹층(40) 및 보호층(50) 상에 제2 반도체층(72), 활성층(74), 및 제1 반도체층(76)이 순차로 적층된 구조일 수 있다.The light emitting structure 70 may include a first semiconductor layer 76, an active layer 74, and a second semiconductor layer 72. The light emitting structure 70 may have a structure in which the second semiconductor layer 72, the active layer 74, and the first semiconductor layer 76 are sequentially stacked on the ohmic layer 40 and the protective layer 50 .

제2 반도체층(72)은 도 1의 제2 반도체층(132)과 동일한 조성일 수 있고, 활성층(74)은 도 1의 활성층(134)과 동일한 조성일 수 있고, 제1 반도체층(76)은 도 1의 제1 반도체층(132)과 동일한 조성일 수 있다. 누설 전류를 방지하지 하기 위하여 활성층(74)과 제2 반도체층(72) 사이에 전자 차단층(미도시)이 배치될 수 있다.The second semiconductor layer 72 may have the same composition as the second semiconductor layer 132 of FIG. 1 and the active layer 74 may have the same composition as the active layer 134 of FIG. 1, May be the same composition as the first semiconductor layer 132 of FIG. An electron blocking layer (not shown) may be disposed between the active layer 74 and the second semiconductor layer 72 to prevent a leakage current.

광 추출 효율을 향상시키기 위하여 제1 반도체층(76)의 표면에는 요철이 형성될 수 있다.The surface of the first semiconductor layer 76 may have irregularities to improve light extraction efficiency.

발광 구조물(70)은 제2 반도체층(72)과 제2 전극(205) 사이에 제3 반도체층(미도시)을 더 포함할 수 있으며, 제3 반도체층은 제2 반도체층(72)과 반대의 극성을 가질 수 있다. 또한 다른 실시 예에서는 제1 반도체층(76)은 p형 반도체층으로, 제2 반도체층(72)은 n형 반도체층으로 구현될 수 있고, 이에 따라 발광 구조물(70)은 N-P 접합, P-N 접합, N-P-N 접합, 또는 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.The light emitting structure 70 may further include a third semiconductor layer (not shown) between the second semiconductor layer 72 and the second electrode 205. The third semiconductor layer may include a second semiconductor layer 72, It can have opposite polarity. In another embodiment, the first semiconductor layer 76 may be a p-type semiconductor layer and the second semiconductor layer 72 may be an n-type semiconductor layer, and thus the light emitting structure 70 may be NP junction, , An NPN junction, or a PNP junction structure.

제1 전극(90)은 제1 반도체층(76) 상에 배치된다. 제1 전극(90)은 전류 분산을 위하여 소정의 형상을 갖도록 디자인될 수 있다. 예컨대, 제1 전극(90)은 외부 전원이 인가하기 위하여 와이어가 본딩되는 패드부(미도시), 및 패드부(미도시)로부터 확장되는 가지 전극을 포함할 수 있다. 예컨대, 가지 전극은 제1 반도체층(76) 상면의 가장자리 영역에 배치되는 외부 전극(92a 내지 92d), 및 외부 전극(92a 내지 92d) 내측의 제1 반도체층(76) 상면 상에 위치하는 내부 전극(94a 내지 94c)을 포함할 수 있다.The first electrode 90 is disposed on the first semiconductor layer 76. The first electrode 90 may be designed to have a predetermined shape for current dispersion. For example, the first electrode 90 may include a pad portion (not shown) to which a wire is bonded to apply external power, and a branch electrode extending from a pad portion (not shown). For example, the branched electrode may include external electrodes 92a to 92d disposed on the edge region of the upper surface of the first semiconductor layer 76 and internal electrodes 92a to 92d disposed on the upper surface of the first semiconductor layer 76 inside the external electrodes 92a to 92d. And electrodes 94a to 94c.

패시베이션층(80)은 발광 구조물(70)를 전기적으로 보호하기 위하여 발광 구조물(70)의 측면에 배치된다. 또한 패시베이션층(80)은 제1 반도체층(76)의 상면의 가장 자리 영역, 또는 보호층(50)의 상면의 일부 영역 상에 배치될 수도 있다.The passivation layer 80 is disposed on the side of the light emitting structure 70 to electrically protect the light emitting structure 70. The passivation layer 80 may also be disposed on the edge region of the upper surface of the first semiconductor layer 76 or on a partial region of the upper surface of the protection layer 50.

패시베이션층(80)은 절기 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있다. 또한 패시베이션층(80)은 외부 전극(92a 내지 92d)의 일 측과 접할 수 있다.The passivation layer 80 season insulating material, e.g., SiO 2, SiO x, SiO x N y, Si 3 N 4 , Al 2 O 3 . The passivation layer 80 may also contact one side of the external electrodes 92a to 92d.

도 9는 실시 예에 따른 발광 소자 패키지를 나타낸다.9 shows a light emitting device package according to an embodiment.

도 9를 참조하면, 발광 소자 패키지는 패키지 몸체(510), 제1 금속층(512), 제2 금속층(514), 발광 소자(520), 반사판(530), 와이어(530), 및 수지층(540)을 포함한다.9, the light emitting device package includes a package body 510, a first metal layer 512, a second metal layer 514, a light emitting device 520, a reflector 530, a wire 530, and a resin layer (not shown) 540).

패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.The package body 510 may be formed of a substrate having good insulating or thermal conductivity, such as a silicon based wafer level package, a silicon substrate, silicon carbide (SiC), aluminum nitride (AlN) Or may be a structure in which a plurality of substrates are stacked. The embodiments are not limited to the material, structure, and shape of the body described above.

패키지 몸체(510)는 상부면의 일측 영역에 측면 및 바닥으로 이루어지는 캐비티(cavity)를 가질 수 있다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다.The package body 510 may have a cavity formed of side and bottom in one side region of the upper surface. At this time, the side wall of the cavity may be formed to be inclined.

제1 금속층(512) 및 제2 금속층(514)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 발광 소자(520)는 제1 금속층(512) 및 제2 금속층(514)과 전기적으로 연결된다. 이때 발광 소자(520)는 실시 예들(100 또는 200) 중 어느 하나일 수 있다.The first metal layer 512 and the second metal layer 514 are disposed on the surface of the package body 510 so as to be electrically separated from each other in consideration of heat discharge or mounting of the light emitting device. The light emitting device 520 is electrically connected to the first metal layer 512 and the second metal layer 514. The light emitting device 520 may be any one of the embodiments 100 and 200.

반사판(530)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티 측벽에 배치될 수 있다. 반사판(530)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.The reflection plate 530 may be disposed on the cavity side wall of the package body 510 to direct light emitted from the light emitting element 520 in a predetermined direction. The reflection plate 530 is made of a light reflection material, and may be, for example, a metal coating or a metal flake.

수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체를 포함할 수 있다.The resin layer 540 surrounds the light emitting element 520 located in the cavity of the package body 510 to protect the light emitting element 520 from the external environment. The resin layer 540 may be made of a colorless transparent polymer resin material such as epoxy or silicone. The resin layer 540 may include a phosphor to change the wavelength of light emitted from the light emitting device 520.

실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.A plurality of light emitting device packages according to the embodiments may be arrayed on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, and the like may be disposed on the light path of the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit.

또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.Still another embodiment may be implemented as a display device, an indicating device, and a lighting system including the light emitting device or the light emitting device package described in the above embodiments. For example, the lighting system may include a lamp and a streetlight.

도 10은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.10 shows a lighting device including a light emitting device according to an embodiment.

도 10을 참조하면, 조명 장치는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700), 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.10, the lighting apparatus may include a cover 1100, a light source module 1200, a heat discharger 1400, a power supply unit 1600, an inner case 1700, and a socket 1800. In addition, the illumination device according to the embodiment may further include at least one of the member 1300 and the holder 1500.

광원 모듈(1200)은 발광 소자(100, 또는 200), 또는 도 9에 도시된 발광 소자 패키지를 포함할 수 있다.The light source module 1200 may include the light emitting device 100 or 200, or the light emitting device package shown in FIG.

커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.The cover 1100 may be in the form of a bulb or a hemisphere, and may be hollow in shape and partially open. The cover 1100 may be optically coupled to the light source module 1200. For example, the cover 1100 may diffuse, scatter, or excite light provided from the light source module 1200. The cover 1100 may be a kind of optical member. The cover 1100 can be coupled to the heat discharging body 1400. The cover 1100 may have an engaging portion that engages with the heat discharging body 1400.

커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.The inner surface of the cover 1100 may be coated with a milky white paint. Milky white paints may contain a diffusing agent to diffuse light. The surface roughness of the inner surface of the cover 1100 may be formed larger than the surface roughness of the outer surface of the cover 1100. [ This is because light from the light source module 1200 is sufficiently scattered and diffused to be emitted to the outside.

커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.The cover 1100 may be made of glass, plastic, polypropylene (PP), polyethylene (PE), polycarbonate (PC), or the like. Here, polycarbonate is excellent in light resistance, heat resistance and strength. The cover 1100 may be transparent so that the light source module 1200 is visible from the outside, but it is not limited thereto and may be opaque. The cover 1100 may be formed by blow molding.

광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230), 및 커넥터(1250)를 포함할 수 있다.The light source module 1200 may be disposed on one side of the heat discharger 1400 and the heat generated from the light source module 1200 may be conducted to the heat discharger 1400. The light source module 1200 may include a light source 1210, a connection plate 1230, and a connector 1250.

부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)들과 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.The member 1300 may be disposed on the upper surface of the heat discharging body 1400 and has a guide groove 1310 into which the plurality of light source portions 1210 and the connector 1250 are inserted. The guide groove 1310 may correspond to or align with the substrate and connector 1250 of the light source 1210.

부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.The surface of the member 1300 may be coated or coated with a light reflecting material.

예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.For example, the surface of the member 1300 may be coated or coated with a white paint. The member 1300 may be reflected by the inner surface of the cover 1100 and may reflect the light returning toward the light source module 1200 toward the cover 1100 again. Therefore, the light efficiency of the illumination device according to the embodiment can be improved.

부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.The member 1300 may be made of an insulating material, for example. The connection plate 1230 of the light source module 1200 may include an electrically conductive material. Therefore, electrical contact can be made between the heat discharging body 1400 and the connecting plate 1230. The member 1300 may be formed of an insulating material so as to prevent an electrical short circuit between the connection plate 1230 and the heat discharger 1400. The heat dissipation member 1400 can dissipate heat by receiving heat from the light source module 1200 and heat from the power supply unit 1600.

홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.The holder 1500 closes the receiving groove 1719 of the insulating portion 1710 of the inner case 1700. Therefore, the power supply unit 1600 housed in the insulating portion 1710 of the inner case 1700 can be hermetically sealed. The holder 1500 may have a guide protrusion 1510 and the guide protrusion 1510 may have a hole through which the protrusion 1610 of the power supply unit 1600 penetrates.

전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650), 연장부(1670)를 포함할 수 있다.The power supply unit 1600 processes or converts electrical signals provided from the outside and provides the electrical signals to the light source module 1200. The power supply unit 1600 may be housed in the receiving groove 1719 of the inner case 1700 and may be sealed inside the inner case 1700 by the holder 1500. [ The power supply unit 1600 may include a protrusion 1610, a guide portion 1630, a base 1650, and an extension portion 1670.

가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.The guide portion 1630 may have a shape protruding outward from one side of the base 1650. The guide portion 1630 can be inserted into the holder 1500. A plurality of components can be disposed on one side of the base 1650. The plurality of components may include, for example, a DC converter for converting an AC power supplied from an external power source into a DC power source, a driving chip for controlling driving of the light source module 1200, an ESD (ElectroStatic discharge protection device, but are not limited thereto.

연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.The extension 1670 may have a shape protruding outward from the other side of the base 1650. The extension portion 1670 can be inserted into the connection portion 1750 of the inner case 1700 and can receive an external electrical signal. For example, the extension portion 1670 may be equal to or less than the width of the connection portion 1750 of the inner case 1700. Each of the "+ wire" and the "wire" may be electrically connected to the extension portion 1670 and the other end of the "wire" and the "wire" may be electrically connected to the socket 1800 .

내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.The inner case 1700 may include a molding part together with the power supply part 1600 therein. The molding part is a part where the molding liquid is hardened, so that the power supply providing part 1600 can be fixed inside the inner case 1700.

도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.11 shows a display device including a light emitting device package according to an embodiment.

도 11을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.11, the display device 800 includes a bottom cover 810, a reflection plate 820 disposed on the bottom cover 810, light emitting modules 830 and 835 for emitting light, a reflection plate 820 An optical sheet including a light guide plate 840 disposed in front of the light emitting modules 830 and 835 and guiding light emitted from the light emitting modules 830 and 835 to the front of the display device and prism sheets 850 and 860 disposed in front of the light guide plate 840, An image signal output circuit 872 connected to the display panel 870 and supplying an image signal to the display panel 870; a display panel 870 disposed in front of the display panel 870; Gt; 880 < / RTI > Here, the bottom cover 810, the reflection plate 820, the light emitting modules 830 and 835, the light guide plate 840, and the optical sheet may form a backlight unit.

발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 도 9에 도시된 실시 예일 수 있다.The light emitting module may include light emitting device packages 835 mounted on the substrate 830. The substrate 830 may be a PCB or the like. The light emitting device package 835 may be the embodiment shown in FIG.

바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.The bottom cover 810 can house components within the display device 800. [ Also, the reflection plate 820 may be formed as a separate component as shown in the drawing, or may be provided on the rear surface of the light guide plate 840 or on the front surface of the bottom cover 810 in a state of being coated with a highly reflective material .

여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.Here, the reflection plate 820 can be made of a material having a high reflectance and can be used in an ultra-thin shape, and polyethylene terephthalate (PET) can be used.

그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.The light guide plate 830 may be formed of polymethyl methacrylate (PMMA), polycarbonate (PC), or polyethylene (PE).

그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.The first prism sheet 850 may be formed of a light-transmissive and elastic polymeric material on one side of the support film, and the polymer may have a prism layer in which a plurality of three-dimensional structures are repeatedly formed. Here, as shown in the drawings, the plurality of patterns may be provided with a floor and a valley repeatedly as stripes.

그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.In the second prism sheet 860, the direction of the floor and the valley on one side of the supporting film may be perpendicular to the direction of the floor and the valley on one side of the supporting film in the first prism sheet 850. This is for evenly distributing the light transmitted from the light emitting module and the reflective sheet to the front surface of the display panel 1870.

그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.Although not shown, a diffusion sheet may be disposed between the light guide plate 840 and the first prism sheet 850. The diffusion sheet may be made of polyester and polycarbonate-based materials, and the light incidence angle can be maximized by refracting and scattering light incident from the backlight unit. The diffusion sheet includes a support layer including a light diffusing agent, a first layer formed on the light exit surface (first prism sheet direction) and a light incidence surface (in the direction of the reflection sheet) . ≪ / RTI >

실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.In an embodiment, the diffusion sheet, the first prism sheet 850, and the second prism sheet 860 make up an optical sheet, which may be made of other combinations, for example a microlens array, A combination of one prism sheet and a microlens array, or the like.

디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.The display panel 870 may include a liquid crystal display (LCD) panel, and may include other types of display devices that require a light source in addition to the liquid crystal display panel 860.

도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프(head lamp, 900)를 나타낸다. 도 12를 참조하면, 해드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903), 및 렌즈(904)를 포함한다.12 shows a head lamp 900 including the light emitting device package according to the embodiment. Referring to FIG. 12, the head lamp 900 includes a light emitting module 901, a reflector 902, a shade 903, and a lens 904.

발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 9에 도시된 실시 예일 수 있다.The light emitting module 901 may include a plurality of light emitting device packages (not shown) disposed on a substrate (not shown). At this time, the light emitting device package may be the embodiment shown in FIG.

리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.The reflector 902 reflects the light 911 emitted from the light emitting module 901 in a predetermined direction, for example, toward the front 912.

쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.The shade 903 is disposed between the reflector 902 and the lens 904 and reflects off or reflects a part of the light reflected by the reflector 902 toward the lens 904 to form a light distribution pattern desired by the designer. The one side portion 903-1 and the other side portion 903-2 of the shade 903 may have different heights from each other.

발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.The light emitted from the light emitting module 901 can be reflected by the reflector 902 and the shade 903 and then transmitted through the lens 904 and directed toward the front of the vehicle body. The lens 904 can refract the light reflected by the reflector 902 forward.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment of the present invention and are not necessarily limited to one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments can be combined and modified by other persons having ordinary skill in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

10: 지지 기판 15: 접합층
20: 배리어층 30: 반사층
40: 오믹층 50: 보호층
80: 패시베이션층 110: 기판
120: 버퍼층 70, 130: 발광 구조물
60, 140: 전류 억제층 150: 전도층
90, 162: 제1 전극 164,205: 제2 전극.10: support substrate 15: bonding layer
20: barrier layer 30: reflective layer
40: Ohmic layer 50: Protective layer
80: passivation layer 110: substrate
120: buffer layer 70, 130: light emitting structure
60, 140: current blocking layer 150: conductive layer
90, 162: first electrode 164, 205: second electrode.

Claims (5)

제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조물;
상기 제2 반도체층 상에 배치되는 전극;
상기 전극과 상기 제2 반도체층 사이에 배치되고, 상기 전극과 적어도 일부가 중첩되는 전류 억제층을 포함하며,
상기 전류 억제층은 절연 입자들의 집합체로 이루어지는 발광 소자.A light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer;
An electrode disposed on the second semiconductor layer;
And a current suppressing layer disposed between the electrode and the second semiconductor layer and overlapping at least a part of the electrode,
Wherein the current suppressing layer comprises an aggregate of insulating particles. 제1항에 있어서,
상기 전극과 상기 전류 억제층 사이에 배치되는 전도층을 더 포함하는 발광 소자.The method according to claim 1,
And a conductive layer disposed between the electrode and the current blocking layer. 제1항에 있어서,
상기 절연 입자들은 SiO2, SiON, Si3N4, Al2O3 , 및 TiO2 중 적어도 하나를 포함하는 발광 소자.The method according to claim 1,
The insulating particles may be SiO 2 , SiON, Si 3 N 4 , Al 2 O 3 , and TiO 2 . 제1항에 있어서,
상기 전류 억제층은 절연 입자들로 구성되는 단일층인 발광 소자.The method according to claim 1,
Wherein the current blocking layer is a single layer composed of insulating particles. 제1항에 있어서,
상기 절연 입자들의 직경은 500nm ~ 10um인 발광 소자.The method according to claim 1,
Wherein the diameter of the insulating particles is 500nm to 10um.
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