KR102076238B1

KR102076238B1 - A light emitting device

Info

Publication number: KR102076238B1
Application number: KR1020130082719A
Authority: KR
Inventors: 성연준; 김승환; 정성호
Original assignee: 엘지이노텍 주식회사
Priority date: 2013-07-15
Filing date: 2013-07-15
Publication date: 2020-02-12
Also published as: KR20150008592A

Abstract

실시 예는 지지 기판, 상기 지지 기판 상에 배치되는 제2 전극, 상기 지지 기판과 상기 제2 전극 사이에 배치되는 접합층, 제1 반도체층, 상기 제1 반도체층 아래에 배치되는 활성층, 상기 활성층과 상기 제2 전극 사이에 배치되는 제2 반도체층을 포함하는 발광 구조물, 상기 제1 반도체층 상에 배치되는 제1 전극, 및 상기 지지 기판 아래에 배치되는 곡률 제어층을 포함하며, 상기 곡률 제어층의 열 팽창률은 상기 제2 전극과 상기 접합층의 평균 열 팽창률보다 크거나 같다.Embodiments may include a support substrate, a second electrode disposed on the support substrate, a bonding layer disposed between the support substrate and the second electrode, a first semiconductor layer, an active layer disposed below the first semiconductor layer, and the active layer. And a light emitting structure including a second semiconductor layer disposed between the second electrode and the second electrode, a first electrode disposed on the first semiconductor layer, and a curvature control layer disposed below the support substrate. The thermal expansion rate of the layer is greater than or equal to the average thermal expansion rate of the second electrode and the bonding layer.

Description

Light-Emitting Element {A LIGHT EMITTING DEVICE}

실시 예는 발광 소자에 관한 것이다.Embodiments relate to a light emitting device.

GaN 등의 Ⅲ-Ⅴ족 질화물 반도체는, 우수한 물리적, 화학적 특성으로 인해 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등의 반도체 광소자의 핵심 소재로 각광을 받고 있다.Group III-V nitride semiconductors such as GaN have been spotlighted as core materials for semiconductor optical devices such as light emitting diodes (LEDs), laser diodes (LDs), and solar cells due to their excellent physical and chemical properties.

Ⅲ-Ⅴ족 질화물 반도체 광소자는 청색 및 녹색광 대역을 포함하며, 큰 휘도와 높은 신뢰성을 가질 수 있어, 발광 소자의 구성 물질로 각광을 받고 있다.The III-V nitride semiconductor optical devices include blue and green light bands, have high luminance and high reliability, and have been spotlighted as constituent materials of light emitting devices.

발광 다이오드는 발광 효율 향상을 위한 전극을 형성을 위하여 여러 종류의 이종의 웨이퍼를 접합 후 분리하는 공정을 진행할 수 있다. 이종 물질을 접합 후 분리하기 위한 공정은 고온의 조건에서 진행될 수 있다.The light emitting diode may proceed with bonding and separating several kinds of different wafers in order to form electrodes for improving luminous efficiency. The process for separating and dissociating the dissimilar materials can be carried out under high temperature conditions.

고온의 조건에서 이종 물질 간에는 열 팽창 계수의 차이에 기인하는 응력(stress)이 발생하고, 이러한 응력에 의하여 웨이퍼의 휨(Bowing or Warp) 또는 깨짐 현상이 발생할 수 있으며, 이는 수율 감소의 원인이 될 수 있다.Stresses due to differences in coefficients of thermal expansion occur between dissimilar materials at high temperatures, and these stresses can cause wafer or warp or cracking, which can cause a decrease in yield. Can be.

실시 예는 지지 기판의 휨 또는 깨짐을 방지하고, 수율 저하를 방지할 수 있는 발광 소자를 제공한다.The embodiment provides a light emitting device capable of preventing bending or breaking of the support substrate and preventing a decrease in yield.

실시 예는 지지 기판; 상기 지지 기판 상에 배치되는 제2 전극; 상기 지지 기판과 상기 제2 전극 사이에 배치되는 접합층; 제1 반도체층, 상기 제1 반도체층 아래에 배치되는 활성층, 상기 활성층과 상기 제2 전극 사이에 배치되는 제2 반도체층을 포함하는 발광 구조물; 상기 제1 반도체층 상에 배치되는 제1 전극; 및 상기 지지 기판 아래에 배치되는 곡률 제어층을 포함하며, 상기 곡률 제어층의 열 팽창률은 상기 제2 전극과 상기 접합층의 평균 열 팽창률보다 크거나 같다.Embodiments include a support substrate; A second electrode disposed on the support substrate; A bonding layer disposed between the support substrate and the second electrode; A light emitting structure including a first semiconductor layer, an active layer disposed below the first semiconductor layer, and a second semiconductor layer disposed between the active layer and the second electrode; A first electrode disposed on the first semiconductor layer; And a curvature control layer disposed below the support substrate, wherein the thermal expansion rate of the curvature control layer is greater than or equal to the average thermal expansion rate of the second electrode and the bonding layer.

상기 곡률 제어층의 열 팽창률은 상기 제2 전극과 상기 접합층의 평균 열 팽창률보다 크고, 상기 곡률 제어층의 두께는 상기 제2 전극과 상기 접합층의 총 두께보다 작거나 같을 수 있다.The thermal expansion rate of the curvature control layer may be greater than the average thermal expansion rate of the second electrode and the bonding layer, and the thickness of the curvature control layer may be less than or equal to the total thickness of the second electrode and the bonding layer.

상기 곡률 제어층의 열 팽창률은 상기 제2 전극과 상기 접합층의 평균 열 팽창률과 같고, 상기 곡률 제어층의 두께는 상기 제2 전극과 상기 접합층의 총 두께보다 두꺼울 수 있다.The thermal expansion rate of the curvature control layer may be equal to the average thermal expansion rate of the second electrode and the bonding layer, and the thickness of the curvature control layer may be thicker than the total thickness of the second electrode and the bonding layer.

상기 곡률 제어층과 상기 제2 전극과 상기 접합층의 총 두께의 비율은 1보다 크고, 1.5보다 작거나 같을 수 있다.The ratio of the total thickness of the curvature control layer, the second electrode and the bonding layer may be greater than 1 and less than or equal to 1.5.

상기 제2 전극은 상기 제2 반도체층 아래에 배치되는 오믹층; 및 상기 오믹층 아래에 배치되는 반사층을 포함할 수 있다.The second electrode may include an ohmic layer disposed below the second semiconductor layer; And a reflective layer disposed under the ohmic layer.

실시 예는 지지 기판의 휨 또는 깨짐을 방지하고, 수율 저하를 방지할 수 있다.The embodiment can prevent the bending or cracking of the support substrate, and can prevent a decrease in yield.

도 1은 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AB 방향으로 절단한 단면도를 나타낸다.
도 3은 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 4 내지 도 12는 실시 예에 따른 발광 소자의 제조 방법을 나타낸다.
도 13은 곡률 제어층을 구비하지 않는 경우 열 팽창 계수 차이에 기인하는 지지 기판의 휨을 나타낸다.
도 14는 실시 예에 따른 곡률 제어층을 구비하는 지지 기판의 휨을 나타낸다.
도 15는 곡률 제어층의 열 팽창 계수에 따른 지지 기판의 휨 정도를 나타낸다.
도 16은 곡률 제어층의 두께와 제2 전극과 접합층의 총 두께 간의 비율에 따른 지지 기판의 휨 정도를 나타낸다.
도 17은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 18은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 19는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 20은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프를 나타낸다.1 is a plan view of a light emitting device according to an embodiment.
FIG. 2 is a cross-sectional view taken along the AB direction of the light emitting device illustrated in FIG. 1.
3 is a sectional view showing a light emitting device according to another embodiment;
4 to 12 show a method of manufacturing a light emitting device according to the embodiment.
FIG. 13 shows the warpage of the support substrate due to the difference in coefficient of thermal expansion when no curvature control layer is provided.
14 illustrates a warpage of a support substrate having a curvature control layer according to an embodiment.
15 shows the degree of warpage of the support substrate according to the coefficient of thermal expansion of the curvature control layer.
FIG. 16 shows the degree of warpage of the support substrate according to the ratio between the thickness of the curvature control layer and the total thickness of the second electrode and the bonding layer.
17 illustrates a lighting apparatus including a light emitting device according to the embodiment.
18 illustrates a lighting apparatus including a light emitting device according to the embodiment.
19 illustrates a display device including a light emitting device package according to an exemplary embodiment.
20 illustrates a head lamp including a light emitting device package according to an embodiment.

이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.Hereinafter, the embodiments will be apparent from the accompanying drawings and the description of the embodiments. In the description of an embodiment, each layer, region, pattern, or structure may be “under” or “under” the substrate, each layer, region, pad, or pattern. In the case where it is described as being formed at, "up" and "under" include both "directly" or "indirectly" formed through another layer. do. In addition, the criteria for up / down or down / down each layer will be described with reference to the drawings.

도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자 및 그 제조 방법을 설명한다.In the drawings, sizes are exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size. Like reference numerals denote like elements throughout the description of the drawings. Hereinafter, a light emitting device and a method of manufacturing the same will be described with reference to the accompanying drawings.

도 1은 실시 예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)의 AB 방향으로 절단한 단면도를 나타낸다.1 is a plan view of a light emitting device 100 according to an embodiment, and FIG. 2 is a cross-sectional view taken along the AB direction of the light emitting device 100 illustrated in FIG. 1.

도 1 및 도 2를 참조하면, 발광 소자(100)는 제2 전극(205), 보호층(50), 전류 차단층(60), 발광 구조물(70), 패시베이션층(80), 제1 전극(90), 접합층(15), 및 지지 기판(10), 및 곡률 제어층(101)을 포함한다.1 and 2, the light emitting device 100 includes a second electrode 205, a protective layer 50, a current blocking layer 60, a light emitting structure 70, a passivation layer 80, and a first electrode. 90, a bonding layer 15, a support substrate 10, and a curvature control layer 101.

제2 전극(205)은 발광 구조물(70) 아래에 배치되며, 발광 구조물(70)에 제2 전원(예컨대, 양(+)의 전압)을 제공할 수 있다.The second electrode 205 may be disposed under the light emitting structure 70, and may provide a second power source (eg, a positive voltage) to the light emitting structure 70.

제2 전극(205)은 배리어층(20), 반사층(30), 및 오믹층(40) 중 적어도 하나를 포함할 수 있다.The second electrode 205 may include at least one of the barrier layer 20, the reflective layer 30, and the ohmic layer 40.

배리어층(20)은 지지 기판(10)과 반사층(30) 사이에 개재되며, 지지 기판(10)의 금속 이온이 반사층(30)과 오믹층(40)으로 전달 또는 확산하는 것을 방지할 수 있다.The barrier layer 20 is interposed between the support substrate 10 and the reflective layer 30, and may prevent the metal ions of the support substrate 10 from being transferred or diffused to the reflective layer 30 and the ohmic layer 40. .

배리어층(20)은 배리어 메탈(barrier metal), 예컨대, Pt, Ti, W, V, Fe, 또는 Mo 중 적어도 하나를 포함할 수 있으며, 단일층(single layer) 또는 멀티층(multilayer)일 수 있다. 다른 실시 예에서 배리어층(20)은 생략될 수 있다.The barrier layer 20 may include at least one of a barrier metal such as Pt, Ti, W, V, Fe, or Mo, and may be a single layer or a multilayer. have. In other embodiments, the barrier layer 20 may be omitted.

반사층(30)은 배리어층(20) 상에 형성된다. 반사층(30)은 발광 구조물(70)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다.The reflective layer 30 is formed on the barrier layer 20. The reflective layer 30 may reflect light incident from the light emitting structure 70, thereby improving light extraction efficiency.

반사층(30)은 반사 금속, 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다.The reflective layer 30 may be a metal or an alloy including at least one of a reflective metal such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf.

또한 반사층(30)은 금속(또는 합금) 및 투광성 전도성 물질, 예컨대, IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), 또는 ATO(antimony tin oxide)를 이용하여 형성할 수 있다.In addition, the reflective layer 30 may be formed of a metal (or alloy) and a transparent conductive material such as indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and IGTO. It may be formed using indium gallium tin oxide (AZO), aluminum zinc oxide (AZO), or antimony tin oxide (ATO).

예를 들어, 반사층(30)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 형성할 수 있다. 다른 실시 예에서 반사층(30)은 생략될 수 있다.For example, the reflective layer 30 may be formed of IZO / Ni, AZO / Ag, IZO / Ag / Ni, AZO / Ag / Ni, or the like. In other embodiments, the reflective layer 30 may be omitted.

오믹층(40)은 반사층(30)과 제2 반도체층(72) 사이에 배치될 수 있으며, 제2 반도체층(92)에 오믹 접촉(ohmic contact)되어 제2 전극(205)으로부터 제2 반도체층(72)으로 제2 전원이 원활히 공급되도록 할 수 있다.The ohmic layer 40 may be disposed between the reflective layer 30 and the second semiconductor layer 72. The ohmic layer 40 may be in ohmic contact with the second semiconductor layer 92 to form a second semiconductor from the second electrode 205. The second power may be smoothly supplied to the layer 72.

예컨대, 오믹층(40)은 제2 반도체층(720)과 오믹 접촉할 수 있는 물질, 예컨대, In, Zn, Sn, Ni, Pt, 또는 Ag 중 적어도 하나를 포함할 수 있다.For example, the ohmic layer 40 may include at least one of a material capable of ohmic contact with the second semiconductor layer 720, for example, In, Zn, Sn, Ni, Pt, or Ag.

또한 오믹층(40)은 투광성 전도층과 금속을 선택적으로 사용하여 형성할 수 있다. 예컨대, 오믹층(40)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrO_x, RuO_x, RuO_x/ITO, Ni, Ag, Ni/IrO_x/Au, 및 Ni/IrO_x/Au/ITO 중 하나 이상을 포함할 수 있으며, 단층 또는 다층으로 구현될 수 있다.In addition, the ohmic layer 40 may be formed by selectively using a transparent conductive layer and a metal. For example, the ohmic layer 40 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and indium gallium (IGTO). tin oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrO _x , RuO _x , RuO _x / ITO, Ni, Ag, Ni / IrO _x / Au, and Ni / It may include one or more of IrO _x / Au / ITO, and may be implemented in a single layer or multiple layers.

다른 실시 예에서는 오믹층(40)은 생략될 수 있으며, 반사층(30)이 제2 반도체층(72)과 오믹 접촉하도록 할 수 있다.In another embodiment, the ohmic layer 40 may be omitted, and the reflective layer 30 may be in ohmic contact with the second semiconductor layer 72.

보호층(50)은 제2 전극(205)의 가장 자리 영역 상에 배치될 수 있다.The protective layer 50 may be disposed on an edge region of the second electrode 205.

도 2에 도시된 실시 예에서 보호층(50)은 배리어층(20)의 가장 자리 영역 상에 배치될 수 있으며, 측면이 오믹층(40)과 접촉할 수 있으나, 실시 예가 이에 한정되는 것은 아니다. 예컨대, 보호층(50)은 오믹층(40)의 가장 자리 영역, 또는 반사층(30)의 가장 자리 영역, 또는 배리어층(20)의 가장 자리 영역 상에 배치될 수 있다.In the embodiment shown in FIG. 2, the protective layer 50 may be disposed on an edge region of the barrier layer 20, and the side surface may contact the ohmic layer 40, but the embodiment is not limited thereto. . For example, the protective layer 50 may be disposed on an edge region of the ohmic layer 40, an edge region of the reflective layer 30, or an edge region of the barrier layer 20.

전류 차단층(60)은 오믹층(40)과 발광 구조물(70) 사이에 배치된다.The current blocking layer 60 is disposed between the ohmic layer 40 and the light emitting structure 70.

전류 차단층(60)의 상면은 제2 반도체층(72)과 접촉할 수 있고, 전류 차단층(60)의 하면 및 측면은 오믹층(40)과 접촉할 수 있으나, 이에 한정되는 것은 아니다.An upper surface of the current blocking layer 60 may contact the second semiconductor layer 72, and a lower surface and a side surface of the current blocking layer 60 may contact the ohmic layer 40, but is not limited thereto.

전류 차단층(60)은 제1 전극(90)과 적어도 일부가 수직 방향으로 오버랩될 수 있다. 전류 차단층(60)은 발광 구조물(70) 내에서 전류를 분산시키는 역할을 할 수 있으며, 이로 인하여 발광 소자(100)의 발광 효율을 향상시킬 수 있다.The current blocking layer 60 may overlap at least a portion of the first electrode 90 in the vertical direction. The current blocking layer 60 may serve to disperse current in the light emitting structure 70, thereby improving the luminous efficiency of the light emitting device 100.

전류 차단층(60)은 반사층(30) 또는 오믹층(40)보다 전기 전도성이 낮은 물질, 제2 반도체층(72)과 쇼트키 접촉(Schottky contact)을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있다.The current blocking layer 60 may be formed of a material having lower electrical conductivity than the reflective layer 30 or the ohmic layer 40, a material forming a Schottky contact with the second semiconductor layer 72, or an electrically insulating material. Can be formed.

예를 들어, 전류 차단층(60)은 ZnO, SiO₂, SiON,Si₃N₄, Al₂O₃ _,TiO₂, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.For example, the current blocking layer 60 may be formed of ZnO, SiO ₂ , SiON, It may include at least one of Si ₃ N ₄ , Al ₂ O ₃ _, TiO ₂ , Ti, Al, Cr.

전류 차단층(60)은 오믹층(40)과 제2 반도체층(72) 사이에 형성되거나, 반사층(30)과 오믹층(40) 사이에 형성될 수 있으나, 이에 대해 한정하지는 않으며, 다른 실시 예에서 전류 차단층(60)은 생략될 수 있다.The current blocking layer 60 may be formed between the ohmic layer 40 and the second semiconductor layer 72 or may be formed between the reflective layer 30 and the ohmic layer 40, but is not limited thereto. In the example, the current blocking layer 60 may be omitted.

발광 구조물(70)은 제2 전극(205) 상에 배치된다. 예컨대, 발광 구조물(70)은 오믹층(40) 및 보호층(50) 상에 형성될 수 있다. 발광 구조물(70)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있고, 발광 구조물(70)의 측면은 보호층(50)과 일부분이 수직 방향으로 오버랩될 수 있다. 보호층(50)의 일부 영역은 발광 구조물(70)와 수직 방향으로 오버랩될 수 있다.The light emitting structure 70 is disposed on the second electrode 205. For example, the light emitting structure 70 may be formed on the ohmic layer 40 and the protective layer 50. The side surface of the light emitting structure 70 may be an inclined surface in an isolation etching process divided into unit chips, and the side surface of the light emitting structure 70 may partially overlap the protective layer 50 in the vertical direction. Some regions of the protective layer 50 may overlap the light emitting structure 70 in a vertical direction.

발광 구조물(70)은 제1 반도체층(76), 활성층(74), 및 제2 반도체층(72)을 포함할 수 있다. 즉 발광 구조물(70)은 오믹층(40) 및 보호층(50) 상에 제2 반도체층(72), 활성층(74), 및 제1 반도체층(76)이 순차로 적층된 구조일 수 있다.The light emitting structure 70 may include a first semiconductor layer 76, an active layer 74, and a second semiconductor layer 72. That is, the light emitting structure 70 may have a structure in which the second semiconductor layer 72, the active layer 74, and the first semiconductor layer 76 are sequentially stacked on the ohmic layer 40 and the protective layer 50. .

제2 반도체층(72)은 오믹층(40) 및 보호층(50) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.The second semiconductor layer 72 may be disposed on the ohmic layer 40 and the protective layer 50, and may be a semiconductor compound such as Group 3-Group 5, Group 2-Group 6, and the second conductivity type dopant. May be doped.

제2 반도체층(72)은 In_xAl_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 반도체층(72)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.A second semiconductor layer 72 may be a semiconductor having a composition formula of _{_{_{_{_{In x Al y Ga 1 -x- y}}}}} N (0≤x≤1, 0≤y≤1, 0≤x + y≤1). For example, the second semiconductor layer 72 may include any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may be doped with p-type dopants (eg, Mg, Zn, Ca, Sr, and Ba). have.

활성층(74)은 제2 반도체층(72) 상에 배치될 수 있다. 활성층(74)은 제1 반도체층(76) 및 제2 반도체층(72)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.The active layer 74 may be disposed on the second semiconductor layer 72. The active layer 74 may generate light by energy generated in the recombination process of electrons and holes provided from the first semiconductor layer 76 and the second semiconductor layer 72. .

활성층(74)은 3족-5족, 2족-6족 등의 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot), 또는 양자 디스크(Quantum Disk) 구조를 가질 수 있다.The active layer 74 may be a semiconductor compound such as Group 3-5, Group 2-6, or the like, and may be a compound semiconductor of Group 3-5, Group 2-6, and may include a single well structure, a multiple well structure, and both. It may have a quantum-wire structure, a quantum dot, or a quantum disk structure.

활성층(74)은 In_xAl_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 활성층(74)이 양자우물구조인 경우, 활성층(74)은 In_xAl_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 In_aAl_bGa₁ _-a- _bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.The active layer 74 may have a composition formula of _{_{_{_{_{In x Al y Ga 1 -x- y}}}}} N (0≤x≤1, 0≤y≤1, 0≤x + y≤1). Of the active layer 74. In this case, the quantum well structure, the active layer 74 is _{_{_{_{_{In x Al y Ga 1 -x- y}}}}} N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) the composition formula A well layer (not shown) and a barrier layer having a composition formula of In _a Al _b Ga ₁ _-a- _b N ( _{0≤a≤1, 0≤b≤1, 0≤a} + b≤1) ) May be included.

우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 작을 수 있다. 우물층 및 장벽층은 적어도 1회 이상 교대로 적층될 수 있다.The energy band gap of the well layer may be smaller than the energy band gap of the barrier layer. The well layer and the barrier layer may be stacked alternately at least once.

우물층 및 장벽층의 에너지 밴드 갭은 각 구간에 일정할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 우물층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 일정할 수 있고, 장벽층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 일정할 수 있다The energy band gap of the well layer and the barrier layer may be constant in each section, but is not limited thereto. For example, the composition of indium (In) and / or aluminum (Al) in the well layer may be constant, and the composition of indium (In) and / or aluminum (Al) in the barrier layer may be constant.

또는 우물층의 에너지 밴드 갭은 점차 증가하거나 또는 점차 감소하는 구간을 포함할 수 있으며, 장벽층의 에너지 밴드 갭은 점차 증가하거나 또는 점차 감소하는 구간을 포함할 수 있다. 예컨대, 우물층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 점차 증가하거나 또는 감소할 수 있다. 또한 장벽층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 점차 증가하거나 또는 감소할 수 있다.Alternatively, the energy band gap of the well layer may include a section that gradually increases or decreases, and the energy band gap of the barrier layer may include a section that gradually increases or decreases. For example, the composition of indium (In) and / or aluminum (Al) in the well layer may gradually increase or decrease. In addition, the composition of indium (In) and / or aluminum (Al) of the barrier layer may gradually increase or decrease.

제1 반도체층(76)은 활성층(74) 상에 배치되고, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제1 도전형 도펀트가 도핑될 수 있다.The first semiconductor layer 76 may be disposed on the active layer 74, and may be a compound semiconductor such as Group 3-5, Group 2-6, or the like, and the first conductivity type dopant may be doped.

제1 반도체층(76)은 In_xAl_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 반도체층(76)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Se, Te)가 도핑될 수 있다.The first semiconductor layer 76 may be a semiconductor having a composition formula of _{_{_{_{_{In x Al y Ga 1 -x- y}}}}} N (0≤x≤1, 0≤y≤1, 0≤x + y≤1). For example, the first semiconductor layer 76 may include any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may be doped with n-type dopants (eg, Si, Ge, Se, Te).

활성층(74)과 제1 반도체층(76) 사이, 또는 활성층(74)과 제2 반도체층(72) 사이에는 도전형 클래드층(clad layer)이 배치될 수도 있으며, 도전형 클래드층은 질화물 반도체(예컨대, AlGaN, GaN, 또는 InAlGaN)일 수 있다.A conductive clad layer may be disposed between the active layer 74 and the first semiconductor layer 76, or between the active layer 74 and the second semiconductor layer 72, and the conductive clad layer may be formed of a nitride semiconductor. (Eg, AlGaN, GaN, or InAlGaN).

발광 구조물(70)은 제2 반도체층(72)과 제2 전극(205) 사이에 제3 반도체층(미도시)을 더 포함할 수 있으며, 제3 반도체층은 제2 반도체층(72)과 반대의 극성을 가질 수 있다. 또한 다른 실시 예에서는 제1 반도체층(76)은 p형 반도체층으로, 제2 반도체층(72)은 n형 반도체층으로 구현될 수 있고, 이에 따라 발광 구조물(70)은 N-P 접합, P-N 접합, N-P-N 접합, 또는 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.The light emitting structure 70 may further include a third semiconductor layer (not shown) between the second semiconductor layer 72 and the second electrode 205, and the third semiconductor layer may include the second semiconductor layer 72. It can have the opposite polarity. In another embodiment, the first semiconductor layer 76 may be a p-type semiconductor layer, and the second semiconductor layer 72 may be an n-type semiconductor layer. Accordingly, the light emitting structure 70 may be an NP junction or a PN junction. , NPN junction, or PNP junction structure.

제1 전극(90)은 발광 구조물(70)의 상면에 배치된다.The first electrode 90 is disposed on the top surface of the light emitting structure 70.

제1 전극(90)은 전류 분산을 위하여 소정의 형상을 갖도록 디자인될 수 있다.The first electrode 90 may be designed to have a predetermined shape for current dispersion.

제1 반도체층(76)의 상면은 광 추출 효율을 증가시키기 위해 러프니스 패턴(미도시)이 형성될 수 있다. 이에 따라 전극(90)의 상면에도 러프니스 패턴이 형성될 수 있다.A roughness pattern (not shown) may be formed on the top surface of the first semiconductor layer 76 to increase light extraction efficiency. Accordingly, a roughness pattern may be formed on the upper surface of the electrode 90.

도 1에 도시된 바와 같이, 제1 전극(90)은 패드부(102a, 102b), 및 패드부(102a, 102b)로부터 확장되는 가지 전극을 포함할 수 있다.As shown in FIG. 1, the first electrode 90 may include pad portions 102a and 102b and branch electrodes extending from the pad portions 102a and 102b.

패드부(102a, 102b)는 제1 전원을 공급하기 위하여 와이어가 본딩되는 영역으로 가지 전극보다 직경 또는 폭이 클 수 있다.The pad parts 102a and 102b are areas in which the wires are bonded to supply the first power, and may have a diameter or width larger than that of the branch electrodes.

가지 전극은 전류 분산으로 위하여 패드부(102a, 102b)로부터 확장될 수 있으며, 제1 반도체층(76) 상면의 가장자리 영역에 배치되는 외부 전극(92a 내지 92d), 및 외부 전극(92a 내지 92d) 내측의 제1 반도체층(76) 상면 상에 위치하는 내부 전극(94a 내지 94c)을 포함할 수 있다.The branch electrodes may extend from the pad portions 102a and 102b for current dispersion, and may be external electrodes 92a to 92d disposed in the edge region of the upper surface of the first semiconductor layer 76, and external electrodes 92a to 92d. The internal electrodes 94a to 94c may be disposed on the upper surface of the inner first semiconductor layer 76.

패시베이션층(80)은 발광 구조물(70)를 전기적으로 보호하기 위하여 발광 구조물(70)의 측면에 배치된다. 또한 패시베이션층(80)은 제1 반도체층(76)의 상면의 가장 자리 영역, 또는 보호층(50)의 상면의 일부 영역 상에 배치될 수도 있다.The passivation layer 80 is disposed on the side of the light emitting structure 70 to electrically protect the light emitting structure 70. In addition, the passivation layer 80 may be disposed on an edge region of the upper surface of the first semiconductor layer 76 or a partial region of the upper surface of the protective layer 50.

패시베이션층(80)은 절기 절연 물질, 예컨대, SiO₂, SiO_x, SiO_xN_y,Si₃N₄, Al₂O₃로 형성될수 있다. 또한 패시베이션층(80)은 외부 전극(92a 내지 92d)의 일 측과 접할 수 있다.The passivation layer 80 is a season insulating material such as SiO ₂ , SiO _x , SiO _x N _y , Si ₃ N ₄ , to be formed of Al ₂ O ₃ Can be. In addition, the passivation layer 80 may contact one side of the external electrodes 92a to 92d.

지지 기판(10)은 제2 전극(205) 아래에 배치되고, 발광 구조물(70)을 지지할 수 있다.The support substrate 10 may be disposed under the second electrode 205 and may support the light emitting structure 70.

지지 기판(10)은 전도성 물질, 예컨대, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 또는 구리-텅스텐(Cu-W) 중 적어도 하나를 포함하는 금속이거나, 또는 Si, Ge, GaAs, ZnO, 또는 SiC 중 적어도 하나를 포함하는 반도체일 수 있다.The support substrate 10 is a metal including at least one of a conductive material such as copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), or copper-tungsten (Cu-W), or It may be a semiconductor including at least one of Si, Ge, GaAs, ZnO, or SiC.

접합층(15)은 지지 기판(10)과 제2 전극(205) 사이에 배치되고, 지지 기판(10)을 제2 전극(205)에 접합시킨다. 예컨대, 접합층(15)은 지지 기판(10)과 배리어층(20) 사이, 또는 지지 기판(10)과 반사층(30) 사이, 또는 지지 기판(10)과 오믹층(40) 사이에 배치될 수 있다.The bonding layer 15 is disposed between the supporting substrate 10 and the second electrode 205, and the supporting substrate 10 is bonded to the second electrode 205. For example, the bonding layer 15 may be disposed between the support substrate 10 and the barrier layer 20, or between the support substrate 10 and the reflective layer 30, or between the support substrate 10 and the ohmic layer 40. Can be.

예컨대, 접합층(15)은 Au, Sn, Ni, Nb, In, Cu, Ag 또는 Pd 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다.For example, the bonding layer 15 may be a metal or an alloy including at least one of Au, Sn, Ni, Nb, In, Cu, Ag, or Pd.

곡률 제어층(101)은 지지 기판(10) 아래에 배치되며, 열 팽창 계수의 차이로 인하여 지지 기판(10)이 휘는 것을 방지하는 역할을 한다. 곡률 제어층(101)의 두께는 1㎛ ~ 8㎛일 수 있다.The curvature control layer 101 is disposed below the support substrate 10, and serves to prevent the support substrate 10 from bending due to a difference in coefficient of thermal expansion. The curvature control layer 101 may have a thickness of about 1 μm to about 8 μm.

곡률 제어층(101)의 열 팽창 계수(Coefficient of Thermal Expansion)는 발광 구조물(70)의 열 팽창 계수보다 클 수 있다. 이때 열 팽창 계수는 0℃ ~ 100℃ 사이에서 물질의 열 팽창 계수일 수 있다.The coefficient of thermal expansion of the curvature control layer 101 may be greater than that of the light emitting structure 70. In this case, the thermal expansion coefficient may be a thermal expansion coefficient of the material between 0 ° C and 100 ° C.

곡률 제어층(101)의 열 팽창 계수는 제2 전극(205)의 열 팽창 계수, 또는 접합층(15)의 열 팽창 계수보다 클 수 있다.The thermal expansion coefficient of the curvature control layer 101 may be greater than the thermal expansion coefficient of the second electrode 205 or the thermal expansion coefficient of the bonding layer 15.

곡률 제어층(101)의 열 팽창 계수는 제2 전극(205) 및 접합층(15)의 평균적인 열 팽창 계수보다 클 수 있다. 여기서 평균적인 열 팽창 계수는 (A+B)/C일 수 있다. A는 제2 전극(205)의 두께×제2 전극(205)의 열 팽창 계수일 수 있고, B는 접합층(15)의 두께×접합층(15)의 열 팽창 계수일 수 있고, C는 제2 전극(205)과 접합층(15)의 총 두께(T2)일 수 있다.The coefficient of thermal expansion of the curvature control layer 101 may be greater than the average coefficient of thermal expansion of the second electrode 205 and the bonding layer 15. Here, the average coefficient of thermal expansion may be (A + B) / C. A may be the thickness of the second electrode 205 × the thermal expansion coefficient of the second electrode 205, B may be the thickness of the bonding layer 15 × the thermal expansion coefficient of the bonding layer 15, and C is It may be the total thickness T2 of the second electrode 205 and the bonding layer 15.

제2 전극(205)이 복수의 층들로 구성될 경우, 제2 전극(205)의 열 팽창 계수는 복수의 층들의 평균적인 열 팽창 계수일 수 있다.When the second electrode 205 is composed of a plurality of layers, the thermal expansion coefficient of the second electrode 205 may be an average thermal expansion coefficient of the plurality of layers.

곡률 제어층(101)의 두께(T1)는 제2 전극(205)과 접합층(15)의 총 두께(T2)보다 작거나 동일할 수 있다.(T1≤T2).The thickness T1 of the curvature control layer 101 may be less than or equal to the total thickness T2 of the second electrode 205 and the bonding layer 15 (T1 ≦ T2).

곡률 제어층(101)의 두께(T1)가 제2 전극(205)과 접합층(15)의 총 두께(T2)보다 작거나 동일하더라도, 곡률 제어층(101)의 열 팽창 계수가 제2 전극(205) 및 접합층(15) 각각의 열 팽창 계수, 또는 제2 전극(205) 및 접합층(15)의 평균적인 열 팽창 계수보다 크기 때문에, 실시 예는 지지 기판(10)의 휨을 방지하여, 수율 저하를 방지할 수 있다.Although the thickness T1 of the curvature control layer 101 is less than or equal to the total thickness T2 of the second electrode 205 and the bonding layer 15, the coefficient of thermal expansion of the curvature control layer 101 is equal to the second electrode. Since the thermal expansion coefficient of each of the 205 and the bonding layer 15 or the average thermal expansion coefficient of the second electrode 205 and the bonding layer 15 is larger than that of the embodiment, the embodiment prevents the bending of the supporting substrate 10. The yield can be prevented.

도 3은 다른 실시 예에 따른 발광 소자(200)의 단면도를 나타낸다. 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.3 is a sectional view of a light emitting device 200 according to another embodiment. The same reference numerals as in FIG. 2 denote the same components, and the description of the same components will be simplified or omitted.

도 3을 참조하면, 발광 소자(200)의 곡률 제어층(101-1)의 열 팽창 계수는 제2 전극(205)의 열 팽창 계수, 또는 접합층(15)의 열 팽창 계수와 동일할 수 있다.Referring to FIG. 3, the coefficient of thermal expansion of the curvature control layer 101-1 of the light emitting device 200 may be the same as that of the second electrode 205, or the coefficient of thermal expansion of the bonding layer 15. have.

곡률 제어층(101-1)의 열 팽창 계수는 제2 전극(205) 및 접합층(15)의 평균적인 열 팽창 계수와 동일할 수 있다.The coefficient of thermal expansion of the curvature control layer 101-1 may be equal to the average coefficient of thermal expansion of the second electrode 205 and the bonding layer 15.

곡률 제어층(101-1)의 두께(T3)는 제2 전극(205)과 접합층(15)의 총 두께(T2)보다 두꺼울 수 있다(T3>T2). 예컨대, 총 두께(T2)와 곡률 제어층(101-1)의 두께(T3)의 비율(T3/T2)은 1보다 크고, 1.5보다 작거나 같을 수 있다.The thickness T3 of the curvature control layer 101-1 may be thicker than the total thickness T2 of the second electrode 205 and the bonding layer 15 (T3> T2). For example, the ratio T3 / T2 of the total thickness T2 and the thickness T3 of the curvature control layer 101-1 may be greater than 1 and less than or equal to 1.5.

곡률 제어층(101)의 열 팽창 계수가 제2 전극(205) 및 접합층(15)의 평균 열 팽창 계수와 동일하더라도, 곡률 제어층(101-1)의 두께(T3)를 제2 전극(205)과 접합층(15)의 총 두께(T2)보다 두껍게 함으로써, 실시 예는 지지 기판(10)의 휨을 방지하여, 수율 저하를 방지할 수 있다.Although the coefficient of thermal expansion of the curvature control layer 101 is equal to the average coefficient of thermal expansion of the second electrode 205 and the bonding layer 15, the thickness T3 of the curvature control layer 101-1 is determined by the second electrode ( By making it thicker than the total thickness T2 of 205 and the bonding layer 15, an Example can prevent the bending of the support substrate 10, and can prevent a yield fall.

도 4 내지 도 12은 실시 예에 따른 발광 소자의 제조 방법을 나타낸다.4 to 12 show a method of manufacturing a light emitting device according to the embodiment.

도 1 및 도 2과 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.The same reference numerals as those of FIGS. 1 and 2 denote the same configuration, and the descriptions overlapping with the above description will be omitted or briefly described.

도 4를 참조하면, 성장 기판(510) 상에 발광 구조물(515)을 형성한다.Referring to FIG. 4, a light emitting structure 515 is formed on the growth substrate 510.

성장 기판(510)은 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 예컨대, 사파이어 기판, 세라믹 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 질화물 반도체 기판 중 어느 하나, 또는 GaAs, GaP, InP, Ge, GaN, InGaN, AlGaN, AlInGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template) 기판일 수 있다.The growth substrate 510 is a substrate suitable for growing a nitride semiconductor single crystal, for example, sapphire substrate, ceramic substrate, silicon (Si) substrate, zinc oxide (ZnO) substrate, nitride semiconductor substrate, or GaAs, GaP, At least one of InP, Ge, GaN, InGaN, AlGaN, and AlInGaN may be a template substrate stacked thereon.

예컨대, 성장 기판(510) 상에 제1 반도체층(76), 활성층(74) 및 제2 반도체층(72)을 순차적으로 성장함으로써 발광 구조물(515)을 형성할 수 있다.For example, the light emitting structure 515 may be formed by sequentially growing the first semiconductor layer 76, the active layer 74, and the second semiconductor layer 72 on the growth substrate 510.

유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 발광 구조물(515)을 형성할 수 있으며, 이에 한정하는 것은 아니다.Metal Organic Chemical Vapor Deposition (MOCVD), Chemical Vapor Deposition (CVD), Plasma-Enhanced Chemical Vapor Deposition (PECVD), Molecular Beam Epitaxy (MBE), Water The light emitting structure 515 may be formed using a method such as Hydride Vapor Phase Epitaxy (HVPE), but is not limited thereto.

발광 구조물(515)과 성장 기판(510) 간의 격자 상수 차이를 완화하기 위하여 발광 구조물(515)과 성장 기판(510) 사이에 버퍼층(미도시) 및/또는 언도프트 질화물층(미도시)을 형성할 수도 있다.A buffer layer (not shown) and / or an undoped nitride layer (not shown) is formed between the light emitting structure 515 and the growth substrate 510 to alleviate the lattice constant difference between the light emitting structure 515 and the growth substrate 510. You may.

도 5를 참조하면, 발광 구조물(515) 상에 단위 칩 영역(single chip region)을 구분할 수 있도록 패터닝된 보호층(50)을 형성한다. 보호층(50)은 제2 반도체층(72)의 일부를 노출하도록 패터닝될 수 있다. 여기서 단위 칩 영역이란 개별적인 칩 단위로 분리하기 위하여 구분되는 영역을 말한다.Referring to FIG. 5, a patterned protective layer 50 is formed on the light emitting structure 515 so as to distinguish a single chip region. The protective layer 50 may be patterned to expose a portion of the second semiconductor layer 72. Herein, the unit chip area refers to an area that is divided to separate individual chip units.

증착 방법을 통하여 마스크 패턴을 이용하여 단위 칩 영역의 둘레(또는 가장자리)에 보호층(50)을 형성할 수 있다.Through the deposition method, the protective layer 50 may be formed around the periphery (or edge) of the unit chip region by using the mask pattern.

도 6을 참조하면, 보호층(50)에 의하여 노출되는 제2 반도체층(72) 상에 전류 차단층(60)을 형성한다.Referring to FIG. 6, a current blocking layer 60 is formed on the second semiconductor layer 72 exposed by the protective layer 50.

예를 들어, 제2 반도체층(72) 상에 비전도성 물질(예컨대, SiO₂)을 형성하고, 마스크 패턴(미도시)을 이용하여 비전도성 물질을 패터닝하여 전류 차단층(60)을 형성할 수 있다. 보호층(50)을 비전도성 물질로 형성하는 경우, 동일한 재질로 보호층(50)과 전류 차단층(60)을 형성할 수 있으며, 동일한 마스크 패턴을 이용하여 보호층(50)과 전류 차단층(60)을 동시에 형성할 수 있다.For example, a non-conductive material (eg, SiO ₂ ) is formed on the second semiconductor layer 72, and the non-conductive material is patterned using a mask pattern (not shown) to form the current blocking layer 60. Can be. When the protective layer 50 is formed of a non-conductive material, the protective layer 50 and the current blocking layer 60 may be formed of the same material, and the protective layer 50 and the current blocking layer may be formed using the same mask pattern. 60 can be formed simultaneously.

도 7 내지 도 9를 참조하면, 제2 반도체층(72) 및 전류 차단층(60) 상에 제2 전극(205)을 형성한다.7 to 9, a second electrode 205 is formed on the second semiconductor layer 72 and the current blocking layer 60.

먼저 도 7을 참조하면, 제2 반도체층(72) 및 전류 차단층(60) 상에 오믹층(40)을 형성한다. 예컨대, 오믹층(40)은 제2 반도체층(72) 상에 형성됨은 물론, 전류 차단층(60)의 측면과 상면, 및 보호층의 측면 및 상면 가장 영역 상에도 형성될 수 있다.First, referring to FIG. 7, an ohmic layer 40 is formed on the second semiconductor layer 72 and the current blocking layer 60. For example, the ohmic layer 40 may be formed on the second semiconductor layer 72 as well as on the side and top surfaces of the current blocking layer 60 and the side and top edges of the protective layer.

도 8을 참조하면, 오믹층(40) 상에 반사층(30)을 형성한다.Referring to FIG. 8, the reflective layer 30 is formed on the ohmic layer 40.

예를 들어, 전자빔(E-beam) 증착, 스퍼터링(Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition) 중 어느 하나의 방법에 의하여 오믹층(40) 및 반사층(30)을 형성할 수 있다. 그리고 형성되는 면적에 따라서, 다양한 구조를 갖는 오믹층(40)과 반사층(30)을 형성할 수 있다.For example, the ohmic layer 40 and the reflective layer 30 may be formed by any one of electron beam (E-beam) deposition, sputtering, and plasma enhanced chemical vapor deposition (PECVD). In addition, the ohmic layer 40 and the reflective layer 30 having various structures may be formed according to the formed area.

도 9를 참조하면, 반사층(30) 및 보호층(50) 상에 배리어층(20)을 형성함으로써, 제2 반도체층(72) 및 전류 차단층(60) 상에 제2 전극(205)을 형성할 수 있다. 배리어층(20)은 반사층(30), 보호층(50), 또는 오믹층(40)과 접하도록 형성될 수 있다.Referring to FIG. 9, by forming the barrier layer 20 on the reflective layer 30 and the protective layer 50, the second electrode 205 is formed on the second semiconductor layer 72 and the current blocking layer 60. Can be formed. The barrier layer 20 may be formed to contact the reflective layer 30, the protective layer 50, or the ohmic layer 40.

다음으로 접합층(15)을 매개체로 이용하여 곡률 제어층(101)이 형성된 지지 기판(10)을 제2 전극(205), 예컨대, 배리어층(20)에 접합시킨다. 지지 기판(10)의 일면에 곡률 제어층(101)을 형성하고, 접합층(15)을 매개체로 이용하여 지지 기판(10)의 다른 일면을 제2 전극(205), 예컨대, 배리어층(20)에 접합시킬 수 있다.Next, the support substrate 10 on which the curvature control layer 101 is formed is bonded to the second electrode 205, for example, the barrier layer 20, using the bonding layer 15 as a medium. The curvature control layer 101 is formed on one surface of the support substrate 10, and the other surface of the support substrate 10 is formed on the second electrode 205, for example, the barrier layer 20, using the bonding layer 15 as a medium. ) Can be bonded.

곡률 제어층(101)은 다양한 증착 또는 도금 등의 방법에 의하여 지지 기판(10)의 일면에 형성될 수 있다. 이때 사용되는 물질의 열 팽창 계수, 및 형성 두께에 따라 도 2에 도시된 곡률 제어층(101), 또는 도 3에 도시된 곡률 제어층(101-1)을 형성할 수 있다.The curvature control layer 101 may be formed on one surface of the support substrate 10 by various deposition or plating methods. In this case, the curvature control layer 101 shown in FIG. 2 or the curvature control layer 101-1 shown in FIG. 3 may be formed according to the coefficient of thermal expansion and the formation thickness of the material used.

예컨대, 제1 접합 금속(미도시)을 지지 기판(10)의 다른 일면에 형성하고, 배리어층(20) 표면에 제2 접합 금속(미도시)을 형성하고, 고온 및 고압으로 제1 접합 금속과 제2 접합 금속을 압착하고, 압착된 제1 접합 금속과 제2 접합 금속을 상온이 되도록 냉각시킴으로써, 지지 기판(10)을 배리어층(20)에 접합시킬 수 있다. 이때 접합된 제1 접합 금속 및 제2 접합 금속이 접합층(15)을 이룰 수 있다.For example, a first bonding metal (not shown) is formed on the other surface of the support substrate 10, a second bonding metal (not shown) is formed on the surface of the barrier layer 20, and the first bonding metal is formed at high temperature and high pressure. And the second bonding metal are pressed, and the support substrate 10 can be bonded to the barrier layer 20 by cooling the pressed first bonding metal and the second bonding metal to be at room temperature. In this case, the bonded first bonding metal and the second bonding metal may form the bonding layer 15.

도 10을 참조하면, 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법을 이용하여 성장 기판(510)을 발광 구조물(515)로부터 제거한다. 도 9에서는 도 8에 도시된 구조물을 뒤집어서 도시한다.Referring to FIG. 10, the growth substrate 510 is removed from the light emitting structure 515 using a laser lift off method or a chemical lift off method. 9 shows the structure shown in FIG. 8 upside down.

기판(510)과 제1 반도체층(76) 사이에 버퍼층(미도시)을 형성한 경우에는, 성장 기판(510)을 제거한 후, 식각 공정 등을 통하여 버퍼층(미도시)을 제거할 수 있다. 성장 기판(510)이 제거됨에 따라, 성장 기판(510)과 접촉하던 제1 반도체층(76)의 상면이 노출될 수 있다.When a buffer layer (not shown) is formed between the substrate 510 and the first semiconductor layer 76, after the growth substrate 510 is removed, the buffer layer (not shown) may be removed through an etching process. As the growth substrate 510 is removed, the top surface of the first semiconductor layer 76 that is in contact with the growth substrate 510 may be exposed.

도 13은 곡률 제어층을 구비하지 않는 경우 열 팽창 계수 차이에 기인하는 지지 기판(10)의 휨을 나타낸다.FIG. 13 shows the warpage of the support substrate 10 due to the difference in coefficient of thermal expansion when no curvature control layer is provided.

고온 압착 공정 및 냉각 공정에 의한 도 9의 지지 기판(10)의 본딩 공정 및 도 10의 성장 기판(510) 제거 공정 이후에, 지지 기판(10)은 도 13에 도시된 바와 같이 휠 수 있다. 이는 접합층(15), 제2 전극(205), 및 발광 구조물(70)의 열 팽창 계수가 지지 기판(10)의 열 팽창 계수보다 크기 때문에, 도 9의 냉각 공정 시 접합층(15), 제2 전극(205), 및 발광 구조물(70)이 지지 기판(10)보다 더 많이 수축되기 때문이다. 이와 같이 지지 기판(10)의 휨은 발광 소자의 수율 저하를 유발할 수 있다.After the bonding process of the support substrate 10 of FIG. 9 and the growth substrate 510 removal process of FIG. 10 by the high temperature compression process and the cooling process, the support substrate 10 may be bent as shown in FIG. 13. Since the thermal expansion coefficients of the bonding layer 15, the second electrode 205, and the light emitting structure 70 are larger than the thermal expansion coefficient of the supporting substrate 10, the bonding layer 15 in the cooling process of FIG. 9, This is because the second electrode 205 and the light emitting structure 70 are contracted more than the supporting substrate 10. As described above, the bending of the support substrate 10 may cause a decrease in yield of the light emitting device.

도 14는 실시 예에 따른 곡률 제어층(101, 또는 101-1)을 구비하는 지지 기판(10)의 휨을 나타낸다.14 illustrates the curvature of the support substrate 10 having the curvature control layer 101 or 101-1 according to the embodiment.

도 14를 참조하면, 곡률 제어층(101, 101-1)은 지지 기판(10)의 뒷면에 형성되고, 열 팽창 계수가 제2 전극(205)과 접합층(15)의 평균 열 팽창 계수와 동일하거나 클 수 있다.Referring to FIG. 14, the curvature control layers 101 and 101-1 are formed on the back side of the support substrate 10, and the coefficient of thermal expansion is equal to the average coefficient of thermal expansion of the second electrode 205 and the bonding layer 15. It can be the same or larger.

이와 같이 지지 기판(10)의 뒷면에 형성되는 곡률 제어층(101, 또는 101-1)에 의하여, 실시 예는 도 9의 냉각 공정 및 도 10의 리프트 오프 공정 이후에 지지 기판(10)의 휨(bowing)을 방지 또는 완화할 수 있다.As described above, with the curvature control layer 101 or 101-1 formed on the back surface of the support substrate 10, the embodiment is warped after the cooling process of FIG. 9 and the lift-off process of FIG. 10. It can prevent or alleviate bowing.

도 15는 곡률 제어층(101)의 열 팽창 계수에 따른 지지 기판(10)의 휨 정도를 나타낸다.15 shows the degree of warpage of the support substrate 10 according to the coefficient of thermal expansion of the curvature control layer 101.

도 15를 참조하면, 곡률 제어층(101)의 두께는 제2 전극(205)과 접합층(15)의 총 두께과 동일할 수 있다. 곡률 제어층(101)의 열 팽창 계수는 제2 전극(205)과 접합층(15)의 평균 열 팽창 계수보다 클 수 있다.Referring to FIG. 15, the thickness of the curvature control layer 101 may be equal to the total thickness of the second electrode 205 and the bonding layer 15. The coefficient of thermal expansion of the curvature control layer 101 may be greater than the average coefficient of thermal expansion of the second electrode 205 and the bonding layer 15.

곡률 제어층(101)의 열 팽창 계수가 14.5일 경우 휨 정도는 1이고, 16일 경우에는 휨 정도가 0.82임을 알 수 있다. 즉 휨 정도가 1보다 작도록 하기 위하여 곡률 제어층(101)의 열 팽창 계수는 14.5보다 클 수 있다.When the coefficient of thermal expansion of the curvature control layer 101 is 14.5, the degree of warpage is 1, and when it is 16, the degree of warpage is 0.82. That is, the thermal expansion coefficient of the curvature control layer 101 may be greater than 14.5 so that the degree of warpage is less than one.

곡률 제어층(101)은 열 팽창 계수가 14.5보다 큰 물질, 예컨대, 알루미늄(Al), 망간(Mn), 구리(Cu), 아연(Zn), 은(Ag), 또는 주석(Sn) 중 적어도 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다.The curvature control layer 101 is formed of a material having a coefficient of thermal expansion greater than 14.5, such as at least one of aluminum (Al), manganese (Mn), copper (Cu), zinc (Zn), silver (Ag), or tin (Sn). It may be made of a metal or alloy containing one.

도 16은 곡률 제어층(101-1)의 두께(T3)와 제2 전극(205)과 접합층(15)의 총 두께(T2) 간의 비율에 따른 지지 기판(10)의 휨 정도를 나타낸다.FIG. 16 shows the degree of warpage of the support substrate 10 according to the ratio between the thickness T3 of the curvature control layer 101-1 and the total thickness T2 of the second electrode 205 and the bonding layer 15.

도 16을 참조하면, 곡률 제어층(101-1)은 접합층(15)과 동일한 열 팽창 계수를 가지며, 곡률 제어층(101)의 두께(T3)는 제2 전극(205)과 접합층(15)의 총 두께(T2)보다 두꺼울 수 있다(T3>T2).Referring to FIG. 16, the curvature control layer 101-1 has the same thermal expansion coefficient as the bonding layer 15, and the thickness T3 of the curvature control layer 101 is the second electrode 205 and the bonding layer ( It may be thicker than the total thickness T2 of 15) (T3> T2).

곡률 제어층(101-1)의 두께(T3)와 제2 전극(205)과 접합층(15)의 총 두께(T2)의 비율(T3/T2)이 증가할수록 지지 기판(10)의 휨 정도가 감소하는 것을 알 수 있다. 예컨대, 곡률 제어층(101-1)의 두께(T3)와 제2 전극(205)과 접합층(15)의 총 두께(T2)의 비율(T3/T2)은 1보다 크고, 1.5보다 작거나 같을 수 있다.The degree of warpage of the support substrate 10 as the thickness T3 of the curvature control layer 101-1 and the ratio T3 / T2 of the total thickness T2 of the second electrode 205 and the bonding layer 15 increase. It can be seen that decreases. For example, the ratio T3 / T2 of the thickness T3 of the curvature control layer 101-1 and the total thickness T2 of the second electrode 205 and the bonding layer 15 is greater than 1 and less than 1.5. Can be the same.

비율(T3/T2)을 1보다 크게 하는 이유는 휨 정도를 0.2보다 낮도록 하기 위함이다. 또한 비율(T3/T2)이 1.5보다 클 경우에는 원가 상승의 요인이 될 수 있다.The reason for making the ratio T3 / T2 larger than 1 is to make the degree of warpage lower than 0.2. In addition, if the ratio (T3 / T2) is greater than 1.5, this could be a factor in the cost increase.

곡률 제어층(101-1)은 제2 전극(205) 또는 접합층(15)과 동일한 열 팽창 계수를 갖는 물질, 예컨대, Cr, Au, Sn, Ni, Nb, In, Cu, Ag 또는 Pd 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다.The curvature control layer 101-1 may be formed of a material having the same thermal expansion coefficient as that of the second electrode 205 or the bonding layer 15, for example, Cr, Au, Sn, Ni, Nb, In, Cu, Ag, or Pd. It may be a metal or alloy comprising at least one.

상술한 바와 같이, 실시 예는 곡률 제어층(101, 또는 101-1)에 의하여 지지 기판(10)의 휨 또는 깨짐을 방지할 수 있고, 이로 인하여 수율 저하를 방지할 수 있다.As described above, the embodiment can prevent the bending or cracking of the support substrate 10 by the curvature control layer 101, or 101-1, thereby preventing a decrease in yield.

도 11을 참조하면, 단위 칩 영역을 따라서 발광 구조물(515)을 아이솔레이션(isolation) 에칭하여 복수 개의 발광 구조물(70)로 분리한다.Referring to FIG. 11, the light emitting structure 515 is isolated and etched along the unit chip region to be separated into a plurality of light emitting structures 70.

예를 들어, 아이솔레이션 에칭은 ICP(Inductively Coupled Plasma)와 같은 건식 식각 방법에 의해 실시될 수 있다.For example, isolation etching may be performed by a dry etching method such as inductively coupled plasma (ICP).

도 12를 참조하면, 보호층(50) 및 복수 개의 발광 구조물(70) 상에 패시베이션층(80)을 형성하고, 패시베이션층(80)을 선택적으로 제거하여 제1 반도체층(76)의 상면을 노출시킨다. 그리고 노출된 제1 반도체층(76)의 상면에 전극(90)을 형성한다.Referring to FIG. 12, the passivation layer 80 is formed on the passivation layer 50 and the plurality of light emitting structures 70, and the passivation layer 80 is selectively removed to remove the top surface of the first semiconductor layer 76. Expose The electrode 90 is formed on the exposed upper surface of the first semiconductor layer 76.

전극(90)은 패드부(102a, 102b), 외부 전극(92a 내지 92d), 및 내부 전극(94a 내지 94c)을 포함할 수 있으며, 외부 전극(92a 내지 92d)은 보호층(80)과 수직 방향으로 오버랩(overlap)될 수 있고, 내부 전극(94a 내지 94c)은 전류 차단층(60)과 수직 방향으로 오버랩될 수 있다.The electrode 90 may include pad portions 102a and 102b, external electrodes 92a to 92d, and internal electrodes 94a to 94c, and the external electrodes 92a to 92d may be perpendicular to the protective layer 80. Direction may overlap, and the internal electrodes 94a to 94c may overlap the current blocking layer 60 in a vertical direction.

이후 칩 분리 공정을 통해 단위 칩 영역으로 분리하여 복수 개의 발광 소자를 제작할 수 있다. 이때 각각의 발광 소자의 구조는 도 2에 도시된 실시 예(100)일 수 있다.Thereafter, a plurality of light emitting devices may be manufactured by separating the unit chip region through a chip separation process. In this case, each light emitting device may have the embodiment 100 illustrated in FIG. 2.

칩 분리 공정은 예를 들어, 블레이드(blade)를 이용해 물리적인 힘을 가하여 분리시키는 브레이킹 공정, 칩 경계에 레이저를 조사하여 칩을 분리시키는 레이저 스크라이빙(scribing) 공정, 습식 식각 또는 건식 식각을 포함하는 식각 공정 등일 수 있다.The chip separation process may include, for example, a breaking process using a blade to apply a physical force, and a laser scribing process that separates the chip by irradiating a laser to the chip boundary, wet etching or dry etching. It may be an etching process including.

도 17은 실시 예에 따른 발광 소자 패키지를 나타낸다.17 illustrates a light emitting device package according to an embodiment.

도 17을 참조하면, 발광 소자 패키지는 패키지 몸체(510), 제1 금속층(512), 제2 금속층(514), 발광 소자(520), 반사판(530), 와이어(530), 및 수지층(540)을 포함한다.Referring to FIG. 17, the light emitting device package may include a package body 510, a first metal layer 512, a second metal layer 514, a light emitting device 520, a reflector plate 530, a wire 530, and a resin layer ( 540).

패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.The package body 510 may be formed of a substrate having good insulation or thermal conductivity, such as a silicon-based wafer level package, a silicon substrate, silicon carbide (SiC), aluminum nitride (AlN), or the like. It may have a structure in which a plurality of substrates are stacked. Embodiment is not limited to the material, structure, and shape of the body described above.

패키지 몸체(510)는 상부면의 일측 영역에 측면 및 바닥으로 이루어지는 캐비티(cavity)를 가질 수 있다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다.The package body 510 may have a cavity consisting of side and bottom in one region of the upper surface. At this time, the side wall of the cavity may be formed to be inclined.

제1 금속층(512) 및 제2 금속층(514)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 발광 소자(520)는 제1 금속층(512) 및 제2 금속층(514)과 전기적으로 연결된다. 이때 발광 소자(520)는 실시 예들(100 또는 200) 중 어느 하나일 수 있다.The first metal layer 512 and the second metal layer 514 are disposed on the surface of the package body 510 to be electrically separated from each other in consideration of heat dissipation or mounting of a light emitting device. The light emitting device 520 is electrically connected to the first metal layer 512 and the second metal layer 514. In this case, the light emitting device 520 may be any one of the embodiments 100 or 200.

반사판(530)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티 측벽에 배치될 수 있다. 반사판(530)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.The reflective plate 530 may be disposed on the side wall of the cavity of the package body 510 to direct light emitted from the light emitting element 520 in a predetermined direction. The reflector plate 530 is made of a light reflective material, and may be, for example, a metal coating or a metal flake.

수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체를 포함할 수 있다.The resin layer 540 surrounds the light emitting device 520 positioned in the cavity of the package body 510 to protect the light emitting device 520 from the external environment. The resin layer 540 may be made of a colorless transparent polymer resin material such as epoxy or silicon. The resin layer 540 may include a phosphor to change the wavelength of light emitted from the light emitting element 520.

실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.A plurality of light emitting device packages may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, and the like, which are optical members, may be disposed on an optical path of the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit.

또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.Another embodiment may be implemented as a display device, an indicator device, or a lighting system including the light emitting device or the light emitting device package described in the above embodiments, and for example, the lighting system may include a lamp or a street lamp.

도 18은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.18 illustrates a lighting apparatus including a light emitting device according to the embodiment.

도 18을 참조하면, 조명 장치는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700), 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.Referring to FIG. 18, the lighting apparatus may include a cover 1100, a light source module 1200, a heat sink 1400, a power supply 1600, an inner case 1700, and a socket 1800. In addition, the lighting apparatus according to the embodiment may further include any one or more of the member 1300 and the holder 1500.

광원 모듈(1200)은 발광 소자(100, 또는 200), 또는 도 16에 도시된 발광 소자 패키지를 포함할 수 있다.The light source module 1200 may include the light emitting device 100 or 200 or the light emitting device package illustrated in FIG. 16.

커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.The cover 1100 may have a shape of a bulb or hemisphere, may be hollow, and may have a shape in which a portion thereof is opened. The cover 1100 may be optically coupled to the light source module 1200. For example, the cover 1100 may diffuse, scatter, or excite light provided from the light source module 1200. The cover 1100 may be a kind of optical member. The cover 1100 may be combined with the heat sink 1400. The cover 1100 may have a coupling portion coupled to the heat sink 1400.

커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.The inner surface of the cover 1100 may be coated with a milky paint. The milky paint may include a diffuser that diffuses light. The surface roughness of the inner surface of the cover 1100 may be greater than the surface roughness of the outer surface of the cover 1100. This is for the light from the light source module 1200 to be sufficiently scattered and diffused to be emitted to the outside.

커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.The material of the cover 1100 may be glass, plastic, polypropylene (PP), polyethylene (PE), polycarbonate (PC), or the like. Here, polycarbonate is excellent in light resistance, heat resistance, and strength. The cover 1100 may be transparent so that the light source module 1200 is visible from the outside, but is not limited thereto and may be opaque. The cover 1100 may be formed through blow molding.

광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230), 및 커넥터(1250)를 포함할 수 있다.The light source module 1200 may be disposed on one surface of the heat sink 1400, and heat generated from the light source module 1200 may be conducted to the heat sink 1400. The light source module 1200 may include a light source unit 1210, a connection plate 1230, and a connector 1250.

부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)들과 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.The member 1300 may be disposed on an upper surface of the heat sink 1400 and has a plurality of light source units 1210 and a guide groove 1310 into which the connector 1250 is inserted. The guide groove 1310 may correspond to or be aligned with the substrate and the connector 1250 of the light source 1210.

부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.The surface of the member 1300 may be coated or coated with a light reflecting material.

예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.For example, the surface of the member 1300 may be coated or coated with a white paint. The member 1300 may reflect light reflected from the inner surface of the cover 1100 and returned toward the light source module 1200 in the direction of the cover 1100. Therefore, it is possible to improve the light efficiency of the lighting apparatus according to the embodiment.

부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.The member 1300 may be made of an insulating material, for example. The connection plate 1230 of the light source module 1200 may include an electrically conductive material. Therefore, electrical contact may be made between the heat sink 1400 and the connection plate 1230. The member 1300 may be made of an insulating material to block an electrical short between the connection plate 1230 and the heat sink 1400. The radiator 1400 may receive heat from the light source module 1200 and heat from the power supply 1600 to radiate heat.

홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.The holder 1500 blocks the accommodating groove 1719 of the insulating portion 1710 of the inner case 1700. Therefore, the power supply unit 1600 accommodated in the insulating unit 1710 of the inner case 1700 may be sealed. The holder 1500 may have a guide protrusion 1510, and the guide protrusion 1510 may have a hole through which the protrusion 1610 of the power supply 1600 passes.

전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650), 연장부(1670)를 포함할 수 있다.The power supply unit 1600 processes or converts an electrical signal provided from the outside to provide the light source module 1200. The power supply 1600 may be accommodated in the accommodating groove 1725 of the inner case 1700, and may be sealed in the inner case 1700 by the holder 1500. The power supply 1600 may include a protrusion 1610, a guide 1630, a base 1650, and an extension 1670.

가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.The guide part 1630 may have a shape protruding to the outside from one side of the base 1650. The guide part 1630 may be inserted into the holder 1500. A plurality of parts may be disposed on one surface of the base 1650. For example, a plurality of components may include, for example, a DC converter for converting an AC power provided from an external power source into a DC power source, a driving chip for controlling driving of the light source module 1200, and an ESD (ElectroStatic) to protect the light source module 1200. discharge) protection elements and the like, but is not limited thereto.

연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.The extension 1670 may have a shape protruding to the outside from the other side of the base 1650. The extension 1670 may be inserted into the connection 1750 of the inner case 1700, and may receive an electrical signal from the outside. For example, the extension 1670 may have the same width or smaller than the connection portion 1750 of the inner case 1700. Each end of the "+ wire" and the "-wire" may be electrically connected to the extension 1670, and the other end of the "+ wire" and the "-wire" may be electrically connected to the socket 1800. .

내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.The inner case 1700 may include a molding unit together with the power supply unit 1600 therein. The molding part is a part where the molding liquid is hardened, so that the power supply 1600 can be fixed inside the inner case 1700.

도 19는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.19 illustrates a display device including a light emitting device package according to an exemplary embodiment.

도 19를 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.Referring to FIG. 19, the display device 800 includes a bottom cover 810, a reflector 820 disposed on the bottom cover 810, light emitting modules 830 and 835 that emit light, and a reflector 820. ) An optical sheet including a light guide plate 840 disposed in front of the light guide plate and guiding light emitted from the light emitting modules 830 and 835 to the front of the display device, and prism sheets 850 and 860 disposed in front of the light guide plate 840. A display panel 870 disposed in front of the optical sheet, an image signal output circuit 872 connected to the display panel 870 and supplying an image signal to the display panel 870, and disposed in front of the display panel 870. The color filter 880 may be included. The bottom cover 810, the reflector 820, the light emitting modules 830 and 835, the light guide plate 840, and the optical sheet may form a backlight unit.

발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 도 6에 도시된 실시 예(500)일 수 있다.The light emitting module may include light emitting device packages 835 mounted on the substrate 830. Here, the substrate 830 may be a PCB or the like. The light emitting device package 835 may be the embodiment 500 illustrated in FIG. 6.

바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.The bottom cover 810 may accommodate components in the display device 800. In addition, the reflective plate 820 may be provided as a separate component as shown in the drawing, or may be provided in the form of a high reflective material on the rear surface of the light guide plate 840 or the front surface of the bottom cover 810. .

여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.Here, the reflective plate 820 may use a material having a high reflectance and being extremely thin, and may use polyethylene terephthalate (PET).

그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.The light guide plate 830 may be formed of polymethyl methacrylate (PMMA), polycarbonate (PC), polyethylene (PE), or the like.

그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.In addition, the first prism sheet 850 may be formed of a light transmitting and elastic polymer material on one surface of the support film, and the polymer may have a prism layer in which a plurality of three-dimensional structures are repeatedly formed. Here, the plurality of patterns may be provided in the stripe type and the valley repeatedly as shown.

그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.In addition, the direction of the floor and the valley of one surface of the support film in the second prism sheet 860 may be perpendicular to the direction of the floor and the valley of one surface of the support film in the first prism sheet 850. This is to evenly distribute the light transmitted from the light emitting module and the reflective sheet to the front surface of the display panel 1870.

그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.Although not shown, a diffusion sheet may be disposed between the light guide plate 840 and the first prism sheet 850. The diffusion sheet may be made of a polyester and polycarbonate-based material, and may maximize the light projection angle through refraction and scattering of light incident from the backlight unit. The diffusion sheet is formed on a support layer including a light diffusing agent, a first layer and a second layer which are formed on a light exit surface (first prism sheet direction) and a light incident surface (reflective sheet direction) and do not include a light diffusing agent. It may include.

실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.In an embodiment, the diffusion sheet, the first prism sheet 850, and the second prism sheet 860 form an optical sheet, which optical sheet is formed of another combination, for example, a micro lens array or a diffusion sheet and a micro lens array. Or a combination of one prism sheet and a micro lens array.

디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.A liquid crystal display panel may be disposed on the display panel 870. In addition to the liquid crystal display panel 860, another type of display device that requires a light source may be provided.

도 20은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프(head lamp, 900)를 나타낸다. 도 20을 참조하면, 해드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903), 및 렌즈(904)를 포함한다.20 illustrates a head lamp 900 including a light emitting device package according to an embodiment. Referring to FIG. 20, the head lamp 900 includes a light emitting module 901, a reflector 902, a shade 903, and a lens 904.

발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 6에 도시된 실시 예(100)일 수 있다.The light emitting module 901 may include a plurality of light emitting device packages (not shown) disposed on a substrate (not shown). In this case, the light emitting device package may be the embodiment 100 illustrated in FIG. 6.

리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.The reflector 902 reflects light 911 emitted from the light emitting module 901 in a predetermined direction, for example, the front 912.

쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.The shade 903 is disposed between the reflector 902 and the lens 904, and a member that blocks or reflects a portion of the light reflected by the reflector 902 toward the lens 904 to achieve a light distribution pattern desired by the designer. As one side, the one side portion 903-1 and the other side portion 903-2 of the shade 903 may have different heights.

발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.Light irradiated from the light emitting module 901 may be reflected by the reflector 902 and the shade 903 and then transmitted through the lens 904 toward the front of the vehicle body. The lens 904 may deflect forward light reflected by the reflector 902.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be interpreted that the contents related to such a combination and modification are included in the scope of the present invention.

10: 지지 기판 15: 접합층
20: 배리어층 30: 반사층
40: 오믹층 50: 보호층
60: 전류 차단층 70: 발광 구조물
80: 패시베이션층 90: 제1 전극
101: 곡률 제어층 205: 제2 전극.10: support substrate 15: bonding layer
20: barrier layer 30: reflective layer
40: ohmic layer 50: protective layer
60: current blocking layer 70: light emitting structure
80: passivation layer 90: first electrode
101: curvature control layer 205: second electrode.

Claims

Support substrates;
A second electrode disposed on the support substrate;
A bonding layer disposed between the support substrate and the second electrode;
A light emitting structure including a first semiconductor layer, an active layer disposed below the first semiconductor layer, and a second semiconductor layer disposed between the active layer and the second electrode;
A first electrode disposed on the first semiconductor layer; And
A curvature control layer disposed under the support substrate,
The thermal expansion coefficient of the curvature control layer is greater than the average thermal expansion coefficient of the second electrode and the bonding layer, the thickness of the curvature control layer is less than or equal to the total thickness of the second electrode and the bonding layer.

delete

Support substrates;
A second electrode disposed on the support substrate;
A bonding layer disposed between the support substrate and the second electrode;
A light emitting structure including a first semiconductor layer, an active layer disposed below the first semiconductor layer, and a second semiconductor layer disposed between the active layer and the second electrode;
A first electrode disposed on the first semiconductor layer; And
A curvature control layer disposed under the support substrate,
The thermal expansion coefficient of the curvature control layer is equal to the average thermal expansion coefficient of the second electrode and the bonding layer, the thickness of the curvature control layer is thicker than the total thickness of the second electrode and the bonding layer.

The method of claim 3,
The ratio of the total thickness of the curvature control layer, the second electrode and the bonding layer is greater than 1, less than or equal to 1.5.

The method of claim 1, wherein the second electrode,
An ohmic layer disposed under the second semiconductor layer; And
A light emitting device comprising a reflective layer disposed below the ohmic layer.