KR20150015778A - Semiconductor device and method for fabricating the same - Google Patents

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KR20150015778A
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Abstract

Provided is a semiconductor device. The semiconductor device includes a first fin and a second pin which are adjacent to a substrate in a long-side direction, a first elevated doping region which is formed on the first fin and includes the first doping concentration of impurity, a second elevated doping region which is formed on the second fin and includes the first doping concentration of impurity, and a first bridge which connects the first elevated doping region and the second elevated doping region and includes the second doping concentration of impurity. The doping concentration is different from the second doping concentration.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device and a manufacturing method thereof,

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof.

반도체 장치의 동작 특성 향상을 위해서, 저항 개선을 위한 연구가 많이 진행되고 있다. 그 중에 하나가, 소오스/드레인과 컨택 사이의 저항을 개선하는 것이다. 컨택 저항을 개선하기 위하여, 실리사이드의 일함수 및 소오스/드레인의 도핑 농도가 중요하며, 이에 의해서 SBH(Schottky Barrier Height)가 결정되고, SBH에 따라 컨택 저항이 결정된다. 또한, 소오스/드레인과 컨택 사이의 접촉 면적의 넓이도 컨택 저항을 결정하는데 중요한 요소이다.In order to improve the operating characteristics of the semiconductor device, researches for improving the resistance have been conducted. One of them is to improve the resistance between the source / drain and the contact. In order to improve the contact resistance, the work function of the silicide and the doping concentration of the source / drain are important, whereby the SBH (Schottky Barrier Height) is determined and the contact resistance is determined according to the SBH. In addition, the width of the contact area between the source / drain and the contact is also an important factor in determining the contact resistance.

본 발명이 해결하려는 기술적 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device with improved operational characteristics.

본 발명이 해결하려는 다른 기술적 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device with improved operational characteristics.

본 발명이 해결하려는 기술적 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical objects to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀, 상기 제1 핀 상에 형성되고, 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역(elevated doping region), 상기 제2 핀 상에 형성되고, 상기 불순물의 제1 도핑 농도를 포함하는 제2 상승된 도핑 영역 및 상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고, 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 포함하되, 상기 제1 도핑 농도와 상기 제2 도핑 농도는 서로 다르다. According to an aspect of the present invention, there is provided a semiconductor device including: a first fin and a second fin formed adjacent to each other in a long side direction on a substrate; A second raised doped region formed on the second fin and comprising a first doping concentration of the impurity and a second doped region formed on the second raised doped region, And a first bridge connecting the second raised doped regions to each other and including a second doping concentration of the impurity, wherein the first doping concentration and the second doping concentration are different from each other.

상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고, 상기 제1 브리지 상에 형성되는 상기 불순물의 제3 도핑 농도를 포함하는 제2 브리지를 더 포함하되, 상기 제3 도핑 농도와 상기 제2 도핑 농도는 서로 다를 수 있다.Further comprising a second bridge connecting the first raised doped region and the second raised doped region to each other and including a third doping concentration of the impurity formed on the first bridge, The concentration and the second doping concentration may be different from each other.

상기 제3 도핑 농도와 상기 제1 도핑 농도는 서로 동일할 수 있고, 상기 제2 브리지는 상기 제1 브리지 상에 위치하며, 상기 제1 및 제2 상승된 도핑 영역 사이의 공간을 메울 수 있다.The third doping concentration and the first doping concentration may be equal to each other and the second bridge may be located on the first bridge and may fill a space between the first and second raised doping regions.

상기 제2 브리지와 접촉하여 형성된 컨택을 더 포함할 수 있고, 상기 컨택은, 상기 제2 브리지 상에 형성된 실리사이드막과, 상기 실리사이드막 상에 형성된 도전막을 포함할 수 있다.The contact may further include a contact formed in contact with the second bridge, and the contact may include a silicide film formed on the second bridge and a conductive film formed on the silicide film.

상기 제1 상승된 도핑 영역은, 제1 영역과, 상기 제1 영역보다 상기 제1 핀에 가까운 제2 영역을 포함하되, 상기 제1 영역의 제1 폭은 상기 제2 영역의 제2 폭보다 크고, 상기 제2 상승된 도핑 영역은, 제3 영역과, 상기 제3 영역보다 상기 제2 핀에 가까운 제4 영역을 포함하되, 상기 제3 영역의 제3 폭은, 상기 제4 영역의 제4 폭보다 클 수 있다. 상기 제1 브리지는 상기 제1 영역과 상기 제3 영역을 서로 연결할 수 있고, 상기 제1 브리지는 역사다리꼴 또는 역삼각형 단면을 포함할 수 있다.Wherein the first raised doped region comprises a first region and a second region closer to the first fin than the first region, wherein the first width of the first region is less than the second width of the second region And the second raised doped region includes a third region and a fourth region closer to the second fin than the third region, the third width of the third region being greater than the third width of the fourth region, 4 width. The first bridge may connect the first region and the third region to each other, and the first bridge may include an inverted trapezoidal or inverted triangular cross-section.

상기 제2 영역과 상기 제4 영역은 서로 이격되어 있을 수 있고, 상기 제2 영역과 상기 제4 영역 사이에 배치되는 에어갭(airgap)을 더 포함할 수 있다.The second region and the fourth region may be spaced apart from each other and may further include an air gap disposed between the second region and the fourth region.

상기 제1 상승된 도핑 영역의 측벽과 상기 제2 상승된 도핑 영역의 측벽에 형성되고, 상기 제1 브리지의 상의 상기 제1 및 제2 상승된 도핑 영역 사이에는 미형성되는 캡핑막을 더 포함할 수 있다. 상기 캡핑막은 순수하게 실리콘을 포함할 수 있다.And a capping layer formed on sidewalls of the first raised doped region and sidewalls of the second raised doped region and not formed between the first and second raised doped regions on the first bridge have. The capping layer may comprise pure silicon.

상기 불순물은 Ge 또는 B일 수 있고, 상기 불순물이 Ge이면 상기 제2 도핑 농도는 2.5*10^22atom/cc 이상이고, 상기 불순물이 B이면 상기 제2 도핑 농도는 1*10^20atom/cc 이상일 수 있다.The impurity may be Ge or B, and if the impurity is Ge, the second doping concentration is at least 2.5 * 10 22 atm / cc. If the impurity is B, the second doping concentration is at least 1 * 10 20 atm / .

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀, 상기 제1 핀 상과 상기 제2 핀 상에, 상기 제1 핀과 상기 제2 핀을 서로 전기적으로 연결하며 역U(inversed U)자형으로 형성되는 소오스/드레인, 상기 기판과 상기 소오스/드레인 사이에, 상기 소오스/드레인에 접촉하며, 상기 기판과 이격되어 형성되는 브리지 및 상기 역U자형의 상면에 접촉하는 컨택을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a first pin and a second pin formed adjacent to each other in a long side direction on a substrate; a first pin and a second pin formed on the first pin and the second pin, A source / drain formed in an inverted U-shape and electrically connecting the first fin and the second fin to each other, and a source / drain contacted with the source / drain between the substrate and the source / drain, And a contact contacting the upper surface of the inverted U-shape.

상기 소오스/드레인 측벽과 상기 브리지 하면에 형성되는 캡핑막을 더 포함할 수 있다.And a capping layer formed on the sidewall of the source / drain and the bottom of the bridge.

상기 소오스/드레인은 불순물의 제1 도핑 농도를 포함하고, 상기 브리지는 상기 불순물의 제1 도핑 농도보다 높은 불순물의 제2 도핑 농도를 포함할 수 있다.The source / drain comprises a first doping concentration of the impurity, and the bridge may comprise a second doping concentration of the impurity which is higher than the first doping concentration of the impurity.

상기 기판과 상기 브리지 사이에 배치되는 에어갭을 더 포함할 수 있다.And an air gap disposed between the substrate and the bridge.

상기 기술적 과제를 달성하기 위한 본 발명의 또다른 실시예에 따른 반도체 장치는, 기판에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀, 상기 제1 핀 상에 형성된 제1 상승된 도핑 영역, 상기 제2 핀 상에 형성된 제2 상승된 도핑 영역, 상기 제1 상승된 도핑 영역의 상면과 상기 제2 상승된 도핑 영역의 상면을 연결하는 제2 브리지 및 상기 제1 상승된 도핑 영역의 상면, 상기 제2 상승된 도핑 영역의 상면 및 상기 제2 브리지와 접촉하는 컨택을 포함하고, 상기 제1 상승된 도핑 영역, 상기 제2 상승된 도핑 영역 및 상기 제2 브리지의 불순물의 농도는 서로 동일하다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a substrate; a first fin and a second fin formed adjacent to each other in a long side direction of the substrate; A second raised doped region formed on the second fin, a second bridge connecting an upper surface of the first raised doped region and an upper surface of the second raised doped region, A second raised doped region, and a contact in contact with the second bridge, wherein the concentrations of impurities in the first raised doped region, the second raised doped region, and the second bridge are the same Do.

상기 제1 및 제2 상승된 도핑 영역 사이에 형성되고, 상기 제2 브리지 하면과 접촉하는 제1 브리지를 더 포함하되, 상기 제1 브리지의 불순물의 농도는 상기 제2 브리지의 불순물의 농도와는 다를 수 있다.And a first bridge formed between the first and second raised doped regions and in contact with the second bridge bottom, wherein the concentration of the impurity of the first bridge is less than the concentration of the impurity of the second bridge can be different.

상기 기술적 과제를 달성하기 위한 본 발명의 또다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 상기 제1 영역에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀과, 상기 제1 핀 상에 형성되고, 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역과, 상기 제2 핀 상에 형성되고, 상기 불순물의 제1 도핑 농도를 포함하는 제2 상승된 도핑 영역과, 상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 포함하되, 상기 제1 도핑 농도와 상기 제2 도핑 농도는 서로 다른 제1 핀형 트랜지스터 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터를 포함한다.According to another aspect of the present invention, there is provided a semiconductor device including a substrate on which a first region and a second region are defined, and a first fin-shaped transistor formed on the first region, A first raised and doped region formed on the first fin and including a first doping concentration of the impurity; and a second doped region formed on the second fin, A second raised doped region comprising a first doping concentration of the impurity and a second doped region including a second doped region of the first doped region and a second doped region of the second doped region, Wherein the first doping concentration and the second doping concentration are different from each other, and a second fin-shaped transistor formed in the second region.

상기 제2 핀형 트랜지스터는, 상기 제2 영역에 서로 장변 방향으로 인접하여 형성된 제3 핀 및 제4 핀과, 상기 제3 핀 상에 형성된 상기 불순물의 제1 도핑 농도를 포함하는 제3 상승된 도핑 영역과, 상기 제4 핀 상에 형성된 상기 불순물의 제1 도핑 농도를 포함하는 제4 상승된 도핑 영역을 포함하되, 상기 제3 상승된 도핑 영역과 상기 제4 상승된 도핑 영역은 서로 물리적으로 분리될 수 있다. 상기 제1 핀 및 상기 제2 핀 사이의 거리는 상기 제3 핀 및 상기 제4 핀 사이의 거리보다 짧을 수 있다. 상기 제1 핀형 트랜지스터는, 상기 제1 상승된 도핑 영역의 측벽과 상기 제2 상승된 도핑 영역의 측벽에 형성되며, 상기 제1 브리지의 상의 상기 제1 및 제2 상승된 도핑 영역 사이에는 미형성되는 제1 캡핑막을 더 포함하고, 상기 제2 핀형 트랜지스터는, 상기 제3 상승된 도핑 영역의 측벽과 상기 제4 상승된 도핑 영역의 측벽에 형성되는 제2 캡핑막을 더 포함할 수 있다.Wherein the second fin-shaped transistor comprises a third fin and a fourth fin formed adjacent to each other in the long side direction in the second region, and a third raised doping including a first doping concentration of the impurity formed on the third fin, And a fourth raised doped region including a first doped concentration of the impurity formed on the fourth fin, wherein the third raised doped region and the fourth raised doped region are physically separated from each other . The distance between the first pin and the second pin may be shorter than the distance between the third pin and the fourth pin. Wherein the first fin-shaped transistor is formed in a sidewall of the first raised doped region and a sidewall of the second raised doped region, and between the first and second raised doped regions of the first bridge, The second fin-type transistor may further include a second capping layer formed on a sidewall of the third raised doped region and a sidewall of the fourth raised doped region.

상기 제1 영역은 로직 영역이고, 상기 제2 영역은 SRAM 영역일 수 있다.The first area may be a logic area, and the second area may be an SRAM area.

상기 제1 및 제2 핀형 트랜지스터는 PMOS 트랜지스터일 수 있다.The first and second fin-shaped transistors may be PMOS transistors.

상기 제2 핀형 트랜지스터는, 상기 제2 영역에 서로 장변 방향으로 인접하여 형성된 제5 핀 및 제6 핀과, 상기 제5 핀 상에 형성된 상기 불순물과 다른 제3 불순물을 포함하는 제5 상승된 도핑 영역과, 상기 제6 핀 상에 형성된 상기 제3 불순물을 포함하는 제6 상승된 도핑 영역을 포함할 수 있고, 상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS 영역일 수 있다.Wherein the second fin-shaped transistor includes a fifth fin and a sixth fin formed adjacent to each other in the long side direction in the second region and a fifth raised doping region including a third impurity different from the impurity formed on the fifth fin, And a sixth raised doped region including the third impurity formed on the sixth pin, the first region may be a PMOS region, and the second region may be an NMOS region.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판에 서로 장변 방향으로 인접하여 제1 핀 및 제2 핀을 형성하고, 상기 제1 핀 상에 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역(elevated doping region)을 형성하고, 상기 제2 핀 상에 상기 불순물의 제1 도핑 농도를 포함하는 제2 상승된 도핑 영역을 형성하고, 상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고, 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 형성하는 것을 포함하되, 상기 제1 도핑 농도와 상기 제2 도핑 농도는 서로 다르다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first fin and a second fin adjacent to each other in a long side direction on a substrate; Forming a first raised doping region comprising a doping concentration and forming a second raised doping region comprising a first doping concentration of the impurity on the second fin, And forming a first bridge including a second doped concentration of the impurity, wherein the first doping concentration and the second doping concentration are different from each other .

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은, 제1 영역 및 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 서로 장변 방향으로 인접하여 제1 핀 및 제2 핀을, 상기 제2 영역에 서로 장변 방향으로 인접하여 제3 핀 및 제4 핀을 형성하고, 상기 제1 핀 내지 제4 핀 상에 각각 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역 내지 제4 상승된 도핑 영역을 형성하고, 상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하는 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 형성하되, 상기 제1 브리지는 상기 제2 영역에는 미형성되고, 상기 제1 및 제2 상승된 도핑 영역과 연결되고, 상기 제1 브리지 상의 상기 제1 상승된 도핑 영역과 상기 상기 제2 상승된 도핑 영역 사이의 공간을 메우며, 상기 불순물의 제3 도핑 농도를 포함하는 제2 브리지를 형성하는 것을 포함하되, 상기 제2 도핑 농도는 상기 제1 도핑 농도보다 높고, 상기 제1 및 제3 도핑 농도는 서로 동일하다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a substrate having a first region and a second region defined therein; And a second fin are formed on the first region and the second region so as to form a third pin and a fourth pin adjacent to each other in the long side direction in the second region and each of the first pin and the fourth pin has a first doping concentration Forming an elevated doped region to a fourth raised doped region and forming a first bridge comprising a second doped concentration of the impurity connecting the first raised doped region and the second raised doped region to each other, Wherein the first bridge is not formed in the second region and is connected to the first and second raised doped regions and wherein the first raised doped region on the first bridge and the second raised doped region on the first bridge, Space between Roasting, comprising: forming a second bridge including a third doping concentration of said impurity, and the second doping concentration is higher than 1, wherein the doping concentration, the first and third doping concentrations are equal to each other.

상기 제1 영역은 로직 영역이고, 상기 제2 영역은 SRAM 영역일 수 있다.The first area may be a logic area, and the second area may be an SRAM area.

상기 불순물은 Ge 또는 B일 수 있다.The impurity may be Ge or B.

상기 제1 핀과 상기 제2 핀 사이의 거리는 상기 제3 핀과 상기 제4 핀 사이의 거리보다 짧을 수 있다.The distance between the first pin and the second pin may be shorter than the distance between the third pin and the fourth pin.

상기 제2 브리지를 형성한 후에, 상기 제1 내지 제4 상승된 도핑 영역의 측벽, 상기 제1 브리지의 하면 및 상기 제2 브리지의 상면에 배치되는 캡핑막을 형성하는 것을 더 포함할 수 있다. 상기 캡핑막은 순수 실리콘을 포함할 수 있다. 상기 캡핑막은 상기 제1 내지 제4 상승된 도핑 영역과, 상기 제1 및 제2 브리지보다 높은 압력에서 형성될 수 있고, 상기 캡핑막은 50 torr 이상에서 형성될 수 있다.And forming a capping film disposed on a sidewall of the first to fourth raised doped regions, a lower surface of the first bridge, and an upper surface of the second bridge after forming the second bridge. The capping layer may comprise pure silicon. The capping layer may be formed at a higher pressure than the first to fourth raised doped regions and the first and second bridges, and the capping layer may be formed at 50 torr or more.

상기 캡핑막을 형성한 후에, 상기 캡핑막을 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에, 상기 제1 및 제2 상승된 도핑 영역과 상기 제2 브리지를 노출시키는 제1 컨택홀과, 상기 제3 및 제4 상승된 도핑 영역을 노출시키는 제2 컨택홀을 형성하고, 상기 제1 및 제2 컨택홀 내에 컨택을 형성하는 것을 더 포함할 수 있다. A first contact hole exposing the first and second raised doped regions and the second bridge in the interlayer insulating film; and a second contact hole exposing the first and second raised doped regions and the second bridge, Forming a second contact hole exposing a fourth raised doped region, and forming a contact in the first and second contact holes.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 반도체 장치의 A ― A, 도 3은 도 1의 반도체 장치의 B ― B, 도 4 및 도 5는 도 1의 반도체 장치의 C ― C를 따라서 절단한 단면도이다.
도 6 및 도 7은 도 1의 반도체 장치의 효과를 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 9는 도 8의 반도체 장치의 C ― C를 따라서 절단한 단면도이다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12는 도 10의 반도체 장치의 C ― C를 따라서 절단한 단면도이다.
도 13은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 14는 도 13의 반도체 장치의 A ― A와 D ― D를 따라서 절단한 단면도이다.
도 15는 도 13의 반도체 장치의 B ― B와 E ― E를 따라서 절단한 단면도이다.
도 16은 도 13의 반도체 장치의 C ― C와 F ― F를 따라서 절단한 단면도이다.
도 17a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17b 및 도 17c는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 18 내지 도 28은 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29 내지 도 37은 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.1 is a perspective view illustrating a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of the semiconductor device A-A of FIG. 1, FIG. 3 is a cross-sectional view of the semiconductor device B-B of FIG. 1, and FIGS.
6 and 7 are views for explaining the effect of the semiconductor device of FIG.
8 is a perspective view illustrating a semiconductor device according to a second embodiment of the present invention.
9 is a sectional view taken along the line C - C of the semiconductor device of FIG.
10 is a perspective view illustrating a semiconductor device according to a third embodiment of the present invention.
11 is a perspective view illustrating a semiconductor device according to a fourth embodiment of the present invention.
12 is a sectional view taken along the line C - C of the semiconductor device of FIG.
13 is a perspective view illustrating a semiconductor device according to a fifth embodiment of the present invention.
14 is a sectional view taken along line A - A and D - D of the semiconductor device of FIG.
15 is a cross-sectional view taken along line B-B and E-E of the semiconductor device of FIG.
16 is a cross-sectional view taken along line C-C and F-F of the semiconductor device of FIG.
17A is a block diagram of an electronic system including a semiconductor device according to some embodiments of the present invention.
17B and 17C are exemplary semiconductor systems to which a semiconductor device according to some embodiments of the present invention may be applied.
18 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
FIGS. 29 to 37 are intermediate diagrams for explaining a semiconductor device manufacturing method according to a fourth embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The dimensions and relative sizes of the components shown in the figures may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout the specification and "and / or" include each and every combination of one or more of the mentioned items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above " indicates that no other device or layer is interposed in between.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figures, an element described as "below" or "beneath" of another element may be placed "above" another element. Thus, the exemplary term "below" can include both downward and upward directions. The elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms " comprises "and / or" comprising "used in the specification do not exclude the presence or addition of one or more other elements in addition to the stated element.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements or components, it is needless to say that these elements or components are not limited by these terms. These terms are used only to distinguish one element or component from another. Therefore, it is needless to say that the first element or the constituent element mentioned below may be the second element or constituent element within the technical spirit of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

도 1 내지 도 7을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 설명하기로 한다.A semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 7. FIG.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 반도체 장치의 A ― A, 도 3은 도 1의 반도체 장치의 B ― B, 도 4 및 도 5는 도 1의 반도체 장치의 C ― C를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 도 1에서는 제1 층간 절연막(171)과 제2 층간 절연막(172)를 도시하지 않는다. 도 6 및 도 7은 도 1의 반도체 장치의 효과를 설명하기 위한 도면이다.1 is a perspective view for explaining a semiconductor device according to a first embodiment of the present invention, FIG. 2 is a cross sectional view taken along the line A - A of the semiconductor device of FIG. 1, 5 is a cross-sectional view taken along the line C-C of the semiconductor device of FIG. For convenience of explanation, the first interlayer insulating film 171 and the second interlayer insulating film 172 are not shown in Fig. 6 and 7 are views for explaining the effect of the semiconductor device of FIG.

도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 제1 핀(F11), 제2 핀(F11), 소자 분리막(110), 제1 게이트 구조체(149), 제1 소오스/드레인(120), 제1 컨택(181), 제1 층간 절연막(171) 및 제2 층간 절연막(172) 등을 포함할 수 있다.1 to 4, a semiconductor device 1 according to a first embodiment of the present invention includes a substrate 100, a first fin F11, a second fin F11, an element isolation layer 110, 1 gate structure 149, a first source / drain 120, a first contact 181, a first interlayer insulating film 171, a second interlayer insulating film 172, and the like.

구체적으로, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.Specifically, the substrate 100 may be made of one or more semiconductor materials selected from the group consisting of Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs and InP. A silicon on insulator (SOI) substrate may also be used.

제1 핀(F11)과 제2 핀(F12)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 구체적으로, 제1 핀(F11)과 제2 핀(F12)은 장변과 단변을 가질 수 있으며, 제1 핀(F11)과 제2 핀(F12)은 장변 방향으로 연장되며 서로 인접하여 형성될 수 있다. 도 1에서는 장변 방향이 제2 방향(Y1)으로, 단변 방향이 제1 방향(X1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 제1 핀(F11)과 제2 핀(F12)은 장변 방향이 제1 방향(X1), 단변 방향이 제2 방향(Y2)이고, 제1 핀(F11)과 제2 핀(F12)은 제2 방향(Y2)으로 인접하여 형성될 수 있다.The first pin F11 and the second pin F12 may be elongated along the second direction Y1. The first pin F11 and the second pin F12 may have a long side and a short side and the first pin F11 and the second pin F12 may extend in the long side direction and may be formed adjacent to each other. have. In FIG. 1, the long side direction is shown as the second direction Y1 and the short side direction is shown as the first direction (X1), but the present invention is not limited thereto. For example, the first pin F11 and the second pin F12 are arranged such that the long side direction is the first direction X1 and the short side direction is the second direction Y2 and the first pin F11 and the second pin F12 May be formed adjacent to each other in the second direction Y2.

제1 핀(F11)과 제2 핀(F12)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 및 제2 핀(F11, F12)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 소자 분리막(110)은 기판(100) 상에 형성되며, 제1 핀(F11)과 제2 핀(F12)의 측면을 덮을 수 있다. The first and second pins F11 and F12 may be part of the substrate 100 or may include an epitaxial layer grown from the substrate 100. [ The first and second pins F11 and F12 may include, for example, Si or SiGe. The element isolation film 110 is formed on the substrate 100 and can cover the sides of the first fin F11 and the second fin F12.

제1 게이트 구조체(149)는 제1 게이트 절연막(145)과 제1 게이트 전극(147)을 포함할 수 있으며, 제1 핀(F11) 및 제2 핀(F12) 상에, 제1 핀(F11) 및 제2 핀(F12)과 교차하도록 형성될 수 있다. 게이트 구조체(149)는 제1 방향(X1)으로 연장될 수 있다.The first gate structure 149 may include a first gate insulating layer 145 and a first gate electrode 147. The first gate structure 149 may be formed on the first fin F11 and the second fin F12, And the second pin F12. The gate structure 149 may extend in a first direction X1.

제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다. The first gate electrode 147 may include metal layers MG1 and MG2. The first gate electrode 147 may be formed by stacking two or more metal layers MG1 and MG2, as shown in FIG. The first metal layer MG1 controls the work function and the second metal layer MG2 functions to fill a space formed by the first metal layer MG1. For example, the first metal layer MG1 may include at least one of TiN, TaN, TiC, and TaC. In addition, the second metal layer MG2 may include W or Al. Alternatively, the first gate electrode 147 may be made of Si, SiGe or the like instead of a metal. The first gate electrode 147 may be formed through, for example, a replacement process, but is not limited thereto.

제1 게이트 절연막(145)은 제1 핀(F11) 및 제2 핀(F12)과 제1 게이트 전극(147) 사이에 형성될 수 있다. 도 2에 도시된 것과 같이, 제1 게이트 절연막(145)은 제1 핀(F11)의 상면과 측면의 상부, 그리고 제2 핀(F12)의 상면과 측면의 상부에 형성될 수 있다. 또한, 제1 게이트 절연막(145)은 제1 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 제1 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(145)은 HfO2, ZrO2 , LaO, Al2O3 또는 Ta2O5을 포함할 수 있다. 스페이서(151)는 제1 게이트 구조체(149)의 측벽에 형성될 수 있으며, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.The first gate insulating film 145 may be formed between the first fin F11 and the second fin F12 and the first gate electrode 147. [ As shown in FIG. 2, the first gate insulating layer 145 may be formed on the upper surface and the upper surface of the first fin F11, and the upper surface and the upper surface of the second fin F12. Also, the first gate insulating film 145 may be disposed between the first gate electrode 147 and the device isolation film 110. The first gate insulating layer 145 may include a high dielectric constant material having a higher dielectric constant than the silicon oxide layer. For example, the first gate insulating film 145 may include HfO 2 , ZrO 2 , LaO, Al 2 O 3, or Ta 2 O 5 . The spacer 151 may be formed on the sidewall of the first gate structure 149, and may include at least one of a nitride film and an oxynitride film.

제1 소오스/드레인(120)은 제1 게이트 구조체(149)의 양측에, 제1 핀(F11) 및 제2 핀(F12) 상에 형성될 수 있다. 제1 소오스/드레인(120)은 제1 상승된 도핑 영역(elevated doping region)(123), 제2 상승된 도핑 영역(124), 제1 브리지(125), 제2 브리지(127) 등을 포함할 수 있다.The first source / drain 120 may be formed on the first fin F11 and the second fin F12 on both sides of the first gate structure 149. [ The first source / drain 120 includes a first elevated doping region 123, a second raised doped region 124, a first bridge 125, a second bridge 127, etc. can do.

제1 상승된 도핑 영역(123)은 제1 핀(F11) 상에 형성되고, 제2 상승된 도핑 영역(124)은 제2 핀(F12) 상에 형성될 수 있다. 즉, 제1 및 제2 상승된 도핑 영역(123, 124)의 상면은 제1 층간 절연막(171)의 하면보다 높을 수 있다. 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)은 다양한 형상일 수 있다. 예를 들어, 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)은 다이아몬드 형상, 원 형상 중 적어도 하나일 수 있다. 도 1, 도 4, 도5에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.A first raised doped region 123 may be formed on the first fin F11 and a second raised doped region 124 may be formed on the second fin F12. That is, the upper surfaces of the first and second raised doped regions 123 and 124 may be higher than the lower surface of the first interlayer insulating film 171. The first raised doped region 123 and the second raised doped region 124 may be of various shapes. For example, the first raised doped region 123 and the second raised doped region 124 may be at least one of a diamond shape and a circular shape. Figures 1, 4 and 5 illustrate diamond shapes (or pentagonal or hexagonal shapes) by way of example.

예를 들어, 제1 상승된 도핑 영역(123)은 도 4에 도시된 것과 같이, 제1 영역(123a)과 제2 영역(123b)을 포함할 수 있다. 제2 영역(123b)은 제1 영역(123a)보다 제1 핀(F11)에 더 가까운 영역이다. 제1 영역(123a)의 제1 폭(W1)은 제2 영역(123b)의 제2 폭(W2)보다 클 수 있다. 마찬가지로, 제2 상승된 도핑 영역(124)은 제3 영역(124a)과 제4 영역(124b)을 포함할 수 있다. 제4 영역(124b)은 제3 영역(124a)보다 제2 핀(F12)에 더 가까운 영역이며, 제3 영역(124a)의 제3 폭(W3)은 제4 영역(124b)의 제4 폭(W4)보다 클 수 있다. 따라서, 제1 영역(123a)과 제3 영역(124a) 사이의 거리는 제2 영역(123b)과 제4 영역(124b) 사이의 거리보다 가까울 수 있고, 제2 영역(123b)과 제4 영역(124b) 사이는 서로 이격되어 있을 수 있다. For example, the first raised doped region 123 may include a first region 123a and a second region 123b, as shown in FIG. The second region 123b is an area closer to the first fin F11 than the first region 123a. The first width W1 of the first region 123a may be greater than the second width W2 of the second region 123b. Likewise, the second raised doped region 124 may include a third region 124a and a fourth region 124b. The fourth region 124b is a region closer to the second fin F12 than the third region 124a and the third width W3 of the third region 124a is a region closer to the fourth width 124b than the third region 124b. (W4). The distance between the first area 123a and the third area 124a may be less than the distance between the second area 123b and the fourth area 124b and the distance between the second area 123b and the fourth area 124b 124b may be spaced apart from each other.

제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124) 사이에는 제1 브리지(125)가 형성된다. 제1 브리지(125)는 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)에 접촉하고 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)을 서로 연결할 수 있다. 구체적으로, 제1 브리지(125)는 제1 상승된 도핑 영역(123)의 제1 영역(123a)과 제2 상승된 도핑 영역(124)의 제3 영역(124a)을 서로 연결할 수 있다. 제1 영역(123a)과 제3 영역(124a) 사이의 거리가 짧기 때문에 제1 브리지(125)는 제1 영역(123a)과 제3 영역(124a) 사이에 형성될 수 있다.A first bridge 125 is formed between the first raised doped region 123 and the second raised doped region 124. The first bridge 125 contacts the first raised doped region 123 and the second raised doped region 124 and contacts the first raised doped region 123 and the second raised doped region 124 with each other You can connect. Specifically, the first bridge 125 may connect the first region 123a of the first raised doped region 123 and the third region 124a of the second raised doped region 124 to each other. The first bridge 125 may be formed between the first region 123a and the third region 124a because the distance between the first region 123a and the third region 124a is short.

한편, 제1 브리지(125)의 단면, 예를 들어 C ? C를 따라서 절단한 단면은 역사다리꼴 형상일 수 있다. 또는 제1 브리지(125)가 제1 상승된 도핑 영역(123)과 접하는 단면, 그리고 제2 상승된 도핑 영역(124)과 접하는 면은 예를 들어, 시그마 형상(∑)일 수 있으나 이에 제한되는 것은 아니다. On the other hand, the cross section of the first bridge 125, for example, C? The section cut along C may be inverted trapezoidal. Or a plane in which the first bridge 125 is in contact with the first raised doped region 123 and a face in contact with the second raised doped region 124 may be, for example, a sigma shape It is not.

제2 브리지(127)는 제1 브리지(125) 상에 형성될 수 있다. 제2 브리지(127)는 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)을 서로 연결할 수 있다. 구체적으로, 제2 브리지(127)는 제1 브리지(125) 상에 형성된 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124) 사이의 공간을 메울 수 있다. 다시 말해서, 제2 브리지(127)는 제1 상승된 도핑 영역의 상면(123c)과 제2 상승된 도핑 영역의 상면(125c)을 연결할 수 있다. 결국, 제1 상승된 도핑 영역의 상면(123c)과, 제2 상승된 도핑 영역의 상면(125c)과, 제2 브리지의 상면(127c)은 서로 이어져 있을 수 있다.The second bridge 127 may be formed on the first bridge 125. The second bridge 127 may connect the first raised doped region 123 and the second raised doped region 124 to each other. Specifically, the second bridge 127 may fill the space between the first raised doped region 123 formed on the first bridge 125 and the second raised doped region 124. In other words, the second bridge 127 can connect the upper surface 123c of the first raised doped region and the upper surface 125c of the second raised doped region. As a result, the upper surface 123c of the first raised doped region, the upper surface 125c of the second raised doped region, and the upper surface 127c of the second bridge may be connected to each other.

제1 캡핑막(129)은 제1 상승된 도핑 영역(123)의 측벽과 제2 상승된 도핑 영역(124)의 측벽에 형성될 수 있다. 또한, 제1 브리지(125)의 하면에도 형성될 수 있다. 그러나, 제1 캡핑막(129)은 제1 브리지(125) 상에는 형성되지 않는다. 제1 브리지(125) 상의 제1 및 제2 상승된 도핑 영역(123, 124) 사이에는 제2 브리지(127)가 배치되기 때문에 제1 캡핑막(129)은 미형성된다.The first capping layer 129 may be formed on the sidewalls of the first raised doped region 123 and the second raised doped region 124. Also, it may be formed on the lower surface of the first bridge 125. However, the first capping film 129 is not formed on the first bridge 125. Since the second bridge 127 is disposed between the first and second raised doped regions 123 and 124 on the first bridge 125, the first capping layer 129 is not formed.

제1 핀(F11)과 제1 상승된 도핑 영역(123) 사이에 제1 씨드막(121)이, 제2 핀(F12)과 제2 상승된 도핑 영역(124) 사이에 제2 씨드막(122)이 형성될 수 있다. 제1 및 제2 씨드막(121, 122)은 제1 및 제2 상승된 도핑 영역(123, 124)을 형성하는데 필요한 씨드(seed) 역할을 할 수 있다.A first seed layer 121 is formed between the first fin F11 and the first doped region 123 and a second seed layer 121 is formed between the second fin F12 and the second doped region 124. [ 122 may be formed. The first and second seed films 121 and 122 may serve as a seed for forming the first and second doped regions 123 and 124.

제1 소오스/드레인(120)은 Si를 포함할 수 있다. 제1 소오스/드레인(120) 중에서, 제1 캡핑막(129)은 불순물을 포함하지 않을 수 있다. 불순물을 포함하지 않으면, 불순물을 포함하는 경우보다 식각률이 감소한다. 따라서, 제1 캡핑막(129)은 컨택(181)을 형성할 때, 제1 및 제2 상승된 도핑 영역(123, 124)의 식각량을 조절할 수 있다. 불순물의 함유량이 많을수록 식각률은 증가한다.The first source / drain 120 may comprise Si. Of the first source / drain 120, the first capping layer 129 may not contain impurities. If the impurity is not contained, the etching rate is reduced as compared with the case where the impurity is contained. Accordingly, the first capping layer 129 can control the etching amount of the first and second raised doped regions 123 and 124 when forming the contact 181. [ The higher the content of impurities, the higher the etch rate.

제1 및 제2 씨드막(121, 122), 제1 상승된 도핑 영역(123), 제2 상승된 도핑 영역(124), 제1 브리지(125) 및 제2 브리지(127)는 불순물을 포함할 수 있으며, 각각이 포함하는 불순물의 함유량이 달라 도핑 농도가 다를 수 있다. 제1 및 제2 상승된 도핑 영역(123, 124)은 불순물의 제1 도핑 농도를 갖고, 제1 브리지(125)는 불순물의 제2 도핑 농도를 갖고, 제2 브리지(127)는 불순물의 제3 도핑 농도를 갖고, 제1 및 제2 씨드막(121, 122)은 제4 도핑 농도를 가질 수 있다.The first and second seed layers 121 and 122, the first raised doped region 123, the second raised doped region 124, the first bridge 125 and the second bridge 127 contain impurities And the doping concentration may be different depending on the content of each impurity. The first and second raised doped regions 123 and 124 have a first doping concentration of the impurity and the first bridge 125 has a second doping concentration of the impurity and the second bridge 127 has a doping concentration of the impurity 3 doping concentration, and the first and second seed films 121 and 122 may have a fourth doping concentration.

제2 도핑 농도는 제1 도핑 농도와 다르며, 제1 도핑 농도보다 높을 수 있다. 즉, 제1 브리지(125)는 제1 및 제2 상승된 도핑 영역(123, 124)보다 불순물의 함유량이 많을 수 있다. 또한, 제2 도핑 농도는 제3 도핑 농도와 제4 도핑 농도보다도 높을 수 있다.The second doping concentration is different from the first doping concentration and may be higher than the first doping concentration. That is, the first bridge 125 may have a larger impurity content than the first and second doped regions 123 and 124. Also, the second doping concentration may be higher than the third doping concentration and the fourth doping concentration.

제3 도핑 농도와 제1 도핑 농도는 서로 동일할 수 있다. 여기서, ‘동일하다’는 말은, 완전히 같거나, 공정 상 발생할 수 있는 오차 범위 내의 차이를 포함하는 의미로 사용된다. 제4 도핑 농도는 제1 도핑 농도와 동일하거나 그보다 작을 수 있다.The third doping concentration and the first doping concentration may be equal to each other. Here, the word " identical " is used to mean a difference that is within the error range, which is completely the same or can occur in the process. The fourth doping concentration may be equal to or less than the first doping concentration.

제1 소오스/드레인(120) 중에서, 불순물을 제1 도핑 농도(제3 도핑 농도)로 포함하는 제1 소오스/드레인(120) 부분, 즉 제1 및 제2 도핑 영역(123, 124)과 제2 브리지(127)는 역U(inversed U)자형으로 형성될 수 있다. 불순물을 제1 도핑 농도로 포함하는 제1 소오스/드레인(120) 부분은, 역U자형의 상면(제1 도핑 영역(123), 제2 도핑 영역(124) 및 제2 브리지(127)의 상면)에서 제1 컨택(181)과 접촉할 수 있으며, 제1 핀(F11)과 제2 핀(F12)을 역U자형으로 서로 전기적으로 연결할 수 있다. 그리고 U자형의 오목한 부분, 즉, 기판(100)과 제2 브리지(127) 사이에는 제1 브리지(125)가 배치된다. 제1 브리지(125)는 기판(100)과 이격되어 형성되고 불순물을 제1 도핑 농도로 포함하는 제1 소오스/드레인(120) 부분과 접촉한다.In the first source / drain 120, a first source / drain 120 portion including impurities at a first doping concentration (a third doping concentration), that is, first and second doped regions 123 and 124, 2 bridge 127 may be formed in an inverted U (inverted U) shape. The portion of the first source / drain 120 including impurities at the first doping concentration is formed on the upper surface of the inverted U-shaped top surface (the first doped region 123, the second doped region 124 and the upper surface of the second bridge 127) And the first pin F11 and the second pin F12 may be electrically connected to each other in an inverted U-shape. A first bridge 125 is disposed between the U-shaped concave portion, that is, between the substrate 100 and the second bridge 127. The first bridge 125 is spaced apart from the substrate 100 and contacts the first source / drain 120 portion containing impurities at a first doping concentration.

불순물은 제1 불순물과 제2 불순물 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 불순물은 Ge이고, 제2 불순물은 B일 수 있으나, 이에 제한되는 것은 아니다. 불순물 중 제1 불순물은 제1 소오스/드레인(120)의 SBH를 조절하는 역할을 할 수 있으며, 제1 불순물의 함유량이 많을수록 SBH는 감소한다. 또한, 제1 불순물은 Si보다 격자 상수가 높은 물질로서, 제1 핀(F11)과 제2 핀(F12)에 압축 스트레스를 가하여 채널 영역의 이동도(mobility)를 향상시킬 수 있다. 불순물 중 제2 불순물은 제1 소오스/드레인(120)의 저항을 조절할 수 있으며, 제2 불순물의 함유량이 많을수록 저항이 감소한다. The impurity may include at least one of the first impurity and the second impurity. For example, the first impurity may be Ge, and the second impurity may be B, but is not limited thereto. The first impurity in the impurity can serve to control the SBH of the first source / drain 120, and the SBH decreases as the content of the first impurity increases. Also, the first impurity is a material having a higher lattice constant than Si, and can increase the mobility of the channel region by applying a compressive stress to the first fin F11 and the second fin F12. The second impurity in the impurity can control the resistance of the first source / drain 120, and the resistance decreases as the content of the second impurity increases.

예를 들어, 제1 불순물의 제2 도핑 농도는 2.5*10^22atom/cc 이상이고, 제2 불순물의 제2 도핑 농도는 1*10^20atom/cc 이상일 수 있으나 본 발명이 이에 제한되는 것은 아니다.For example, the second doping concentration of the first impurity may be greater than or equal to 2.5 * 10 22 atom / cc and the second doping concentration of the second impurity may be greater than or equal to 1 * 10 20 atoms / cc, but the present invention is not limited thereto .

제1 컨택(181)은 제2 브리지(127) 상에 형성될 수 있다. 제1 컨택(181)은 제2 브리지(127)와 접촉하며, 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)과도 접촉할 수 있다. 다시 말해서, 제1 및 제2 상승된 도핑 영역(123, 124)의 상면과 제2 브리지(127)의 상면은 제1 컨택(181)과 접촉할 수 있다.The first contact 181 may be formed on the second bridge 127. The first contact 181 contacts the second bridge 127 and may also contact the first raised doped region 123 and the second raised doped region 124. In other words, the top surfaces of the first and second raised doped regions 123 and 124 and the top surface of the second bridge 127 can contact the first contact 181.

제1 컨택(181)은 배선과 제1 소오스/드레인(120)을 전기적으로 연결하며, 실리사이드막(183), 도전막(185)을 포함할 수 있다. 실리사이드막(183)은 컨택(181)의 하면에 형성되어 제1 상승된 도핑 영역(123), 제2 상승된 도핑 영역(124) 및 제2 브리지(127)와 접촉할 수 있으며, 도전막(185)은 실리사이드막(183) 상에 형성될 수 있다.The first contact 181 electrically connects the wiring to the first source / drain 120 and may include a silicide film 183 and a conductive film 185. The silicide film 183 may be formed on the lower surface of the contact 181 to contact the first raised doped region 123, the second raised doped region 124 and the second bridge 127, 185 may be formed on the silicide film 183.

도전막(185)은 제1 도전막(186)과 제2 도전막(187)을 포함할 수 있으며, 제1 도전막(186)은 실리사이드막(183) 상에서, 컨택홀(181a)의 측벽과 하면을 따라 컨포말하게 형성될 수 있으며, 제2 도전막(187)은 컨택홀(181a)의 나머지 부분을 채우도록 형성될 수 있다. The conductive film 185 may include a first conductive film 186 and a second conductive film 187. The first conductive film 186 may be formed on the sidewall of the contact hole 181a on the silicide film 183 The second conductive film 187 may be formed to fill the remaining portion of the contact hole 181a.

실리사이드막(183)은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.The silicide film 183 may include, but is not limited to, a conductive material, for example, Pt, Ni, Co, or the like.

도전막(185)은 도전 물질로 형성될 수 있으며, 예를 들어, 제1 도전막(186)은 Ti이나 TiN, 그리고 제2 도전막(187)은 W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.For example, the first conductive layer 186 may include Ti or TiN, and the second conductive layer 187 may include W, Al Cu, or the like. However, the conductive layer 185 may be formed of a conductive material, But is not limited thereto.

제1 층간 절연막(171)과 제2 층간 절연막(172)은 소자 분리막(110) 상에 순차적으로 형성된다. 제1 층간 절연막(171)은 제1 캡핑막(129)을 덮고, 컨택(181)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(172)은 컨택(181)의 나머지 측벽을 덮을 수 있다.The first interlayer insulating film 171 and the second interlayer insulating film 172 are sequentially formed on the element isolation film 110. [ The first interlayer insulating film 171 may cover the first capping film 129 and cover a part of the side wall of the contact 181. The second interlayer insulating film 172 may cover the remaining side wall of the contact 181.

도 3에 도시된 것처럼, 제1 층간 절연막(171)의 상면은, 제1 게이트 전극(147)의 상면과 나란할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(171)과 제1 게이트 전극(147)의 상면이 나란해 질 수 있다. 제2 층간 절연막(172)은 제1 게이트 전극(147)을 덮도록 형성될 수 있다. 제1 층간 절연막(171) 및 제2 층간 절연막(172)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.As shown in FIG. 3, the upper surface of the first interlayer insulating film 171 may be parallel to the upper surface of the first gate electrode 147. The upper surfaces of the first interlayer insulating film 171 and the first gate electrode 147 can be aligned through a planarization process (for example, a CMP process). The second interlayer insulating film 172 may be formed to cover the first gate electrode 147. The first interlayer insulating film 171 and the second interlayer insulating film 172 may include at least one of an oxide film, a nitride film, and an oxynitride film.

제1 층간 절연막(171)은 제2 영역(123b)과 제4 영역(124b) 사이의 공간을 채울 수 있다. 그러나, 제1 브리지(125)가 제1 영역(123a)과 제3 영역(124a) 사이의 공간에 형성되어 있기 때문에, 제1 층간 절연막(171)이 제2 영역(123b)과 제4 영역(124b) 사이의 공간을 전부 채우지 못할 수도 있다. 이 경우, 도 5와 같이 제2 영역(123b)과 제4 영역(124b) 사이에는 에어갭(airgap)(175)이 배치될 수 있다. 기판(100)과 제1 브리지(125) 사이에 에어갭(175)이 배치되더라도 반도체 장치(1)의 성능에는 영향을 미치지 않는다.The first interlayer insulating film 171 may fill a space between the second region 123b and the fourth region 124b. However, since the first bridge 125 is formed in the space between the first region 123a and the third region 124a, the first interlayer insulating film 171 is formed in the second region 123b and the fourth region 124b may not completely fill the space between them. In this case, an air gap 175 may be disposed between the second region 123b and the fourth region 124b as shown in FIG. Even if the air gap 175 is disposed between the substrate 100 and the first bridge 125, the performance of the semiconductor device 1 is not affected.

도 6 및 도 7을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 효과를 설명하기로 한다.The effect of the semiconductor device 1 according to the first embodiment of the present invention will be described with reference to FIGS. 6 and 7. FIG.

도 6을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)(왼쪽에 도시됨)에서, 제1 컨택(181)은 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)뿐만 아니라 제2 브리지(127)와도 접촉하도록 형성될 수 있다. 제1 컨택(181)이 제2 브리지(127)와도 접촉하기 때문에, 제1 컨택(181)과 제1 소오스/드레인(120) 사이의 접촉 면적이 넓어 컨택 저항이 감소할 수 있다. 결국 반도체 장치(1)의 동작 특성이 향상될 수 있다.Referring to FIG. 6, in the semiconductor device 1 (shown at the left) according to the first embodiment of the present invention, the first contact 181 includes a first raised doped region 123, May be formed to contact not only the region 124 but also the second bridge 127. Since the first contact 181 also contacts the second bridge 127, the contact area between the first contact 181 and the first source / drain 120 is wide, so that the contact resistance can be reduced. As a result, the operating characteristics of the semiconductor device 1 can be improved.

제2 브리지(127)는 제1 및 제2 상승된 도핑 영역(123, 124)과 같이, 불순물을 포함하기 때문에 전류가 흐를 수 있다. Since the second bridge 127 includes impurities such as the first and second raised doped regions 123 and 124, current can flow.

반면, 제1 비교 대상 장치(오른쪽에 도시됨)에서, 컨택(1181)은 제1 상승된 도핑 영역(1123) 및 제2 상승된 도핑 영역(1124)과 접촉한다. 제1 상승된 도핑 영역(1123)과 제2 상승된 도핑 영역(1124) 사이에 브리지가 형성되지 않으므로 컨택(1181)이 추가적으로 접촉하는 부분은 존재하지 않는다. 달리 설명하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서는 제1 컨택(181)과 접촉하는 제1 소오스/드레인(120)의 면적(a1)은, 제1 비교 대상 장치의 컨택(1181)과 접촉하는 소오스/드레인(제1 및 제2 상승된 도핑 영역(1123, 1124))의 면적(a2)보다 넓다. 본 발명의 제1 실시예에 따른 반도체 장치(1)에서는 U자형 제1 소오스/드레인(120)의 상면이 제1 컨택(181)과 접촉하지만, 제1 비교 대상 장치의 컨택(1181)은 불순물을 포함하는 제1 및 제2 상승된 도핑 영역(1123, 1124)과 11자 형으로 접촉한다. 따라서, 제1 비교 대상 장치는 본 발명의 제1 실시예에 따른 반도체 장치(1)에 비하여 컨택 저항이 높다. On the other hand, in the first comparison device (shown on the right), the contact 1181 contacts the first raised doped region 1123 and the second raised doped region 1124. Since no bridge is formed between the first raised doped region 1123 and the second raised doped region 1124, there is no portion where the contact 1181 further contacts. In other words, in the semiconductor device 1 according to the first embodiment of the present invention, the area a1 of the first source / drain 120 contacting the first contact 181 is smaller than the area a1 of the first comparison target device (A2) of the source / drain (the first and second raised doped regions 1123 and 1124) that are in contact with the source / drain regions 1181 of the source / drain regions. In the semiconductor device 1 according to the first embodiment of the present invention, the upper surface of the U-shaped first source / drain 120 is in contact with the first contact 181, but the contact 1181 of the first comparison- And the first and second raised doped regions 1123 and 1124 including the first doped region 1123 and the second doped region 1123, respectively. Therefore, the first comparative device has a higher contact resistance than the semiconductor device 1 according to the first embodiment of the present invention.

한편, 도 7의 제2 비교 대상 장치(오른쪽에 도시됨)와 같이 제1 상승된 도핑 영역(1123)과 제2 상승된 도핑 영역(1124)은 서로 접할 수 있다. 이 경우, 제1 상승된 도핑 영역(1123)과 제2 상승된 도핑 영역(1124) 사이의 공간을 캡핑막(1129)이 채울 수 있고, 컨택(1181)은 제1 상승된 도핑 영역(1123)과 제2 상승된 도핑 영역(1124) 사이에서 캡핑막(1129)과 접촉할 수 있다. 캡핑막(1129)은 소오스/드레인의 일부를 구성하기 때문에 컨택(1181)은 제1 비교 대상 장치보다 넓은 면적에서 소오스/드레인과 접촉할 수 있다. 그러나, 캡핑막(1129)은 불순물을 포함하지 않아, 전류가 흐르지 않는다. 전류는 제1 및 제2 상승된 도핑 영역(1123, 1124)으로만 흐른다. 결국, 제2 비교 대상 장치에서, 불순물을 포함하여 전류가 흐르는 제1 및 제2 도핑 영역(1123, 1124)은 핀(F11, F12)과 컨택(1181) 사이에서 H형상을 가질 수 있다. 컨택(1181)이 제1 및 제2 상승된 도핑 영역(1123, 1124) 사이에서 캡핑막(1129)과 접촉하더라도, 캡핑막(1129)에는 전류가 흐르지 않으므로, 제2 비교 대상 장치는 제1 비교 대상 장치와 같이 제1 및 제2 컨택 저항이 높다.On the other hand, the first raised doped region 1123 and the second raised doped region 1124 may be in contact with each other like the second comparative device (shown at the right side of FIG. 7). In this case, the capillary film 1129 may fill the space between the first raised doped region 1123 and the second raised doped region 1124 and the contact 1181 may fill the space between the first raised doped region 1123 and the second raised doped region 1124. In this case, Lt; RTI ID = 0.0 > 1112 < / RTI > Since the capping film 1129 constitutes a part of the source / drain, the contact 1181 can contact the source / drain at a larger area than the first comparative device. However, the capping film 1129 contains no impurities, and no current flows. The current flows only to the first and second raised doped regions 1123 and 1124. As a result, in the second comparative device, the first and second doped regions 1123 and 1124 through which current including impurities flow may have an H shape between the pins F11 and F12 and the contact 1181. [ Current does not flow through the capping film 1129 even if the contact 1181 contacts the capping film 1129 between the first and second raised doped regions 1123 and 1124. Therefore, The first and second contact resistances are high like the target device.

도 8 및 도 9를 참조하여 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기로 한다. A semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 8 and 9. FIG.

도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 9는 도 8의 반도체 장치의 C ― C를 따라서 절단한 단면도이다. 설명의 편의상, 도 8에서는 제1 및 제2 층간절연막(171, 172)을 도시하지 않았으며, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.FIG. 8 is a perspective view for explaining a semiconductor device according to a second embodiment of the present invention, and FIG. 9 is a sectional view taken along C-C of the semiconductor device of FIG. For convenience of explanation, the first and second interlayer insulating films 171 and 172 are not shown in FIG. 8, but the differences from the first and second interlayer insulating films 171 and 172 will be mainly described.

도 8 및 도 9를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서는 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)이 서로 접할 수 있다. 즉, 도 4의 제1 영역(123a)과 제3 영역(124a)은 서로 연결되고, 제2 영역(123b)과 제4 영역(124b)은 서로 이격될 수 있다.Referring to FIGS. 8 and 9, in the semiconductor device 2 according to the second embodiment of the present invention, the first raised doped region 123 and the second raised doped region 124 may be in contact with each other. That is, the first area 123a and the third area 124a of FIG. 4 may be connected to each other, and the second area 123b and the fourth area 124b may be separated from each other.

제1 브리지(125)는 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124) 사이에 형성될 수 있으며, 제1 및 제2 상승된 도핑 영역(123, 124)과 접촉한다. 구체적으로, 제1 브리지(125)는 도 4의 제1 영역(123a)과 제3 영역(124a) 상에 형성될 수 있다. 이 때, 제1 브리지(125)의 단면은 역삼각형 형상일 수 있다.A first bridge 125 may be formed between the first raised doped region 123 and the second raised doped region 124 and contacts the first and second raised doped regions 123 and 124 . Specifically, the first bridge 125 may be formed on the first region 123a and the third region 124a of FIG. At this time, the cross section of the first bridge 125 may be inverted triangular.

제1 브리지(125) 상에는 제2 브리지(127)가 형성될 수 있으며, 제2 브리지(127)는 제1 및 제2 상승된 도핑 영역(123, 124) 사이의 공간을 메울 수 있다. 제1 컨택(181)은 제1 상승된 도핑 영역(123), 제2 상승된 도핑 영역(124) 및 제2 브리지(127)와 접촉한다.A second bridge 127 may be formed on the first bridge 125 and a second bridge 127 may fill the space between the first and second raised doped regions 123 and 124. The first contact 181 contacts the first raised doped region 123, the second raised doped region 124, and the second bridge 127.

도 10을 참조하여 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기로 한다. A semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.

도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 설명의 편의 상, 도 10에서는 제1 및 제2 층간절연막을 도시하지 않았으며, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.10 is a perspective view illustrating a semiconductor device according to a third embodiment of the present invention. For convenience of explanation, the first and second interlayer insulating films are not shown in FIG. 10, but the differences from the first and second interlayer insulating films described with reference to FIGS. 1 to 5 will be mainly described.

도 10을 참조하면, 본 발명의 제1 소오스/드레인(120)은 3개 이상의 핀(F11, F12, F13) 상에 형성될 수 있다. 도 10에서는 예시적으로 3개의 핀(F11, F12, F13)을 도시하였으나, 이에 제한되는 것은 아니며, 기판(100) 상에는 4개 이상의 핀이 형성될 수도 있다. 복수의 핀(F11, F12, F13) 상에 각각 복수의 상승된 도핑 영역(123_1, 123_2, 123_3)이 형성되고, 복수의 상승된 도핑 영역(123_1, 123_2, 123_3) 사이에는 복수의 상승된 도핑 영역(123_1, 123_2, 123_3) 사이를 연결하는 제1 브리지(125_1, 125_2)가 형성될 수 있다. 제1 브리지(125_1, 125_2) 상에는 복수의 상승된 도핑 영역(123_1, 123_2, 123_3) 사이를 메우는 제2 브리지(127_1, 127_2)가 형성된다. 제1 컨택(181)은 복수의 상승된 도핑 영역(123_1, 123_2, 123_3) 및 제2 브리지(127_1, 127_2)와 접촉하도록 형성된다.Referring to FIG. 10, the first source / drain 120 of the present invention may be formed on three or more pins F11, F12, and F13. Although three pins (F11, F12, F13) are illustrated as an example in FIG. 10, the present invention is not limited thereto. Four or more fins may be formed on the substrate 100. A plurality of raised doped regions 123_1, 123_2 and 123_3 are formed on the plurality of fins F11, F12 and F13 and a plurality of doped regions 123_1, 123_2 and 123_3 are formed between the plurality of doped regions 123_1, And first bridges 125_1 and 125_2 connecting the regions 123_1, 123_2, and 123_3 may be formed. The second bridges 127_1 and 127_2 are formed on the first bridges 125_1 and 125_2 to fill the space between the plurality of doped regions 123_1, 123_2 and 123_3. The first contact 181 is formed to contact the plurality of doped regions 123_1, 123_2, and 123_3 and the second bridge 127_1 and 127_2.

복수의 씨드막(121_1, 121_2, 121_3)은 각각 복수의 핀(F11, F12, F13)과 복수의 상승된 도핑 영역(123_1, 123_2, 123_3) 사이에 형성될 수 있다.The plurality of seed films 121_1, 121_2 and 121_3 may be formed between a plurality of fins F11, F12 and F13 and a plurality of doped regions 123_1, 123_2 and 123_3, respectively.

제1 캡핑막(129)은 복수의 상승된 도핑 영역(123_1, 123_2, 123_3) 측벽에 형성될 수 있고, 제1 브리지(125_1, 125_2) 하면에 형성될 수 있다. 그러나, 제1 캡핑막(129)은 제1 브리지(125_1, 125_2) 상에는 형성되지 않는다.The first capping layer 129 may be formed on the sidewalls of the plurality of doped regions 123_1, 123_2 and 123_3 and may be formed on the bottom surfaces of the first and second bridges 125_1 and 125_2. However, the first capping film 129 is not formed on the first bridges 125_1 and 125_2.

복수의 상승된 도핑 영역(123_1, 123_2, 123_3), 제1 브리지(125_1, 125_2), 제2 브리지(127_1, 127_2) 및 복수의 씨드막(121_1, 121_2, 121_3)은 불순물을 포함하며, 제1 캡핑막(129)은 불순물을 포함하지 않는다.The plurality of raised doped regions 123_1, 123_2 and 123_3, the first bridges 125_1 and 125_2, the second bridges 127_1 and 127_2 and the plurality of seed layers 121_1, 121_2 and 121_3 contain impurities, 1 capping film 129 does not contain impurities.

도 11 및 도 12를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기로 한다.11 and 12, a semiconductor device according to a fourth embodiment of the present invention will be described.

도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 12는 도 10의 반도체 장치의 C ― C를 따라서 절단한 단면도이다. 설명의 편의 상, 도 11에서는 제1 및 제2 층간절연막(171, 172)을 도시하지 않았으며, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.FIG. 11 is a perspective view for explaining a semiconductor device according to a fourth embodiment of the present invention, and FIG. 12 is a sectional view taken along line C - C of the semiconductor device of FIG. For convenience of explanation, the first and second interlayer insulating films 171 and 172 are not shown in Fig. 11, and differences from those described with reference to Figs. 1 to 5 will mainly be described.

도 11 및 도 12를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 예를 들어, 제1 영역(I)은 로직 영역이고, 제2 영역(II)은 SRAM 영역일 수 있다. 그러나 이에 제한되는 것은 아니며, 제1 영역(I)은 로직 영역이고, 제2 영역(II)은 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)일 수 있다.11 and 12, in the semiconductor device 4 according to the fourth embodiment of the present invention, the substrate 100 may include a first region I and a second region II. For example, the first region I may be a logic region and the second region II may be an SRAM region. However, the present invention is not limited thereto. The first area I may be a logic area and the second area II may be an area where other memories are formed (for example, DRAM, MRAM, RRAM, PRAM, etc.).

제1 영역(I) 상에는 제1 핀형 트랜지스터(11)가 형성될 수 있다. 제1 핀형 트랜지스터(11)는 도 1 내지 도 5를 참조하여 설명한 반도체 장치(1)와 동일하므로 설명을 생략하기로 한다.A first fin-shaped transistor 11 may be formed on the first region I. The first pin-type transistor 11 is the same as the semiconductor device 1 described with reference to Figs. 1 to 5, and thus description thereof will be omitted.

제2 영역(II) 상에는 제2 핀형 트랜지스터(12)가 형성될 수 있다. 제2 핀형 트랜지스터(12)는 제3 핀(F21), 제4 핀(F22), 제1 게이트 구조체(149), 제3 상승된 도핑 영역(23), 제4 상승된 도핑 영역(24), 제1 컨택(181) 등을 포함할 수 있다. A second fin-shaped transistor 12 may be formed on the second region II. The second fin type transistor 12 includes a third fin F21, a fourth fin F22, a first gate structure 149, a third raised doped region 23, a fourth raised doped region 24, A first contact 181, and the like.

기판(100) 상에서, 제3 핀(F21)과 제4 핀(F22)은 나란하게 연장되고, 장변 방향(예를 들어, Y2 방향)으로 서로 인접하여 형성된다. 도 10에서는 장변 방향이 제5 방향(Y2 방향)으로 도시되어 있으나 이에 제한되는 것은 아니며, 예를 들어 장변 방향은 제4 방향(X2 방향)일 수 있다. 제4 방향(X2), 제5 방향(Y2), 제6 방향(Z2)은 각각 제1 방향(X1), 제2 방향(Y1), 제3 방향(Z1)과 평행한 방향일 수 있으나, 이에 제한되는 것은 아니다.On the substrate 100, the third pin F21 and the fourth pin F22 extend in parallel and are formed adjacent to each other in the long-side direction (e.g., the Y2 direction). 10, the long side direction is shown as the fifth direction (Y2 direction), but the present invention is not limited thereto. For example, the long side direction may be the fourth direction (X2 direction). The fourth direction X2, the fifth direction Y2 and the sixth direction Z2 may be directions parallel to the first direction X1, the second direction Y1 and the third direction Z1, respectively, But is not limited thereto.

제1 게이트 구조체(149)는 제3 핀(F21) 및 제4 핀(F22)과 교차하도록 형성된다. 제2 영역(II)의 제1 게이트 구조체(149)는 제1 영역(I)의 제1 게이트 구조체(149)와 동일하므로 설명을 생략하기로 한다. 제1 게이트 구조체(149) 측벽에는 스페이서(151)가 형성될 수 있다.The first gate structure 149 is formed to intersect the third pin F21 and the fourth pin F22. Since the first gate structure 149 of the second region II is the same as the first gate structure 149 of the first region I, description thereof will be omitted. Spacers 151 may be formed on the sidewalls of the first gate structure 149.

제1 게이트 구조체(149) 양 측에는, 복수의 소오스/드레인(20-1, 20-2)이 형성될 수 있다. 복수의 소오스/드레인(20-1, 20-2)은 각각 제3 및 제4 상승된 도핑 영역(23, 24)과 제1 및 제2 캡핑막(29, 28) 등을 포함할 수 있다.On both sides of the first gate structure 149, a plurality of source / drain regions 20-1 and 20-2 may be formed. The plurality of source / drain regions 20-1 and 20-2 may include third and fourth doped regions 23 and 24 and first and second capping films 29 and 28, respectively.

제3 핀(F21) 상에는 제3 상승된 도핑 영역(23)이, 제4 핀(F22) 상에는 제4 상승된 도핑 영역(24)이 형성된다. 도 11과 같이, 제3 및 제4 상승된 도핑 영역(23, 24)의 상면은 제1 층간 절연막(171)의 하면보다 높을 수 있다.A third raised doped region 23 is formed on the third fin F21 and a fourth raised doped region 24 is formed on the fourth fin F22. 11, the upper surfaces of the third and fourth raised doped regions 23 and 24 may be higher than the lower surface of the first interlayer insulating film 171. [

제3 및 제4 상승된 도핑 영역(23, 24)은 제1 및 제2 상승된 도핑 영역(123, 124)과 동시에 형성되기 때문에 불순물의 제1 도핑 농도를 포함한다. 이는 추후 자세히 사술하기로 한다.The third and fourth raised doped regions 23 and 24 include the first doping concentration of the impurity because they are formed simultaneously with the first and second raised doped regions 123 and 124. This will be described in detail later.

제3 핀(F21)과 제3 상승된 도핑 영역(23) 사이에는 제3 씨드막(21)이, 제4 핀(F22)과 제4 상승된 도핑 영역(24) 사이에는 제4 씨드막(22)이 형성될 수 있다. 제3 및 제4 씨드막(21, 22)은 불순물을 포함하며, 제3 및 제4 상승된 도핑 영역(23, 24)을 형성하는데 필요한 씨드(seed) 역할을 할 수 있다. 제3 및 제4 씨드막(21, 22)은 제1 및 제2 씨드막(121, 122)을 형성할 때 동시에 형성할 수 있으며, 불순물을 제1 및 제2 씨드막(121, 122)과 동일한 도핑농도로 포함할 수 있다.A third seed film 21 is formed between the third fin F21 and the third raised doped region 23 and a fourth seed film 21 is formed between the fourth fin F22 and the fourth raised doped region 24. [ 22 may be formed. The third and fourth seed films 21 and 22 contain impurities and may serve as seeds for forming the third and fourth raised doped regions 23 and 24. The third and fourth seed films 21 and 22 may be formed at the same time when the first and second seed films 121 and 122 are formed and impurities may be formed on the first and second seed films 121 and 122, Can be included at the same doping concentration.

제2 영역(II)의 제3 핀(F21)과 제4 핀(F22) 사이의 거리(W12)는 제1 영역(I)의 제1 핀(F11)과 제2 핀(F12) 사이의 거리(W11)보다 크다. 제3 상승된 도핑 영역(23)과 제4 상승된 도핑 영역(24) 사이의 거리(W12)가 길기 때문에, 제3 및 제4 상승된 도핑 영역(23, 24) 사이에 브리지가 형성되지 않는다. 따라서, 제3 및 제4 상승된 도핑 영역(23, 24)은 서로 물리적으로 분리되어 있다. 여기서, 물리적으로 분리되어 있다는 의미는, 제3 상승된 도핑 영역(23)과 제4 상승된 도핑 영역(24)은 서로 떨어져 있고, 제3 상승된 도핑 영역(23)과 제4 상승된 도핑 영역(24)을 연결하는 도전 물질이 제1 컨택(181)을 제외하고는 존재하지 않는다는 의미이다. 결국, 제3 상승된 도핑 영역(23)과 제4 상승된 도핑 영역(24) 사이는 절연 물질로 채워지고, 상승된 도핑 영역(23)과 제4 상승된 도핑 영역(24)은 서로 전기적으로 연결되지 않는다.The distance W12 between the third pin F21 and the fourth pin F22 of the second region II is set to be larger than the distance between the first pin F11 and the second pin F12 of the first region I (W11). A bridge is not formed between the third and fourth raised doped regions 23 and 24 because the distance W12 between the third raised doped region 23 and the fourth raised doped region 24 is long . Therefore, the third and fourth raised doped regions 23 and 24 are physically separated from each other. Means that the third raised doped region 23 and the fourth raised doped region 24 are separated from each other and the third raised doped region 23 and the fourth raised doped region 24 are spaced apart from each other, The conductive material connecting the second contact 24 does not exist except for the first contact 181. As a result, between the third raised doped region 23 and the fourth raised doped region 24 is filled with an insulating material, and the raised doped region 23 and the fourth raised doped region 24 are electrically connected to each other It is not connected.

제3 상승된 도핑 영역(23)과 제4 상승된 도핑 영역(24)의 측벽에는 제2 캡핑막(29, 28)이 형성된다. 제2 영역(II)에는 브리지가 형성되지 않기 때문에 제2 캡핑막(29, 28)은 제3 및 제4 상승된 도핑 영역(23, 24) 사이에서도 제3 및 제4 상승된 도핑 영역(23, 24) 측벽 전체에 형성될 수 있다. 제2 캡핑막(29, 28)은 불순물을 포함하지 않는다. 제3 및 제4 상승된 도핑 영역(23, 24) 사이의 나머지 공간에는 제1 층간 절연막(171)이 형성될 수 있다.A second capping layer 29, 28 is formed on the sidewalls of the third raised doped region 23 and the fourth raised doped region 24. The second capping films 29 and 28 are formed between the third and fourth raised doped regions 23 and 24 as well as the third and fourth raised doped regions 23 and 24 because no bridge is formed in the second region II. , 24). The second capping films 29 and 28 do not contain any impurities. A first interlayer insulating film 171 may be formed in the remaining spaces between the third and fourth raised doped regions 23 and 24.

제3 및 제4 상승된 도핑 영역(23, 24) 상에는 제3 및 제4 상승된 도핑 영역(23, 24)과 접촉하는 제1 컨택(181)이 형성될 수 있다. 제2 영역(II)의 제1 컨택(181)은 제1 영역(I)의 컨택(181)과 동일하므로 설명을 생략하기로 한다. 제2 영역(II)의 제1 컨택(181) 측벽의 일부는 제1 층간 절연막(171)이 덮을 수 있고, 컨택(181) 측벽의 나머지 부분은 제2 층간 절연막(172)이 덮을 수 있다. 제1 및 제2 층간 절연막(171, 172)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.A first contact 181 contacting the third and fourth raised doped regions 23 and 24 may be formed on the third and fourth raised doped regions 23 and 24. Since the first contact 181 of the second region II is the same as the contact 181 of the first region I, description thereof will be omitted. A part of the sidewall of the first contact 181 of the second region II may cover the first interlayer insulating film 171 and the remaining portion of the sidewall of the contact 181 may cover the second interlayer insulating film 172. [ The first and second interlayer insulating films 171 and 172 may include at least one of an oxide film, a nitride film, and an oxynitride film.

제1 핀형 트랜지스터(101)와 제2 핀형 트랜지스터(102)는 P형 트랜지스터일 수 있다. 따라서, 제1 내지 제4 상승된 도핑 영역(123, 124, 23, 24)이 포함하는 불순물은 Si보다 격자 상수가 큰 제1 불순물, 예를 들어, Ge을 포함할 수 있다. 또한 불순물은 SBH를 낮추기 위한 제2 불순물, 예를 들어 B를 더 포함할 수 있다.The first fin type transistor 101 and the second fin type transistor 102 may be a P type transistor. Therefore, the impurity contained in the first to fourth raised doped regions 123, 124, 23, and 24 may include a first impurity having a lattice constant larger than that of Si, for example, Ge. The impurity may further include a second impurity for lowering SBH, for example, B.

제1 및 제2 핀형 트랜지스터(101, 102)는 모두 P형 트랜지스터이지만 형성되는 영역이 다르기 때문에, 제1 영역(I)에 형성되는 제1 핀형 트랜지스터(101)는 제1 및 제2 브리지(125, 127)를 포함하지만, 제2 영역(II)에 형성되는 제2 핀형 트랜지스터(102)에는 제1 및 제2 브리지(125, 127)가 형성되지 않는다.Since the first and second fin-shaped transistors 101 and 102 are all p-type transistors but different regions are formed, the first fin-shaped transistor 101 formed in the first region I is connected to the first and second bridge 125 The first and second bridges 125 and 127 are not formed in the second fin type transistor 102 formed in the second region II.

도 13 내지 도 16을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기로 한다.A semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIGS. 13 to 16. FIG.

도 13은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 14는 도 13의 반도체 장치의 A ― A와 D ― D를 따라서 절단한 단면도이고, 도 15는 도 13의 반도체 장치의 B ― B와 E ― E를 따라서 절단한 단면도이고, 도 16은 도 13의 반도체 장치의 C ― C와 F ― F를 따라서 절단한 단면도이다. 설명의 편의 상, 도 13에서는 제1 및 제2 층간절연막(171, 172, 271, 272)을 도시하지 않았으며, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.13 is a perspective view for explaining a semiconductor device according to a fifth embodiment of the present invention, FIG. 14 is a sectional view taken along line A - A and D - D of the semiconductor device of FIG. 13, 16 is a sectional view taken along line B - B and E - E of the semiconductor device, and FIG. 16 is a sectional view taken along line C - C and F - F of the semiconductor device of FIG. For convenience of explanation, the first and second interlayer insulating films 171, 172, 271, and 272 are not shown in FIG. 13, and differences from those described with reference to FIGS. 1 to 5 will mainly be described.

도 13 내지 도 16을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100)은 제3 영역(Ⅲ)과 제4 영역(Ⅳ)을 포함할 수 있다. 제 3 영역(Ⅲ)은 제1 도전형(예를 들어, p형)의 제3 핀형 트랜지스터(103)가 형성되는 영역이고, 제4 영역(Ⅳ)은 제2 도전형(예를 들어, n형)의 제4 핀형 트랜지스터(104)가 형성되는 영역일 수 있다.13 to 16, in the semiconductor device 5 according to the fifth embodiment of the present invention, the substrate 100 may include a third region III and a fourth region IV. The third region III is a region where the third pinned transistor 103 of the first conductivity type (for example, p type) is formed and the fourth region IV is a region where the third conductivity type (for example, n Type transistor 104 of the second conductivity type can be formed.

제3 영역(Ⅲ)에 형성되는 제3 핀형 트랜지스터(103)는, 제1 및 제2 핀(F11, F12)과, 제1 및 제2 핀(F11, F12)을 교차하도록 형성된 제1 게이트 구조체(149)와, 제1 게이트 전극(147)의 양측에 다수의 제1 핀(F11, F12) 상에 형성된 제1 소오스/드레인(120)과, 컨택(181)을 포함할 수 있다. 제3 영역(Ⅲ)에 형성되는 제3 핀형 트랜지스터(103)는, 도 1 내지 도 5에서 설명한 것과 동일하므로, 자세한 설명은 생략하기로 한다.The third fin type transistor 103 formed in the third region III includes a first gate structure G1 formed so as to cross the first and second fins F11 and F12 and the first and second fins F11 and F12, A first source / drain 120 formed on a plurality of first fins F11 and F12 on both sides of the first gate electrode 147 and a contact 181. The first source / Since the third fin-shaped transistor 103 formed in the third region III is the same as that described with reference to Figs. 1 to 5, detailed description will be omitted.

제4 영역(Ⅳ)에 형성되는 제4 핀형 트랜지스터(104)는, 기판(200) 상에 형성된 제5 및 제6 핀(F31, F32)과, 제5 및 제6 핀(F31, F32)을 교차하도록 형성된 제2 게이트 구조체(249)와, 제2 게이트 구조체(249) 양측의 제5 및 제6 핀(F31, F32) 상에 형성되며, 제5 및 제6 상승된 도핑 영역(220_1, 220_2)을 포함하는 제2 소오스/드레인(220)과, 제2 소오스/드레인(220) 상에서 제2 소오스/드레인(220)과 접촉하도록 형성된 제2 컨택(281)을 포함할 수 있다. 제5 및 제6 핀(F31, F32)은 제5 방향(Y2)을 따라서 길게 연장될 수 있고, 제2 게이트 구조체(249)는 제4 방향(X2)으로 연장될 수 있다. 제5 핀(F31)과 제6 핀(F32)은 서로 인접하여 형성된다.The fourth fin type transistor 104 formed in the fourth region IV includes the fifth and sixth pins F31 and F32 formed on the substrate 200 and the fifth and sixth pins F31 and F32, A second gate structure 249 formed on the second gate structure 249 and formed on the fifth and sixth pins F31 and F32 on both sides of the second gate structure 249 and the fifth and sixth raised doped regions 220_1 and 220_2 And a second contact 281 formed to contact the second source / drain 220 on the second source / drain 220. The second source / drain 220 includes a first source / drain 220 and a second source / The fifth and sixth pins F31 and F32 may be elongated along the fifth direction Y2 and the second gate structure 249 may extend in the fourth direction X2. The fifth pin F31 and the sixth pin F32 are formed adjacent to each other.

제5 핀(F31) 상에는 제5 상승된 도핑 영역(220_1)이, 제6 핀(F32) 상에는 제6 상승된 도핑 영역(220_2)이 형성된다. 상승된 도핑 영역이므로, 제5 및 제6 상승된 도핑 영역(220_1, 220_2)의 상면은 기판(200) 상에 형성된 소자 분리막(210)의 하면보다 높다. 제5 및 제6 상승된 도핑 영역(220_1, 220_2)은 물리적으로 서로 분리되어 있으며, 제5 및 제6 상승된 도핑 영역(220_1, 220_2)의 측벽은 제1 층간 절연막(271)에 의해 둘러싸여 있다. A fifth raised region 220_1 is formed on the fifth fin F31 and a sixth raised doped region 220_2 is formed on the sixth fin F32. The upper surfaces of the fifth and sixth raised doped regions 220_1 and 220_2 are higher than the lower surface of the device isolation film 210 formed on the substrate 200. [ The fifth and sixth raised doped regions 220_1 and 220_2 are physically separated from each other and the sidewalls of the fifth and sixth raised doped regions 220_1 and 220_2 are surrounded by a first interlayer insulating film 271 .

제2 소오스/드레인(220)은 제1 소오스/드레인(120)과는 다른 도전형일 수 있다. 즉, 제2 소오스/드레인(220_1, 220_2)은 불순물과는 다른 제3 불순물을 포함할 수 있다. 제3 핀형 트랜지스터(103)와 제4 핀형 트랜지스터(104)는 서로 다른 도전형이기 때문에, 제2 소오스/드레인(220)은 제3 불순물을 포함할 수 있다. 예를 들어, 기판(200)이 Si일 때, 제3 불순물은 As이거나, Si보다 격자 상수가 작아 채널 영역에 인장 스트레스를 가할 수 있는 C일 수 있다. 또는, 기판(200)이 Si일 때, 제2 소오스/드레인(220)은 제3 불순물을 포함하지 않을 수도 있다.The second source / drain 220 may be of a different conductivity type than the first source / drain 120. That is, the second source / drain 220_1 and 220_2 may include a third impurity different from the impurity. Since the third and fourth fin-shaped transistors 103 and 104 are of different conductivity types, the second source / drain 220 may include a third impurity. For example, when the substrate 200 is Si, the third impurity may be As, or C that can apply tensile stress to the channel region due to a smaller lattice constant than Si. Alternatively, when the substrate 200 is Si, the second source / drain 220 may not contain a third impurity.

제5 및 제6 상승된 도핑 영역(220_1, 220_2) 상에는 제2 컨택(281)이 형성된다. 제2 컨택(281)은 제 5 및 제6 상승된 도핑 영역(220_1, 220_2)의 상면과 접촉될 수 있다.A second contact 281 is formed on the fifth and sixth raised doped regions 220_1 and 220_2. The second contact 281 may be in contact with the upper surfaces of the fifth and sixth raised doped regions 220_1 and 220_2.

제2 컨택(281)은 배선과 제2 소오스/드레인(220)을 전기적으로 연결하며, 제2 실리사이드막(283), 도전막(285)을 포함할 수 있다. 제2 실리사이드막(283)은 제2 컨택(281)의 하면에 형성되어 제5 상승된 도핑 영역(220_1) 및 제6 상승된 도핑 영역(220_2)과 접촉할 수 있다.The second contact 281 electrically connects the wiring to the second source / drain 220 and may include a second silicide film 283 and a conductive film 285. The second silicide film 283 may be formed on the lower surface of the second contact 281 and may contact the fifth raised doped region 220_1 and the sixth raised doped region 220_2.

도전막(285)은 제2 실리사이드막(283) 상에 형성될 수 있다. 도전막(285)은 제1 도전막(286)과 제2 도전막(287)을 포함할 수 있으며, 제1 도전막(286)은 제2 컨택홀(281a)의 측벽과 하면을 따라 컨포말하게 형성될 수 있다. 제2 도전막(287)은 제2 컨택홀(281a)의 나머지 부분을 채우도록 형성될 수 있다.A conductive film 285 may be formed on the second silicide film 283. The conductive film 285 may include a first conductive film 286 and a second conductive film 287. The first conductive film 286 may include a conductive film 286 along the side wall and the bottom surface of the second contact hole 281a, . The second conductive film 287 may be formed to fill the remaining portion of the second contact hole 281a.

실리사이드막(283)은 도전 물질, 예를 들어 Co, Ni, Pt 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.The silicide film 283 may include, but is not limited to, a conductive material such as Co, Ni, Pt, and the like.

도전막(285)은 도전 물질로 형성될 수 있으며, 예를 들어, 제1 도전막(1856은 Ti, 제2 도전막(187)은 W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.The conductive film 285 may be formed of a conductive material. For example, the first conductive film 1856 may include Ti, the second conductive film 187 may include W, Al Cu, no.

제1 층간 절연막(271)과 제2 층간 절연막(272)은 소자 분리막(210) 상에 순차적으로 형성된다. 제1 층간 절연막(271)은 제2 소오스/드레인(220)을 덮고, 제2 컨택(281)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(272)은 제2 컨택(281)의 나머지 측벽을 덮을 수 있다. The first interlayer insulating film 271 and the second interlayer insulating film 272 are sequentially formed on the element isolation film 210. The first interlayer insulating film 271 covers the second source / drain 220 and may cover a part of the side wall of the second contact 281. The second interlayer insulating film 272 may cover the remaining side wall of the second contact 281.

도 15에 도시된 것처럼, 제1 층간 절연막(271)의 상면은, 제2 게이트 전극(247)의 상면과 나란할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(271)과 제2 게이트 전극(247)의 상면이 나란해 질 수 있다. 제2 층간 절연막(272)은 제2 게이트 전극(247)을 덮도록 형성될 수 있다. 제1 층간 절연막(271) 및 제2 층간 절연막(272)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.The upper surface of the first interlayer insulating film 271 may be parallel to the upper surface of the second gate electrode 247 as shown in Fig. The upper surfaces of the first interlayer insulating film 271 and the second gate electrode 247 can be aligned through a planarization process (for example, a CMP process). The second interlayer insulating film 272 may be formed to cover the second gate electrode 247. The first interlayer insulating film 271 and the second interlayer insulating film 272 may include at least one of an oxide film, a nitride film, and an oxynitride film.

제2 게이트 구조체(249)는 제2 게이트 전극(247)과 제2 게이트 절연막(245)를 포함할 수 있다.The second gate structure 249 may include a second gate electrode 247 and a second gate insulating film 245.

제2 게이트 전극(247)은 금속층(MG3, MG4)을 포함할 수 있다. 제1 게이트 전극(247)은 도시된 것과 같이, 2층 이상의 금속층(MG3, MG4)이 적층될 수 있다. 제3 금속층(MG3)은 일함수 조절을 하고, 제4 금속층(MG4)은 제3 금속층(MG3)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제3 금속층(MG3) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제4 금속층(MG4)은 W 또는 Al을 포함할 수 있다. 또는, 제2 게이트 전극(247)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다. The second gate electrode 247 may include metal layers MG3 and MG4. The first gate electrode 247 may be formed by stacking two or more metal layers MG3 and MG4, as shown in FIG. The third metal layer MG3 controls the work function and the fourth metal layer MG4 functions to fill a space formed by the third metal layer MG3. For example, the third metal layer (MG3) may include at least one of TiN, TaN, TiC, and TaC. In addition, the fourth metal layer MG4 may include W or Al. Alternatively, the second gate electrode 247 may be made of Si, SiGe or the like instead of a metal. The first gate electrode 147 may be formed through, for example, a replacement process, but is not limited thereto.

제2 게이트 절연막(245)은 제5 핀(F31) 및 제6 핀(F32)과, 제2 게이트 전극(247) 사이에 형성될 수 있다. 도 14에 도시된 것과 같이, 제2 게이트 절연막(245)은 제5 핀(F31)의 상면과 측면의 상부, 그리고 제6 핀(F32)의 상면과 측면의 상부에 형성될 수 있다. 또한, 제2 게이트 절연막(245)은 제2 게이트 전극(247)과 소자 분리막(210) 사이에 배치될 수 있다. 이러한 제2 게이트 절연막(245)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(245)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.The second gate insulating film 245 may be formed between the fifth pin F31 and the sixth pin F32 and the second gate electrode 247. [ As shown in FIG. 14, the second gate insulating film 245 may be formed on the upper surface and the upper surface of the fifth fin F31, and the upper surface and the upper surface of the sixth fin F32. The second gate insulating film 245 may be disposed between the second gate electrode 247 and the device isolation film 210. The second gate insulating film 245 may include a high dielectric constant material having a higher dielectric constant than the silicon oxide film. For example, the second gate insulating film 245 may include HfO 2 , ZrO 2, or Ta 2 O 5 .

스페이서(251)는 제2 게이트 구조체(249)의 측벽에 형성될 수 있으며, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.The spacer 251 may be formed on the sidewall of the second gate structure 249 and may include at least one of a nitride film and an oxynitride film.

도 17a는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~5)를 포함하는 전자 시스템의 블록도이다.17A is a block diagram of an electronic system including semiconductor devices 1-5 in accordance with some embodiments of the present invention.

도 17a를 참조하면, 본 발명의 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.17A, an electronic system 11000 according to an embodiment of the present invention includes a controller 11100, an I / O device 11200, a memory device 11300, an interface 11400, and a bus (not shown) 11500, bus). The controller 11100, the input / output device 11200, the storage device 11300, and / or the interface 11400 may be coupled to each other via the bus 11500. [ Bus 11500 corresponds to a path through which data is moved.

컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치(1~5)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.The controller 11100 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 11200 may include a keypad, a keyboard, a display device, and the like. The storage device 11300 may store data and / or instructions and the like. The interface 11400 may perform functions to transmit data to or receive data from the communication network. Interface 11400 may be in wired or wireless form. For example, the interface 11400 may include an antenna or a wired or wireless transceiver. Although not shown, the electronic system 11000 is an operation memory for improving the operation of the controller 11100, and may further include a high-speed DRAM and / or an SRAM. The semiconductor devices 1 to 5 according to some embodiments of the present invention may be provided in the storage device 11300 or may be provided as a part of the controller 11100, the input / output device 11200, the I / O device, and the like.

전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.Electronic system 11000 can be a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

도 17b 및 도 17c는 본 발명의 몇몇 실시예들에 따른 반도체 장치(1~5)를 적용할 수 있는 예시적인 반도체 시스템이다. 도 17b는 태블릿 PC이고, 도 17c는 노트북을 도시한 것이다. 본 발명의 제1 내지 제5 실시예에 따른 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.17B and 17C are exemplary semiconductor systems to which the semiconductor devices 1 to 5 according to some embodiments of the present invention can be applied. Fig. 17B is a tablet PC, and Fig. 17C is a notebook. The semiconductor device according to the first to fifth embodiments of the present invention can be used for a tablet PC, a notebook computer, and the like. It will be apparent to those skilled in the art that the semiconductor device according to some embodiments of the present invention may be applied to other integrated circuit devices not illustrated.

도 1, 도 3 및 도 18 내지 도 28을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다.A method of manufacturing a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1, 3, and 18 to 28. FIG.

도 18 내지 도 28은 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.18 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention.

도 18을 참조하면, 기판(100) 상에 제1 및 제2 핀(F11, F12)을 형성한다. Referring to FIG. 18, first and second pins F11 and F12 are formed on a substrate 100. Referring to FIG.

구체적으로, 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 제1 및 제2 핀(F11, F12)을 형성할 수 있다. 제1 및 제2 핀(F11, F12)은 서로 인접하고, 장변 방향(예를 들어, 제2 방향(Y1))을 따라 연장될 수 있다. 제1 및 제2 핀(F11, F12) 주변에는 트렌치(121)가 형성된다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. Specifically, after the mask pattern 2103 is formed on the substrate 100, the first and second fins F11 and F12 can be formed by performing the etching process. The first and second pins F11 and F12 are adjacent to each other and can extend along the long side direction (e.g., the second direction Y1). A trench 121 is formed around the first and second pins F11 and F12. The mask pattern 2103 may be formed of a material including at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

도 19를 참조하면, 트렌치(121)를 채우는 소자 분리막(110)을 형성한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. Referring to FIG. 19, an element isolation film 110 filling the trenches 121 is formed. The device isolation film 110 may be formed of a material including at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

도 20을 참조하면, 소자 분리막(110)의 상부를 리세스하여, 제1 및 제2 핀(F11, F12)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 마스크 패턴(2103)은 소자 분리막(110)의 형성 이전에 제거되거나, 리세스 공정 이후에 제거될 수 있다. Referring to FIG. 20, the upper portion of the element isolation film 110 is recessed to expose the upper portions of the first and second pins F11 and F12. The recess process may include an optional etch process. The mask pattern 2103 may be removed before the formation of the device isolation film 110, or may be removed after the recess process.

한편, 소자 분리막(110) 위로 돌출된 제1 및 제2 핀(F11, F12)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(110) 형성 후, 리세스 공정없이 소자 분리막(110)에 의하여 노출된 제1 및 제2 핀(F11, F12)의 상면을 씨드로 하는 에피 공정에 의하여 제1 및 제2 핀(F11, F12)의 일부가 형성될 수 있다.Meanwhile, a part of the first and second pins F11 and F12 protruding above the device isolation film 110 may be formed by an epitaxial process. Specifically, after the formation of the device isolation film 110, the first and second fins F11 and F12 exposed by the element isolation film 110 without a recess process are seeded to form the first and second A part of the pins F11 and F12 may be formed.

또한, 제1 및 제2 핀(F11, F12)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, NMOS 트랜지스터를 형성할 경우, 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성할 경우, 불순물은 인(P) 또는 비소(As)일 수 있다. Further, doping for threshold voltage adjustment can be performed on the first and second pins F11 and F12. For example, when the NMOS transistor is formed, the impurity may be boron (B), and when forming the PMOS transistor, the impurity may be phosphorus (P) or arsenic (As).

도 21을 참조하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 제1 및 제2 핀(F11, F12)과 교차하여 제1 방향(X1)으로 연장되는 제1 더미 게이트 절연막(141), 제1 더미 게이트 전극(143)을 형성한다. 21, the etching process is performed using the mask pattern 2104 to form a first dummy gate insulating film 141 (first insulating film) which extends in the first direction X1 to intersect the first and second fins F11 and F12 ) And a first dummy gate electrode 143 are formed.

예를 들어, 제1 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 제1 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.For example, the first dummy gate insulating film 141 may be a silicon oxide film, and the first dummy gate electrode 143 may be polysilicon.

도 22를 참조하면, 제1 스페이서(151)는 제1 더미 게이트 전극(143)의 측벽에 형성되고, 마스크 패턴(2104)의 상면을 노출할 수 있다. 제1 스페이서(151)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 22, the first spacers 151 are formed on the sidewalls of the first dummy gate electrode 143, and can expose the upper surface of the mask pattern 2104. The first spacer 151 may be a silicon nitride film or a silicon oxynitride film.

이어서, 제1 더미 게이트 전극(143)의 양측에 노출된 제1 및 제2 핀(F11, F12)의 일부를 제거하여 리세스(199)를 형성한다.Subsequently, a portion of the first and second fins F11 and F12 exposed on both sides of the first dummy gate electrode 143 is removed to form a recess 199. Next, as shown in FIG.

이어서, 리세스(199) 내에서, 제1 핀(F11)의 표면을 따라 제1 씨드막(121)을 형성하고, 제2 핀(F12)의 표면을 따라 제2 씨드막(122)을 형성한다. 제1 및 제2 씨드막(121, 122)은 불순물을 제4 도핑 농도로 포함할 수 있다. Subsequently, in the recess 199, the first seed film 121 is formed along the surface of the first fin F11, and the second seed film 122 is formed along the surface of the second fin F12 do. The first and second seed films 121 and 122 may contain an impurity at a fourth doping concentration.

불순물은 제1 불순물과 제2 불순물 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 불순물은 Ge이고, 제2 불순물은 B일 수 있다. 불순물에 의하여 PMOS 트랜지스터를 형성할 수 있다. 제1 및 제2 씨드막(121, 122)은 에피 공정을 통해 형성할 수 있다.The impurity may include at least one of the first impurity and the second impurity. For example, the first impurity may be Ge and the second impurity may be B. The PMOS transistor can be formed by impurities. The first and second seed films 121 and 122 may be formed through an epitaxial process.

도 23을 참조하면, 제1 핀(F11) 상에 제1 상승된 도핑 영역(123)을 형성하고, 제2 핀(F12) 상에 제2 상승된 도핑 영역(124)을 형성한다. 구체적으로, 리세스(199) 내에서, 제1 씨드막(121) 상에 제1 상승된 도핑 영역(123)을 형성하고, 제2 씨드막(122) 상에 제2 상승된 도핑 영역(124)을 형성한다.Referring to FIG. 23, a first raised doped region 123 is formed on the first fin F11 and a second raised doped region 124 is formed on the second fin F12. Specifically, in the recess 199, a first raised doped region 123 is formed on the first seed film 121, and a second raised doped region 124 (not shown) is formed on the second seed film 122. [ ).

제1 및 제2 상승된 도핑 영역(123, 124)은 에피 공정에 의해서 형성할 수 있다. 또한, 제1 및 제2 상승된 도핑 영역(123, 124)은 제1 압력에서 형성될 수 있다. 제1 압력은 제1 및 제2 씨드막(121, 122)을 형성할 때의 압력보다 낮을 수 있다. 예를 들어, 제1 및 제2 상승된 도핑 영역(123, 124)은 30 torr 이하의 압력에서 형성될 수 있다.The first and second raised doped regions 123 and 124 may be formed by an epitaxial process. Also, the first and second raised doped regions 123, 124 may be formed at a first pressure. The first pressure may be lower than the pressure at which the first and second seed films 121 and 122 are formed. For example, the first and second raised doped regions 123 and 124 may be formed at a pressure of 30 torr or less.

제1 및 제2 상승된 도핑 영역(123, 124)은 불순물을 제1 도핑 농도로 포함할 수 있다. 제1 도핑 농도는 제4 도핑 농도와 동일하거나 그보다 클 수 있다.The first and second raised doped regions 123 and 124 may include impurities at a first doping concentration. The first doping concentration may be equal to or greater than the fourth doping concentration.

제1 및 제2 상승된 도핑 영역(123, 124)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 23에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.The first and second raised doped regions 123 and 124 may be at least one of a diamond shape, a circular shape, and a rectangular shape. In Fig. 23, a diamond shape (or a pentagonal shape or a hexagonal shape) is exemplarily shown.

도 24를 참조하면, 제1 및 제2 상승된 도핑 영역(123, 124) 사이에 제1 브리지(125)를 형성한다. 제1 브리지(125)는 에피 공정에 의해서 형성할 수 있다.Referring to FIG. 24, a first bridge 125 is formed between the first and second raised doped regions 123 and 124. The first bridge 125 can be formed by an epitaxial process.

구체적으로, 제1 브리지(125)는 제1 상승된 도핑 영역(123)과 제2 상승된 도핑 영역(124)을 서로 연결할 수 있다. 제1 브리지(125)와 소자 분리막(110) 사이는 비어있으며, 추후 캡핑막(도 25의 129)과 제1 층간 절연막(도 26의 171)이 형성될 수 있다.Specifically, the first bridge 125 may connect the first raised doped region 123 and the second raised doped region 124 to each other. The gap between the first bridge 125 and the device isolation film 110 is empty and a capping film (129 of FIG. 25) and a first interlayer insulating film (171 of FIG. 26) may be formed later.

제1 브리지(125)는 제1 및 제2 상승된 도핑 영역(123, 124)과 같은 제1 압력에서 형성될 수 있으나, 제1 브리지(125)는 불순물을 제2 도핑 농도로 포함한다. 제2 도핑 농도는 제1 도핑 농도와 다르며, 제1 도핑 농도보다 높을 수 있다. 불순물이 제1 불순물을 포함하면 상기 제2 도핑 농도는 2.5*10^22atom/cc 이상이고, 불순물이 제2 불순물을 포함하면 상기 제2 도핑 농도는 1*10^20atom/cc 이상일 수 있다.The first bridge 125 may be formed at a first pressure, such as first and second raised doped regions 123 and 124, but the first bridge 125 includes impurities at a second doping concentration. The second doping concentration is different from the first doping concentration and may be higher than the first doping concentration. If the impurity includes the first impurity, the second doping concentration may be equal to or greater than 2.5 * 10 22 atom / cc, and if the impurity includes the second impurity, the second doping concentration may be equal to or greater than 1 * 10 20 atom / cc.

제1 압력 하에서는, 제1 및 제2 상승된 도핑 영역123, 124)의 표면에서 에피 성장이 진행되지 않는다. 그러나, 제1 및 제2 상승된 도핑 영역(123, 124) 사이의 거리가 짧기 때문에 제1 브리지(125)가 제1 및 제2 상승된 도핑 영역(123, 124) 사이에 쌓여서 형성될 수 있다. 또한, 제1 브리지(125)는 제2 도핑 농도를 갖기 때문에, 제1 도핑 농도를 갖는 제1 및 제2 상승된 도핑 영역(123, 124)보다 쉽게 형성될 수 있다. 불순물의 도핑 농도가 증가할수록 에피 성장률은 증가한다.Under the first pressure, the epitaxial growth does not proceed at the surface of the first and second raised doped regions 123, 124). However, since the distance between the first and second raised doped regions 123 and 124 is short, the first bridge 125 may be formed stacked between the first and second raised doped regions 123 and 124 . In addition, since the first bridge 125 has a second doping concentration, it can be formed more easily than the first and second doped regions 123 and 124 having the first doping concentration. As the doping concentration of the impurity increases, the epi growth rate increases.

이어서, 제1 브리지(125) 상에 제2 브리지(127)를 형성한다. 제2 브리지(127)는 에피 공정을 통해 형성할 수 있다. 구체적으로, 제2 브리지(127)는 제1 및 제2 상승된 도핑 영역(123, 124)과 제1 브리지(125)와 연결되며, 제1 브리지(125) 상에서, 제1 및 제2 상승된 도핑 영역(123, 124) 사이의 빈 공간을 메울 수 있다. 제2 브리지(127)는 불순물을 제3 도핑 농도로 포함할 수 있고, 제1 압력 하에서 형성한다. 제3 농도는 제1 농도와 동일하다.A second bridge 127 is then formed on the first bridge 125. The second bridge 127 may be formed through an epi process. Specifically, the second bridge 127 is connected to the first and second raised doped regions 123 and 124 and the first bridge 125, and on the first bridge 125, the first and second raised The void space between the doped regions 123 and 124 can be filled up. The second bridge 127 may include an impurity at a third doping concentration and is formed under a first pressure. The third concentration is equal to the first concentration.

제1 압력 하에서 제1 및 제2 상승된 도핑 영역(123, 124) 표면에서는 에피 성장이 진행되지 않는다. 그러나, 제1 브리지(125)는 불순물을 제2 도핑 농도로 포함하기 때문에, 도핑 농도가 높아 제2 브리지(127)의 씨드 역할을 할 수 있다. 따라서, 제2 브리지(127)는 제1 브리지(127)를 씨드로 하여, 제1 브리지(127) 상의 제1 및 제2 상승된 도핑 영역(123, 124) 사이의 공간을 채울 수 있다.Under the first pressure, epitaxial growth does not proceed at the surfaces of the first and second raised doped regions 123, 124. However, because the first bridge 125 includes the impurity at the second doping concentration, the doping concentration is high and can serve as a seed for the second bridge 127. Thus, the second bridge 127 may seed the first bridge 127 to fill the space between the first and second raised doped regions 123, 124 on the first bridge 127.

도 25를 참조하면, 제1 캡핑막(129)을 형성한다. 구체적으로, 제1 캡핑막(129)은 제1 및 제2 상승된 도핑 영역(123, 124)과, 제1 및 제2 브리지(125, 127)를 둘러싸도록 형성할 수 있다. 따라서, 제1 캡핑막(129)은 제1 및 제2 상승된 도핑 영역(123, 124)의 측벽, 제1 브리지(125)의 하면 및 제2 브리지(127)의 상면에 배치될 수 있다.Referring to FIG. 25, a first capping layer 129 is formed. Specifically, the first capping layer 129 may be formed to surround the first and second raised doped regions 123 and 124 and the first and second bridges 125 and 127. The first capping layer 129 may be disposed on the sidewalls of the first and second raised doped regions 123 and 124, the lower surface of the first bridge 125, and the upper surface of the second bridge 127.

제1 캡핑막(129)은 에피 공정을 통해 형성할 수 있다. 제1 캡핑막(129)은 제1 압력보다 높은 제2 압력에서 형성하기 때문에 제2 상승된 도핑 영역(123, 124)과, 제1 및 제2 브리지(125, 127)의 표면에 형성될 수 있다. 제2 압력은 예를 들어, 50 torr 이상일 수 있다.The first capping layer 129 may be formed through an epitaxial process. Since the first capping layer 129 is formed at a second pressure higher than the first pressure, the second raised doped region 123, 124 and the second capped layer 129, which may be formed on the surfaces of the first and second bridges 125, have. The second pressure may be, for example, greater than 50 torr.

제1 캡핑막(129)은 불순물을 포함하지 않을 수 있다. 불순물을 포함하지 않으면, 불순물을 포함하는 경우에 비하여 식각률이 작기 때문에, 컨택(181)을 형성할 때에 제1 및 제2 상승된 도핑 영역(123, 124)과 제2 브리지(127)의 식각량을 줄일 수 있다.The first capping layer 129 may not contain impurities. The etching rate of the first and second raised doped regions 123 and 124 and the second bridge 127 at the time of forming the contact 181 is smaller than that of the second bridge 127 when the impurity is not contained .

도 26을 참조하면, 도 25의 결과물 상에, 제1 층간 절연막(171)을 형성한다. 제1 층간 절연막(171)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다. Referring to Fig. 26, a first interlayer insulating film 171 is formed on the result of Fig. The first interlayer insulating film 171 may be at least one of an oxide film, a nitride film, and an oxynitride film, for example.

이어서, 제1 더미 게이트 전극(143)의 상면이 노출될 때까지, 제1 층간 절연막(171)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 제1 더미 게이트 전극(143)의 상면이 노출될 수 있다.Then, the first interlayer insulating film 171 is planarized until the upper surface of the first dummy gate electrode 143 is exposed. As a result, the mask pattern 2104 can be removed and the top surface of the first dummy gate electrode 143 can be exposed.

이어서, 제1 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)을 제거한다. 제1 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)의 제거함에 따라, 소자 분리막(110)을 노출하는 트렌치(133)가 형성된다.Subsequently, the first dummy gate insulating film 141 and the first dummy gate electrode 143 are removed. The first dummy gate insulating film 141 and the first dummy gate electrode 143 are removed to form the trench 133 which exposes the element isolation film 110. [

도 27을 참조하면, 트렌치(133) 내에 제1 게이트 절연막(145) 및 제1 게이트 전극(147)을 형성한다.Referring to FIG. 27, a first gate insulating film 145 and a first gate electrode 147 are formed in the trench 133.

제1 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(145)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다. 제1 게이트 절연막(145)은 트렌치(133)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. The first gate insulating layer 145 may include a high dielectric constant material having a higher dielectric constant than the silicon oxide layer. For example, the first gate insulating film 145 may include HfO 2, ZrO 2, LaO, Al 2 O 3, or Ta 2 O 5. The first gate insulating layer 145 may be formed to be substantially conformal along the sidewalls and the bottom surface of the trench 133.

제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.The first gate electrode 147 may include metal layers MG1 and MG2. The first gate electrode 147 may be formed by stacking two or more metal layers MG1 and MG2, as shown in FIG. The first metal layer MG1 controls the work function and the second metal layer MG2 functions to fill a space formed by the first metal layer MG1. For example, the first metal layer MG1 may include at least one of TiN, TaN, TiC, and TaC. In addition, the second metal layer MG2 may include W or Al. Alternatively, the first gate electrode 147 may be made of Si, SiGe or the like instead of a metal.

도1, 도 3 및 도 28을 참조하면, 도 27의 결과물 상에, 제2 층간 절연막(172)을 형성한다. 제2 층간 절연막(172)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다. Referring to FIGS. 1, 3 and 28, a second interlayer insulating film 172 is formed on the resultant structure of FIG. The second interlayer insulating film 172 may be at least one of, for example, an oxide film, a nitride film, and an oxynitride film.

이어서, 제1 층간 절연막(171)과 제2 층간 절연막(172)을 관통하고, 제1 및 제2 상승된 도핑 영역(123, 124)과 제2 브리지(127)를 노출하는 제1 컨택홀(181a)을 형성한다. 제1 및 제2 상승된 도핑 영역(123, 124)과 제2 브리지(127)를 노출하는 제1 컨택홀(181a)을 형성할 때, 식각률이 낮은 제1 캡핑막(129)에 의하여 제1 및 제2 상승된 도핑 영역(123, 124)과 제2 브리지(127)의 식각량을 감소시킬 수 있다.A first contact hole (not shown) is formed through the first interlayer insulating film 171 and the second interlayer insulating film 172 to expose the first and second doped regions 123 and 124 and the second bridge 127 181a. The first contact hole 181a exposing the first and second raised doped regions 123 and 124 and the second bridge 127 is formed by the first capping layer 129 having a low etch rate, And the amount of etching of the second raised doped regions 123 and 124 and the second bridge 127 can be reduced.

이어서, 제1 컨택홀(181a)을 채우도록, 제1 컨택(181)을 형성한다. 제1 컨택(181)은 제1 컨택홀(181a)의 하면에 형성된 제1 실리사이드막(183)과, 제1 도전막(186)과, 제2 도전막(187)을 포함할 수 있다. 제1 도전막은 제1 컨택홀(181a)의 측벽과 제1 실리사이드막(183)의 상면을 따라 컨포말하게 형성할 수 있고, 제2 도전막(187)은 제1 도전막(186) 상에서 컨택홀(181a)을 채우도록 형성할 수 있다.Then, a first contact 181 is formed to fill the first contact hole 181a. The first contact 181 may include a first silicide film 183 formed on the lower surface of the first contact hole 181a and a first conductive film 186 and a second conductive film 187. [ The first conductive film may be conformally formed along the side wall of the first contact hole 181a and the upper surface of the first silicide film 183 and the second conductive film 187 may be formed on the first conductive film 186, And can be formed so as to fill the hole 181a.

제1 실리사이드막(183)은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.The first silicide film 183 may include, but is not limited to, a conductive material such as Pt, Ni, Co, and the like.

도전막(185)은 도전 물질로 형성될 수 있으며, 예를 들어, 제1 도전막(186)은 Ti이나 TiN, 그리고 제2 도전막(187)은 W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.For example, the first conductive layer 186 may include Ti or TiN, and the second conductive layer 187 may include W, Al Cu, or the like. However, the conductive layer 185 may be formed of a conductive material, But is not limited thereto.

도 11, 도 12 및 도 29 내지 도 37을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다.The semiconductor device manufacturing method according to the fourth embodiment of the present invention will be described with reference to Figs. 11, 12 and 29 to 37. Fig.

도 29 내지 도 37은 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법에서 설명한 것과 다른 점을 위주로 설명한다.FIGS. 29 to 37 are intermediate diagrams for explaining a semiconductor device manufacturing method according to a fourth embodiment of the present invention. For convenience of explanation, differences from the semiconductor device manufacturing method according to the first embodiment of the present invention will be mainly described.

도 29를 참조하면, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다. 제1 영역(I)은 로직 영역일 수 있고, 제2 영역(II)은 SRAM 영역일 수 있다. 그러나 이에 제한되는 것은 아니며, 제1 영역(I)은 로직 영역이고, 제2 영역(II)은 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)일 수 있다.Referring to FIG. 29, a first region I and a second region II are defined in the substrate 100. The first region I may be a logic region and the second region II may be an SRAM region. However, the present invention is not limited thereto. The first area I may be a logic area and the second area II may be an area where other memories are formed (for example, DRAM, MRAM, RRAM, PRAM, etc.).

제1 영역(I)에는, 서로 장변 방향(예를 들어, Y1 방향)으로 인접하여 형성된 제1 및 제2 핀(F11, F12)과, 제1 및 제2 핀(F11, F12)을 교차하도록 형성된 제1 더미 게이트 전극(143)이 형성되어 있다. 제1 더미 게이트 전극(143) 아래에는 제1 더미 게이트 절연막(141)이 위치하고, 제1 더미 게이트 전극(143) 상에는 마스크 패턴(2104)가 위치할 수 있다. In the first region I, first and second pins F11 and F12 formed adjacent to each other in the long-side direction (for example, Y1 direction) and first and second pins F11 and F12 A first dummy gate electrode 143 is formed. A first dummy gate insulating film 141 may be located below the first dummy gate electrode 143 and a mask pattern 2104 may be located on the first dummy gate electrode 143.

제2 영역(II)에는, 서로 장변 방향(예를 들어, Y2 방향)으로 인접하여 형성된 제3 및 제4 핀(F21, F22)과, 제3 및 제4 핀(F21, F22)을 교차하도록 형성된 제1 더미 게이트 전극(243)이 형성되어 있다. 제1 더미 게이트 전극(143) 아래에는 제1 더미 게이트 절연막(141)이 위치하고, 제1 더미 게이트 전극(143) 상에는 마스크 패턴(2104)이 위치할 수 있다.In the second region II, the third and fourth pins F21 and F22 formed adjacent to each other in the long-side direction (for example, Y2 direction) and the third and fourth pins F21 and F22 A first dummy gate electrode 243 is formed. A first dummy gate insulating film 141 may be located below the first dummy gate electrode 143 and a mask pattern 2104 may be located on the first dummy gate electrode 143.

제1 및 제2 핀(F11, F12) 사이의 거리(W11)는, 제3 및 제4 핀(F21, F22) 사이의 거리(W12)보다 짧다. 핀 사이 거리의 장단에 의하여 브리지의 형성여부가 결정되는데, 이는 후술하기로 한다.The distance W11 between the first and second pins F11 and F12 is shorter than the distance W12 between the third and fourth pins F21 and F22. Whether the bridge is formed or not is determined by the shortest distance between the pins, which will be described later.

도 30을 참조하면, 제1 및 제2 영역(I, II)의 제1 더미 게이트 전극(143) 측벽에 제1 스페이서(151)를 형성한다.Referring to FIG. 30, first spacers 151 are formed on the sidewalls of the first dummy gate electrodes 143 of the first and second regions I and II.

이어서, 제1 더미 게이트 전극(143) 양 측에 노출된 제1 내지 제4 핀(F11, F12, F21, F22)의 일부를 제거하여 리세스(199)를 형성한다.Subsequently, a portion of the first to fourth pins F11, F12, F21 and F22 exposed on both sides of the first dummy gate electrode 143 is removed to form a recess 199. [

도 31을 참조하면, 리세스(199) 내에 제1 내지 제4 씨드막(121, 122, 21, 22)을 형성한다. 구체적으로, 제1 핀(F11)의 표면을 따라 제1 씨드막(121)을 형성하고, 제2 핀(F12)의 표면을 따라 제2 씨드막(122)을 형성하고, 제3 핀(F21)의 표면을 따라 제3 씨드막(21)을 형성하고, 제4 핀(F22)의 표면을 따라 제4 씨드막(22)을 형성한다. 제1 내지 제4 씨드막(121, 122, 21, 22)은 에피 공정에 의하여 형성할 수 있다. Referring to FIG. 31, the first to fourth seed films 121, 122, 21, and 22 are formed in the recess 199. Specifically, the first seed film 121 is formed along the surface of the first fin F11, the second seed film 122 is formed along the surface of the second fin F12, and the third fin F21 The third seed film 21 is formed along the surface of the fourth fin F22 and the fourth seed film 22 is formed along the surface of the fourth fin F22. The first to fourth seed films 121, 122, 21, and 22 may be formed by an epitaxial process.

도 32를 참조하면, 제1 내지 제4 핀(F11, F12, F21, F22) 상에 각각 제1 내지 제4 상승된 도핑 영역(123, 124, 23, 24)을 형성한다. 제1 내지 제4 상승된 도핑 영역(123, 124, 23, 24)은 제1 내지 제4 씨드막(121, 122, 21, 22)을 씨드로 하여 에피 성장을 통해 형성할 수 있으며, 제1 내지 제4 씨드막(121, 122, 21, 22)을 형성할 때의 압력보다 낮은 제1 압력에서 형성한다.Referring to FIG. 32, the first to fourth raised doped regions 123, 124, 23, and 24 are formed on the first to fourth pins F11, F12, F21, and F22, respectively. The first to fourth raised doped regions 123, 124, 23 and 24 can be formed through epitaxial growth using the first to fourth seed films 121, 122, 21 and 22 as seeds, The first seed layer 121, the second seed layer 121, the second seed layer 121, the second seed layer 121, and the second seed layer 122 are formed.

제1 내지 제4 상승된 도핑 영역(123, 124, 23, 24)은 불순물을 제1 도핑 농도로 포함할 수 있다. 여기서, 불순물은 제1 불순물과 제2 불순물을 포함할 수 있다. 예를 들어, 제1 불순물은 Ge이고, 제2 불순물은 B일 수 있다.The first to fourth raised doped regions 123, 124, 23, and 24 may include impurities at a first doping concentration. Here, the impurity may include the first impurity and the second impurity. For example, the first impurity may be Ge and the second impurity may be B.

도 33을 참조하면, 제1 영역(Ⅰ)에 제1 브리지(125)를 형성한다. 제1 브리지(125)는 제1 및 제2 상승된 도핑 영역(123, 124)을 서로 연결한다. 제1 브리지(125)는 제1 압력에서 에피 공정을 통해 형성될 수 있으며, 불순물을 제2 도핑 농도로 포함한다. 제2 도핑 농도는 제1 도핑 농도보다 높다. 제2 도핑 농도는 불순물이 제1 불순물을 포함하면 제2 도핑 농도는 2.5*10^22atom/cc 이상이고, 불순물이 제2 불순물을 포함하면 제2 도핑 농도는 1*10^20atom/cc 이상일 수 있다. 제1 브리지(125)는 제2 영역(Ⅱ)에는 형성되지 않는다.Referring to FIG. 33, a first bridge 125 is formed in the first region I. The first bridge 125 connects the first and second raised doped regions 123 and 124 to each other. The first bridge 125 may be formed through an epi process at a first pressure and includes impurities at a second doping concentration. The second doping concentration is higher than the first doping concentration. The second doping concentration is higher than the second doping concentration by 2.5 * 10 < 22 > atoms / cc if the impurity contains the first impurity and the second doping concentration may be higher than 1 * 10 & have. The first bridge 125 is not formed in the second region II.

제1 압력 하에서는, 압력이 낮기 때문에 제1 및 제2 상승된 도핑 영역(123, 124)의 표면에서 에피 성장이 진행하지 않는다. 그러나, 제1 영역(Ⅰ)에서는 제1 및 제2 핀(F11, F12) 사이의 거리(W11)가 짧아 제1 및 제2 상승된 도핑 영역(123, 124) 사이의 거리가 짧다. 심지어 제1 및 제2 상승된 도핑 영역(123, 124)이 서로 접할 수도 있다. 따라서, 제1 브리지(125)가 제1 및 제2 상승된 도핑 영역(123, 124) 사이에 쌓일 수 있고, 결국, 제1 브리지(125)가 형성되어 제1 및 제2 상승된 도핑 영역(123, 124)을 서로 연결할 수 있다. 또한, 제1 브리지(125)는 제2 도핑 농도를 갖기 때문에, 제1 도핑 농도를 갖는 제1 및 제2 상승된 도핑 영역(123, 124)에 비해 쉽게 형성할 수 있다. Under the first pressure, since the pressure is low, epitaxial growth does not proceed at the surfaces of the first and second raised doped regions 123, 124. However, in the first region I, the distance W11 between the first and second fins F11 and F12 is short and the distance between the first and second doped regions 123 and 124 is short. Even the first and second raised doped regions 123, 124 may touch each other. A first bridge 125 may be deposited between the first and second raised doped regions 123 and 124 so that a first bridge 125 is formed to provide first and second raised doped regions 123, 123 and 124 can be connected to each other. In addition, since the first bridge 125 has the second doping concentration, it can be easily formed compared to the first and second doped regions 123 and 124 having the first doping concentration.

그러나, 제3 및 제4 핀(F21, F22) 사이의 거리(W12)는 제1 및 제2 핀(F11, F12) 사이의 거리(W11)보다 길기 때문에, 제3 및 제4 상승된 도핑 영역(23, 24) 사이의 거리가 멀어 제1 브리지(125)가 형성될 수 없다. 제1 영역(Ⅰ)에 제1 브리지(125)가 형성되는 동안, 제2 영역(Ⅱ)에서는 어떠한 변화도 발생하지 않는다. However, since the distance W12 between the third and fourth pins F21 and F22 is longer than the distance W11 between the first and second pins F11 and F12, the third and fourth raised doped regions < RTI ID = The first bridge 125 can not be formed. While the first bridge 125 is formed in the first region I, no change occurs in the second region II.

결국, 제1 브리지(125)를 형성하기 위해 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 동시에 에피 공정을 실시하더라도, 제1 영역(Ⅰ)에만 제1 및 제2 상승된 도핑 영역(123, 124) 사이에 제1 브리지(125)가 형성될 수 있다.As a result, even if the first region I and the second region II are simultaneously subjected to the epitaxial process to form the first bridge 125, the first and second raised doped regions 123, and 124, respectively.

이어서, 제1 브리지(125) 상에 제2 브리지(127)를 형성한다. 제2 브리지(127)는 불순물을 제3 도핑 농도로 포함하며, 제1 압력에서 에피 공정을 통해 형성할 수 있다. 제3 도핑 농도는 제1 도핑 농도와 동일하다. 제1 브리지(125)를 씨드로 하여 제2 브리지(127)는 제1 브리지(125) 상에서 형성될 수 있으며, 제1 및 제2 상승된 도핑 영역(123, 124) 사이의 공간을 메울 수 있다. 제1 압력에서 에피 공정을 수행하기 때문에, 제1 내지 제4 상승된 도핑 영역(123, 124, 23, 24)의 표면에서는 에피 성장이 진행되지 않는다. 다만, 제1 브리지(125)는 불순물을 제2 도핑 농도로 포함하고 있기 때문에 제1 브리지(125) 상에서 에피 성장이 가능하여, 제2 브리지(127)가 형성될 수 있다. 제2 브리지(127)가 형성되는 동안, 제2 영역(Ⅱ)에는 아무런 변화도 발생하지 않는다.A second bridge 127 is then formed on the first bridge 125. The second bridge 127 may include an impurity at a third doping concentration and may be formed through an epithermal process at a first pressure. The third doping concentration is the same as the first doping concentration. The first bridge 125 may be seeded and a second bridge 127 may be formed on the first bridge 125 to fill the space between the first and second raised doped regions 123 and 124 . Since the epitaxial process is performed at the first pressure, the epitaxial growth does not proceed at the surfaces of the first to fourth raised doped regions 123, 124, 23, and 24. However, because the first bridge 125 includes impurities at the second doping concentration, epitaxial growth can be performed on the first bridge 125, so that the second bridge 127 can be formed. While the second bridge 127 is formed, no change occurs in the second region II.

도 34를 참조하면, 캡핑막(129, 29, 28)을 형성한다. 구체적으로, 제1 영역(Ⅰ)에서는, 제1 및 제2 상승된 도핑 영역(123, 124)의 측벽과, 제1 브리지(125)의 하면과, 제2 브리지(127)의 상면에 배치되는 제1 캡핑막(129)을 형성한다. 제2 영역(Ⅱ)에서는, 제3 상승된 도핑 영역(23)을 둘러싸는 제2 캡핑막(29)과, 제4 상승된 도핑 영역(24)을 둘러싸는 제3 캡핑막(28)을 형성한다. 제1 내지 제3 캡핑막(129, 29, 28)은 동시에 형성될 수 있다.Referring to FIG. 34, capping films 129, 29, and 28 are formed. Specifically, in the first region I, the sidewalls of the first and second raised doped regions 123 and 124, the lower surface of the first bridge 125, and the upper surface of the second bridge 127 Thereby forming a first capping film 129. In the second region II, a second capping film 29 surrounding the third raised doped region 23 and a third capping film 28 surrounding the fourth raised doped region 24 are formed do. The first to third capping films 129, 29, and 28 may be formed at the same time.

캡핑막(129, 29, 28)은 불순물을 포함하지 않을 수 있다. 캡핑막은 제1 압력보다 높은 제2 압력에서 형성되기 때문에, 제1 내지 제4 상승된 도핑 영역(123, 124, 23, 24)과, 제1 및 제2 브리지(125, 127)의 표면에 에피 성장할 수 있다. 제2 압력은 예를 들어, 50 torr 이상일 수 있다.The capping films 129, 29, and 28 may not contain impurities. Since the capping film is formed at a second pressure higher than the first pressure, the first to fourth raised doped regions 123, 124, 23, 24 and the epi of the first and second bridges 125, It can grow. The second pressure may be, for example, greater than 50 torr.

도 35를 참조하면, 도 34의 결과물 상에 제1 층간 절연막(171)을 형성한다. 즉, 제1 층간 절연막(171)은 캡핑막(129, 29, 28)을 덮는다. 제1 층간 절연막(171)은 제1 및 제2 영역(Ⅰ, Ⅱ)을 구분하지 않고 형성된다. 제1 층간 절연막(171)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다. Referring to FIG. 35, a first interlayer insulating film 171 is formed on the resultant of FIG. That is, the first interlayer insulating film 171 covers the capping films 129, 29, and 28. The first interlayer insulating film 171 is formed without distinguishing between the first and second regions I and II. The first interlayer insulating film 171 may be at least one of an oxide film, a nitride film, and an oxynitride film, for example.

이어서, 제1 더미 게이트 전극(143)의 상면이 노출될 때까지, 제1 층간 절연막(171)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 제1 더미 게이트 전극(143)의 상면이 노출될 수 있다.Then, the first interlayer insulating film 171 is planarized until the upper surface of the first dummy gate electrode 143 is exposed. As a result, the mask pattern 2104 can be removed and the top surface of the first dummy gate electrode 143 can be exposed.

이어서, 제1 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)을 제거한다. 제1 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)의 제거함에 따라, 소자 분리막(110)을 노출하는 트렌치(133)가 형성된다.Subsequently, the first dummy gate insulating film 141 and the first dummy gate electrode 143 are removed. The first dummy gate insulating film 141 and the first dummy gate electrode 143 are removed to form the trench 133 which exposes the element isolation film 110. [

도 36을 참조하면, 제1 및 제2 영역(Ⅰ, Ⅱ)에서, 트렌치(133) 내에 제1 게이트 절연막(145) 및 제1 게이트 전극(147)을 형성한다. 제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 여기서, 제1 금속층(MG1)은 p형 핀형 트랜지스터의 일함수를 조절할 수 있다.Referring to FIG. 36, a first gate insulating film 145 and a first gate electrode 147 are formed in the trench 133 in the first and second regions I and II. The first gate electrode 147 may include metal layers MG1 and MG2. Here, the first metal layer MG1 can control the work function of the p-type fin-shaped transistor.

도 37을 참조하면, 도 36의 결과물 상에, 제2 층간 절연막(172)을 형성한다. 제2 층간 절연막(172)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다. Referring to FIG. 37, a second interlayer insulating film 172 is formed on the resultant of FIG. The second interlayer insulating film 172 may be at least one of, for example, an oxide film, a nitride film, and an oxynitride film.

이어서, 제1 층간 절연막(171)과 제2 층간 절연막(172)을 관통하는 제1 컨택홀(181a)을 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 형성한다. 제1 영역(Ⅰ)에서의 제1 컨택홀(181a)은 제1 및 제2 상승된 도핑 영역(123, 124)과 제2 브리지(127)를 노출시키고, 제2 영역(Ⅱ)의 제1 컨택홀(181a)은 제3 및 제4 상승된 도핑 영역(23, 24)을 노출시킨다. 제1 컨택홀(181a)을 형성할 때, 제1 내지 제3 캡핑막(129, 29, 28)에 의하여 제1 내지 제4 상승된 도핑 영역(123, 124, 23, 24)의 식각량을 줄일 수 있다.Next, a first contact hole 181a penetrating the first interlayer insulating film 171 and the second interlayer insulating film 172 is formed in the first and second regions I and II, respectively. The first contact hole 181a in the first region I exposes the first and second raised doped regions 123 and 124 and the second bridge 127 and the first contact hole 181a in the first region I exposes the first and second raised doped regions 123 and 124 and the second bridge 127, The contact hole 181a exposes the third and fourth raised doped regions 23 and 24. The amount of etching of the first to fourth raised doped regions 123, 124, 23, 24 by the first, second, and third capping films 129, 29, Can be reduced.

이어서, 제1 컨택홀(181a)을 채우도록 제1 컨택(181)을 형성한다. 제1 컨택(181)은 제1 컨택홀(181a)의 하면에 형성되는 제1 실리사이드막(183)과, 제1 도전막(186)과, 제2 도전막(187)을 포함할 수 있다. 제1 도전막은 제1 컨택홀(181a)의 측벽과 제1 실리사이드막(183)의 상면을 따라 컨포말하게 형성할 수 있고, 제2 도전막(187)은 제1 도전막(186) 상에서 제1 컨택홀(181a)을 채우도록 형성할 수 있다. Then, a first contact 181 is formed to fill the first contact hole 181a. The first contact 181 may include a first silicide layer 183 formed on the lower surface of the first contact hole 181a, a first conductive layer 186, and a second conductive layer 187. The first conductive film may be conformally formed along the side wall of the first contact hole 181a and the upper surface of the first silicide film 183 and the second conductive film 187 may be formed on the first conductive film 186 1 contact hole 181a.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100: 기판 110: 소자 분리막
120: 제1 소오스/드레인 121, 122, 21, 22: 씨드막
123, 124, 23, 24: 상승된 도핑 영역
125: 제1 브리지 127: 제2 브리지
129: 캡핑막 145: 게이트 절연막
147: 게이트 전극 149: 제1 게이트 구조체
171, 172: 층간 절연막 181: 컨택
183: 실리사이드막 185: 도전막100: substrate 110: element isolation film
120: first source / drain 121, 122, 21, 22: seed film
123, 124, 23, 24: raised doped regions
125: first bridge 127: second bridge
129: capping film 145: gate insulating film
147: gate electrode 149: first gate structure
171, 172: interlayer insulating film 181: contact
183: silicide film 185: conductive film

Claims (20)

기판에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀;
상기 제1 핀 상에 형성되고, 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역(elevated doping region);
상기 제2 핀 상에 형성되고, 상기 불순물의 제1 도핑 농도를 포함하는 제2 상승된 도핑 영역; 및
상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고, 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 포함하되, 상기 제1 도핑 농도와 상기 제2 도핑 농도는 서로 다른 반도체 장치.A first pin and a second pin formed adjacent to each other in a longitudinal direction of the substrate;
A first elevated doping region formed on the first fin and comprising a first doping concentration of the impurity;
A second raised doped region formed on the second fin and comprising a first doping concentration of the impurity; And
And a first bridge connecting the first raised doped region and the second raised doped region to each other and including a second doping concentration of the impurity, wherein the first doping concentration and the second doping concentration are different from each other Other semiconductor devices. 제 1항에 있어서,
상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고, 상기 제1 브리지 상에 형성되는 상기 불순물의 제3 도핑 농도를 포함하는 제2 브리지를 더 포함하되, 상기 제3 도핑 농도와 상기 제2 도핑 농도는 서로 다른 반도체 장치.The method according to claim 1,
Further comprising a second bridge connecting the first raised doped region and the second raised doped region to each other and including a third doping concentration of the impurity formed on the first bridge, Wherein the concentration and the second doping concentration are different from each other. 제 2항에 있어서,
상기 제3 도핑 농도와 상기 제1 도핑 농도는 서로 동일한 반도체 장치.3. The method of claim 2,
Wherein the third doping concentration and the first doping concentration are equal to each other. 제 2항에 있어서,
상기 제2 브리지는 상기 제1 브리지 상에 위치하며, 상기 제1 및 제2 상승된 도핑 영역 사이의 공간을 메우는 반도체 장치.3. The method of claim 2,
Wherein the second bridge is located on the first bridge and fills a space between the first and second raised doped regions. 제 2항에 있어서,
상기 제2 브리지와 접촉하여 형성된 컨택을 더 포함하는 반도체 장치.3. The method of claim 2,
And a contact formed in contact with the second bridge. 제 1항에 있어서,
상기 제1 상승된 도핑 영역은,
제1 영역과,
상기 제1 영역보다 상기 제1 핀에 가까운 제2 영역을 포함하되, 상기 제1 영역의 제1 폭은 상기 제2 영역의 제2 폭보다 크고,
상기 제2 상승된 도핑 영역은,
제3 영역과,
상기 제3 영역보다 상기 제2 핀에 가까운 제4 영역을 포함하되, 상기 제3 영역의 제3 폭은, 상기 제4 영역의 제4 폭보다 큰 반도체 장치.The method according to claim 1,
Wherein the first raised doped region comprises:
A first region,
And a second region closer to the first fin than the first region, wherein a first width of the first region is greater than a second width of the second region,
Wherein the second raised doped region comprises:
A third region,
And a fourth region closer to the second fin than the third region, wherein the third width of the third region is larger than the fourth width of the fourth region. 제 6항에 있어서,
상기 제1 브리지는 상기 제1 영역과 상기 제3 영역을 서로 연결하는 반도체 장치.The method according to claim 6,
And the first bridge connects the first region and the third region to each other. 제 7항에 있어서,
상기 제1 브리지는 역사다리꼴 또는 역삼각형 단면을 포함하는 반도체 장치.8. The method of claim 7,
Wherein the first bridge comprises an inverted trapezoid or inverted triangular cross-section. 제 1항에 있어서,
상기 제1 상승된 도핑 영역의 측벽과 상기 제2 상승된 도핑 영역의 측벽에 형성되고, 상기 제1 브리지의 상의 상기 제1 및 제2 상승된 도핑 영역 사이에는 미형성되는 캡핑막을 더 포함하는 반도체 장치.The method according to claim 1,
Further comprising a capping layer formed on sidewalls of the first raised doped region and sidewalls of the second raised doped region and not formed between the first and second raised doped regions on the first bridge, Device. 제 1항에 있어서,
상기 불순물은 Ge 또는 B인 반도체 장치.The method according to claim 1,
Wherein the impurity is Ge or B. 기판에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀;
상기 제1 핀 상과 상기 제2 핀 상에, 상기 제1 핀과 상기 제2 핀을 서로 전기적으로 연결하며 역U(inversed U)자형으로 형성되는 소오스/드레인;
상기 기판과 상기 소오스/드레인 사이에, 상기 소오스/드레인에 접촉하며, 상기 기판과 이격되어 형성되는 브리지; 및
상기 역U자형의 상면에 접촉하는 컨택을 포함하는 반도체 장치.A first pin and a second pin formed adjacent to each other in a longitudinal direction of the substrate;
A source / drain formed on the first pin and the second pin, the first pin and the second pin electrically connected to each other and formed in an inverted U shape;
A bridge between the substrate and the source / drain, the bridge being in contact with the source / drain and spaced apart from the substrate; And
And contacts contacting the top surface of the inverted U-shape. 기판에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀;
상기 제1 핀 상에 형성된 제1 상승된 도핑 영역(elevated doping region);
상기 제2 핀 상에 형성된 제2 상승된 도핑 영역;
상기 제1 상승된 도핑 영역의 상면과 상기 제2 상승된 도핑 영역의 상면을 연결하는 제2 브리지; 및
상기 제1 상승된 도핑 영역의 상면, 상기 제2 상승된 도핑 영역의 상면 및 상기 제2 브리지와 접촉하는 컨택을 포함하고,
상기 제1 상승된 도핑 영역, 상기 제2 상승된 도핑 영역 및 상기 제2 브리지의 불순물의 농도는 서로 동일한 반도체 장치.A first pin and a second pin formed adjacent to each other in a longitudinal direction of the substrate;
A first elevated doping region formed on the first fin;
A second raised doped region formed on the second fin;
A second bridge connecting an upper surface of the first raised doped region and an upper surface of the second raised doped region; And
An upper surface of the first raised doped region, an upper surface of the second raised doped region, and a contact in contact with the second bridge,
Wherein the first raised doped region, the second raised doped region, and the impurity concentration of the second bridge are equal to each other. 제1 영역과 제2 영역이 정의된 기판;
상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 상기 제1 영역에 서로 장변 방향으로 인접하여 형성된 제1 핀 및 제2 핀과,
상기 제1 핀 상에 형성되고, 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역과,
상기 제2 핀 상에 형성되고, 상기 불순물의 제1 도핑 농도를 포함하는 제2 상승된 도핑 영역과,
상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하고 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 포함하되, 상기 제1 도핑 농도와 상기 제2 도핑 농도는 서로 다른 제1 핀형 트랜지스터; 및
상기 제2 영역에 형성된 제2 핀형 트랜지스터를 포함하는 반도체 장치.A substrate defining a first region and a second region;
A first fin and a second fin formed adjacent to each other in a long side direction in the first region,
A first raised doped region formed on the first fin and including a first doping concentration of the impurity;
A second raised doped region formed on the second fin and comprising a first doping concentration of the impurity;
And a first bridge connecting the first raised doped region and the second raised doped region to each other and including a second doping concentration of the impurity, wherein the first doping concentration and the second doping concentration are different A first fin-shaped transistor; And
And a second fin-shaped transistor formed in the second region. 제 13항에 있어서,
상기 제2 핀형 트랜지스터는,
상기 제2 영역에 서로 장변 방향으로 인접하여 형성된 제3 핀 및 제4 핀과,
상기 제3 핀 상에 형성된 상기 불순물의 제1 도핑 농도를 포함하는 제3 상승된 도핑 영역과,
상기 제4 핀 상에 형성된 상기 불순물의 제1 도핑 농도를 포함하는 제4 상승된 도핑 영역을 포함하되, 상기 제3 상승된 도핑 영역과 상기 제4 상승된 도핑 영역은 서로 물리적으로 분리되는 반도체 장치.14. The method of claim 13,
Wherein the second fin-shaped transistor comprises:
A third pin and a fourth pin formed adjacent to each other in the long side direction in the second region,
A third raised doped region comprising a first doping concentration of the impurity formed on the third fin,
And a fourth raised doped region including a first doped concentration of the impurity formed on the fourth fin, wherein the third raised doped region and the fourth raised doped region are physically separated from each other, . 제 14항에 있어서,
상기 제1 핀 및 상기 제2 핀 사이의 거리는 상기 제3 핀 및 상기 제4 핀 사이의 거리보다 짧은 반도체 장치.15. The method of claim 14,
Wherein a distance between the first fin and the second fin is shorter than a distance between the third fin and the fourth fin. 제 14항에 있어서,
상기 제1 핀형 트랜지스터는,
상기 제1 상승된 도핑 영역의 측벽과 상기 제2 상승된 도핑 영역의 측벽에 형성되며, 상기 제1 브리지의 상의 상기 제1 및 제2 상승된 도핑 영역 사이에는 미형성되는 제1 캡핑막을 더 포함하고,
상기 제2 핀형 트랜지스터는,
상기 제3 상승된 도핑 영역의 측벽과 상기 제4 상승된 도핑 영역의 측벽에 형성되는 제2 캡핑막을 더 포함하는 반도체 장치.15. The method of claim 14,
The first fin-shaped transistor includes:
Further comprising a first capping layer formed on sidewalls of the first raised doped region and sidewalls of the second raised doped region and not formed between the first and second raised doped regions on the first bridge and,
Wherein the second fin-shaped transistor comprises:
And a second capping layer formed on a sidewall of the third raised doped region and a sidewall of the fourth raised doped region. 제1 영역 및 제2 영역이 정의된 기판을 제공하고,
상기 제1 영역에 서로 장변 방향으로 인접하여 제1 핀 및 제2 핀을, 상기 제2 영역에 서로 장변 방향으로 인접하여 제3 핀 및 제4 핀을 형성하고,
상기 제1 핀 내지 제4 핀 상에 각각 불순물의 제1 도핑 농도를 포함하는 제1 상승된 도핑 영역 내지 제4 상승된 도핑 영역을 형성하고,
상기 제1 상승된 도핑 영역과 상기 제2 상승된 도핑 영역을 서로 연결하는 상기 불순물의 제2 도핑 농도를 포함하는 제1 브리지를 형성하되, 상기 제1 브리지는 상기 제2 영역에는 미형성되고,
상기 제1 및 제2 상승된 도핑 영역과 연결되고, 상기 제1 브리지 상의 상기 제1 상승된 도핑 영역과 상기 상기 제2 상승된 도핑 영역 사이의 공간을 메우며, 상기 불순물의 제3 도핑 농도를 포함하는 제2 브리지를 형성하는 것을 포함하되,
상기 제2 도핑 농도는 상기 제1 도핑 농도보다 높고, 상기 제1 및 제3 도핑 농도는 서로 동일한 반도체 장치 제조 방법.Providing a substrate on which a first region and a second region are defined,
Forming a first pin and a second pin adjacent to each other in the long side direction in the first region and forming a third pin and a fourth pin adjacent to each other in the long side direction in the second region,
Forming a first raised doped region to a fourth raised doped region on the first to fourth pins, respectively, the first raised doped region including a first doping concentration of the impurity,
Forming a first bridge including a second doped concentration of the impurity that connects the first raised doped region and the second raised doped region to each other, wherein the first bridge is not formed in the second region,
And a third doped region doped with a third doped concentration of impurities that is connected to the first and second raised doped regions and fills a space between the first raised doped region and the second raised doped region on the first bridge, To form a second bridge,
Wherein the second doping concentration is higher than the first doping concentration and the first and third doping concentrations are equal to each other. 제 17항에 있어서,
상기 제1 핀과 상기 제2 핀 사이의 거리는 상기 제3 핀과 상기 제4 핀 사이의 거리보다 짧은 반도체 장치 제조 방법.18. The method of claim 17,
Wherein the distance between the first pin and the second pin is shorter than the distance between the third pin and the fourth pin. 제 17항에 있어서,
상기 제2 브리지를 형성한 후에,
상기 제1 내지 제4 상승된 도핑 영역의 측벽, 상기 제1 브리지의 하면 및 상기 제2 브리지의 상면에 배치되는 캡핑막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.18. The method of claim 17,
After forming the second bridge,
Further comprising forming a capping film disposed on a sidewall of the first to fourth raised doped regions, a bottom surface of the first bridge, and an upper surface of the second bridge. 제 19항에 있어서,
상기 캡핑막은 상기 제1 내지 제4 상승된 도핑 영역과, 상기 제1 및 제2 브리지보다 높은 압력에서 형성되는 반도체 장치 제조 방법.20. The method of claim 19,
Wherein the capping film is formed at a higher pressure than the first to fourth raised doped regions and the first and second bridges.
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