KR100853653B1

KR100853653B1 - Fin field effect transistor and fabrication method thereof

Info

Publication number: KR100853653B1
Application number: KR1020070006548A
Authority: KR
Inventors: 이헌복; 함성호; 이정희
Original assignee: 경북대학교 산학협력단
Priority date: 2007-01-22
Filing date: 2007-01-22
Publication date: 2008-08-25
Also published as: KR20080068997A

Abstract

본 발명은 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로서, 본 발명에 따른 핀 전계 효과 트랜지스터는, 실리콘 기판, 절연 층, 제1 돌출부, 및 제2 돌출부를 포함한다. 실리콘 기판은 제1 활성 영역과, 상기 제1 활성 영역에 수직으로 교차하는 제2 활성 영역을 포함한다. 절연 층은 상기 실리콘 기판상에 형성된다. 제1 돌출부는 상기 제1 활성 영역 내의 상기 절연 층상에 형성되고, 소스 및 드레인 영역을 포함한다. 제2 돌출부는 상기 제2 활성 영역 내에 형성되고, 게이트 전극을 포함한다. 바람직하게, 상기 제1 돌출부는, 핀, 핀 스페이서들, 및 도전 층들을 포함한다. 핀은 상기 제1 활성 영역의 길이 방향으로 연장되어 상기 절연 층상에 형성된다. 핀 스페이서들은 상기 핀의 양 측면으로부터 각각 설정된 간격을 두고 상기 절연 층상에 형성된다. 도전 층들은 상기 핀의 양 측면과 상기 핀 스페이서들 사이에 형성된 트랜치에 각각 매립된다. 본 발명에 따른 핀 전계 효과 트랜지스터 및 그 제조 방법은 소스 및 드레인의 면 저항 및 접촉 저항을 감소시키고, 공정 비용 및 크기를 줄일 수 있다.The present invention relates to a fin field effect transistor and a method for manufacturing the same, wherein the fin field effect transistor according to the present invention includes a silicon substrate, an insulating layer, a first protrusion, and a second protrusion. The silicon substrate includes a first active region and a second active region perpendicular to the first active region. An insulating layer is formed on the silicon substrate. A first protrusion is formed on the insulating layer in the first active region and includes a source and a drain region. The second protrusion is formed in the second active region and includes a gate electrode. Preferably, the first protrusion includes fins, fin spacers, and conductive layers. Fins extend in the longitudinal direction of the first active region and are formed on the insulating layer. Fin spacers are formed on the insulating layer at predetermined intervals from both sides of the fin. Conductive layers are each embedded in trenches formed between both sides of the fin and the fin spacers. The fin field effect transistor and the manufacturing method thereof according to the present invention can reduce the surface resistance and the contact resistance of the source and drain, and can reduce the process cost and size.

핀, 스페이서, 트랜치, 도전 층, 실리사이드 층 Fins, spacers, trenches, conductive layers, silicide layers

Description

Fin field effect transistor and fabrication method

도 1은 종래의 핀 전계 효과 트랜지스터의 일례를 나타내는 사시 도이다.1 is a perspective view showing an example of a conventional fin field effect transistor.

도 2는 종래의 핀 전계 효과 트랜지스터의 다른 예를 나타내는 사시 도이다.2 is a perspective view showing another example of a conventional fin field effect transistor.

도 3은 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다.3 is a perspective view of a fin field effect transistor according to a first embodiment of the present invention.

도 4는 본 발명의 제2 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다.4 is a perspective view of a fin field effect transistor according to a second embodiment of the present invention.

도 5는 본 발명의 제3 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다.5 is a perspective view of a fin field effect transistor according to a third embodiment of the present invention.

도 6은 본 발명의 제4 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다.6 is a perspective view of a fin field effect transistor according to a fourth embodiment of the present invention.

도 7은 본 발명의 제5 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다.7 is a perspective view of a fin field effect transistor according to a fifth embodiment of the present invention.

도 8은 본 발명의 제6 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다.8 is a perspective view of a fin field effect transistor according to a sixth embodiment of the present invention.

도 9a 내지 도 9k는 도 3에 도시된 핀 전계 효과 트랜지스터의 제조 과정을 설명하기 위한 사시 도이다.9A to 9K are perspective views illustrating a manufacturing process of the fin field effect transistor illustrated in FIG. 3.

도 10은 도 9k에 도시된 핀 전계 효과 트랜지스터의 X-X'의 선을 따라 취한 단면도이다.FIG. 10 is a cross-sectional view taken along the line X-X 'of the pin field effect transistor shown in FIG. 9K.

도 11은 도 9k에 도시된 핀 전계 효과 트랜지스터의 XI-XI'의 선을 따라 취한 단면도이다.FIG. 11 is a cross-sectional view taken along line XI-XI ′ of the pin field effect transistor shown in FIG. 9K.

도 12a 내지 12e는 도 6에 도시된 핀 전계 효과 트랜지스터의 제조 과정을 설명하기 위한 사시 도이다.12A to 12E are perspective views illustrating a manufacturing process of the fin field effect transistor illustrated in FIG. 6.

도 13은 도 12e에 도시된 핀 전계 효과 트랜지스터의 V-V'의 선을 따라 취한 단면도이다.FIG. 13 is a cross-sectional view taken along the line V-V 'of the pin field effect transistor shown in FIG. 12E.

도 14는 도 12e에 도시된 핀 전계 효과 트랜지스터의 VI-VI'의 선을 따라 취한 단면도이다.FIG. 14 is a cross-sectional view taken along the line VI-VI 'of the pin field effect transistor shown in FIG. 12E.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100∼600 : 핀 전계 효과 트랜지스터100 to 600: pin field effect transistor

110, 210, 310, 410, 510, 610 : 실리콘 기판110, 210, 310, 410, 510, 610: silicon substrate

120, 220, 320, 420, 520, 620 : 절연 층120, 220, 320, 420, 520, 620: insulation layer

130, 230, 330, 430, 530, 630 : 제1 돌출부130, 230, 330, 430, 530, 630: first protrusion

131, 231, 331, 431, 531, 631 : 핀(fin)131, 231, 331, 431, 531, 631: fin

132, 232, 332, 432, 532, 632 : 게이트 절연막132, 232, 332, 432, 532, 632: gate insulating film

133, 233, 333 : 핀 스페이서133, 233, 333: pin spacer

134, 143, 234, 243, 434, 443, 534, 543 : 실리사이드 층Silicide layers: 134, 143, 234, 243, 434, 443, 534, 543

135, 334, 435, 444, 634, 643 : 금속 층135, 334, 435, 444, 634, 643: metal layer

140, 240, 340, 440, 540, 640 : 제2 돌출부140, 240, 340, 440, 540, 640: second protrusion

141, 241, 341, 441, 541, 641 : 게이트 전극141, 241, 341, 441, 541, 641: gate electrode

142, 242, 342 : 게이트 스페이서 180, 460 : 소자 분리막142, 242, 342: gate spacer 180, 460: device isolation film

190, 470 : 콘택 홀 190a, 190b, 470a, 470b : 콘택 플러그190, 470: contact hole 190a, 190b, 470a, 470b: contact plug

433, 533, 633 : 외부 핀 스페이서 442, 542, 642 : 외부 게이트 스페이서433, 533, 633: external pin spacers 442, 542, 642: external gate spacers

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 핀 전계 효과 트랜지스터(Fin Field Effect Transistor) 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a fin field effect transistor and a method of manufacturing the same.

일반적으로, 실리콘을 기반으로 제조되는 평면형 전계 효과 트랜지스터는 고성능화, 저가격화, 및 고집적화를 위해, 지속적으로 소자의 크기를 축소시키는 설계에 대한 연구가 진행되어 왔다. 이러한 연구의 결과로서, 평면형 전계 효과 트랜지스터에 비해 매우 작은 점유 면적을 가지며, 높은 동작 성능을 가지는 3차원 전계 효과 트랜지스터(즉, 핀 전계 효과 트랜지스터)가 개발되었다. 핀 전계 효과 트랜지스터는 평면형 전계 효과 트랜지스터에 비해 더 좁은 폭의 접촉 패드를 갖기 때문에, 상대적으로 소스 및 드레인의 면 저항 및 접촉 저항이 증가하게 된다. 소스 및 드레인의 면 저항 및 접촉 저항의 증가는 핀 전계 효과 트랜지스터의 동작 성능을 저하시키는 주요 원인으로서 작용한다. 따라서 핀 전계 효과 트랜지스터가 실제로 응용 제품에 적용되기 위해서는, 낮은 면 저항 및 접촉 저항을 가지면서도 최소의 점유 면적을 가지는 소스 및 드레인이 요구된다. 이처럼 소스 및 드레인의 면 저항 및 접촉 저항에 대한 관심이 높아짐에 따라, 소스 및 드레인의 면 저항 및 접촉 저항을 줄이고자 하는 많은 연구가 진행되고 있다. 도 1 및 도 2는 소스 및 드레인의 면 저항 및 접촉 저항을 감소시키는 구조를 갖는 종래의 핀 전계 효과 트랜지스터의 사시 도이다. 먼저, 도 1을 참고하면, 핀 전계 효과 트랜지스터(10)는 기판(11), 절연층(12), 핀(13), 게이트 전극(14), 및 게이트 스페이서(spacer)(15)를 포함한다. 핀 전계 효과 트랜지스터(10)에서, 과도한 식각 공정에 의해, 핀(13) 측면의 핀 스페이서(미도시)가 모두 제거되고, 핀(13), 게이트 전극(14), 및 게이트 스페이서(15)가 형성된 영역을 제외한 나머지 영역의 절연층(12)이 설정된 깊이까지 식각되어 있다. 핀 전계 효과 트랜지스터(10)의 구조에 따르면, 게이트 전극(14)의 양측에 있는 핀(13)(즉, 소스 및 드레인 전극)의 탑(top) 부분 및 측면 부분이 외부로 노출된다. 따라서, 핀(13)이 추후의 배선 연결을 위해 금속과 접촉될 때, 그 접촉 면적이 증가하므로, 소스 및 드레인의 면 저항이 감소할 수 있다. 하지만, 과도한 식각에 의해, 소스 및 드레인 영역과 게이트 전극(14)을 절연하기 위해 형성한 게이트 스페이서(15)의 높이가 줄어들어, 게이트 전극(14)에 인접한 핀(13)의 탑 부분이 제대로 절연되지 않을 확률이 높아진다. 따라서, 핀(13)의 탑 부분을 확실하게 절연시키기 위해서는, 게이트 전극(14)의 높이가 핀(13)의 높이보다 두 배 이상 더 커져야 한다. 이뿐만 아니라, 핀 스페이서 및 게이트 스페이 서(15)의 과도한 식각으로 인하여 핀(13)과 게이트 전극(14) 영역을 제외한 부분까지 식각되어야 하므로, 절연층(12)의 두께가 두꺼워져야 한다. 결국, 반도체 기판, 절연층, 및 실리콘층이 순차적으로 적층된 구조를 가지는 SOI(Silicon On Insulator) 웨이퍼가 핀 전계 효과 트랜지스터(10)를 제조하는데 사용될 경우, 반도체 기판과 실리콘층 사이의 절연층의 두께가 두꺼워져야 한다.In general, a planar field effect transistor manufactured based on silicon has been studied for a design to continuously reduce the size of the device for high performance, low cost, and high integration. As a result of this study, a three-dimensional field effect transistor (i.e., a fin field effect transistor) having a very small footprint and a high operating performance compared to a planar field effect transistor has been developed. Since the fin field effect transistor has a narrower contact pad than the planar field effect transistor, the surface resistance and the contact resistance of the source and drain are relatively increased. Increasing the surface resistance and the contact resistance of the source and drain acts as a major cause of deteriorating the operating performance of the fin field effect transistor. Therefore, in order for a pin field effect transistor to be practically applied to an application, a source and a drain having a low surface area and a contact resistance while having a minimum occupied area are required. As the interest in the surface resistance and the contact resistance of the source and the drain increases, many researches have been conducted to reduce the surface resistance and the contact resistance of the source and the drain. 1 and 2 are perspective views of a conventional fin field effect transistor having a structure for reducing the surface resistance and the contact resistance of the source and drain. First, referring to FIG. 1, the fin field effect transistor 10 includes a substrate 11, an insulating layer 12, a fin 13, a gate electrode 14, and a gate spacer 15. . In the fin field effect transistor 10, due to an excessive etching process, all of the fin spacers (not shown) on the side of the fin 13 are removed, and the fin 13, the gate electrode 14, and the gate spacer 15 are removed. The insulating layer 12 in the remaining region except the formed region is etched to a set depth. According to the structure of the fin field effect transistor 10, the top and side portions of the fin 13 (that is, the source and drain electrodes) on both sides of the gate electrode 14 are exposed to the outside. Thus, when the pin 13 is in contact with the metal for later wiring connection, the contact area thereof increases, so that the surface resistance of the source and drain can be reduced. However, due to excessive etching, the height of the gate spacer 15 formed to insulate the source and drain regions from the gate electrode 14 is reduced, so that the top portion of the fin 13 adjacent to the gate electrode 14 is properly insulated. It is not likely to be. Therefore, in order to reliably insulate the top portion of the fin 13, the height of the gate electrode 14 must be more than twice as large as the height of the fin 13. In addition, due to excessive etching of the fin spacer and the gate spacer 15, the portion of the insulating layer 12 needs to be thick because the portion of the fin spacer and the gate spacer 15 needs to be etched except for the region of the fin 13 and the gate electrode 14. As a result, when a silicon on insulator (SOI) wafer having a structure in which a semiconductor substrate, an insulating layer, and a silicon layer are sequentially stacked is used to fabricate the fin field effect transistor 10, the insulating layer between the semiconductor substrate and the silicon layer is formed. It should be thick.

한편, 도 2는 도 1에 도시된 핀 전계 효과 트랜지스터(10)의 구조의 단점을 보완한 핀 전계 효과 트랜지스터의 사시 도이다. 도 2에서 참고되는 것과 같이, 핀 전계 효과 트랜지스터(20)는 기판(21), 절연층(22), 핀(23), 핀 캡층(24), 게이트 전극(25), 게이트 스페이서(26), 및 게이트 캡층(27)을 포함한다. 핀 전계 효과 트랜지스터(20)의 구성은 핀 캡층(24) 및 게이트 캡층(27)이 더 추가된 것을 제외하고, 핀 전계 효과 트랜지스터(10)의 구성과 실질적으로 동일하다. 핀 캡층(24) 및 게이트 캡층(27)은 외부로 노출된 핀(23) 및 게이트 전극(25)의 탑 부분 및 측면에 실리콘 게르마늄(SiGe)을 선택적으로 성장시킴으로써 얻어질 수 있다. 실리콘 게르마늄은 실리콘에 비하여 밴드 갭(band gap)이 작기 때문에, 추후의 배선 연결을 위해, 금속과 접촉되는 소스, 드레인, 및 게이트 전극의 접촉 면적을 증가시켜, 접촉 저항을 줄일 수 있다. 하지만, 핀 전계 효과 트랜지스터(20)의 구조 역시, 게이트 전극(25)과 핀(23)의 탑 부분 간의 확실한 절연을 위해, 게이트 스페이서(26)의 높이가 증가해야 하는 요구 조건이 있다. 이 요구 조건이 충족되지 않을 경우, 실리콘 게르마늄 성장시, 소스 및 드레인(즉, 핀(23))에 성장된 실리콘 게르마늄이 게이트 전극(25)과 접촉되어, 트랜지스터로서의 성능을 발휘하지 못하게 된다. 따라 서 이 요구 조건을 충족하기 위해서는 핀(23)의 높이보다 두 배 이상 더 큰 높이를 가지는 게이트 전극(25)이 요구된다. 또한, 평탄화 공장 시 게이트 전극(25)의 식각되는 부분까지 고려한다면, 실질적으로 게이트 전극(25)의 높이는 핀(23)의 높이보다 세 배 이상 더 커야 한다. 하지만 매우 좁은 폭(예를 들어, 50㎚ 이하)의 게이트 전극을 핀(23)의 높이 보다 세 배 이상 더 큰 높이를 갖도록 형성하는 것은 공정상으로 매우 어려움이 따른다. 이러한 공정상의 어려움은 핀의 높이를 제한하게 되고, 결국 핀 전계 효과 트랜지스터의 동작 성능을 제한하는 요인이 된다. 뿐만 아니라, 얇은 핀의 형성과 좁은 게이트의 선 폭으로 구현하기 위한 전계 효과 트랜지스터의 미세화 공정에 있어서, 핀과 게이트의 탑 부분에 선택적으로 성장된 실리콘 게르마늄은 전계 효과 트랜지스터의 크기를 증가시키는 큰 장애 요인으로 작용할 수 있다. 또한, 실리콘 게르마늄은 서로 이웃한 전계 효과 트랜지스터들 간의 거리를 감소시키므로, 서로 이웃한 전계 효과 트랜지스터들 사이에서 커플링(coupling) 현상이 증가하게 된다. 이러한 커플링 현상을 줄이기 위해, 서로 이웃한 전계 효과 트랜지스터는 일정 간격(즉, 커플링 현상이 발생하지 않는 정도의 간격)을 두고 배치되어야 하므로, 하나의 핀 전계 효과 트랜지스터가 차지하는 면적이 증가한다. 또한, 실리콘 게르마늄의 선택적인 성장 방식은 공정 비용의 증가를 야기하게 되므로, 비효율적인 것이다.Meanwhile, FIG. 2 is a perspective view of the fin field effect transistor to supplement the disadvantages of the structure of the fin field effect transistor 10 shown in FIG. 1. As referred to in FIG. 2, the fin field effect transistor 20 includes a substrate 21, an insulating layer 22, a fin 23, a fin cap layer 24, a gate electrode 25, a gate spacer 26, And a gate cap layer 27. The configuration of the fin field effect transistor 20 is substantially the same as the configuration of the fin field effect transistor 10 except that the fin cap layer 24 and the gate cap layer 27 are further added. The fin cap layer 24 and the gate cap layer 27 may be obtained by selectively growing silicon germanium (SiGe) in the top portion and the side surfaces of the fin 23 and the gate electrode 25 which are exposed to the outside. Since silicon germanium has a smaller band gap than silicon, it is possible to reduce the contact resistance by increasing the contact area of the source, drain, and gate electrode in contact with the metal for later wiring connection. However, the structure of the fin field effect transistor 20 also has a requirement that the height of the gate spacer 26 must be increased for reliable isolation between the gate electrode 25 and the top portion of the fin 23. If this requirement is not met, during silicon germanium growth, silicon germanium grown in the source and drain (i.e., the fins 23) is brought into contact with the gate electrode 25, thereby failing to perform as a transistor. Therefore, in order to satisfy this requirement, the gate electrode 25 having a height more than twice as high as the height of the fin 23 is required. In addition, considering the portion of the gate electrode 25 to be etched at the time of planarization, the height of the gate electrode 25 should be substantially three times greater than the height of the fin 23. However, forming a gate electrode having a very narrow width (for example, 50 nm or less) so as to have a height three times larger than the height of the fin 23 has a very difficult process. This process difficulty limits the height of the fin, which in turn limits the operating performance of the fin field effect transistor. In addition, in the process of miniaturization of the field effect transistors for the formation of thin fins and the narrow gate line width, silicon germanium selectively grown on the top portion of the fins and gates is a big obstacle to increase the size of the field effect transistors. It can act as a factor. In addition, since silicon germanium reduces the distance between adjacent field effect transistors, the coupling phenomenon between the adjacent field effect transistors increases. In order to reduce this coupling phenomenon, adjacent field effect transistors should be arranged at regular intervals (that is, at an interval at which a coupling phenomenon does not occur), so that the area occupied by one fin field effect transistor increases. In addition, the selective growth of silicon germanium is inefficient because it leads to an increase in process cost.

따라서, 본 발명이 이루고자 하는 기술적 과제는 핀의 측면과 핀 스페이서 사이에 트랜치를 형성하고, 그 트랜치에 실리사이드 또는 금속을 매립함으로써, 소 스 및 드레인의 면 저항 및 접촉 저항을 감소시키고, 공정 비용 및 크기를 줄일 수 있는 구조를 갖는 핀 전계 효과 트랜지스터를 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is to form a trench between the side of the fin and the fin spacer, and to embed the silicide or metal in the trench, thereby reducing the surface resistance and contact resistance of the source and drain, and the process cost and To provide a fin field effect transistor having a structure capable of reducing the size.

본 발명이 이루고자 하는 다른 기술적 과제는 핀의 측면과 핀 스페이서 사이에 트랜치를 형성하고, 그 트랜치에 실리사이드 또는 금속을 매립함으로써, 소스 및 드레인의 면 저항 및 접촉 저항을 감소시키고, 공정 비용 및 크기를 줄일 수 있는 구조를 갖는 핀 전계 효과 트랜지스터의 제조 방법을 제공하는 데 있다.Another technical problem to be solved by the present invention is to form a trench between the side of the fin and the fin spacer, embedding silicide or metal in the trench, thereby reducing the surface resistance and contact resistance of the source and drain, and reducing the process cost and size The present invention provides a method of manufacturing a fin field effect transistor having a structure that can be reduced.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 핀 전계 효과 트랜지스터는, 실리콘 기판, 절연 층, 제1 돌출부, 및 제2 돌출부를 포함한다. 실리콘 기판은 제1 활성 영역과, 상기 제1 활성 영역에 수직으로 교차하는 제2 활성 영역을 포함한다. 절연 층은 상기 실리콘 기판상에 형성된다. 제1 돌출부는 상기 제1 활성 영역 내의 상기 절연 층상에 형성되고, 소스 및 드레인 영역을 포함한다. 제2 돌출부는 상기 제2 활성 영역 내에 형성되고, 게이트 전극을 포함한다. 바람직하게, 상기 제1 돌출부는, 핀, 핀 스페이서들, 및 도전 층들을 포함한다. 핀은 상기 제1 활성 영역의 길이 방향으로 연장되어 상기 절연 층상에 형성된다. 핀 스페이서들은 상기 핀의 양 측면으로부터 각각 설정된 간격을 두고 상기 절연 층상에 형성된다. 도전 층들은 상기 핀의 양 측면과 상기 핀 스페이서들 사이에 형성된 트랜치에 각각 매립된다. 상기 트랜치에 의해 정의된 영역의 상기 실리콘 기판은 소스 및 드레인의 형성을 위한 불순물이 도핑된 불순물 확산 영역을 포함한다. 상기 게이트 전극은 상기 제2 활성 영역 내에 있는 상기 핀의 일부분의 상부 및 측면을 둘러싼 채 로, 상기 제2 활성 영역의 길이 방향으로 형성된다. 상기 게이트 전극에 의해 둘러싸인 상기 핀의 상부 및 측면 상에는 게이트 절연막이 형성된다.The fin field effect transistor according to the present invention for achieving the above technical problem includes a silicon substrate, an insulating layer, a first protrusion, and a second protrusion. The silicon substrate includes a first active region and a second active region perpendicular to the first active region. An insulating layer is formed on the silicon substrate. A first protrusion is formed on the insulating layer in the first active region and includes a source and a drain region. The second protrusion is formed in the second active region and includes a gate electrode. Preferably, the first protrusion includes fins, fin spacers, and conductive layers. Fins extend in the longitudinal direction of the first active region and are formed on the insulating layer. Fin spacers are formed on the insulating layer at predetermined intervals from both sides of the fin. Conductive layers are each embedded in trenches formed between both sides of the fin and the fin spacers. The silicon substrate in the region defined by the trench includes an impurity diffusion region doped with impurities for formation of a source and a drain. The gate electrode is formed in the longitudinal direction of the second active region while surrounding the top and side surfaces of the portion of the fin in the second active region. Gate insulating films are formed on upper and side surfaces of the fins surrounded by the gate electrodes.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 핀 전계 효과 트랜지스터의 제조 방법은 제1 활성 영역과, 상기 제1 활성 영역에 수직으로 교차하는 제2 활성 영역으로 정의되는 반도체 기판상에, 상기 제1 활성 영역의 길이 방향으로 연장되도록 핀을 형성하는 단계; 상기 핀이 형성된 상기 반도체 기판상에 게이트 절연막을 증착하는 단계; 상기 제2 활성 영역 내에 있는, 상기 게이트 절연막으로 덮여진 상기 핀의 상부 및 측면을 둘러싼 채로, 상기 제2 활성 영역의 길이 방향으로 연장되도록 게이트 전극을 형성하는 단계; 상기 핀의 양측에는 핀 스페이서를, 상기 게이트 전극의 양측에는 게이트 스페이서를 각각 형성하는 단계; 상기 핀의 양 측면과 상기 핀 스페이서 사이에 트랜치를 형성하는 단계; 및 상기 트랜치에 도전 층을 매립하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a fin field effect transistor, in which a semiconductor substrate is defined as a first active region and a second active region perpendicular to the first active region. Forming a fin to extend in the longitudinal direction of the first active region; Depositing a gate insulating film on the semiconductor substrate on which the fin is formed; Forming a gate electrode extending in the longitudinal direction of the second active region while surrounding the upper and side surfaces of the fin covered with the gate insulating film in the second active region; Forming fin spacers on both sides of the fin and gate spacers on both sides of the gate electrode; Forming a trench between both sides of the fin and the fin spacer; And embedding a conductive layer in the trench.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다. 도 3을 참고하면, 핀 전계 효과 트랜지스터(100)는 실리콘 기판(또는 실리콘 층)(110), 절연 층(120), 제1 돌출부(130), 및 제2 돌출부(140)를 포함한다. 실리 콘 기판(110)은 제1 활성 영역(A1, 도 9a참고)과 제2 활성 영역(A2, 도 9a 참고)을 포함한다. 바람직하게, 제2 활성 영역(A2)은 제1 활성 영역(A1)에 수직으로 교차한다. 절연 층(120)은 실리콘 기판(110) 상에 형성된다. 제1 돌출부(130)는 제1 활성 영역(A1) 내의 절연 층(120) 상에 형성되고, 소스 영역(130a) 및 드레인 영역(130b)을 포함한다. 좀 더 상세하게는, 제1 돌출부(130)는 핀(fin)(131), 핀 스페이서(133), 및 도전 층을 포함한다. 핀(131)은 제1 활성 영역(A1)의 길이 방향으로 연장되어 절연 층(120) 상에 형성된다. 핀 스페이서(133)는 핀(131)의 양 측면으로부터 각각 설정된 간격을 두고 절연 층(120) 상에 형성된다. 바람직하게, 핀 스페이서(133)와 절연 층(120) 사이에는 게이트 절연막(132)이 삽입되어 있다. 상기 도전 층은 실리사이드 층(134)과 금속 층(135)을 포함하고, 실리사이드 층(134)은 핀(131)의 양 측면과 상부 면에 형성되고, 금속 층(135)은 실리사이드 층(134)으로 덮여진 핀(131)의 양 측면과 핀 스페이서(133) 사이에 형성된 트랜치에 각각 매립된다. 바람직하게, 금속 층(135)은 실리사이드 층(134)과의 전위 장벽이 0.5eV보다 낮은 금속을 포함한다. 제2 돌출부(140)는 제2 활성 영역(A2) 내에 형성된다. 제2 돌출부(140)는 게이트 전극(141), 게이트 스페이서(142), 및 실리사이드 층(143)을 포함한다. 도 3에 상세하게 도시되지는 않았지만, 게이트 전극(141)은 제2 활성 영역(A2) 내에 있는 핀(131)의 일부분의 상부 및 측면을 둘러싼 채로, 제2 활성 영역(A2)의 길이 방향으로 형성된다. 바람직하게, 게이트 전극(141)에 의해 둘러싸인 핀(131)의 상부 및 측면 상에는 게이트 절연막(132)이 형성된다. 결과적으로, 게이트 전극(141)과 핀(131) 사이에 게이트 절연막(132)이 삽입된 형상으로 된다. 게이트 스페이서(142)는 게이트 전극(141)의 양 측면에 접속되도록 형성된다. 게이트 스페이서(142)로부터 외부로 노출된 게이트 전극(141)의 탑 부분에는 실리사이드 층(143)이 형성된다.3 is a perspective view of a fin field effect transistor according to a first embodiment of the present invention. Referring to FIG. 3, the fin field effect transistor 100 includes a silicon substrate (or silicon layer) 110, an insulating layer 120, a first protrusion 130, and a second protrusion 140. The silicon substrate 110 includes a first active region A1 (see FIG. 9A) and a second active region A2 (see FIG. 9A). Preferably, the second active region A2 crosses perpendicularly to the first active region A1. The insulating layer 120 is formed on the silicon substrate 110. The first protrusion 130 is formed on the insulating layer 120 in the first active region A1 and includes a source region 130a and a drain region 130b. More specifically, the first protrusion 130 includes a fin 131, a fin spacer 133, and a conductive layer. The fin 131 extends in the longitudinal direction of the first active region A1 and is formed on the insulating layer 120. The fin spacers 133 are formed on the insulating layer 120 at predetermined intervals from both sides of the fin 131. Preferably, a gate insulating layer 132 is inserted between the fin spacer 133 and the insulating layer 120. The conductive layer includes a silicide layer 134 and a metal layer 135, wherein the silicide layer 134 is formed on both sides and top surfaces of the fin 131, and the metal layer 135 is a silicide layer 134. It is embedded in the trench formed between the both sides of the fin 131 and the fin spacer 133 covered with. Preferably, metal layer 135 comprises a metal whose potential barrier with silicide layer 134 is less than 0.5 eV. The second protrusion 140 is formed in the second active region A2. The second protrusion 140 includes a gate electrode 141, a gate spacer 142, and a silicide layer 143. Although not shown in detail in FIG. 3, the gate electrode 141 surrounds the upper and side surfaces of a portion of the fin 131 in the second active region A2 in the longitudinal direction of the second active region A2. Is formed. Preferably, the gate insulating layer 132 is formed on the top and side surfaces of the fin 131 surrounded by the gate electrode 141. As a result, the gate insulating film 132 is inserted between the gate electrode 141 and the fin 131. The gate spacer 142 is formed to be connected to both side surfaces of the gate electrode 141. The silicide layer 143 is formed on the top portion of the gate electrode 141 exposed to the outside from the gate spacer 142.

다음으로, 도 9a 내지 도 9k를 참고하여, 핀 전계 효과 트랜지스터(100)의 제조 과정을 상세히 설명한다. 도 9a 내지 도 9k는 도 3에 도시된 핀 전계 효과 트랜지스터의 제조 과정을 설명하기 위한 사시 도이다. 바람직하게, 핀 전계 효과 트랜지스터를 제조하는 데 사용되는 반도체 기판으로는 벌크(bulk) 실리콘 기판과 SOI(Silicon On Insulator) 기판(또는 웨이퍼)이 있다. 벌크 실리콘 기판(101)은 도 9a에 도시된 것과 같이, 제1 활성 영역(A1)과 제2 활성 영역(A2)을 포함한다. 핀 전계 효과 트랜지스터를 제조하기 위해 벌크 실리콘 기판(101)이 사용될 경우, 벌크 실리콘 기판(101)상에 절연층과 실리콘층을 순차로 적층하는 공정이 선행되어야 한다. 따라서 핀 전계 효과 트랜지스터를 제조하는 데에는 SOI 기판이 주로 사용되고 있다. SOI 기판(102)은 도 9b에 도시된 것과 같이, 실리콘층(110), 절연층(120), 및 실리콘층(150)을 포함한다. 먼저, 제1 활성 영역(A1)과, 제1 활성 영역(A1)에 수직으로 교차하는 제2 활성 영역(A2)으로 정의되는 SOI 기판(102)의 실리콘층(150)의 두께를 감소시키기 위해, 실리콘층(150)을 열 산화시켜 실리콘 산화막(미도시)을 형성한 후, 실리콘 산화막을 제거한다.Next, a manufacturing process of the fin field effect transistor 100 will be described in detail with reference to FIGS. 9A to 9K. 9A to 9K are perspective views illustrating a manufacturing process of the fin field effect transistor illustrated in FIG. 3. Preferably, semiconductor substrates used to fabricate fin field effect transistors include bulk silicon substrates and silicon on insulator (SOI) substrates (or wafers). The bulk silicon substrate 101 includes a first active region A1 and a second active region A2 as shown in FIG. 9A. When the bulk silicon substrate 101 is used to manufacture a fin field effect transistor, a process of sequentially stacking an insulating layer and a silicon layer on the bulk silicon substrate 101 must be preceded. Therefore, SOI substrates are mainly used to fabricate fin field effect transistors. The SOI substrate 102 includes a silicon layer 110, an insulating layer 120, and a silicon layer 150, as shown in FIG. 9B. First, to reduce the thickness of the silicon layer 150 of the SOI substrate 102 defined by the first active region A1 and the second active region A2 perpendicular to the first active region A1. After the silicon layer 150 is thermally oxidized to form a silicon oxide film (not shown), the silicon oxide film is removed.

전자 빔(electron-beam)을 이용하여, 실리콘층(150) 상에, 제1 활성 영역(A1)의 길이 방향으로 연장되는 설정된 폭을 갖는 포토 레지스트 패턴(미도시)을 형성한다. 이 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 실리콘 층(150)을 식각하여, 도 9c에 도시된 것과 같이, 제1 활성 영역(A1)의 길이 방향으로 연장되는 핀(131)을 형성한다. 도 9d를 참고하면, 핀(131)이 형성된 반도체 기판(즉, SOI 기판) 상에 게이트 절연막(132)을 증착한다. 그 후, 도 9e에 도시된 것과 같이, 게이트 절연막(132) 상에 게이트 층(160)을 증착한다. 바람직하게, 게이트 층(160)으로서는 폴리-실리콘 층 또는 금속 층이 사용될 수 있다. 게이트 층(160) 상에, 제2 활성 영역(A2)의 길이 방향으로 연장되는 설정된 폭을 갖는 포토 레지스트 패턴(미도시)을 형성하고, 포토 레지스트 패턴을 식각 마스크로 사용하여 게이트 층(160)을 건식 식각(dry etching) 한다. 그 결과, 도 9f에 도시된 것과 같이, 제2 활성 영역(A2) 내에 있는, 게이트 절연막(132)으로 덮여진 핀(131)의 상부 및 측면을 둘러싼 채로, 제2 활성 영역(A2)의 길이 방향으로 연장되는 게이트 전극(141)이 형성된다. 이 후, 핀(131)과 게이트 전극(141)에 의해 정의되는 핀(131)의 양 측면의 불순물 확산 영역(S, D) 내의 실리콘층(110)에, 소스 및 드레인용 불순물을 각각 1차로 도핑(doping) 한다.Using an electron-beam, a photoresist pattern (not shown) having a predetermined width extending in the longitudinal direction of the first active region A1 is formed on the silicon layer 150. Thereafter, the silicon layer 150 is etched using the photoresist pattern as an etch mask to form fins 131 extending in the longitudinal direction of the first active region A1 as shown in FIG. 9C. . Referring to FIG. 9D, a gate insulating layer 132 is deposited on a semiconductor substrate (ie, an SOI substrate) on which fins 131 are formed. Thereafter, as shown in FIG. 9E, the gate layer 160 is deposited on the gate insulating layer 132. Preferably, a poly-silicon layer or a metal layer may be used as the gate layer 160. On the gate layer 160, a photoresist pattern (not shown) having a set width extending in the longitudinal direction of the second active region A2 is formed, and the gate layer 160 is formed by using the photoresist pattern as an etching mask. Dry etch. As a result, as shown in FIG. 9F, the length of the second active region A2 is surrounded by the upper and side surfaces of the fin 131 covered with the gate insulating layer 132 in the second active region A2. The gate electrode 141 extending in the direction is formed. Subsequently, the source and drain impurities are primary in the silicon layer 110 in the impurity diffusion regions S and D on both sides of the fin 131 defined by the fin 131 and the gate electrode 141, respectively. Doping

도 9g를 참고하면, 핀(131) 및 게이트 전극(141)이 형성된 반도체 기판상에 싱글(single) 스페이서용 절연층(170)을 증착한다. 바람직하게, 스페이서용 절연층(170)은 게이트 절연막(132)을 이루는 물질과는 다른 물질로 이루어진다. 예를 들어, 게이트 절연막(132)으로서 산화막이 사용된 경우, 스페이서용 절연층(170)으로는 실리콘 질화물(Si₃N₄)이 사용될 수 있다. 이 후, 게이트 절연막(132) 표면을 식각 종료 점으로 하여, 건식 식각 공정을 실행한다. 그 결과, 도 9h에 도시된 것 과 같이, 게이트 절연막(132)으로 덮여진 핀(131)의 양 측면에 스페이서용 절연층(170)으로 이루어진 핀 스페이서(133)가 형성되고, 게이트 전극(141)의 양 측면에 스페이서용 절연층(170)으로 이루어진 게이트 스페이서(142)가 형성된다. 그 후, 게이트 전극(141) 및 게이트 스페이서(142)에 의해 덮여진 부분을 제외한 나머지 부분의, 핀(131)을 덮은 게이트 절연막(132)을 선택적으로 식각 한다. 그 결과, 도 9i에 도시된 것과 같이, 핀(131)의 양 측면과 핀 스페이서(132) 사이에 게이트 절연막(132)의 두께만큼의 폭을 갖는 트랜치(T)가 형성된다. 트랜치(T)의 폭을 증가시키기 위해, 습식 식각 공정을 실행하여 핀 스페이서(133)의 일부를 제거할 수도 있다. 이 경우, 화살표 'E1'으로 표시된 것과 같이 핀 스페이서(133)의 양 측면이 동시에 식각 되고, 화살표 'E2'로 표시된 것과 같이 게이트 스페이서(142)의 한 쪽 측면이 식각 된다. 따라서, 게이트 스페이서(142)에 비하여 핀 스페이서(133)의 식각률이 더 높기 때문에, 핀 스페이서(133)가 효율적으로 제거될 수 있다. 도 9i에는 핀 스페이서(133)의 일부를 식각하여, 트랜치(T)의 폭을 충분히 증가시킨 경우를 나타낸다. 이 후, 트랜치(T)에 의해 정의되는 핀(131)의 양 측면의 불순물 확산 영역 내의 실리콘 층(110)에, 1차 도핑 시보다 도핑 농도를 더 증가시켜, 소스 및 드레인용 불순물을 각각 2차로 플라즈마 도핑 또는 임플란트 도핑 한다.Referring to FIG. 9G, an insulating layer 170 for a single spacer is deposited on a semiconductor substrate on which the fin 131 and the gate electrode 141 are formed. Preferably, the spacer insulating layer 170 is made of a material different from that of the gate insulating film 132. For example, when an oxide film is used as the gate insulating film 132, silicon nitride (Si ₃ N ₄ ) may be used as the insulating layer 170 for the spacer. Thereafter, the dry etching process is performed by using the surface of the gate insulating film 132 as an etching end point. As a result, as shown in FIG. 9H, fin spacers 133 including spacer insulating layers 170 are formed on both sides of the fin 131 covered with the gate insulating layer 132, and the gate electrode 141 is formed. Gate spacers 142 formed of an insulating layer 170 for spacers are formed on both side surfaces thereof. Thereafter, the gate insulating film 132 covering the fin 131 is selectively etched except for the portion covered by the gate electrode 141 and the gate spacer 142. As a result, as shown in FIG. 9I, a trench T having a width equal to the thickness of the gate insulating layer 132 is formed between both side surfaces of the fin 131 and the fin spacer 132. In order to increase the width of the trench T, a wet etching process may be performed to remove a portion of the fin spacer 133. In this case, both sides of the fin spacer 133 are etched at the same time as indicated by arrow 'E1', and one side of the gate spacer 142 is etched as indicated by arrow 'E2'. Therefore, since the etching rate of the fin spacer 133 is higher than that of the gate spacer 142, the fin spacer 133 may be efficiently removed. 9I illustrates a case where a portion of the fin spacer 133 is etched to sufficiently increase the width of the trench T. Referring to FIG. Afterwards, the doping concentration is further increased in the silicon layer 110 in the impurity diffusion region on both sides of the fin 131 defined by the trench T, so that impurities for the source and the drain are increased to 2, respectively. By plasma doping or implant doping.

그 후, 트랜치(T)에는 도전 층으로서, 실리사이드 층(134)과 금속 층(135)이 순차적으로 매립된다. 이를 좀 더 상세히 설명하면, 먼저, 트랜치(T)가 형성된 반도체 기판상에 제1 금속 층(미도시)을 증착하고, 상기 제1 금속 층을 열처리하여 핀(131) 및 게이트 전극(141)과 반응시킨다. 그 결과, 도 9j에 도시된 것과 같이, 핀(131)의 상부 및 측면과, 게이트 전극(141)의 탑 부분에 실리사이드 층(134, 143)이 각각 형성된다. 습식 식각 공정에 의해, 실리사이드 층(134, 143)이 형성된 부분을 제외한 나머지 부분의 상기 제1 금속 층을 제거한다. 이 후, 실리사이드 층(134)으로 덮여진 핀(131)의 양 측면과 핀 스페이서(133) 사이에 트랜치(T')가 완전히 매립되도록, 반도체 기판상에 제2 금속 층(135)을 증착한다. 바람직하게, 제2 금속 층(135)은 실리사이드 층(134)과의 전위 장벽이 0.5eV보다 낮은 금속을 포함한다. 습식 식각 공정에 의해, 트랜치(T')에 매립된 제2 금속 층(135)을 제외한 나머지 부분의 제2 금속 층(135)을 제거한다. 그 결과, 도 3에 도시된 것과 같은 핀 전계 효과 트랜지스터(100)가 형성된다. 이 후, 핀 전계 효과 트랜지스터(100)의 소스 영역(130a)과 드레인 영역(130b)에는 추후의 다른 소자와의 배선 연결을 위해 금속으로 이루어지는 콘택 플러그(contact plug)(190a, 190b)가 각각 형성된다. 도 9k를 참고하면, 핀 전계 효과 트랜지스터(100)의 상부에 소자 분리막(180)이 증착된 후, 소자 분리막(180)에 콘택 홀(hole)(190)이 형성된다. 이 후, 콘택 홀(190) 내에 배선용 금속이 매립되어, 콘택 플러그(190a, 190b)가 형성된다.Thereafter, the silicide layer 134 and the metal layer 135 are sequentially buried in the trench T as a conductive layer. In more detail, first, a first metal layer (not shown) is deposited on a semiconductor substrate on which a trench T is formed, and the first metal layer is heat-treated to form a fin 131 and a gate electrode 141. React. As a result, as shown in FIG. 9J, silicide layers 134 and 143 are formed on the top and side surfaces of the fin 131 and the top portion of the gate electrode 141, respectively. By the wet etching process, the first metal layer in the remaining portions except for the portion in which the silicide layers 134 and 143 are formed is removed. Thereafter, a second metal layer 135 is deposited on the semiconductor substrate such that the trench T ′ is completely filled between both sides of the fin 131 covered with the silicide layer 134 and the fin spacer 133. . Preferably, the second metal layer 135 comprises a metal whose potential barrier with the silicide layer 134 is lower than 0.5 eV. By the wet etching process, the second metal layer 135 of the remaining portion except for the second metal layer 135 embedded in the trench T 'is removed. As a result, a fin field effect transistor 100 as shown in FIG. 3 is formed. Thereafter, contact plugs 190a and 190b made of metal are respectively formed in the source region 130a and the drain region 130b of the fin field effect transistor 100 for wiring connection with other elements later. do. Referring to FIG. 9K, after the device isolation layer 180 is deposited on the fin field effect transistor 100, a contact hole 190 is formed in the device isolation layer 180. Thereafter, wiring metal is embedded in the contact hole 190 to form contact plugs 190a and 190b.

여기에서, 핀(131)과 핀 스페이서(133) 사이에 형성된 트랜치(T)에 매립된 도전 층, 즉, 실리사이드 층(134) 및 제2 금속 층(135)에 의해, 소스 및 드레인과 콘택 플러그(190a, 190b)와의 접촉 면적이 증가할 수 있다. 따라서, 소스 및 드레인의 면 저항 및 접촉 저항이 감소할 수 있다. 이러한 사실은 아래의 [수학 식 1]에 의해 더욱 명백해질 수 있다.Here, the source and drain and contact plugs are formed by the conductive layer embedded in the trench T formed between the fin 131 and the fin spacer 133, that is, the silicide layer 134 and the second metal layer 135. Contact areas with 190a and 190b may increase. Thus, the surface resistance and the contact resistance of the source and drain can be reduced. This fact can be further clarified by Equation 1 below.

상기 [수학식 1]에서, R_C는 소스 및 드레인과 콘택 플러그(190a, 190b)와의 접촉 저항이고, ε과 h는 각각 상수이고, m*은 전자의 유효 질량을 나타낸다. 또, N_D는 소스 및 드레인 각각의 도핑 농도이고, Φ_B는 핀(131)과 도전 층(즉, 실리사이드 층(134))과의 전위 장벽을 나타낸다. 상기 [수학식 1]에서 참고되는 것과 같이, 접촉 저항(R_C) 은 도핑 농도(N_D)가 증가하고, 전위 장벽(Φ_B)이 낮아질수록 감소하는 것을 알 수 있다. 결과적으로, 실리사이드 층(134)에 의해, 소스 및 드레인의 접촉 저항이 감소하며, 제2 금속 층(135)에 의해 소스 및 드레인의 면 저항이 감소할 수 있다. 도 10은 도 9k에 도시된 핀 전계 효과 트랜지스터의 X-X'의 선을 따라 취한 단면도이고, 도 11은 도 9k에 도시된 핀 전계 효과 트랜지스터의 XI-XI'의 선을 따라 취한 단면도이다.In Equation 1, R _C is a contact resistance between the source and drain and the contact plugs 190a and 190b, ε and h are constants, and m * represents an effective mass of electrons. In addition, N _D is the doping concentration of each of the source and the drain, and Φ _B represents a potential barrier between the fin 131 and the conductive layer (ie, the silicide layer 134). Note that, as in the above Equation 1, it can be seen that the contact resistance (R _C) will increase the doping concentration (N _D), and the potential barrier decreases as the lower (Φ _B). As a result, the contact resistance of the source and the drain may be reduced by the silicide layer 134, and the surface resistance of the source and the drain may be reduced by the second metal layer 135. FIG. 10 is a cross-sectional view taken along the line X-X 'of the pin field effect transistor shown in FIG. 9K, and FIG. 11 is a cross-sectional view taken along the line XI-XI' of the pin field effect transistor shown in FIG. 9K.

도 4는 본 발명의 제2 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다. 도 4를 참고하면, 핀 전계 효과 트랜지스터(200)는 실리콘 기판(또는 실리콘 층)(210), 절연 층(220), 제1 돌출부(230), 및 제2 돌출부(240)를 포함한다. 제1 돌출부(230)는 소스 영역(230a) 및 드레인 영역(230b)을 포함한다. 좀 더 상세하게는, 제1 돌출부(230)는 핀(231), 핀 스페이서(233), 및 도전 층(즉, 실리사이드 층(234))을 포함한다. 제2 돌출부(240)는 게이트 전극(241), 게이트 스페이서(242), 및 실리사이드 층(243)을 포함한다. 여기에서, 핀 전계 효과 트랜지스터(200)의 구체적인 구성 및 그 제조 과정은 한 가지 차이점을 제외하고, 상술한 핀 전계 효과 트랜지스터(100)의 구성 및 제조 과정과 유사하다. 따라서, 설명의 간략화를 위해, 본 실시예에서는 핀 전계 효과 트랜지스터(200, 100) 간의 차이점을 중심으로 설명하기로 한다. 핀 전계 효과 트랜지스터(200, 100) 간의 차이점은, 도 9i에 도시된 것과 유사하게 핀(231)과 핀 스페이서(233) 사이에 형성된 트랜치(T)에, 도전 층으로서 실리사이드 층(234)만이 매립된 것이다. 이를 위해, 트랜치(T)가 형성된 반도체 기판상에 실리사이드 층의 형성을 위한 금속 층을 증착하고, 상기 금속 층을 열처리하여 핀(231) 및 게이트 전극(241)과 반응시킨다. 그 결과, 도 4에 도시된 것과 같이, 핀(231)의 상부 및 측면과, 게이트 전극(241)의 탑 부분에 실리사이드 층(234, 243)이 각각 형성된다. 이때, 실리사이드 층(234)은 핀(231)과 핀 스페이서(233) 사이의 트랜치(T)를 완전히 매립한다. 이 후, 습식 식각 공정에 의해, 실리사이드 층(234, 243)이 형성된 부분을 제외한 나머지 부분의 상기 금속 층을 제거한다.4 is a perspective view of a fin field effect transistor according to a second embodiment of the present invention. Referring to FIG. 4, the fin field effect transistor 200 includes a silicon substrate (or silicon layer) 210, an insulating layer 220, a first protrusion 230, and a second protrusion 240. The first protrusion 230 includes a source region 230a and a drain region 230b. More specifically, the first protrusion 230 includes a fin 231, a fin spacer 233, and a conductive layer (ie, silicide layer 234). The second protrusion 240 includes a gate electrode 241, a gate spacer 242, and a silicide layer 243. Here, the specific configuration and manufacturing process of the fin field effect transistor 200 is similar to the configuration and manufacturing process of the fin field effect transistor 100 described above, except for one difference. Therefore, for the sake of simplicity, the present embodiment will be described based on the difference between the fin field effect transistors 200 and 100. The difference between the fin field effect transistors 200 and 100 is that in the trench T formed between the fin 231 and the fin spacer 233 similarly to that shown in FIG. 9I, only the silicide layer 234 is embedded as a conductive layer. It is. To this end, a metal layer for forming a silicide layer is deposited on the semiconductor substrate on which the trench T is formed, and the metal layer is heat treated to react with the fin 231 and the gate electrode 241. As a result, as shown in FIG. 4, silicide layers 234 and 243 are formed on the top and side surfaces of the fin 231 and the top portion of the gate electrode 241, respectively. At this time, the silicide layer 234 completely fills the trench T between the fin 231 and the fin spacer 233. Thereafter, the metal layer of the remaining portions except for the portions where the silicide layers 234 and 243 are formed is removed by a wet etching process.

도 5는 본 발명의 제3 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다. 도 5를 참고하면, 핀 전계 효과 트랜지스터(300)는 실리콘 기판(또는 실리콘 층)(310), 절연 층(320), 제1 돌출부(330), 및 제2 돌출부(340)를 포함한다. 제1 돌출부(330)는 소스 영역(330a) 및 드레인 영역(330b)을 포함한다. 좀 더 상세하게는, 제1 돌출부(330)는 핀(331), 핀 스페이서(333), 및 도전 층(즉, 금속 층(334))을 포함한다. 제2 돌출부(340)는 게이트 전극(341) 및 게이트 스페이서(342)를 포 함한다. 여기에서, 핀 전계 효과 트랜지스터(300)의 구체적인 구성 및 그 제조 과정은 한 가지 차이점을 제외하고, 상술한 핀 전계 효과 트랜지스터(100)의 구성 및 제조 과정과 유사하다. 따라서, 설명의 간략화를 위해, 본 실시예에서는 핀 전계 효과 트랜지스터(300, 100) 간의 차이점을 중심으로 설명하기로 한다. 핀 전계 효과 트랜지스터(300, 100) 간의 차이점은, 도 9i에 도시된 것과 유사하게 핀(331)과 핀 스페이서(333) 사이에 형성된 트랜치(T)에, 도전 층으로서 금속 층(334)만이 매립된 것이다. 이를 위해, 트랜치(T)가 형성된 반도체 기판상에 금속 층(334)을 증착한다. 이때, 금속 층(334)은 핀(331)과 핀 스페이서(333) 사이의 트랜치(T)를 완전히 매립한다. 이 후, 습식 식각 공정에 의해, 트랜치(T)에 매립된 부분을 제외한 나머지 부분의 상기 금속 층(334)을 제거한다. 바람직하게, 금속 층(334)은 핀(331)과의 전위 장벽이 0.5eV보다 낮은 금속을 포함한다.5 is a perspective view of a fin field effect transistor according to a third embodiment of the present invention. Referring to FIG. 5, the fin field effect transistor 300 includes a silicon substrate (or silicon layer) 310, an insulating layer 320, a first protrusion 330, and a second protrusion 340. The first protrusion 330 includes a source region 330a and a drain region 330b. More specifically, the first protrusion 330 includes a fin 331, a fin spacer 333, and a conductive layer (ie, metal layer 334). The second protrusion 340 includes a gate electrode 341 and a gate spacer 342. Here, the specific configuration and manufacturing process of the fin field effect transistor 300 is similar to the configuration and manufacturing process of the fin field effect transistor 100 described above, except for one difference. Therefore, for the sake of simplicity, the present embodiment will be described based on the difference between the fin field effect transistors 300 and 100. The difference between the fin field effect transistors 300 and 100 is that in the trench T formed between the fin 331 and the fin spacer 333, similar to that shown in FIG. 9I, only the metal layer 334 is embedded as a conductive layer. It is. To this end, a metal layer 334 is deposited on the semiconductor substrate on which the trenches T are formed. At this time, the metal layer 334 completely fills the trench T between the fin 331 and the fin spacer 333. Thereafter, the metal layer 334 of the remaining portion except for the portion embedded in the trench T is removed by a wet etching process. Preferably, metal layer 334 comprises a metal whose potential barrier with fin 331 is less than 0.5 eV.

도 6은 본 발명의 제4 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다. 도 6을 참고하면, 핀 전계 효과 트랜지스터(400)는 실리콘 기판(또는 실리콘 층)(410), 절연 층(420), 제1 돌출부(430), 및 제2 돌출부(440)를 포함한다. 제1 돌출부(430)는 소스 영역(430a) 및 드레인 영역(430b)을 포함한다. 좀 더 상세하게는, 제1 돌출부(430)는 핀(431), 핀 스페이서(433), 및 도전 층(즉, 실리사이드 층(434)과 금속 층(435))을 포함한다. 제2 돌출부(440)는 게이트 전극(441), 내부 게이트 스페이서(442'), 외부 게이트 스페이서(442), 및 도전층(즉, 실리사이드 층(443), 및 금속 층(444))을 포함한다. 여기에서, 핀 전계 효과 트랜지스터(400)의 구체적인 구성 및 그 제조 과정은 한 가지 차이점을 제외하고, 상술한 핀 전계 효과 트랜지스터(100)의 구성 및 제조 과정과 유사하다. 따라서, 설명의 간략화를 위해, 본 실시예에서는 핀 전계 효과 트랜지스터(400, 100) 간의 차이점을 중심으로 설명하기로 한다. 핀 전계 효과 트랜지스터(400, 100) 간의 차이점은 트랜치(T)의 폭을 증가시키기 위해, 핀(431)의 양측과 게이트 전극(441)의 양측에 더블(double) 스페이서를 형성한 것이다. 도 12a 내지 도 12e를 참고하여, 핀 전계 효과 트랜지스터(400)의 제조 과정을 좀 더 상세히 설명한다. 도 12a 내지 12e는 도 6에 도시된 핀 전계 효과 트랜지스터의 제조 과정을 설명하기 위한 사시 도이다. 도 12a를 참고하면, 핀(431)의 양측에 내부 핀 스페이서(433')가 형성되고, 게이트 전극(441)의 양측에 내부 게이트 스페이서(442')가 형성된 반도체 기판상에 외부 스페이서용 절연층(450)을 증착한다. 바람직하게, 외부 스페이서용 절연층(450)을 이루는 물질은 내부 핀 스페이서(433') 및 내부 게이트 스페이서(442')를 이루는 물질과 다르다. 여기에서, 내부 핀 스페이서(433') 및 내부 게이트 스페이서(442')가 형성될 때까지의 제조 과정은 도 9b 내지 도 9h를 참고하여 상술한 것과 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.6 is a perspective view of a fin field effect transistor according to a fourth embodiment of the present invention. Referring to FIG. 6, the fin field effect transistor 400 includes a silicon substrate (or silicon layer) 410, an insulating layer 420, a first protrusion 430, and a second protrusion 440. The first protrusion 430 includes a source region 430a and a drain region 430b. More specifically, the first protrusion 430 includes a fin 431, a fin spacer 433, and a conductive layer (ie, silicide layer 434 and metal layer 435). The second protrusion 440 includes a gate electrode 441, an inner gate spacer 442 ′, an outer gate spacer 442, and a conductive layer (ie, silicide layer 443, and metal layer 444). . Here, the specific configuration and manufacturing process of the fin field effect transistor 400 is similar to the configuration and manufacturing process of the fin field effect transistor 100 described above, except for one difference. Therefore, for the sake of simplicity, the following description will focus on the differences between the fin field effect transistors 400 and 100. The difference between the fin field effect transistors 400 and 100 is to form a double spacer on both sides of the fin 431 and both sides of the gate electrode 441 to increase the width of the trench T. 12A to 12E, the manufacturing process of the fin field effect transistor 400 will be described in more detail. 12A to 12E are perspective views illustrating a manufacturing process of the fin field effect transistor illustrated in FIG. 6. Referring to FIG. 12A, an insulating layer for an external spacer is formed on a semiconductor substrate on which internal fin spacers 433 ′ are formed on both sides of the fin 431, and internal gate spacers 442 ′ are formed on both sides of the gate electrode 441. Deposit 450. Preferably, the material forming the insulating layer 450 for the outer spacer is different from the material forming the inner fin spacer 433 'and the inner gate spacer 442'. Here, since the manufacturing process until the internal fin spacer 433 'and the internal gate spacer 442' is formed is similar to that described above with reference to FIGS. 9B to 9H, a detailed description thereof will be omitted. .

이 후, 게이트 절연막(432) 표면을 식각 종료 점으로 하여, 건식 식각 공정을 실행한다. 그 결과, 외부 스페이서용 절연층(450)이 식각되어, 도 12b에 도시된 것과 같이, 외부 핀 스페이서(433)가 내부 핀 스페이서(433')의 일 측면을 감싼 채로 핀(431)의 양측에 형성되고, 외부 게이트 스페이서(442)가 내부 게이트 스페이서(442')의 일 측면을 감싼 채로 게이트 전극(441)의 양측에 형성된다. 그 후, 습식 식각 공정에 의해, 내부 핀 스페이서(433')를 완전히 제거하고, 내부 게이트 스 페이서(442')의 일부를 제거한다. 이때, 식각 공정 이후에 남겨진 내부 게이트 스페이서(442')의 높이는 외부 게이트 스페이서(442)의 높이보다 작고, 핀(431)의 높이보다 큰 것이 바람직하다. 다음으로, 게이트 전극(441)과, 내부 및 외부 게이트 스페이서(442', 442)에 의해 덮여진 부분을 제외한 나머지 부분의, 핀(431)을 덮은 게이트 절연막(432)을 선택적으로 식각 한다. 그 결과, 도 12c에 도시된 것과 같이, 핀(431)의 양 측면과 외부 핀 스페이서(433) 사이에, 게이트 절연막(432) 및 내부 핀 스페이서(433')의 두께만큼의 폭을 갖는 트랜치(T1)가 형성된다. 또, 게이트 전극(441)의 양 측면과 외부 게이트 스페이서(442) 사이에, 게이트 전극(441)의 양 측면과, 내부 게이트 스페이서(442')의 상부면, 및 외부 게이트 스페이서(442)의 일 측면에 의해 이루어지는 트랜치(T2)가 형성된다. 바람직하게, 트랜치(T2)의 폭은 내부 게이트 스페이서(442')의 폭과 동일하다.Thereafter, the dry etching process is performed by using the surface of the gate insulating film 432 as an etching end point. As a result, the insulating layer 450 for the outer spacers is etched, and as shown in FIG. 12B, the outer pin spacers 433 are disposed on both sides of the fins 431 with one side of the inner pin spacers 433 ′ wrapped. The external gate spacer 442 is formed on both sides of the gate electrode 441 while covering one side of the internal gate spacer 442 ′. Thereafter, by the wet etching process, the internal fin spacer 433 'is completely removed and a part of the internal gate spacer 442' is removed. In this case, the height of the inner gate spacer 442 ′ remaining after the etching process is preferably smaller than the height of the outer gate spacer 442 and greater than the height of the fin 431. Next, the gate insulating film 432 covering the fin 431 of the remaining portions except for the portions covered by the gate electrode 441 and the inner and outer gate spacers 442 ′ and 442 are selectively etched. As a result, as shown in FIG. 12C, a trench having a width equal to the thickness of the gate insulating film 432 and the inner fin spacer 433 ′ between both sides of the fin 431 and the outer fin spacer 433 ′. T1) is formed. In addition, between both side surfaces of the gate electrode 441 and the outer gate spacer 442, both side surfaces of the gate electrode 441, the upper surface of the inner gate spacer 442 ′, and one of the outer gate spacers 442. A trench T2 formed by the side is formed. Preferably, the width of the trench T2 is equal to the width of the inner gate spacer 442 '.

그 후, 트랜치(T1, T2)에는 도전 층으로서, 실리사이드 층(434, 443)과 금속 층(435, 444)이 순차적으로 매립된다. 이를 좀 더 상세히 설명하면, 먼저, 트랜치(T1, T2)가 형성된 반도체 기판상에 제1 금속 층(미도시)을 증착하고, 상기 제1 금속 층을 열처리하여 핀(431) 및 게이트 전극(441)과 반응시킨다. 그 결과, 도 12d에 도시된 것과 같이, 핀(431)의 노출된 상부 및 측면과, 게이트 전극(441)의 노출된 상부 및 측면에 실리사이드 층(434, 443)이 각각 형성된다. 습식 식각 공정에 의해, 실리사이드 층(434, 443)이 형성된 부분을 제외한 나머지 부분의 상기 제1 금속 층을 제거한다. 이 후, 실리사이드 층(434)으로 덮여진 핀(431)의 양 측면과, 외부 핀 스페이서(433) 사이의 트랜치(T1')와, 실리사이드 층(443)으로 덮여진 게이트 전극(441)의 양 측면과, 외부 게이트 스페이서(442) 사이의 트랜치(T2')가 완전히 매립되도록, 반도체 기판상에 제2 금속 층을 증착한다. 바람직하게, 제2 금속 층은 실리사이드 층(434, 443)과의 전위 장벽이 0.5eV보다 낮은 금속을 포함한다. 습식 식각 공정에 의해, 트랜치(T1', T2')에 매립된 제2 금속 층(435, 444)을 제외한 나머지 부분의 제2 금속 층을 제거한다. 그 결과, 도 6에 도시된 것과 같은 핀 전계 효과 트랜지스터(400)가 형성된다. 이 후, 핀 전계 효과 트랜지스터(400)의 소스 영역(430a)과 드레인 영역(430b)에는 추후의 다른 소자와의 배선 연결을 위해 금속으로 이루어지는 콘택 플러그(470a, 470b)가 각각 형성된다. 도 12e를 참고하면, 핀 전계 효과 트랜지스터(400)의 상부에 소자 분리막(460)이 증착된 후, 소자 분리막(460)에 콘택 홀(470)이 형성된다. 이 후, 콘택 홀(470) 내에 배선용 금속이 매립되어, 콘택 플러그(470a, 470b)가 형성된다. 도 13은 도 12e에 도시된 핀 전계 효과 트랜지스터의 V-V'의 선을 따라 취한 단면도이고, 도 14는 도 12e에 도시된 핀 전계 효과 트랜지스터의 VI-VI'의 선을 따라 취한 단면도이다.Thereafter, silicide layers 434 and 443 and metal layers 435 and 444 are sequentially filled in trenches T1 and T2 as conductive layers. In more detail, first, a first metal layer (not shown) is deposited on a semiconductor substrate on which trenches T1 and T2 are formed, and the first metal layer is heat-treated to obtain fins 431 and gate electrodes 441. Reaction). As a result, as shown in FIG. 12D, silicide layers 434 and 443 are formed on the exposed top and side of the fin 431 and the exposed top and side of the gate electrode 441, respectively. By the wet etching process, the first metal layer in the remaining portions except for the portions in which the silicide layers 434 and 443 are formed is removed. Thereafter, both sides of the fin 431 covered with the silicide layer 434, the trench T1 ′ between the outer fin spacer 433, and the amount of the gate electrode 441 covered with the silicide layer 443. A second metal layer is deposited on the semiconductor substrate such that the trench T2 ′ between the side and the outer gate spacer 442 is completely embedded. Preferably, the second metal layer comprises a metal whose potential barrier with silicide layers 434 and 443 is less than 0.5 eV. The wet etching process removes the second metal layer except for the second metal layers 435 and 444 embedded in the trenches T1 ′ and T2 ′. As a result, a fin field effect transistor 400 as shown in FIG. 6 is formed. Thereafter, contact plugs 470a and 470b made of metal are formed in the source region 430a and the drain region 430b of the fin field effect transistor 400 for wiring connection with other devices. Referring to FIG. 12E, after the device isolation layer 460 is deposited on the fin field effect transistor 400, a contact hole 470 is formed in the device isolation layer 460. Thereafter, wiring metal is embedded in the contact hole 470 to form contact plugs 470a and 470b. FIG. 13 is a cross-sectional view taken along the line V-V 'of the pin field effect transistor shown in FIG. 12E, and FIG. 14 is a cross-sectional view taken along the line VI-VI' of the pin field effect transistor shown in FIG. 12E.

도 7은 본 발명의 제5 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다. 핀 전계 효과 트랜지스터(500)는 실리콘 기판(또는 실리콘 층)(510), 절연 층(520), 제1 돌출부(530), 및 제2 돌출부(540)를 포함한다. 제1 돌출부(530)는 소스 영역(530a) 및 드레인 영역(530b)을 포함한다. 좀 더 상세하게는, 제1 돌출부(530)는 핀(531), 외부 핀 스페이서(533), 및 도전 층(즉, 실리사이드 층(534))을 포함한다. 제2 돌출부(540)는 게이트 전극(541), 내부 게이트 스페이서(542'), 외부 게이트 스페이서(542), 및 도전 층(즉, 실리사이드 층(543))을 포함한다. 여 기에서, 핀 전계 효과 트랜지스터(500)의 구체적인 구성 및 그 제조 과정은 한가지 차이점을 제외하고, 상술한 핀 전계 효과 트랜지스터(400)의 구성 및 제조 과정과 유사하다. 따라서, 설명의 간략화를 위해, 본 실시예에서는 핀 전계 효과 트랜지스터(500, 400) 간의 차이점을 중심으로 설명하기로 한다. 핀 전계 효과 트랜지스터(500, 400) 간의 차이점은 도 12c에 도시된 것과 유사하게, 핀(531)과 외부 핀 스페이서(533) 사이에 형성된 트랜치(T1)와, 게이트 전극(541)의 양 측면, 내부 게이트 스페이서(542')의 상부면, 및 외부 게이트 스페이서(542)의 일 측면으로 이루어지는 트랜치(T2)에, 도전 층으로서 실리사이드 층(534, 543)만이 매립된 것이다. 이를 위해, 트랜치(T1, T2)가 형성된 반도체 기판상에 실리사이드 층의 형성을 위한 금속 층을 증착하고, 상기 금속 층을 열처리하여 핀(531) 및 게이트 전극(541)과 반응시킨다. 그 결과, 도 7에 도시된 것과 같이, 핀(531)의 노출된 상부 및 측면과, 게이트 전극(541)의 노출된 상부 및 측면에 실리사이드 층(534, 543)이 각각 형성된다. 이때, 실리사이드 층(534)은 트랜치(T1)를 완전히 매립하고, 실리사이드 층(543)은 트랜치(T2)를 완전히 매립한다. 이 후, 습식 식각 공정에 의해, 실리사이드 층(534, 543)이 형성된 부분을 제외한 나머지 부분의 상기 금속 층을 제거한다.7 is a perspective view of a fin field effect transistor according to a fifth embodiment of the present invention. The fin field effect transistor 500 includes a silicon substrate (or silicon layer) 510, an insulating layer 520, a first protrusion 530, and a second protrusion 540. The first protrusion 530 includes a source region 530a and a drain region 530b. More specifically, the first protrusion 530 includes a fin 531, an outer fin spacer 533, and a conductive layer (ie, silicide layer 534). The second protrusion 540 includes a gate electrode 541, an inner gate spacer 542 ′, an outer gate spacer 542, and a conductive layer (ie, silicide layer 543). Here, the specific configuration and manufacturing process of the pin field effect transistor 500 is similar to the construction and manufacturing process of the pin field effect transistor 400 described above, except for one difference. Therefore, for the sake of simplicity, the present embodiment will be described based on the difference between the fin field effect transistors 500 and 400. The difference between the fin field effect transistors 500 and 400 is similar to that shown in FIG. 12C, the trench T1 formed between the fin 531 and the external fin spacer 533, both sides of the gate electrode 541, Only the silicide layers 534 and 543 are embedded in the trench T2 including the upper surface of the inner gate spacer 542 ′ and one side of the outer gate spacer 542 as a conductive layer. To this end, a metal layer for forming a silicide layer is deposited on the semiconductor substrate on which the trenches T1 and T2 are formed, and the metal layer is heat treated to react with the fin 531 and the gate electrode 541. As a result, as shown in FIG. 7, silicide layers 534 and 543 are formed on the exposed top and side of the fin 531 and the exposed top and side of the gate electrode 541, respectively. At this time, the silicide layer 534 completely fills the trench T1, and the silicide layer 543 completely fills the trench T2. Thereafter, the metal layer of the remaining portions except for the portion where the silicide layers 534 and 543 are formed is removed by a wet etching process.

도 8은 본 발명의 제6 실시예에 따른 핀 전계 효과 트랜지스터의 사시 도이다. 핀 전계 효과 트랜지스터(600)는 실리콘 기판(또는 실리콘 층)(610), 절연 층(620), 제1 돌출부(630), 및 제2 돌출부(640)를 포함한다. 제1 돌출부(630)는 소스 영역(630a) 및 드레인 영역(630b)을 포함한다. 좀 더 상세하게는, 제1 돌출 부(630)는 핀(631), 외부 핀 스페이서(633), 및 도전 층(즉, 금속 층(634))을 포함한다. 제2 돌출부(640)는 게이트 전극(641), 내부 게이트 스페이서(642'), 외부 게이트 스페이서(642), 및 도전 층(즉, 금속 층(643))을 포함한다. 여기에서, 핀 전계 효과 트랜지스터(600)의 구체적인 구성 및 그 제조 과정은 한 가지 차이점을 제외하고, 상술한 핀 전계 효과 트랜지스터(400)의 구성 및 제조 과정과 유사하다. 따라서, 설명의 간략화를 위해, 본 실시예에서는 핀 전계 효과 트랜지스터(600, 400) 간의 차이점을 중심으로 설명하기로 한다. 핀 전계 효과 트랜지스터(600, 400) 간의 차이점은 도 12c에 도시된 것과 유사하게 핀(631)과 외부 핀 스페이서(633) 사이에 형성된 트랜치(T1)와, 게이트 전극(641)의 양 측면, 내부 게이트 스페이서(642')의 상부면, 및 외부 게이트 스페이서(642)의 일 측면으로 이루어지는 트랜치(T2)에, 도전 층으로서 금속 층(634, 643)만이 매립된 것이다. 이를 위해, 트랜치(T1, T2)가 형성된 반도체 기판상에 금속 층을 증착한다. 이때, 금속 층은 트랜치(T1, T2)를 각각 완전히 매립한다. 이 후, 습식 식각 공정에 의해, 트랜치(T1, T2)에 매립된 부분을 제외한 나머지 부분의 상기 금속 층을 제거한다. 바람직하게, 금속 층(634)은 핀(631)과의 전위 장벽이 0.5eV보다 낮은 금속을 포함한다.8 is a perspective view of a fin field effect transistor according to a sixth embodiment of the present invention. The fin field effect transistor 600 includes a silicon substrate (or silicon layer) 610, an insulating layer 620, a first protrusion 630, and a second protrusion 640. The first protrusion 630 includes a source region 630a and a drain region 630b. More specifically, the first protrusion 630 includes a fin 631, an outer fin spacer 633, and a conductive layer (ie, metal layer 634). The second protrusion 640 includes a gate electrode 641, an inner gate spacer 642 ′, an outer gate spacer 642, and a conductive layer (ie, metal layer 643). Here, the specific configuration and manufacturing process of the fin field effect transistor 600 is similar to the configuration and manufacturing process of the fin field effect transistor 400 described above, except for one difference. Therefore, for the sake of simplicity, the following description will focus on the differences between the fin field effect transistors 600 and 400. The difference between the fin field effect transistors 600 and 400 is a trench T1 formed between the fin 631 and the external fin spacer 633 and both sides and the inside of the gate electrode 641, similar to that shown in FIG. 12C. Only the metal layers 634 and 643 are embedded in the trench T2 including the upper surface of the gate spacer 642 ′ and one side of the outer gate spacer 642 as a conductive layer. To this end, a metal layer is deposited on the semiconductor substrate on which the trenches T1 and T2 are formed. At this time, the metal layer completely fills the trenches T1 and T2, respectively. Thereafter, the metal layer of the remaining portions except for the portions embedded in the trenches T1 and T2 is removed by a wet etching process. Preferably, metal layer 634 comprises a metal whose potential barrier with fins 631 is less than 0.5 eV.

상기한 실시 예들은 본 발명을 설명하기 위한 것으로서 본 발명이 이들 실시 예에 국한되는 것은 아니며, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정 해져야 할 것이다.The above embodiments are for explaining the present invention, and the present invention is not limited to these embodiments, and various embodiments are possible within the scope of the present invention. In addition, although not described, equivalent means will also be referred to as incorporated in the present invention. Therefore, the true scope of the present invention will be defined by the claims below.

상술한 것과 같이, 본 발명에 따른 핀 전계 효과 트랜지스터 및 그 제조 방법은 핀의 측면과 핀 스페이서 사이에 트랜치를 형성하고, 그 트랜치에 실리사이드 또는 금속을 매립함으로써, 소스 및 드레인의 면 저항 및 접촉 저항을 감소시키고, 공정 비용 및 크기를 줄일 수 있다. 또한, 본 발명에 따른 핀 전계 효과 트랜지스터 및 그 제조 방법은 핀의 높이에 대한 제한이 적기 때문에 핀의 높이를 증가시킬 수 있으므로, 드레인 전류를 증가시켜 동작 성능을 향상시킬 수 있다. 또, 본 발명에 따른 핀 전계 효과 트랜지스터 및 그 제조 방법은 금속 배선과의 접촉 수가 적은 메모리 분야에만 한정되지 않고, 비메모리 분야에서도 적용될 수 있다.As described above, the fin field effect transistor and the method of manufacturing the same according to the present invention form a trench between the side of the fin and the fin spacer, and the surface resistance and contact resistance of the source and drain by embedding silicide or metal in the trench. Can reduce the process cost and size. In addition, the fin field effect transistor and the method of manufacturing the same according to the present invention can increase the height of the fin because there is little restriction on the height of the fin, it is possible to improve the operating performance by increasing the drain current. In addition, the fin field effect transistor and the manufacturing method thereof according to the present invention are not limited to the memory field having a small number of contacts with the metal wiring, but can be applied to the non-memory field.

Claims

A silicon substrate comprising a first active region and a second active region perpendicular to the first active region;

An insulating layer formed on the silicon substrate;

A first protrusion formed on the insulating layer in the first active region and including a source and a drain region; And

A second protrusion formed in the second active region and including a gate electrode;

The first protrusion,

A fin extending in the longitudinal direction of the first active region and formed on the insulating layer;

Fin spacers formed on the insulating layer at predetermined intervals from both sides of the fin; And

Conductive layers embedded in trenches formed between both sides of the fin and the fin spacers, respectively;

The silicon substrate in the region defined by the trench includes an impurity doped region doped with impurities for the formation of a source and a drain, and the gate electrode covers the top and side surfaces of a portion of the fin within the second active region. And enclosed, in the longitudinal direction of the second active region, and a gate insulating film is formed on upper and side surfaces of the fin surrounded by the gate electrode.

The method of claim 1, wherein each of the conductive layers,

Silicide layers formed on top and sides of the fins; And

And a metal layer buried in said trench between said one of said fin spacers and said silicide layer, said potential barrier with said silicide layer being less than 0.5 eV.

The method of claim 1,

Each of the conductive layers is formed on top of the fin and comprises a silicide layer embedded in the trench between one of the fin spacers and a side of the fin.

The method of claim 1,

The material constituting the pin includes silicon,

Each of the conductive layers is embedded in the trench between one of the fin spacers and the side of the fin, the pin field effect transistor comprising a metal layer having a potential barrier with the fin lower than 0.5 eV.

The method of claim 1,

The second protrusion,

A pair of gate spacers connected to both sides of the gate electrode; And

A silicide layer formed on a top portion of the gate electrode exposed to the outside from the pair of gate spacers,

And the gate insulating layer is further formed between the fin spacers and the insulating layer and between the pair of gate spacers and the insulating layer, respectively.

The method of claim 1, wherein the second protrusion,

A silicide layer formed on an upper portion of the gate electrode and a portion of both side surfaces of the gate electrode from an upper side to a lower side of the gate electrode;

A pair of internal gate spacers formed in contact with both sides of the gate electrode on which the silicide layer is not formed;

A pair of outer gate spacers which are in contact with one side of the pair of inner gate spacers, respectively, which are larger than a height of the pair of inner gate spacers and smaller than a height of the gate electrode; And

Buried in additional trenches formed by both sides of the gate electrode, an upper surface of the pair of inner gate spacers, and one side of the pair of outer gate spacers, and a potential barrier with the silicide layer is 0.5 and a metal layer lower than eV.

The method of claim 1, wherein the second protrusion,

A pair of internal gate spacers formed in contact with both sides of the gate electrode;

And a silicide layer embedded in each side of the gate electrode, an upper surface of the pair of inner gate spacers, and additional trenches formed by one side of the pair of outer gate spacers, respectively. Pin field effect transistor.

The method of claim 1, wherein the second protrusion,

Buried in additional trenches formed by both sides of the gate electrode, an upper surface of the pair of inner gate spacers, and one side of the pair of outer gate spacers, and a potential barrier with the gate electrode is 0.5 and a metal layer lower than eV.

The method according to any one of claims 6 to 8,

And the gate insulating layer is further formed between the fin spacers and the insulating layer and between the inner and outer gate spacers and the insulating layer, respectively.

Forming a fin on the semiconductor substrate defined by a first active region and a second active region perpendicular to the first active region, the fins extending in a longitudinal direction of the first active region;

Depositing a gate insulating film on the semiconductor substrate on which the fin is formed;

Forming a gate electrode extending in the longitudinal direction of the second active region while surrounding the upper and side surfaces of the fin covered with the gate insulating film in the second active region;

Forming fin spacers on both sides of the fin and gate spacers on both sides of the gate electrode;

Forming a trench between both sides of the fin and the fin spacer; And

And embedding a conductive layer in the trench.

The method of claim 10,

A silicon on insulator (SOI) substrate having a structure in which a first silicon layer, an insulating layer, and a second silicon layer are sequentially stacked is used as the semiconductor substrate.

The method of claim 11,

After the forming of the gate electrode, further comprising doping the source and drain impurities into the impurity diffusion regions of the first silicon layer on both sides of the fin and the fin defined by the gate electrode. A method for producing a pin field effect transistor, characterized in that.

The method of claim 11, wherein forming the pin,

Thermally oxidizing the second silicon layer to form a silicon oxide film such that the thickness of the second silicon layer of the SOI substrate is reduced;

Removing the silicon oxide film;

Forming a photoresist pattern having a predetermined width extending in the longitudinal direction of the first active region using the electron beam; And

And etching the second silicon layer by using the photoresist pattern as an etch mask.

The method of claim 10, wherein forming the gate electrode comprises:

Depositing a gate layer on the gate insulating film;

Forming a photoresist pattern on the gate layer, the photoresist pattern having a predetermined width extending in a length direction of the second active region; And

And etching the gate layer using the photoresist pattern as an etch mask.

The method of claim 10,

Each of the fin spacer and the gate spacer is a single spacer,

Forming the fin spacer and the gate spacer,

Depositing an insulating layer for a spacer on the semiconductor substrate on which the fin and the gate electrode are formed; And

The insulating layer for spacers may be formed by etching the surface of the gate insulating layer so that the fin spacers are formed on both sides of the fin covered with the gate insulating layer, and the gate spacers are formed on both sides of the gate electrode. A method of manufacturing a fin field effect transistor comprising the step of dry etching.

The method of claim 15,

In the forming of the trench, the trench is formed by a selective etching process of the gate insulating film covering the fin, except for the portion covered by the gate electrode and the gate spacer. Method for manufacturing a fin field effect transistor.

The method of claim 15, wherein forming the trench comprises:

Selectively etching the gate insulating film covering the fin, except for the portion covered by the gate electrode and the gate spacer; And

And etching a portion of the fin spacers by a wet etching process to increase a width of the trench between the fins and the fin spacers.

The method of claim 10,

Each of the fin spacer and the gate spacer is a double spacer including an inner spacer and an outer spacer,

Forming the fin spacer and the gate spacer,

Depositing a first insulating layer on the semiconductor substrate on which the fin and the gate electrode are formed;

An inner fin spacer is formed in contact with both sides of the fin covered with the gate insulating film, and the gate insulating film surface is an etch end point such that the inner gate spacer is formed in contact with both sides of the gate electrode. Etching the first insulating layer;

Depositing the second insulating layer on the semiconductor substrate on which the internal fin spacer and the internal gate spacer are formed; And

An outer fin spacer is formed on both sides of the fin with one side of the inner fin spacer enclosed, and an outer gate spacer is formed on both sides of the gate electrode with one side of the inner gate spacer subtracted. Etching the second insulating layer as an etch stop;

The method of claim 1, wherein the first insulating layer and the second insulating layer are formed of different materials.

The method of claim 18,

When forming the trench, forming additional trenches formed by both sides of the gate electrode, an upper surface of the pair of inner gate spacers, and one side of the pair of outer gate spacers; And

Embedding the conductive layer in the additional trench when embedding a conductive layer in the trench.

The method of claim 19,

Forming the trench,

Etching the inner fin spacer by a wet etching process; And

Selectively etching the gate insulating film and the gate insulating film covering the fin, except for the portion covered by the inner and outer gate spacers,

In the forming of the additional trench, by the wet etching process, a portion of the inner gate spacer is etched together with the inner fin spacer to form the additional trench,

And the height of the inner gate spacer after the additional trench is formed is less than the height of the outer gate spacer and greater than the height of the fin.

The method of claim 10, wherein the filling of the conductive layer in the trench comprises:

Depositing a first metal layer on the trench on which the trench is formed;

Heat treating the first metal layer to form a silicide layer on top and side surfaces of the fin and on a top portion of the gate electrode;

Removing, by a wet etching process, the first metal layer in the remaining portion except for the portion in which the silicide layer is formed;

Depositing a second metal layer on the semiconductor substrate such that the trench between the both sides of the fin covered with the silicide layer and the fin spacer is completely embedded; And

Removing, by a wet etching process, the second metal layer in portions other than the trenches,

And wherein said second metal layer comprises a metal having a potential barrier with said silicide layer lower than 0.5 eV.

Depositing a metal layer on the trench on which the trench is formed; And

Heat treating the metal layer to form a silicide layer covering an upper portion of the fin and a top portion of the gate electrode and filling the trench between both sides of the fin and the fin spacer; And

Removing the metal layer except for the silicide layer by a wet etching process,

And wherein said metal layer comprises a metal having a potential barrier with said fin lower than 0.5 eV.

The method of claim 10,

The material constituting the pin includes silicon,

Embedding a conductive layer in the trench;

Depositing a metal layer on the semiconductor substrate such that the trench is completely embedded; And

By a wet etching process, removing the remaining metal layer except for the trench;

The method of claim 12,

After forming the trench, further comprising doping the first silicon layer in the impurity diffusion region on both sides of the fin defined by the trench, respectively, for the source and drain impurities, respectively. A method for producing a pin field effect transistor, characterized in that.