KR20150009822A - A semiconductor device having a buried channel array and method of manufacturing the same - Google Patents

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Abstract

Provided are a semiconductor device having a buried channel array and a method of manufacturing the same. The semiconductor device includes an active region defined by a field region on a substrate, gate trenches formed in the substrate of the active region, gate structures formed in the gate trenches, respectively, and at least one carrier barrier layer formed in the substrate of the lower part of the gate trenches.

Description

매립 채널 어레이를 갖는 반도체 소자 및 그 제조 방법{A semiconductor device having a buried channel array and method of manufacturing the same}[0001] The present invention relates to a semiconductor device having a buried channel array and a manufacturing method thereof,

본 발명은 매립 채널 어레이를 갖는 반도체 소자, 반도체 소자의 제조 방법, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a buried channel array, a method of manufacturing a semiconductor device, and an electronic apparatus and an electronic system employing the same.

반도체 소자의 집적도를 향상시키기 위하여 게이트 구조체(gate structure)가 기판 내에 매립된 구조의 반도체 소자들이 연구되고 있다.In order to improve the degree of integration of semiconductor devices, semiconductor devices having a structure in which a gate structure is buried in a substrate have been studied.

본 발명이 해결하고자 하는 과제는 매립 채널 어레이를 갖는 반도체 소자를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device having a buried channel array.

본 발명이 해결하고자 하는 과제는 양호한 신뢰성을 갖는 반도체 소자를 제공하는 것이다.A problem to be solved by the present invention is to provide a semiconductor device having good reliability.

본 발명이 해결하고자 하는 과제는 매립 채널 어레이를 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device having a buried channel array.

본 발명이 해결하고자 하는 과제는 양호한 신뢰성을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.A problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device having good reliability.

본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.The various tasks to be solved by the present invention are not limited to the above-mentioned tasks, and other tasks not mentioned can be clearly understood by those skilled in the art from the following description.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 상에 필드 영역에 의해 한정되어 형성된 액티브 영역, 상기 액티브 영역의 기판 내에 형성된 게이트 트렌치들, 상기 게이트 트렌치들 내에 각각 형성된 게이트 구조체들, 및 상기 게이트 트렌치들 하부의 상기 기판 내에 형성된 적어도 하나의 캐리어 장벽층을 포함한다.A semiconductor device according to one embodiment of the technical concept of the present invention includes an active region formed on a substrate defined by a field region, gate trenches formed in a substrate of the active region, gate structures formed respectively in the gate trenches, And at least one carrier barrier layer formed in the substrate below the gate trenches.

상기 적어도 하나의 캐리어 장벽층은 탄소(C), 게르마늄(Ge), 또는 아르곤(Ar) 중의 어느 하나를 포함할 수 있다.The at least one carrier barrier layer may comprise any of carbon (C), germanium (Ge), or argon (Ar).

상기 적어도 하나의 캐리어 장벽층은 그 투사 범위(projected range; Rp)가 각각의 게이트 트렌치의 하부에 형성되는 채널 영역의 하부에 위치하도록 형성될 수 있다.The at least one carrier barrier layer may be formed such that its projected range (Rp) is located below a channel region formed below each gate trench.

상기 적어도 하나의 캐리어 장벽층은 인접하는 캐리어 장벽층과 서로 이격되도록 형성될 수 있다.The at least one carrier barrier layer may be spaced apart from adjacent carrier barrier layers.

상기 적어도 하나의 캐리어 장벽층은 인접하는 캐리어 장벽층과 접촉하도록 형성될 수 있다.The at least one carrier barrier layer may be formed to contact an adjacent carrier barrier layer.

상기 적어도 하나의 캐리어 장벽층은 상기 액티브 영역의 전면으로 확장되어 형성될 수 있다.The at least one carrier barrier layer may extend to the front surface of the active region.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판 상에 필드 영역에 의해 한정되는 액티브 영역을 형성하고, 상기 액티브 영역의 상기 기판 내에 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들 내에 각각 게이트 구조체들을 형성하되, 상기 게이트 트렌치들 하부의 상기 기판 내에 적어도 하나의 캐리어 장벽층을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming an active region defined by a field region on a substrate, forming gate trenches in the substrate of the active region, And forming at least one carrier barrier layer in the substrate below the gate trenches.

상기 게이트 트렌치들을 형성한 후, 상기 적어도 하나의 캐리어 장벽층이 형성될 수 있다.After forming the gate trenches, the at least one carrier barrier layer may be formed.

상기 게이트 트렌치들을 형성하기 전에, 상기 적어도 하나의 캐리어 장벽층이 형성될 수 있다.Before forming the gate trenches, the at least one carrier barrier layer may be formed.

상기 적어도 하나의 캐리어 장벽층을 형성한 후, 열처리 공정을 실시하는 것을 더 포함할 수 있다.And forming the at least one carrier barrier layer, and then performing a heat treatment process.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명의 기술적 사상의 다양한 실시예들에 의하면, 게이트 트렌치 하부의 채널 영역에 탄소(C), 게르마늄(Ge), 또는 아르곤(Ar) 중의 어느 하나를 포함하는 캐리어 장벽층을 형성함으로써, 서로 이웃하는 매립 채널 영역들 간에 캐리어들이 이동하는 것을 방지할 수 있다. 따라서, 데이터의 손실을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.According to various embodiments of the technical aspects of the present invention, by forming a carrier barrier layer comprising any one of carbon (C), germanium (Ge), or argon (Ar) in the channel region under the gate trench, Lt; RTI ID = 0.0 > channel regions < / RTI > Therefore, it is possible to prevent the loss of data and improve the reliability of the semiconductor device.

도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 2는 도 1의 "A"로 표시된 부분의 확대도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 4는 도 3의 "B"로 표시된 부분의 확대도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 6은 도 5의 "C"로 표시된 부분의 확대도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 평면도이다.
도 8은 도 7의 I-I'선에 따른 반도체 소자의 단면도이다.
도 9 및 도 10은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 도시한 단면도들이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 13a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 내지 도 14d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 16a 및 도 16b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 전자 시스템 블록도이다.1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention.
2 is an enlarged view of a portion indicated by "A" in FIG.
3 is a cross-sectional view showing a semiconductor device according to one embodiment of the technical idea of the present invention.
4 is an enlarged view of a portion indicated by "B" in FIG.
5 is a cross-sectional view showing a semiconductor device according to one embodiment of the technical idea of the present invention.
6 is an enlarged view of a portion indicated by "C" in Fig.
7 is a plan view of a semiconductor device according to an embodiment of the present invention.
8 is a cross-sectional view of the semiconductor device taken along the line I-I 'in FIG.
9 and 10 are cross-sectional views showing semiconductor devices according to various embodiments of the technical concept of the present invention.
11A to 11D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
12 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
13A and 13B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
14A to 14D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
15 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
16A and 16B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
17 is a block diagram of an electronic system having semiconductor devices according to various embodiments of the technical concept of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and how to accomplish them, will become apparent by reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms 'comprises' and / or 'comprising' mean that the stated element, step, operation and / or element does not imply the presence of one or more other elements, steps, operations and / Or additions.

명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.Like reference numerals refer to like elements throughout the specification. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Also, when a layer is referred to as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween.

공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.Spatially relative terms such as top, bottom, top, bottom, or top, bottom, etc. are used to describe relative positions in a component. For example, in the case of naming the upper part of the drawing as upper part and the lower part as lower part in the drawings for convenience, the upper part may be named lower part and the lower part may be named upper part without departing from the scope of right of the present invention .

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다. 도 2는 도 1의 "A"로 표시된 부분의 확대도이다1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention. 2 is an enlarged view of a portion indicated by "A" in FIG. 1

먼저, 도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 액티브 영역(101) 및 필드 영역(102)을 갖는 기판(100), 상기 기판(100)의 상기 액티브 영역(101) 내에 형성된 게이트 구조체들(115), 및 상기 게이트 구조체들(115) 하부의 상기 액티브 영역(101)에 형성된 캐리어 장벽층들(106a)을 포함할 수 있다.1, a semiconductor device according to an embodiment of the present invention includes a substrate 100 having an active region 101 and a field region 102, Formed gate structures 115 and carrier barrier layers 106a formed in the active region 101 under the gate structures 115. [

상기 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄과 같은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 P형 기판일 수 있다.The substrate 100 may be a semiconductor substrate such as silicon, germanium or silicon-germanium. For example, the substrate 100 may be a P-type substrate.

상기 필드 영역(102)은 상기 기판(100) 상에 형성되어 액티브 영역(101)을 한정할 수 있다. 상기 필드 영역(102)은 다양한 소자들 사이, 예를 들어 두 개의 NMOS 트랜지스터 사이, 두 개의 PMOS 트랜지스터 사이, 또는 NMOS 트랜지스터와 PMOS 트랜지스터의 사이 등에 형성되며, 상기 소자들을 서로 격리시키는 역할을 한다. 상기 필드 영역(102)은 얕은 트렌치 소자분리 영역(shallow trench isolation; STI)일 수 있다. 예를 들어, 상기 필드 영역(102)은 상기 기판 내에 형성된 필드 트렌치 및 상기 필드 트렌치를 채우는 절연막을 포함할 수 있다. 상기 절연막은 실리콘 산화물을 포함할 수 있다.The field region 102 may be formed on the substrate 100 to define the active region 101. The field region 102 is formed between various elements, for example, between two NMOS transistors, between two PMOS transistors, or between NMOS transistors and PMOS transistors, and isolates the elements from each other. The field region 102 may be a shallow trench isolation (STI) region. For example, the field region 102 may include a field trench formed in the substrate and an insulating film filling the field trench. The insulating layer may include silicon oxide.

상기 기판(100) 내에 게이트 트렌치들(104)이 형성될 수 있다. 예를 들어, 상기 게이트 트렌치들(104)은 상기 액티브 영역(101) 내에 형성될 수 있다.Gate trenches 104 may be formed in the substrate 100. For example, the gate trenches 104 may be formed in the active region 101. [

상기 게이트 구조체들(115)은 상기 게이트 트렌치들(104) 내에 각각 형성될 수 있다. 각각의 게이트 구조체(115)는 상기 게이트 트렌치(104)의 내벽 상에 컨포멀하게 형성된 게이트 유전막(108)과, 상기 게이트 트렌치(104)를 매립하는 게이트 전극(110) 및 게이트 캡핑층(112)을 포함할 수 있다.The gate structures 115 may be formed in the gate trenches 104, respectively. Each gate structure 115 includes a gate dielectric layer 108 conformally formed on the inner wall of the gate trench 104 and a gate electrode 110 and a gate capping layer 112 for embedding the gate trench 104, . ≪ / RTI >

상기 게이트 유전막(108)은 실리콘 산화물, 실리콘 산질화물(SiON), 또는 고유전체 물질을 포함할 수 있다. 상기 게이트 유전막(108)은 상기 게이트 전극(110)과 상기 액티브 영역(101) 사이에 개재되면서, 상기 게이트 캡핑층(112)과 상기 액티브 영역(101) 사이로 연장될 수 있다.The gate dielectric layer 108 may comprise silicon oxide, silicon oxynitride (SiON), or a high dielectric material. The gate dielectric layer 108 may extend between the gate capping layer 112 and the active region 101 while being interposed between the gate electrode 110 and the active region 101.

상기 게이트 전극(110)은 상기 게이트 트렌치(104)의 일부분을 매립하도록 형성될 수 있다. 상기 게이트 전극(110)은 DRAM 등과 같은 메모리 소자의 워드라인일 수 있다. 상기 게이트 전극(110)은 금속 질화물 또는 금속 중의 적어도 어느 하나를 포함할 수 있다. 예를 들어, 상기 게이트 전극(110)은 티타늄 질화물(TiN), 텅스텐(W), 티타늄-알루미늄 합금(TI-Al alloy), 또는 텅스텐 질화물(WN) 중의 적어도 하나를 포함할 수 있다.The gate electrode 110 may be formed to fill a portion of the gate trench 104. The gate electrode 110 may be a word line of a memory device such as a DRAM. The gate electrode 110 may include at least one of a metal nitride and a metal. For example, the gate electrode 110 may include at least one of titanium nitride (TiN), tungsten (W), a titanium-aluminum alloy (TI-Al alloy), or tungsten nitride (WN).

상기 게이트 캡핑층(112)은 상기 게이트 트렌치(104)의 나머지 부분을 매립하도록 상기 게이트 전극(110) 상에 형성될 수 있다. 상기 게이트 캡핑층(112)은 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 산화물 등의 절연 물질을 포함할 수 있다.The gate capping layer 112 may be formed on the gate electrode 110 to fill the remaining portion of the gate trench 104. The gate capping layer 112 may include an insulating material such as silicon nitride, silicon oxynitride (SiON), or silicon oxide.

상기 캐리어 장벽층들(106a)은 상기 게이트 트렌치들(104) 하부에 각각 위치할 수 있다. 상기 캐리어 장벽층들(106a)은 탄소(C), 게르마늄(Ge) 또는 아르곤(Ar) 중의 어느 하나를 포함할 수 있다.The carrier barrier layers 106a may be located below the gate trenches 104, respectively. The carrier barrier layers 106a may include any one of carbon (C), germanium (Ge), and argon (Ar).

각각의 게이트 트렌치(104) 하부에 형성되는 각각의 캐리어 장벽층(106a)은 인접하는 캐리어 장벽층(106a)과 서로 이격되도록 형성될 수 있다.Each carrier barrier layer 106a formed under each gate trench 104 may be formed to be spaced apart from the adjacent carrier barrier layer 106a.

이하, 도 2를 참조하여 상기 캐리어 장벽층(106a)에 대해 보다 구체적으로 설명하기로 한다.Hereinafter, the carrier barrier layer 106a will be described in more detail with reference to FIG.

본 발명의 일 실시예에 의한 매립 채널 어레이를 갖는 반도체 소자는, 각각의 게이트 트렌치(104) 하부의 액티브 영역(101) 내에 매립 채널 영역(CH)이 형성될 수 있다.A semiconductor device having a buried channel array according to an embodiment of the present invention may have a buried channel region CH formed in an active region 101 under each gate trench 104. [

상기 매립 채널 영역(CH)의 저항이 증가하는 것을 방지하기 위하여, 각각의 캐리어 장벽층(106a)은 그 투사 범위(Rp)가 대응하는 매립 채널 영역(CH)의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel region CH from increasing, each carrier barrier layer 106a may be formed such that its projection range Rp is located below the corresponding buried channel region CH .

DRAM과 같은 반도체 메모리 소자에 있어서, 특정 워드라인에 지속적인 전압을 온/오프하는 경우, 이웃하는 워드라인의 채널 영역으로 전자들이 넘어가 데이터의 손실을 야기하는 불량이 발생할 수 있다.In a semiconductor memory device such as a DRAM, when a constant voltage is turned on / off on a specific word line, defects may occur which cause electrons to pass into the channel region of a neighboring word line and cause loss of data.

상기 캐리어 장벽층(106a)은 이웃하는 채널 영역(CH)들 간의 격리(isolation) 영역으로 제공되며, 전자 등의 캐리어에 대한 장벽 높이를 증가시키는 역할을 한다. 따라서, 상기 캐리어 장벽층(106a)에 의해 매립 채널 영역(CH) 부근에서 전자 등의 캐리어에 대한 장벽 높이가 증가되기 때문에, 이웃하는 채널 영역(CH)으로 캐리어가 이동하여 데이터가 손실되는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.The carrier barrier layer 106a is provided as an isolation region between neighboring channel regions CH and serves to increase a barrier height for carriers such as electrons. Therefore, since the carrier barrier layer 106a increases the barrier height with respect to carriers such as electrons in the vicinity of the buried channel region CH, the carrier is moved to the adjacent channel region CH to prevent data from being lost So that the reliability of the semiconductor device can be improved.

또한, 상기 캐리어 장벽층(106a)이 형성된 기판 부위가 비정질화되어 상기 채널 영역(CH) 내에 문턱 전압(Vth)을 조절하기 위하여 도핑된 불순물들의 외방 확산(out-diffusion)이 억제될 수 있다. 따라서, 상기 캐리어 장벽층(106a)에 의해 상기 문턱 전압의 산포를 개선할 수 있다.In addition, the portion of the substrate on which the carrier barrier layer 106a is formed becomes amorphous, so that out-diffusion of the doped impurities can be suppressed in order to control the threshold voltage Vth in the channel region CH. Accordingly, dispersion of the threshold voltage can be improved by the carrier barrier layer 106a.

도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다. 도 4는 도 3의 "B"로 표시된 부분의 확대도이다. 여기서, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.3 is a cross-sectional view showing a semiconductor device according to one embodiment of the technical idea of the present invention. 4 is an enlarged view of a portion indicated by "B" in FIG. Here, the parts overlapping with the embodiment described above will be omitted, and the modified parts will be mainly described.

도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 액티브 영역(101) 및 필드 영역(102)을 갖는 기판(100), 상기 기판(100)의 상기 액티브 영역(101) 내에 형성된 게이트 구조체들(115), 및 상기 게이트 구조체들(115) 하부의 상기 액티브 영역(101)에 형성된 캐리어 장벽층들(106b)을 포함할 수 있다.3 and 4, a semiconductor device according to an embodiment of the present invention includes a substrate 100 having an active region 101 and a field region 102, an active region 101 of the substrate 100, And carrier barrier layers 106b formed in the active region 101 under the gate structures 115. The gate structure 115 may be formed of a semiconductor material,

상기 매립 채널 영역(CH)의 저항이 증가하는 것을 방지하기 위하여, 각각의 캐리어 장벽층(106a)은 그 투사 범위(Rp)가 대응하는 매립 채널 영역(CH)의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel region CH from increasing, each carrier barrier layer 106a may be formed such that its projection range Rp is located below the corresponding buried channel region CH .

각각의 게이트 트렌치(104)의 하부에 형성되는 각각의 캐리어 장벽층(106b)은 인접하는 캐리어 장벽층(106b)과 접촉하도록 형성될 수 있다.Each of the carrier barrier layers 106b formed under the respective gate trenches 104 may be formed in contact with the adjacent carrier barrier layer 106b.

상기 캐리어 장벽층들(106b)은 비전도성 불순물인 탄소, 게르마늄 또는 아르곤 중의 어느 하나로 형성되기 때문에, 인접하는 캐리어 장벽층(106b)과 접촉하여도 소자의 전기적 특성에 영향을 미치지 않는다.Since the carrier barrier layers 106b are formed of any one of carbon, germanium or argon, which are nonconductive impurities, contact with the adjacent carrier barrier layer 106b does not affect the electrical characteristics of the device.

도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다. 도 6은 도 5의 "C"로 표시된 부분의 확대도이다.5 is a cross-sectional view showing a semiconductor device according to one embodiment of the technical idea of the present invention. 6 is an enlarged view of a portion indicated by "C" in Fig.

도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 액티브 영역(101) 및 필드 영역(102)을 갖는 기판(100), 상기 기판(100)의 상기 액티브 영역(101) 내에 형성된 게이트 구조체들(115), 및 상기 게이트 구조체들(115) 하부의 상기 액티브 영역(101)에 형성된 캐리어 장벽층(106c)을 포함할 수 있다.5 and 6, a semiconductor device according to an embodiment of the present invention includes a substrate 100 having an active region 101 and a field region 102, an active region 101 of the substrate 100, And a carrier barrier layer 106c formed in the active region 101 under the gate structures 115. The gate structure 115 may be formed of a material having a high dielectric constant.

상기 매립 채널 영역(CH)의 저항이 증가하는 것을 방지하기 위하여, 상기 캐리어 장벽층(106c)은 그 투사 범위(Rp)가 상기 매립 채널 영역(CH)의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel region CH from increasing, the carrier barrier layer 106c may be formed such that its projection range Rp is located below the buried channel region CH.

상기 캐리어 장벽층(106c)은 상기 게이트 트렌치들(104)의 하부에서 상기 액티브 영역(101)의 전면으로 확장되도록 형성될 수 있다.The carrier barrier layer 106c may be formed to extend from the bottom of the gate trenches 104 to the front surface of the active region 101. [

상기 캐리어 장벽층(106c)은 비전도성 불순물인 탄소, 게르마늄 또는 아르곤 중의 어느 하나로 형성되기 때문에, 상기 액티브 영역(101)의 전면으로 확장되어 형성되어도 소자의 전기적 특성에 영향을 미치지 않는다.Since the carrier barrier layer 106c is formed of any one of carbon, germanium or argon, which is a nonconductive impurity, the carrier barrier layer 106c does not affect the electrical characteristics of the device even if it is extended to the front surface of the active region 101. [

도 7은 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 평면도이다. 도 8은 도 7의 I-I'선에 따른 반도체 소자의 단면도이다.7 is a plan view of a semiconductor device according to another embodiment of the technical idea of the present invention. 8 is a cross-sectional view of the semiconductor device taken along the line I-I 'in FIG.

도 7 및 도 8을 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자는 액티브 영역들(201) 및 필드 영역들(202)을 갖는 기판(200), 상기 기판(200) 내에 형성된 게이트 구조체들(215, 216), 및 상기 기판(200) 상에 형성된 비트라인 구조체(225)와 커패시터 구조체(235)를 포함할 수 있다.7 and 8, a semiconductor device according to another embodiment of the present invention includes a substrate 200 having active regions 201 and field regions 202, gate structures 200 formed in the substrate 200, And a bit line structure 225 and a capacitor structure 235 formed on the substrate 200.

상기 기판(200)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(200)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 기판(200)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.The substrate 200 may be a semiconductor substrate. For example, the substrate 200 may be a silicon substrate, a germanium substrate or a silicon-germanium substrate. The substrate 200 may include a memory cell array region in which memory cells are formed and a peripheral circuit region in which peripheral circuits for operating the memory cells are formed.

상기 필드 영역들(202)은 상기 기판(200) 상에 형성되어 복수개의 액티브 영역들(201)을 한정할 수 있다. 상기 필드 영역들(202)은 얕은 트렌치 소자분리(STI) 영역일 수 있다. 예를 들어, 각각의 필드 영역(202)은 상기 기판(200) 내에 형성된 필드 트렌치 및 상기 필드 트렌치를 채우는 절연막을 포함할 수 있다. 상기 절연막은 실리콘 산화물을 포함할 수 있다.The field regions 202 may be formed on the substrate 200 to define a plurality of active regions 201. The field regions 202 may be a shallow trench isolation (STI) region. For example, each field region 202 may include a field trench formed in the substrate 200 and an insulating film filling the field trench. The insulating layer may include silicon oxide.

상기 액티브 영역들(201)은 장축 및 단축을 갖도록 형성되며, 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다. 예를 들어, 상기 액티브 영역들(201)은 폭보다 길이가 긴 바(bar) 형태를 가질 수 있고, 섬(island) 형태로 배열될 수 있다.The active regions 201 are formed to have a major axis and a minor axis, and may be two-dimensionally arranged along the major axis direction and the minor axis direction. For example, the active regions 201 may have a bar shape longer than the width, and may be arranged in an island shape.

워드라인들(WL)이 상기 액티브 영역들(201)을 가로지르며 제1 방향으로 신장되며, 비트라인들(BL)이 상기 제1 방향과 직교하는 제2 방향으로 신장된다.The word lines WL extend in the first direction across the active regions 201 and the bit lines BL extend in the second direction orthogonal to the first direction.

상기 액티브 영역들(201)은 상기 워드라인들(WL) 및 비트라인들(BL)에 대해 소정 각도로 틸팅되어 배치됨으로써, 한 개의 액티브 영역(201)이 두 개의 워드라인(WL) 및 한 개의 비트라인(BL)과 상호 교차된다. 따라서, 한 개의 액티브 영역(201)은 두 개의 단위 셀 구조를 갖게 되고, 한 개의 단위 셀은 최소 선폭을 기준으로 상기 제1 방향의 길이가 2F가 되고 상기 제2 방향의 길이가 4F가 됨으로써, 단위 셀의 면적은 6F2가 된다. 여기서, F는 최소 선폭 크기(minimum feature size)이다The active regions 201 are arranged at a predetermined angle with respect to the word lines WL and the bit lines BL so that one active region 201 is divided into two word lines WL and one And intersects the bit line BL. Thus, one active region 201 has two unit cell structures, and the length of the unit cell in the first direction is 2F and the length of the unit cell in the second direction is 4F with respect to the minimum line width, The area of the unit cell is 6F2. Where F is the minimum feature size

본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자는 상기 6F2 셀 구조로 제한되지 않으며, 액티브 영역들(201)이 워드라인들(WL)과 직교하는 8F2 셀 구조로 형성될 수도 있다. 또한, 반도체 소자의 집적도를 향상시킬 수 있는 어떠한 셀 구조도 모두 포함될 수 있음은 명백하다.The semiconductor device according to various embodiments of the technical idea of the present invention is not limited to the 6F2 cell structure and the active regions 201 may be formed in an 8F2 cell structure in which the word lines WL are orthogonal to each other. In addition, it is apparent that any cell structure capable of improving the degree of integration of semiconductor elements can be included.

상기 워드라인(WL)은 매립 게이트 라인들(buried gate lines)로 형성됨으로써, 매립 채널 트랜지스터를 구현한다. 상기 매립 채널 트랜지스터는 평면형 트랜지스터에 비해 단위 셀 면적을 감소시키고 유효 채널 길이를 증대시킬 수 있다. 또한, 상기 매립 채널 트랜지스터는 상기 워드라인(WL)이 상기 기판(200) 내에 매립되기 때문에 워드라인(WL)과 비트라인(BL) 간의 커패시턴스 및 비트라인 전체 커패시턴스를 낮추어 기생 커패시턴스를 감소시킬 수 있다.The word lines WL are formed with buried gate lines, thereby embedding buried channel transistors. The buried channel transistor can reduce the unit cell area and increase the effective channel length as compared with the planar transistor. In addition, since the word line WL is embedded in the substrate 200, the buried channel transistor can reduce the capacitance between the word line WL and the bit line BL and the entire bit line capacitance, thereby reducing the parasitic capacitance .

상기 기판(200) 내에 게이트 트렌치들(204)이 형성될 수 있다.Gate trenches 204 may be formed in the substrate 200.

각각의 게이트 트렌치(204)는 상기 액티브 영역(201)을 가로지르는 액티브 게이트 트렌치(204a), 및 상기 필드 영역(202)을 가로지르는 필드 게이트 트렌치(204f)를 포함할 수 있다. 각각의 게이트 트렌치(204는 상기 액티브 게이트 트렌치(204a)로부터 상기 필드 게이트 트렌치(204f)로 연속적으로 연장될 수 있다. 상기 액티브 게이트 트렌치(204a)와 상기 필드 게이트 트렌치(204f)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 상기 액티브 게이트 트렌치(204a)의 바닥면은 상기 필드 게이트 트렌치(204f)의 바닥면보다 높은 레벨에 위치할 수 있다.Each gate trench 204 may include an active gate trench 204a that traverses the active region 201 and a field gate trench 204f that crosses the field region 202. [ Each gate trench 204 may extend continuously from the active gate trench 204a to the field gate trench 204f. The active gate trench 204a and the field gate trench 204f may be at different levels For example, the bottom surface of the active gate trench 204a may be located at a level higher than the bottom surface of the field gate trench 204f.

상기 게이트 트렌치들(204f, 204a) 내에 각각 게이트 구조체들(215, 216)이 형성될 수 있다. 상기 필드 게이트 트렌치(204f) 내에 형성되는 필드 게이트 구조체(215)는 상기 워드라인(WL)으로 제공되는 게이트 전극(210f) 및 게이트 캡핑층(212)을 포함하고, 상기 액티브 게이트 트렌치들(204a) 내에 형성되는 액티브 게이트 구조체(216)는 게이트 유전막(208), 상기 워드라인(WL)으로 제공되는 게이트 전극(210a) 및 게이트 캡핑층(212)을 포함할 수 있다.Gate structures 215 and 216 may be formed in the gate trenches 204f and 204a, respectively. A field gate structure 215 formed in the field gate trench 204f includes a gate electrode 210f and a gate capping layer 212 provided to the word line WL and the active gate trenches 204a, The active gate structure 216 formed in the gate electrode 210 may include a gate dielectric layer 208, a gate electrode 210a provided to the word line WL and a gate capping layer 212. [

상기 게이트 유전막(208)은 실리콘 산화물, 실리콘 산질화물(SiON), 또는 고유전체 물질을 포함할 수 있다. 상기 게이트 유전막(208)은 상기 액티브 게이트 트렌치(204a)의 내벽 상에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 게이트 유전막(208)은 상기 게이트 전극(210a)과 상기 액티브 영역(201) 사이에 개재되면서, 상기 게이트 캡핑층(212)과 상기 액티브 영역(201) 사이로 연장될 수 있다.The gate dielectric 208 may comprise silicon oxide, silicon oxynitride (SiON), or a high dielectric material. The gate dielectric layer 208 may be conformally formed on the inner wall of the active gate trench 204a. For example, the gate dielectric layer 208 may be interposed between the gate electrode 210a and the active region 201, and may extend between the gate capping layer 212 and the active region 201.

상기 워드라인(WL)으로 제공되는 게이트 전극들 각각은, 상기 액티브 게이트 트렌치(204a) 내의 액티브 게이트 전극(210a) 및 상기 필드 게이트 트렌치(204f) 내의 필드 게이트 전극(210f)을 포함할 수 있다. 상기 액티브 게이트 전극(210a) 및 필드 게이트 전극(210f)의 상부 표면들은 상기 액티브 영역(201) 및 필드 영역(202) 내에서 실질적으로 동일하거나 유사한 평면 상에 있을 수 있다.Each of the gate electrodes provided in the word line WL may include an active gate electrode 210a in the active gate trench 204a and a field gate electrode 210f in the field gate trench 204f. The upper surfaces of the active gate electrode 210a and the field gate electrode 210f may be substantially the same or similar planes within the active region 201 and the field region 202. [

또한, 도시하지는 않았으나, 상기 워드라인(WL)의 방향, 즉 제1 방향을 따라 상기 필드 게이트 트렌치들(204f)과 상기 액티브 영역들(201)과의 사이에 리세스 핀들이 형성되고, 상기 리세스 핀들 내에 핀 게이트 전극들이 형성될 수 있다. 상기 핀 게이트 전극은 트랜지스터의 채널 길이를 충분히 확보하여 소자의 동작 특성을 향상시킬 수 있다.Although not shown, recessed fins are formed between the field gate trenches 204f and the active regions 201 along the direction of the word line WL, that is, the first direction, Pin gate electrodes may be formed in the sense pins. The fin gate electrode can sufficiently secure the channel length of the transistor and improve the operation characteristics of the device.

상기 게이트 전극(210a, 210f)은 상기 게이트 트렌치(204a, 204f)의 일부분을 매립하도록 형성되며, 금속 질화물 또는 금속 중의 적어도 어느 하나를 포함할 수 있다. 예를 들어, 상기 게이트 전극(210a, 210f)은 티타늄 질화물(TiN), 텅스텐(W), 티타늄-알루미늄 합금(TI-Al alloy), 또는 텅스텐 질화물(WN) 중의 적어도 하나를 포함할 수 있다.The gate electrodes 210a and 210f are formed to fill a portion of the gate trenches 204a and 204f and may include at least one of metal nitride and metal. For example, the gate electrodes 210a and 210f may include at least one of titanium nitride (TiN), tungsten (W), a titanium-aluminum alloy (TI-Al alloy), or tungsten nitride (WN).

상기 게이트 캡핑층(212)은 상기 게이트 트렌치(204)의 나머지 부분을 매립하도록 상기 게이트 전극들(210a, 210f) 상에 형성될 수 있다. 상기 게이트 캡핑층(212)은 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 산화물 등의 절연 물질을 포함할 수 있다.The gate capping layer 212 may be formed on the gate electrodes 210a and 210f to fill the remaining portion of the gate trench 204. [ The gate capping layer 212 may include an insulating material such as silicon nitride, silicon oxynitride (SiON), or silicon oxide.

상기 액티브 게이트 전극(210a) 양 측의 상기 액티브 영역(201) 내에 트랜지스터의 소오스/드레인으로 제공되는 제1 불순물 영역(214s) 및 제2 불순물 영역(214d)이 형성될 수 있다. 상기 제1 불순물 영역(214s)은 커패시터 구조체(235)와 전기적으로 연결되고, 상기 제2 불순물 영역(214d)은 비트라인 구조체(225)와 전기적으로 연결될 수 있다.A first impurity region 214s and a second impurity region 214d may be formed in the active region 201 on both sides of the active gate electrode 210a as a source / drain of a transistor. The first impurity region 214s may be electrically connected to the capacitor structure 235 and the second impurity region 214d may be electrically connected to the bit line structure 225. [

상기 비트라인 구조체(225)는 상기 제2 불순물 영역(214d) 상에 형성된 비트라인 패드(216b), 상기 비트라인 패드(216b) 상에 형성된 비트라인 콘택홀(220), 상기 비트라인 콘택홀(220)을 채우는 비트라인 콘택 플러그(222) 및 상기 비트라인 콘택 플러그(222) 상에 형성된 비트라인(224)을 포함할 수 있다.The bit line structure 225 includes a bit line pad 216b formed on the second impurity region 214d, a bit line contact hole 220 formed on the bit line pad 216b, And a bit line 224 formed on the bit line contact plug 222. The bit line contact plug 222 may include a bit line contact plug 222,

상기 커패시터 구조체(235)는 상기 제1 불순물 영역(214s) 상에 형성된 스토리지 노드 패드(216s), 상기 스토리지 노드 패드(216s) 상에 형성된 스토리지 노드 콘택홀(228), 상기 스토리지 노드 콘택홀(228)을 채우는 스토리지 노드 콘택 플러그(230) 및 상기 스토리지 노드 콘택 플러그(230) 상에 형성된 스토리지 전극(232)을 포함할 수 있다. 도시하지는 않았으나, 상기 커패시터 구조체(235)는 상기 스토리지 전극(232) 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 플레이트 전극을 더 포함할 수 있다.The capacitor structure 235 includes a storage node pad 216s formed on the first impurity region 214s, a storage node contact hole 228 formed on the storage node pad 216s, the storage node contact hole 228 A storage node contact plug 230 that fills the storage node contact plug 230 and a storage electrode 232 that is formed on the storage node contact plug 230. Although not shown, the capacitor structure 235 may further include a dielectric film formed on the storage electrode 232 and a plate electrode formed on the dielectric film.

상기 스토리지 노드 패드(216s) 및 비트라인 패드(216b)는 콘택홀 형태로 형성될 수 있으며, 서로 다른 단면적을 가질 수 있다.The storage node pads 216s and the bit line pads 216b may be formed as contact holes, and may have different cross-sectional areas.

상기 게이트 구조체들(215, 216), 스토리지 노드 패드(216s) 및 비트라인 패드(216b)를 포함한 기판(100) 상에 제1 층간 절연막(218)이 형성될 수 있다. 상기 비트라인 구조체들(225) 및 제1 층간 절연막(218) 상에 제2 층간 절연막(226)이 형성될 수 있다.A first interlayer insulating film 218 may be formed on the substrate 100 including the gate structures 215 and 216, the storage node pads 216s and the bit line pads 216b. A second interlayer insulating film 226 may be formed on the bit line structures 225 and the first interlayer insulating film 218.

본 실시예에 의한 반도체 소자는 상기 액티브 게이트 트렌치들(204a) 하부의 액티브 영역(201)에 형성된 캐리어 장벽층들(206a)을 포함할 수 있다.The semiconductor device according to this embodiment may include carrier barrier layers 206a formed in the active region 201 under the active gate trenches 204a.

상기 캐리어 장벽층들(206a)은 탄소(C), 게르마늄(Ge) 또는 아르곤(Ar) 중의 어느 하나를 포함할 수 있다.The carrier barrier layers 206a may include any one of carbon (C), germanium (Ge), and argon (Ar).

상기 매립 채널 영역들(CH)의 저항이 증가하는 것을 방지하기 위하여, 각각의 캐리어 장벽층들(206a)은 그 투사 범위(Rp)가 대응하는 매립 채널 영역(CH)의 하부에 위치하도록 형성될 수 있다. 각각의 액티브 게이트 트렌치(204a)의 하부에 형성되는 각각의 캐리어 장벽층(206a)은 인접하는 캐리어 장벽층(206a)과 서로 이격되도록 형성될 수 있다.In order to prevent the resistance of the buried channel regions CH from increasing, each of the carrier barrier layers 206a is formed such that its projection range Rp is located below the corresponding buried channel region CH . Each carrier barrier layer 206a formed at the bottom of each active gate trench 204a may be formed to be spaced apart from the adjacent carrier barrier layer 206a.

상기 캐리어 장벽층(206a)은 이웃하는 채널 영역들(CH) 간의 격리 영역으로 제공되며, 전자 등의 캐리어에 대한 장벽 높이를 증가시키는 역할을 한다. 따라서, DRAM과 같은 반도체 메모리 소자에 있어서 특정 워드라인에 지속적인 전압을 온/오프하는 경우, 상기 캐리어 장벽층(206a)에 의해 매립 채널 영역(CH) 부근에서 전자 등의 캐리어에 대한 장벽 높이가 증가되었기 때문에, 이웃하는 채널 영역(CH)으로 캐리어가 이동하여 데이터가 손실되는 것을 방지할 수 있다.The carrier barrier layer 206a is provided as an isolation region between adjacent channel regions CH and serves to increase a barrier height to carriers such as electrons. Therefore, when a constant voltage is turned on / off in a specific word line in a semiconductor memory device such as a DRAM, a barrier height for a carrier such as an electron increases near the buried channel region CH by the carrier barrier layer 206a It is possible to prevent the carrier from moving to the adjacent channel region CH and thus to lose data.

또한, 상기 캐리어 장벽층(206a)이 형성된 기판 부위가 비정질화되어 상기 채널 영역(CH) 내에 문턱 전압(Vth)을 조절하기 위하여 도핑된 불순물들의 외방 확산이 억제될 수 있다. 따라서, 상기 캐리어 장벽층(206a)에 의해 상기 문턱 전압(Vth)의 산포를 개선할 수 있다.In addition, the portion of the substrate on which the carrier barrier layer 206a is formed may be amorphized so that the outward diffusion of the doped impurities may be suppressed in order to control the threshold voltage Vth in the channel region CH. Therefore, dispersion of the threshold voltage (Vth) can be improved by the carrier barrier layer 206a.

도 9 및 도 10은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 도시한 단면도들이다. 여기서, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.9 and 10 are cross-sectional views showing semiconductor devices according to various embodiments of the technical concept of the present invention. Here, the parts overlapping with the embodiment described above will be omitted, and the modified parts will be mainly described.

도 7 및 도 9를 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자는 액티브 영역들(201) 및 필드 영역들(202)을 갖는 기판(200), 상기 기판(200) 내에 형성된 게이트 트렌치들(204), 상기 게이트 트렌치들(204) 내에 각각 형성된 게이트 구조체들(215, 216), 및 상기 기판(200) 상에 형성된 비트라인 구조체(225)와 커패시터 구조체(235)를 포함할 수 있다.7 and 9, a semiconductor device according to another embodiment of the present invention includes a substrate 200 having active regions 201 and field regions 202, gate trenches (not shown) formed in the substrate 200, Gate structures 215 and 216 formed in the gate trenches 204 and a bit line structure 225 and a capacitor structure 235 formed on the substrate 200, respectively.

상기 게이트 트렌치들(204)은 액티브 게이트 트렌치들(204a) 및 필드 게이트 트렌치들(204f)을 포함할 수 있다.The gate trenches 204 may include active gate trenches 204a and field gate trenches 204f.

상기 게이트 트렌치들(204)의 하부, 즉 상기 액티브 게이트 트렌치들(204a) 하부의 상기 액티브 영역(201)에 탄소, 게르마늄 또는 아르곤 중의 어느 하나를 포함하는 캐리어 장벽층들(206b)이 형성될 수 있다.Carrier barrier layers 206b comprising any of carbon, germanium or argon may be formed in the active region 201 beneath the gate trenches 204, i. E. Below the active gate trenches 204a. have.

매립 채널 영역(CH)의 저항이 증가하는 것을 방지하기 위하여, 각각의 캐리어 장벽층(206b)은 그 투사 범위(Rp)가 대응하는 매립 채널 영역(CH)의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel region CH from increasing, each carrier barrier layer 206b may be formed such that its projection range Rp is located below the corresponding buried channel region CH.

각각의 액티브 게이트 트렌치(204a)의 하부에 형성되는 각각의 캐리어 장벽층(206b)은 인접하는 캐리어 장벽층(206b)과 접촉하도록 형성될 수 있다.Each carrier barrier layer 206b formed under the respective active gate trenches 204a may be formed to contact the adjacent carrier barrier layer 206b.

상기 캐리어 장벽층들(206b)은 비전도성 불순물인 탄소, 게르마늄 또는 아르곤 중의 어느 하나로 형성되기 때문에, 인접하는 캐리어 장벽층(206b)과 접촉하여도 소자의 전기적 특성에 영향을 미치지 않는다.Since the carrier barrier layers 206b are formed of any one of carbon, germanium, or argon, which is a nonconductive impurity, contact with the adjacent carrier barrier layer 206b does not affect the electrical characteristics of the device.

도 7 및 도 10을 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자는 액티브 영역들(201) 및 필드 영역들(202)을 갖는 기판(200), 상기 기판(200) 내에 형성된 게이트 트렌치들(204), 상기 게이트 트렌치들(204) 내에 각각 형성된 게이트 구조체들(215, 216), 및 상기 기판(200) 상에 형성된 비트라인 구조체(225)와 커패시터 구조체(235)를 포함할 수 있다.7 and 10, a semiconductor device according to another embodiment of the present invention includes a substrate 200 having active regions 201 and field regions 202, gate trenches (not shown) formed in the substrate 200, Gate structures 215 and 216 formed in the gate trenches 204 and a bit line structure 225 and a capacitor structure 235 formed on the substrate 200, respectively.

상기 게이트 트렌치들(204)은 액티브 게이트 트렌치들(204a) 및 필드 게이트 트렌치들(204f)을 포함할 수 있다.The gate trenches 204 may include active gate trenches 204a and field gate trenches 204f.

상기 액티브 게이트 트렌치들(204a) 하부의 상기 액티브 영역(201)에 탄소, 게르마늄 또는 아르곤 중의 어느 하나를 포함하는 캐리어 장벽층(206c)이 형성될 수 있다. 상기 캐리어 장벽층(206c)은 상기 액티브 게이트 트렌치들(204a)의 하부에서 상기 액티브 영역(201)의 전면으로 확장되도록 형성될 수 있다.A carrier barrier layer 206c comprising any one of carbon, germanium or argon may be formed in the active region 201 under the active gate trenches 204a. The carrier barrier layer 206c may be formed to extend from the bottom of the active gate trenches 204a to the front surface of the active region 201. [

상기 액티브 게이트 트렌치들(204a) 하부의 액티브 영역(201) 내에 형성되는 매립 채널 영역들(CH)의 저항이 증가하는 것을 방지하기 위하여, 상기 캐리어 장벽층(206c)은 그 투사 범위(Rp)가 상기 매립 채널 영역들(CH)의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel regions CH formed in the active region 201 under the active gate trenches 204a from increasing, the carrier barrier layer 206c has a projection range Rp of And may be formed below the buried channel regions CH.

상기 캐리어 장벽층(206c)은 비전도성 불순물인 탄소, 게르마늄 또는 아르곤 중의 어느 하나로 형성되기 때문에, 상기 액티브 영역(201)의 전면으로 확장되어 형성되어도 소자의 전기적 특성에 영향을 미치지 않는다.Since the carrier barrier layer 206c is formed of any one of carbon, germanium or argon, which is a nonconductive impurity, the carrier barrier layer 206c does not affect the electrical characteristics of the device even if it is extended to the front surface of the active region 201. [

이하, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조 방법들에 대하여 설명하고자 한다.Hereinafter, methods of manufacturing a semiconductor device according to various embodiments of the technical idea of the present invention will be described.

도 11a 내지 도 11d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.11A to 11D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 11a를 참조하면. 기판(100)이 준비될 수 있다. 예를 들어, 상기 기판(100)은 실리콘, 실리콘, 게르마늄 또는 실리콘-게르마늄과 같은 반도체 기판일 수 있다.11A. The substrate 100 can be prepared. For example, the substrate 100 may be a semiconductor substrate such as silicon, silicon, germanium or silicon-germanium.

상기 기판(100) 상에 액티브 영역(101)을 한정하기 위한 필드 영역들(102)이 형성될 수 있다. 상기 필드 영역들(102)은 STI 영역일 수 있다. 예를 들어, 상기 필드 영역들(102)을 형성하는 것은, 상기 기판(100)을 식각하여 필드 트렌치들을 형성하고. 상기 필드 트렌치들을 절연막으로 매립하고, 상기 기판(100)의 표면을 평탄화하는 것을 포함할 수 있다.Field regions 102 may be formed on the substrate 100 to define the active region 101. The field regions 102 may be an STI region. For example, forming the field regions 102 may etch the substrate 100 to form field trenches. And filling the field trenches with an insulating film and planarizing the surface of the substrate 100. [

상기 필드 트렌치들은 그 내벽이 테이퍼드(tapered) 기울기를 갖도록 형성될 수 있다. 상기 필드 트렌치들을 절연막으로 매립하기 전에, 상기 필드 트렌치들의 측벽들을 산화시켜 상기 필드 트렌치들의 식각 공정에 의해 야기될 수 있는 스트레스를 감소시키고 표면의 오염물들을 제거할 수 있다. 상기 절연막은 실리콘 산화물이나 우수한 유동성을 갖는 절연 물질을 포함할 수 있다. 상기 기판(100)의 평탄화는 CMP 또는 에치백 공정에 의해 수행될 수 있다.The field trenches may be formed such that an inner wall thereof has a tapered slope. The sidewalls of the field trenches may be oxidized to reduce the stresses that may be caused by the etching process of the field trenches and to remove contaminants on the surface prior to embedding the field trenches with an insulating film. The insulating layer may include silicon oxide or an insulating material having excellent fluidity. The planarization of the substrate 100 may be performed by a CMP or an etch-back process.

도 11b를 참조하면, 상기 기판(100) 상에 게이트 트렌치들이 형성될 영역을 오픈하도록 마스크 패턴들(105)이 형성될 수 있다. 상기 마스크 패턴들(105)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물과 실리콘 질화물의 적층 구조물을 포함할 수 있다.Referring to FIG. 11B, mask patterns 105 may be formed on the substrate 100 to open regions in which gate trenches are to be formed. The mask patterns 105 may include silicon oxide, silicon nitride, or a stacked structure of silicon oxide and silicon nitride.

상기 기판(100)에 대해 상기 마스크 패턴들(105)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 기판(100) 내에 게이트 트렌치들(104)이 형성될 수 있다. 예를 들어, 상기 게이트 트렌치들(104)은 상기 액티브 영역들(101) 내에 형성될 수 있다.Gate trenches 104 may be formed in the substrate 100 by performing an etching process using the mask patterns 105 as an etching mask with respect to the substrate 100. For example, the gate trenches 104 may be formed in the active regions 101. [

상기 게이트 트렌치들(104)을 형성하기 전에, 매립 채널 영역이 형성될 기판 부위에 문턱 전압을 조절하기 위한 이온주입을 실시할 수 있다. 또한, 상기 문턱 전압 조절용 이온주입은 상기 게이트 트렌치들(104)을 형성한 후에 실시할 수도 있다.Prior to forming the gate trenches 104, ion implantation may be performed to adjust the threshold voltage at the substrate region where the buried channel region is to be formed. The threshold voltage adjustment implantation may be performed after the gate trenches 104 are formed.

도 11c를 참조하면, 상기 게이트 트렌치들(104)이 형성된 상기 기판(100)에 탄소를 함유하는 불순물이 이온주입될 수 있다. 그러면, 상기 게이트 트렌치들(104)의 하부에 캐리어 장벽층들(106a)이 형성될 수 있다.Referring to FIG. 11C, a carbon-containing impurity may be ion-implanted into the substrate 100 on which the gate trenches 104 are formed. Then, carrier barrier layers 106a may be formed under the gate trenches 104. [

상기 캐리어 장벽층들(106a)은 탄소 대신에 게르마늄(Ge) 또는 아르곤(Ar)을 포함할 수 있다. 각각의 캐리어 장벽층(106a)은 인접하는 캐리어 장벽층(106a)과 서로 이격되도록 형성될 수 있다.The carrier barrier layers 106a may comprise germanium (Ge) or argon (Ar) instead of carbon. Each carrier barrier layer 106a may be formed to be spaced apart from the adjacent carrier barrier layer 106a.

상기 게이트 트렌치들(104) 하부의 액티브 영역(101) 내에 형성되는 매립 채널 영역들의 저항이 증가하는 것을 방지하기 위하여, 각각의 캐리어 장벽층(106a)은 그 투사 범위(Rp)가 대응하는 매립 채널 영역의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel regions formed in the active region 101 under the gate trenches 104 from increasing, each carrier barrier layer 106a is formed such that its projection range Rp corresponds to the corresponding buried channel May be formed to be located at the bottom of the region.

상기 캐리어 장벽층(106a)은 이웃하는 매립 채널 영역들 간의 격리 영역으로 제공되며, 전자 등의 캐리어에 대한 장벽 높이를 증가시키는 역할을 한다. 따라서, 상기 캐리어 장벽층(106a)에 의해 매립 채널 영역 부근에서 전자 등의 캐리어에 대한 장벽 높이가 증가되기 때문에, 이웃하는 채널 영역으로 캐리어가 이동하여 데이터가 손실되는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.The carrier barrier layer 106a is provided as an isolation region between neighboring buried channel regions and serves to increase the barrier height for carriers such as electrons. Therefore, since the carrier barrier layer 106a increases the barrier height with respect to carriers such as electrons in the vicinity of the buried channel region, carriers are moved to neighboring channel regions to prevent data loss, Can be improved.

또한, 상기 캐리어 장벽층(106a)이 형성된 기판 부위가 비정질화되기 때문에, 상기 채널 영역 내에 문턱 전압을 조절하기 위하여 이온주입된 불순물들의 외방 확산이 억제될 수 있다. 따라서, 상기 캐리어 장벽층(106a)에 의해 상기 문턱 전압의 산포를 개선할 수 있다.In addition, since the portion of the substrate on which the carrier barrier layer 106a is formed is amorphized, the outward diffusion of impurities implanted to adjust the threshold voltage in the channel region can be suppressed. Accordingly, dispersion of the threshold voltage can be improved by the carrier barrier layer 106a.

상기 탄소의 이온주입은 추가 마스크 없이 이루어질 수 있다. 상기 게이트 트렌치들(104)을 형성하는데 사용되었던 상기 마스크 패턴들(105)은 상기 탄소가 상기 기판(100)의 다른 부위로 들어가는 것을 블로킹할 수 있다. 따라서, 상기 탄소의 이온주입은 상기 게이트 트렌치들(104)에 자기 정렬되며, 추가 마스크 공정을 필요로 하지 않는다. 즉, 상기 게이트 트렌치들(104) 및 상기 캐리어 장벽층들(106a)은 동일한 마스크 공정으로 형성될 수 있다.Ion implantation of the carbon can be done without additional mask. The mask patterns 105 used to form the gate trenches 104 may block the carbon from entering other portions of the substrate 100. Thus, the implantation of carbon is self-aligned to the gate trenches 104 and does not require an additional mask process. That is, the gate trenches 104 and the carrier barrier layers 106a may be formed by the same mask process.

도 11d를 참조하면, 상기 마스크 패턴들(105)이 제거될 수 있다.Referring to FIG. 11D, the mask patterns 105 may be removed.

이어서, 각각의 게이트 트렌치(104)의 내벽 상에 게이트 절연막(108)이 컨포멀하게 형성될 수 있다. 예를 들어, 상기 게이트 절연막(108)을 형성하는 것은 상기 게이트 트렌치들(104)을 갖는 기판(100)에 대하여 산화 공정을 수행하여 상기 게이트 트렌치들(104)에 의하여 노출된 상기 액티브 영역(101) 상에 실리콘 산화막을 형성하는 것을 포함할 수 있다. 상기 게이트 절연막(108)은 실리콘 산화물, 실리콘 산질화물(SiON), 또는 고유전체 물질을 포함할 수 있다.Subsequently, the gate insulating film 108 may be conformally formed on the inner wall of each gate trench 104. For example, forming the gate insulating layer 108 may include performing an oxidation process on the substrate 100 having the gate trenches 104 to expose the active region 101 exposed by the gate trenches 104 Lt; RTI ID = 0.0 > a < / RTI > silicon oxide film. The gate insulating film 108 may include silicon oxide, silicon oxynitride (SiON), or a high dielectric material.

상기 게이트 절연막(108)을 형성하기 전에, 상기 캐리어 장벽층들(106a)에 대한 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 퍼니스(furnace) 열처리 또는 급속 열처리(rapid thermal annealing; RTA)로 진행될 수 있다.Before forming the gate insulating layer 108, a heat treatment process for the carrier barrier layers 106a may be performed. The heat treatment process may be performed by a furnace heat treatment or a rapid thermal annealing (RTA).

이어서, 상기 게이트 절연막(108)이 형성된 상기 기판(100) 상에 도전막이 증착될 수 있다. 상기 도전막은 금속 질화물 또는 금속 중의 적어도 어느 하나를 포함할 수 있다. 예를 들어, 상기 도전막은 티타늄 질화물(TiN), 텅스텐(W), 티타늄-알루미늄 합금(TI-Al alloy), 또는 텅스텐 질화물(WN) 중의 적어도 하나를 포함할 수 있다.Next, a conductive film may be deposited on the substrate 100 on which the gate insulating film 108 is formed. The conductive film may include at least one of a metal nitride and a metal. For example, the conductive film may include at least one of titanium nitride (TiN), tungsten (W), a titanium-aluminum alloy (TI-Al alloy), or tungsten nitride (WN).

상기 도전막에 대한 에치백 공정이 수행되어 상기 게이트 트렌치들(104)의 일부분을 매립하는 게이트 전극들(110)이 형성될 수 있다. 상기 게이트 전극들(110)은 DRAM 등과 같은 메모리 소자의 워드라인일 수 있다.An etch back process for the conductive film may be performed to form gate electrodes 110 for embedding a portion of the gate trenches 104. The gate electrodes 110 may be a word line of a memory device such as a DRAM.

상기 게이트 전극들(110)이 형성된 상기 기판(100) 상에 절연막이 증착되고, 상기 절연막에 대해 평탄화 공정이 수행되어 각각의 게이트 트렌치(104)의 나머지 부분을 매립하는 게이트 캡핑층(112)이 형성될 수 있다. 상기 게이트 캡핑층(112)은 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 산화물 등의 절연 물질을 포함할 수 있다.An insulating layer is deposited on the substrate 100 on which the gate electrodes 110 are formed and a gate capping layer 112 is formed on the insulating layer to fill the remaining portion of each gate trench 104 . The gate capping layer 112 may include an insulating material such as silicon nitride, silicon oxynitride (SiON), or silicon oxide.

상술한 공정들에 의하여 상기 게이트 트렌치들(104) 내에 각각 매립 게이트 구조체들(115)이 형성될 수 있다.Each of the buried gate structures 115 may be formed in the gate trenches 104 by the above-described processes.

도 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.12 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 12를 참조하면, 도 11a 및 도 11b를 참조하여 설명된 공정들을 수행하여 기판(100) 내에 필드 영역들(102) 및 게이트 트렌치들(104)이 형성될 수 있다.Referring to FIG. 12, field regions 102 and gate trenches 104 may be formed in the substrate 100 by performing the processes described with reference to FIGS. 11A and 11B.

이어서, 상기 게이트 트렌치들(104)을 형성하기 위한 마스크 패턴을 그대로 이용하여 노출된 기판(100)의 표면에 탄소, 게르마늄 또는 아르곤 중의 어느 하나를 포함한 불순물이 이온주입될 수 있다. 그러면, 상기 게이트 트렌치들(104) 하부의 상기 액티브 영역(101)에 탄소, 게르마늄 또는 아르곤 중의 어느 하나를 포함하는 캐리어 장벽층들(106b)이 형성될 수 있다.Impurities containing any one of carbon, germanium, and argon may be ion-implanted into the surface of the exposed substrate 100 by using the mask pattern for forming the gate trenches 104 as it is. Carrier barrier layers 106b may then be formed in the active region 101 underneath the gate trenches 104, including any of carbon, germanium, or argon.

상기 게이트 트렌치들(104) 하부의 액티브 영역(101) 내에 형성되는 매립 채널 영역들의 저항이 증가하는 것을 방지하기 위하여, 각각의 캐리어 장벽층(106b)은 그 투사 범위(Rp)가 대응하는 매립 채널 영역의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel regions formed in the active region 101 under the gate trenches 104 from increasing, each carrier barrier layer 106b is formed such that its projection range Rp corresponds to the corresponding buried channel May be formed to be located at the bottom of the region.

이어서, 상기 캐리어 장벽층들(106b)에 대한 열처리 공정이 수행될 수 있다.Next, a heat treatment process for the carrier barrier layers 106b may be performed.

본 실시예에 의하면, 상기 이온주입 조건을 조절하거나 상기 열처리 공정의 조건을 조절함으로써, 각각의 캐리어 장벽층(106b)이 인접하는 캐리어 장벽층(106b)과 접촉하도록 형성될 수 있다.According to this embodiment, each carrier barrier layer 106b can be formed to contact the adjacent carrier barrier layer 106b by adjusting the ion implantation conditions or adjusting the conditions of the heat treatment process.

이어서, 도 11d를 참조하여 설명된 공정들을 수행하여 각각의 게이트 트렌치(104) 내에, 게이트 유전막(108), 게이트 전극(110) 및 게이트 캡핑층(112)을 포함하는 게이트 구조체(115)가 형성될 수 있다.11D, a gate structure 115 including a gate dielectric layer 108, a gate electrode 110 and a gate capping layer 112 is formed in each gate trench 104 .

도 13a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.13A and 13B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 13a를 참조하면, 도 11a를 참조하여 설명된 공정들을 수행하여 기판(100) 내에 액티브 영역(101)을 한정하기 위한 필드 영역들(102)이 형성될 수 있다.Referring to FIG. 13A, field regions 102 for defining the active region 101 in the substrate 100 may be formed by performing the processes described with reference to FIG. 11A.

상기 필드 영역들(102)이 형성된 상기 기판(100)에 탄소를 포함한 불순물이 이온주입되어 캐리어 장벽층(106c)이 형성될 수 있다. 상기 불순물은 탄소 대신에 게르마늄 또는 아르곤을 포함할 수 있다.Impurities including carbon may be ion-implanted into the substrate 100 on which the field regions 102 are formed to form the carrier barrier layer 106c. The impurities may include germanium or argon instead of carbon.

상기 탄소의 이온주입시 상기 필드 영역들(102)이 상기 탄소를 블로킹하기 때문에, 상기 캐리어 장벽층(106c)은 상기 액티브 영역(101)의 전면에 형성될 수 있다. 상기 캐리어 장벽층(106c)은 후속 공정에서 형성될 게이트 트렌치들의 하부에 위치하도록 형성될 수 있다. 바람직하게는, 후속 공정에서 형성될 게이트 트렌치들 하부의 액티브 영역(101) 내에 형성되는 매립 채널 영역들의 저항이 증가하는 것을 방지하기 위하여, 상기 캐리어 장벽층(106c)은 그 투사 범위(Rp)가 상기 매립 채널 영역들의 하부에 위치하도록 형성될 수 있다.Since the field regions 102 block the carbon during ion implantation of the carbon, the carrier barrier layer 106c may be formed on the entire surface of the active region 101. [ The carrier barrier layer 106c may be formed to be located under the gate trenches to be formed in a subsequent process. Preferably, in order to prevent the resistance of the buried channel regions formed in the active region 101 under the gate trenches to be formed in a subsequent process from increasing, the carrier barrier layer 106c has a projection range Rp of And may be formed below the buried channel regions.

이어서, 상기 캐리어 장벽층(106c)에 대한 열처리 공정이 수행될 수 있다.Then, a heat treatment process for the carrier barrier layer 106c may be performed.

도 13b를 참조하면, 도 11b를 참조하여 설명된 공정들을 수행하여 상기 기판(100) 내에 게이트 트렌치들(104)이 형성될 수 있다. 예를 들어, 상기 게이트 트렌치들(104)은 상기 액티브 영역(101) 내에 형성될 수 있다.Referring to FIG. 13B, gate trenches 104 may be formed in the substrate 100 by performing the processes described with reference to FIG. 11B. For example, the gate trenches 104 may be formed in the active region 101. [

이어서, 도 11d를 참조하여 설명된 공정들을 수행하여 각각의 게이트 트렌치(104) 내에, 게이트 유전막(108), 게이트 전극(110) 및 게이트 캡핑층(112)을 포함하는 게이트 구조체(115)가 형성될 수 있다.11D, a gate structure 115 including a gate dielectric layer 108, a gate electrode 110 and a gate capping layer 112 is formed in each gate trench 104 .

도 14a 내지 도 14d는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.14A to 14D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to another embodiment of the technical idea of the present invention.

도 14a를 참조하면, 기판(200)이 준비될 수 있다. 예를 들어, 상기 기판(200)은 실리콘, 실리콘, 게르마늄 또는 실리콘-게르마늄과 같은 반도체 기판일 수 있다. 상기 기판(200)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.Referring to FIG. 14A, a substrate 200 may be prepared. For example, the substrate 200 may be a semiconductor substrate such as silicon, silicon, germanium or silicon-germanium. The substrate 200 may include a memory cell array region in which memory cells are formed and a peripheral circuit region in which peripheral circuits for operating the memory cells are formed.

상기 기판(200) 내에 액티브 영역(201)을 한정하기 위한 필드 영역들(202)이 형성될 수 있다. 예를 들어, 상기 필드 영역들(202)을 형성하는 것은, 상기 기판(200)을 식각하여 필드 트렌치들을 형성하고. 상기 필드 트렌치들을 절연막으로 매립하고, 상기 기판(200)의 표면을 평탄화하는 것을 포함할 수 있다.Field regions 202 for defining the active region 201 in the substrate 200 may be formed. For example, forming the field regions 202 may etch the substrate 200 to form field trenches. And filling the field trenches with an insulating film and planarizing the surface of the substrate 200. [

상기 필드 트렌치들은 그 내벽이 테이퍼드 기울기를 갖도록 형성될 수 있다. 상기 필드 트렌치들을 절연막으로 매립하기 전에, 상기 필드 트렌치들의 측벽을 산화시켜 상기 필드 트렌치들의 식각 공정에 의해 야기될 수 있는 스트레스를 감소시키고 표면의 오염물들을 제거할 수 있다. 상기 절연막은 실리콘 산화물이나 우수한 유동성을 갖는 절연 물질을 포함할 수 있다. 상기 기판(200)의 평탄화는 CMP 또는 에치백 공정에 의해 수행될 수 있다.The field trenches may be formed such that their inner walls have a tapered slope. The sidewalls of the field trenches may be oxidized to reduce the stresses that may be caused by the etching process of the field trenches and to remove contaminants on the surface prior to embedding the field trenches with an insulating film. The insulating layer may include silicon oxide or an insulating material having excellent fluidity. The planarization of the substrate 200 may be performed by a CMP or an etch-back process.

도 14b를 참조하면, 상기 기판(200) 상에 게이트 트렌치들이 형성될 영역을 오픈하도록 마스크 패턴들(205)이 형성될 수 있다. 상기 마스크 패턴들(205)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물과 실리콘 질화물의 적층 구조물을 포함할 수 있다.Referring to FIG. 14B, mask patterns 205 may be formed on the substrate 200 to open a region where gate trenches are to be formed. The mask patterns 205 may include silicon oxide, silicon nitride, or a stacked structure of silicon oxide and silicon nitride.

상기 기판(200)에 대해 상기 마스크 패턴들(205)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 기판(200) 내에 게이트 트렌치들(204)이 형성될 수 있다. 각각의 게이트 트렌치(204)는 상기 액티브 영역(201)을 가로지르는 액티브 게이트 트렌치(204a) 및 상기 필드 영역(202) 내의 필드 게이트 트렌치(204f)를 포함할 수 있다. 각각의 게이트 트렌치(204)는 상기 액티브 게이트 트렌치(204a)로부터 상기 필드 게이트 트렌치(204f)로 연속적으로 연장될 수 있다.Gate trenches 204 may be formed in the substrate 200 by performing an etching process using the mask patterns 205 as an etching mask with respect to the substrate 200. Each gate trench 204 may include an active gate trench 204a across the active region 201 and a field gate trench 204f within the field region 202. [ Each gate trench 204 may extend continuously from the active gate trench 204a to the field gate trench 204f.

상기 액티브 게이트 트렌치(204a)와 상기 필드 게이트 트렌치(204f)는 서로 다른 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다. 예를 들어, 상기 액티브 게이트 트렌치(204a)의 바닥면은 상기 필드 게이트 트렌치(204f)의 바닥면보다 높은 레벨에 위치할 수 있다.The active gate trench 204a and the field gate trench 204f may be formed to have bottom surfaces located at different levels. For example, the bottom surface of the active gate trench 204a may be located at a level higher than the bottom surface of the field gate trench 204f.

상기 게이트 트렌치들(204)을 형성하기 전에, 상기 액티브 영역(201)의 표면에 트랜지스터의 소오스/드레인으로 제공되는 제1 및 제2 불순물 영역들(도 8의 참조부호 214s, 214d)이 형성될 수 있다. 상기 제1 및 제2 불순물 영역들을 형성하는 것은 이온주입 공정을 이용하여 상기 액티브 영역(201) 내에 불순물을 주입하는 것을 포함할 수 있다. 상기 제1 및 제2 불순물 영역들을 형성하는 공정은 상기 게이트 트렌치들(204)의 형성 후에 실시될 수도 있다.Before forming the gate trenches 204, first and second impurity regions (214s and 214d in FIG. 8) provided as source / drain of the transistor are formed on the surface of the active region 201 . Forming the first and second impurity regions may include implanting impurities into the active region 201 using an ion implantation process. The process of forming the first and second impurity regions may be performed after the formation of the gate trenches 204.

또한, 상기 게이트 트렌치들(204)을 형성하기 전에, 매립 채널 영역들이 형성될 기판 부위에 문턱 전압을 조절하기 위한 이온주입을 실시할 수 있다. 상기 문턱 전압 조절용 이온주입은 상기 게이트 트렌치들(204)을 형성한 후에 실시할 수도 있다.Also, before forming the gate trenches 204, ion implantation may be performed to adjust the threshold voltage at the substrate region where the buried channel regions are to be formed. The threshold voltage adjusting ion implantation may be performed after the gate trenches 204 are formed.

도 14c를 참조하면, 상기 게이트 트렌치들(204)이 형성된 상기 기판(200)에 탄소를 포함하는 불순물이 이온주입되어, 상기 게이트 트렌치들(204) 하부의 상기 액티브 영역(201)에 캐리어 장벽층들(206a)이 형성될 수 있다. 상기 불순물은 탄소 대신에 게르마늄 또는 아르곤을 포함할 수 있다.14C, an impurity containing carbon is ion-implanted into the substrate 200 on which the gate trenches 204 are formed, so that the active region 201 under the gate trenches 204, The first electrode 206a may be formed. The impurities may include germanium or argon instead of carbon.

각각의 캐리어 장벽층(206a)은 인접하는 캐리어 장벽층(206a)과 서로 이격되도록 형성될 수 있다. 또한, 상기 게이트 트렌치들(204) 하부의 액티브 영역(201) 내에 형성되는 매립 채널 영역들의 저항이 증가하는 것을 방지하기 위하여, 상기 캐리어 장벽층들(206a)은 그 투사 범위(Rp)가 상기 매립 채널 영역들의 하부에 위치하도록 형성될 수 있다.Each carrier barrier layer 206a may be formed spaced apart from the adjacent carrier barrier layer 206a. In order to prevent the resistance of the buried channel regions formed in the active region 201 under the gate trenches 204 from increasing, the carrier barrier layers 206a are formed such that the projection range Rp thereof is smaller May be formed to be positioned below the channel regions.

상기 캐리어 장벽층(206a)은 이웃하는 매립 채널 영역들 간의 격리 영역으로 제공되며, 전자 등의 캐리어에 대한 장벽 높이를 증가시키는 역할을 한다. 따라서, 상기 캐리어 장벽층(206a)에 의해 매립 채널 영역 부근에서 전자 등의 캐리어에 대한 장벽 높이가 증가되기 때문에, 이웃하는 채널 영역으로 캐리어가 이동하여 데이터가 손실되는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.The carrier barrier layer 206a is provided as an isolation region between neighboring buried channel regions and serves to increase the barrier height for carriers such as electrons. Therefore, since the carrier barrier layer 206a increases the barrier height with respect to the carriers such as electrons in the vicinity of the buried channel region, the carrier is moved to the adjacent channel region to prevent data from being lost, Can be improved.

또한, 상기 캐리어 장벽층(206a)이 형성된 기판 부위가 비정질화되기 때문에, 상기 채널 영역 내에 문턱 전압을 조절하기 위하여 이온주입된 불순물들의 외방 확산이 억제될 수 있다. 따라서, 상기 캐리어 장벽층(206a)에 의해 상기 문턱 전압의 산포를 개선할 수 있다.In addition, since the portion of the substrate on which the carrier barrier layer 206a is formed is amorphized, the outward diffusion of impurities implanted to control the threshold voltage in the channel region can be suppressed. Accordingly, dispersion of the threshold voltage can be improved by the carrier barrier layer 206a.

상기 탄소의 이온주입은 추가 마스크 없이 이루어질 수 있다. 상기 게이트 트렌치들(204)을 형성하는데 사용되었던 상기 마스크 패턴들(205)은 상기 탄소가 상기 기판(200)의 다른 부위로 들어가는 것을 블로킹할 수 있다. 따라서, 상기 탄소의 이온주입은 상기 게이트 트렌치들(204)에 자기 정렬되며, 추가 마스크 공정을 필요로 하지 않는다. 즉, 상기 게이트 트렌치들(204) 및 상기 캐리어 장벽층들(206a)은 동일한 마스크 공정으로 형성될 수 있다.Ion implantation of the carbon can be done without additional mask. The mask patterns 205 used to form the gate trenches 204 may block the carbon from entering other portions of the substrate 200. Thus, the ion implantation of carbon is self-aligned to the gate trenches 204 and does not require an additional mask process. That is, the gate trenches 204 and the carrier barrier layers 206a may be formed by the same mask process.

도 14d를 참조하면, 상기 마스크 패턴들(205)이 제거될 수 있다.Referring to FIG. 14D, the mask patterns 205 may be removed.

이어서, 각각의 게이트 트렌치(204)의 내벽 상에 게이트 절연막(208)이 컨포멀하게 형성될 수 있다. 예를 들어, 상기 게이트 절연막(208)을 형성하는 것은 상기 게이트 트렌치들(204)을 갖는 기판(200)에 대하여 산화 공정을 수행하여 상기 게이트 트렌치들(204)에 의하여 노출된 상기 액티브 영역(201) 상에 실리콘 산화막을 형성하는 것을 포함할 수 있다. 따라서, 상기 게이트 절연막(208)은 상기 액티브 게이트 트렌치(204a)의 내벽에만 형성될 수 있다. 상기 게이트 절연막(208)은 실리콘 산화물, 실리콘 산질화물(SiON), 또는 고유전체 물질을 포함할 수 있다.Then, the gate insulating film 208 may be conformally formed on the inner wall of each gate trench 204. [ For example, forming the gate insulating layer 208 may include performing an oxidation process on the substrate 200 having the gate trenches 204 to expose the active region 201 exposed by the gate trenches 204 Lt; RTI ID = 0.0 > a < / RTI > silicon oxide film. Therefore, the gate insulating layer 208 may be formed only on the inner wall of the active gate trench 204a. The gate insulating film 208 may include silicon oxide, silicon oxynitride (SiON), or a high dielectric material.

상기 게이트 절연막(208)을 형성하기 전에, 상기 캐리어 장벽층들(206a)에 대한 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 퍼니스 열처리 또는 급속 열처리로 진행될 수 있다.Before the gate insulating layer 208 is formed, a heat treatment process for the carrier barrier layers 206a may be performed. The heat treatment process may be performed by a furnace heat treatment or a rapid heat treatment.

상기 게이트 절연막(208)이 형성된 상기 기판(200) 상에 도전막이 증착될 수 있다. 상기 도전막은 금속 질화물 또는 금속 중의 적어도 어느 하나를 포함할 수 있다. 예를 들어, 상기 도전막은 티타늄 질화물(TiN), 텅스텐(W), 티타늄-알루미늄 합금(TI-Al alloy), 또는 텅스텐 질화물(WN) 중의 적어도 하나를 포함할 수 있다.A conductive film may be deposited on the substrate 200 on which the gate insulating film 208 is formed. The conductive film may include at least one of a metal nitride and a metal. For example, the conductive film may include at least one of titanium nitride (TiN), tungsten (W), a titanium-aluminum alloy (TI-Al alloy), or tungsten nitride (WN).

상기 도전막에 대한 에치백 공정이 수행되어 각각의 게이트 트렌치(204)의 일부분을 매립하는 게이트 전극이 형성될 수 있다. 워드라인(WL)으로 제공되는 각각의 게이트 전극은 상기 액티브 게이트 트렌치(204a) 내의 액티브 게이트 전극(210a) 및 상기 필드 게이트 트렌치(204f) 내의 필드 게이트 전극(210f)을 포함할 수 있다. 상기 액티브 게이트 전극(210a) 및 필드 게이트 전극(210f)의 상부 표면들은 상기 액티브 영역(201) 및 필드 영역(202) 내에서 실질적으로 동일하거나 유사한 평면 상에 있을 수 있다.An etch-back process for the conductive film may be performed to form a gate electrode that bury a portion of each gate trench 204. Each gate electrode provided in the word line WL may include an active gate electrode 210a in the active gate trench 204a and a field gate electrode 210f in the field gate trench 204f. The upper surfaces of the active gate electrode 210a and the field gate electrode 210f may be substantially the same or similar planes within the active region 201 and the field region 202. [

상기 게이트 전극들(210a, 210f)이 형성된 상기 기판(200) 상에 절연막이 증착되고, 상기 절연막에 대해 평탄화 공정이 수행되어 각각의 게이트 트렌치들(204)의 나머지 부분을 매립하는 게이트 캡핑층(212)이 형성될 수 있다. 상기 게이트 캡핑층(212)은 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 산화물 등의 절연 물질을 포함할 수 있다.An insulating film is deposited on the substrate 200 on which the gate electrodes 210a and 210f are formed and a gate capping layer (not shown) is formed by performing a planarization process on the insulating film to fill the remaining portion of each gate trench 204 212 may be formed. The gate capping layer 212 may include an insulating material such as silicon nitride, silicon oxynitride (SiON), or silicon oxide.

상술한 공정들에 의하여 상기 게이트 트렌치들(204) 내에 각각 매립 게이트 구조체들(215, 216)이 형성될 수 있다.Buried gate structures 215 and 216 may be formed in the gate trenches 204, respectively, by the above-described processes.

도 15는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.15 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to another embodiment of the technical idea of the present invention.

도 15를 참조하면, 도 14a 및 도 14b를 참조하여 설명된 공정들을 수행하여 기판(200) 내에 필드 영역들(202) 및 게이트 트렌치들(204)이 형성될 수 있다.Referring to FIG. 15, field regions 202 and gate trenches 204 may be formed in the substrate 200 by performing the processes described with reference to FIGS. 14A and 14B.

이어서, 상기 게이트 트렌치들(204)을 형성하기 위한 마스크 패턴들을 그대로 이용하여 노출된 기판(200)의 표면에 탄소, 게르마늄 또는 아르곤 중의 어느 하나를 포함한 불순물이 이온주입될 수 있다. 그러면, 각각의 액티브 게이트 트렌치들(204a) 하부의 상기 액티브 영역(201)에 캐리어 장벽층들(206b)이 형성될 수 있다.Next, impurities including any one of carbon, germanium, and argon may be ion-implanted into the surface of the exposed substrate 200 using the mask patterns for forming the gate trenches 204 as they are. Carrier barrier layers 206b may then be formed in the active region 201 under each active gate trenches 204a.

상기 게이트 트렌치들(204) 하부의 액티브 영역(201) 내에 형성되는 매립 채널 영역들의 저항이 증가하는 것을 방지하기 위하여, 각각의 캐리어 장벽층(206b)은 그 투사 범위(Rp)가 대응하는 매립 채널 영역의 하부에 위치하도록 형성될 수 있다.In order to prevent the resistance of the buried channel regions formed in the active region 201 under the gate trenches 204 from increasing, each carrier barrier layer 206b is formed such that its projection range Rp corresponds to the corresponding buried channel May be formed to be located at the bottom of the region.

이어서, 상기 캐리어 장벽층들(206b)에 대한 열처리 공정이 수행될 수 있다.Next, a heat treatment process for the carrier barrier layers 206b may be performed.

본 실시예에 의하면, 상기 이온주입 조건 또는 상기 열처리 공정 조건을 조절하여 각각의 캐리어 장벽층(206b)이 인접하는 캐리어 장벽층(206b)과 접촉되도록 형성할 수 있다.According to this embodiment, each of the carrier barrier layers 206b may be formed to be in contact with the adjacent carrier barrier layer 206b by adjusting the ion implantation conditions or the heat treatment process conditions.

이어서, 도 14d를 참조하여 설명된 공정들을 수행하여 각각의 게이트 트렌치(204) 내에, 게이트 유전막(208), 액티브 게이트 전극(210a) 및 게이트 캡핑층(212)을 포함하는 액티브 게이트 구조체(216) 및 필드 게이트 전극(210f) 및 게이트 캡핑층(212)을 포함하는 필드 게이트 구조체(215)가 형성될 수 있다.14D to form an active gate structure 216 in each gate trench 204 that includes a gate dielectric layer 208, an active gate electrode 210a and a gate capping layer 212, And a field gate structure 215 including a field gate electrode 210f and a gate capping layer 212 may be formed.

도 16a 및 도 16b는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.16A and 16B are cross-sectional views for explaining a method of manufacturing a semiconductor device according to another embodiment of the technical idea of the present invention.

도 16a를 참조하면, 도 14a를 참조하여 설명된 공정들을 수행하여 기판(200) 내에 액티브 영역(201)을 한정하기 위한 필드 영역들(202)이 형성될 수 있다.Referring to FIG. 16A, the field regions 202 for defining the active region 201 in the substrate 200 may be formed by performing the processes described with reference to FIG. 14A.

상기 필드 영역들(202)이 형성된 상기 기판(200)에 탄소, 게르마늄 또는 아르곤 중의 어느 하나를 포함한 불순물이 이온주입되어 캐리어 장벽층(206c)이 형성될 수 있다. 상기 이온주입시 상기 필드 영역들(202)이 상기 불순물을 블로킹하기 때문에, 상기 캐리어 장벽층(206c)은 상기 액티브 영역(201)의 전면으로 확장되어 형성될 수 있다.Impurities including any one of carbon, germanium, and argon may be ion-implanted into the substrate 200 on which the field regions 202 are formed to form the carrier barrier layer 206c. Since the field regions 202 block the impurities during the ion implantation, the carrier barrier layer 206c may be extended to the front surface of the active region 201. Referring to FIG.

상기 캐리어 장벽층(206c)은 후속 공정에서 형성될 게이트 트렌치들의 하부에 위치하도록 형성될 수 있다. 바람직하게는, 후속 공정에서 형성될 액티브 게이트 트렌치들 하부의 액티브 영역(201) 내에 형성되는 매립 채널 영역들의 저항이 증가하는 것을 방지하기 위하여, 상기 캐리어 장벽층(206c)은 그 투사 범위(Rp)가 상기 매립 채널 영역들의 하부에 위치하도록 형성될 수 있다.The carrier barrier layer 206c may be formed to be positioned below the gate trenches to be formed in a subsequent process. Preferably, the carrier barrier layer 206c has a projection area Rp that is greater than the projection area Rp, to prevent the resistance of the buried channel areas formed in the active area 201 under the active gate trenches to be formed in the subsequent process from increasing. May be formed below the buried channel regions.

이어서, 상기 캐리어 장벽층(206c)에 대한 열처리 공정이 수행될 수 있다.Next, a heat treatment process for the carrier barrier layer 206c may be performed.

도 16b를 참조하면, 도 14b를 참조하여 설명된 공정들을 수행하여 상기 기판(200) 내에 게이트 트렌치들(204)이 형성될 수 있다. 각각의 게이트 트렌치(204)는 상기 액티브 영역(201)을 가로지르는 액티브 게이트 트렌치(204a) 및 상기 필드 영역(202) 내의 필드 게이트 트렌치(204f)를 포함할 수 있다. 각각의 게이트 트렌치(204)는 상기 액티브 게이트 트렌치(204a)로부터 상기 필드 게이트 트렌치(204f)로 연속적으로 연장될 수 있다.Referring to FIG. 16B, gate trenches 204 may be formed in the substrate 200 by performing the processes described with reference to FIG. 14B. Each gate trench 204 may include an active gate trench 204a across the active region 201 and a field gate trench 204f within the field region 202. [ Each gate trench 204 may extend continuously from the active gate trench 204a to the field gate trench 204f.

이어서, 도 14d를 참조하여 설명된 공정들을 수행하여 상기 게이트 트렌치들(204) 내에 각각 게이트 구조체들(215, 216)이 형성될 수 있다.Next, the gate structures 215 and 216 may be formed in the gate trenches 204, respectively, by performing the processes described with reference to FIG. 14D.

도 17은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 시스템의 블록도이다.17 is a block diagram of an electronic system having semiconductor devices according to various embodiments of the inventive concepts.

도 17을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 전자 시스템(1000)에 적용될 수 있다.Referring to FIG. 17, semiconductor devices according to various embodiments of the technical idea of the present invention can be applied to the electronic system 1000.

상기 전자 시스템(1000)은 컨트롤러(Controller; 1100), 입출력 장치(Input/Output; 1200), 기억 장치(Memory; 1300), 인터페이스(Interface; 1400) 및 버스(Bus; 1500)를 포함할 수 있다.The electronic system 1000 may include a controller 1100, an input / output unit 1200, a memory unit 1300, an interface 1400, and a bus 1500 .

상기 컨트롤러(1100), 입출력 장치(1200), 기억 장치(1300) 및/또는 인터페이스(1400)는 상기 버스(1500)를 통하여 서로 결합될 수 있다. 상기 버스(1500)는 데이터들이 이동되는 통로(path)에 해당한다.The controller 1100, the input / output device 1200, the storage device 1300, and / or the interface 1400 may be coupled to each other via the bus 1500. The bus 1500 corresponds to a path through which data is moved.

상기 컨트롤러(1100)는 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1400)는 유선 또는 무선 형태일 수 있다. 예를 들어, 상기 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.The controller 1100 may include at least one of a microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1200 may include a keypad, a keyboard, a display device, and the like. The storage device 1300 may store data and / or instructions. The interface 1400 may perform functions to transmit data to or receive data from a communication network. The interface 1400 may be in wired or wireless form. For example, the interface 1400 may include an antenna or a wired or wireless transceiver.

도시하지는 않았으나, 상기 전자 시스템(1000)은 컨트롤러(1100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 DRAM 및/또는 SRAM 등을 더 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 반도체 소자들은 상기 기억 장치(1300) 내에 제공되거나, 상기 컨트롤러(1100), 입출력 장치(1200) 등의 일부로 제공될 수 있다.Although not shown, the electronic system 1000 may further include a high-speed DRAM and / or SRAM as an operation memory for improving the operation of the controller 1100. Semiconductor devices according to various embodiments of the present invention may be provided in the memory device 1300 or provided as part of the controller 1100, the input / output device 1200, and the like.

상기 전자 시스템(1000)은 개인 휴대용 정보 단말기(personal digital assistant; PDA), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선 환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The electronic system 1000 may be a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a digital music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and not restrictive in every respect.

100, 200 : 기판 101, 201 : 액티브 영역
102, 202 : 필드 영역
104, 204, 204a, 204f : 게이트 트렌치
106a, 106b, 106c, 206a, 206b, 206c : 캐리어 장벽층
108, 208 : 게이트 절연막 110, 210a, 210f : 게이트 전극
112, 212 : 게이트 캡핑층 115, 215, 216 : 게이트 구조체
214s : 제1 불순물 영역 214d : 제2 불순물 영역
216b : 비트라인 패드 216s : 스토리지 노드 패드
218 : 제1 층간 절연막 220 : 비트라인 콘택홀
222 : 비트라인 콘택 플러그 224 : 비트라인
225 : 비트라인 구조체 226 : 제2 층간 절연막
228 : 스토리지 노드 콘택홀 230 : 스토리지 노드 콘택 플러그
232 : 스토리지 전극 235 : 커패시터 구조체100, 200: substrate 101, 201: active region
102, 202: field area
104, 204, 204a, and 204f: gate trenches
106a, 106b, 106c, 206a, 206b, 206c:
108, 208: gate insulating film 110, 210a, 210f: gate electrode
112, 212: gate capping layer 115, 215, 216: gate structure
214s: first impurity region 214d: second impurity region
216b: bit line pad 216s: storage node pad
218: first interlayer insulating film 220: bit line contact hole
222: bit line contact plug 224: bit line
225: bit line structure 226: second interlayer insulating film
228: Storage node contact hole 230: Storage node contact plug
232: storage electrode 235: capacitor structure

Claims (10)

기판 상에 필드 영역에 의해 한정되어 형성된 액티브 영역;
상기 액티브 영역의 기판 내에 형성된 게이트 트렌치들;
상기 게이트 트렌치들 내에 각각 형성된 게이트 구조체들; 및
상기 게이트 트렌치들 하부의 상기 기판 내에 형성된 적어도 하나의 캐리어 장벽층을 포함하는 반도체 소자.An active region formed on the substrate by a field region;
Gate trenches formed in the substrate of the active region;
Gate structures formed within the gate trenches, respectively; And
And at least one carrier barrier layer formed in the substrate below the gate trenches. 제1항에 있어서, 상기 적어도 하나의 캐리어 장벽층은 탄소(C), 게르마늄(Ge), 또는 아르곤(Ar) 중의 어느 하나를 포함하는 반도체 소자.The semiconductor device of claim 1, wherein the at least one carrier barrier layer comprises any one of carbon (C), germanium (Ge), and argon (Ar). 제1항에 있어서,
상기 적어도 하나의 캐리어 장벽층은 그 투사 범위가 각각의 게이트 트렌치의 하부에 형성되는 채널 영역의 하부에 위치하도록 형성된 반도체 소자.The method according to claim 1,
Wherein the at least one carrier barrier layer is positioned below a channel region in which the projection range is formed at the bottom of each gate trench. 제1항에 있어서,
상기 적어도 하나의 캐리어 장벽층은 인접하는 캐리어 장벽층과 서로 이격되도록 형성된 반도체 소자.The method according to claim 1,
Wherein the at least one carrier barrier layer is spaced apart from the adjacent carrier barrier layer. 제1항에 있어서,
상기 적어도 하나의 캐리어 장벽층은 인접하는 캐리어 장벽층과 접촉하도록 형성된 반도체 소자.The method according to claim 1,
Wherein the at least one carrier barrier layer is adapted to contact an adjacent carrier barrier layer. 제1항에 있어서,
상기 적어도 하나의 캐리어 장벽층은 상기 액티브 영역의 전면으로 확장되어 형성된 반도체 소자.The method according to claim 1,
Wherein the at least one carrier barrier layer is extended to the front surface of the active region. 기판 상에 필드영역에 의해 한정되는 액티브 영역을 형성하고;
상기 액티브 영역의 상기 기판 내에 게이트 트렌치들을 형성하고;
상기 게이트 트렌치들 내에 각각 게이트 구조체들을 형성하되,
상기 게이트 트렌치들 하부의 상기 기판 내에 적어도 하나의 캐리어 장벽층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.Forming an active region on the substrate defined by a field region;
Forming gate trenches in the substrate of the active region;
Forming gate structures in the gate trenches, respectively,
And forming at least one carrier barrier layer in the substrate below the gate trenches. 제7항에 있어서, 상기 적어도 하나의 캐리어 장벽층은 탄소(C), 게르마늄(Ge), 또는 아르곤(Ar) 중의 어느 하나를 포함하는 반도체 소자의 제조 방법.8. The method of claim 7, wherein the at least one carrier barrier layer comprises any one of carbon (C), germanium (Ge), and argon (Ar). 제7항에 있어서,
상기 게이트 트렌치들을 형성한 후, 상기 적어도 하나의 캐리어 장벽층을 형성하는 반도체 소자의 제조 방법.8. The method of claim 7,
Wherein after forming the gate trenches, the at least one carrier barrier layer is formed. 제7항에 있어서,
상기 게이트 트렌치들을 형성하기 전에, 상기 적어도 하나의 캐리어 장벽층을 형성하는 반도체 소자의 제조 방법.8. The method of claim 7,
Wherein the at least one carrier barrier layer is formed prior to forming the gate trenches.
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