KR20100078512A - Method for formating sti of semiconductor device - Google Patents

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Abstract

PURPOSE: An STI(Shallow Trench Isolation) forming method of a semiconductor device is provided to improve the stress and the leakage current by doping the carbon locally on a boundary of STI before the channel implant process. CONSTITUTION: An STI is formed on a semiconductor substrate(301). The PR(Photo Resist) pattern is formed on the substrate on which STI is formed. The implant processing is implemented with mask and the impurity(306) is inserted the formed PR pattern. A well region(307) is formed in the state the impurity is inserted. A poly gate(308) and a spacer wall(309) are formed after the well region is formed.

Description

반도체 소자의 ＳＴＩ 형성 방법{METHOD FOR FORMATING STI OF SEMICONDUCTOR DEVICE}STI formation method of a semiconductor device {METHOD FOR FORMATING STI OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 소자 절연막(Shallow Trench Isolation, 이하 STI라 함) 형성 방법에 관한 것으로, 보다 상세하게는 채널 임플란트 공정 이전에 카본(carbon)을 STI 경계면에 국부적으로 도핑하여 누설 전류(leakage current)를 개선할 수 있는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device insulating layer (hereinafter referred to as STI) of a semiconductor device, and more particularly, leakage current (leakage current) by locally doping carbon at an STI interface prior to a channel implant process. It is about how to improve).

주지된 바와 같이, 반도체 소자의 칩 사이즈가 110㎚ 혹은 130㎚급의 기술이 주를 이루는 현재의 SOC(silicon on chip) 분야에서는 최근 100㎚ 이하의 양산 제품들이 속속 등장하고 있다.As is well known, mass production products of 100 nm or less have recently emerged in the current silicon on chip (SOC) field, in which the chip size of semiconductor devices is mainly 110 nm or 130 nm.

이러한 칩 사이즈의 다운으로 인하여 가장 많이 영향을 받는 트랜지스터의 경우, 핫 캐리어(hot carrier), 게이트로 유도된 드레인 누설(gate induced drain leakage) 등을 제어하는 방법이 중요하다는 것은 이미 보편화 된 사실이다. 여기서, 누설의 종류는 단위 소자 내에서 여러 개의 것들이 동시에 발생되는데, 통상의 누설 전류로 정의되는 폴리 게이트와 드레인 간의 누설 레벨은 10∼12 오더(order) 정도이다. For transistors most affected by the chip size down, it is already common to control how to control hot carriers, gate induced drain leakage, and the like. Here, the kind of leakage occurs in the unit element at the same time, the leakage level between the poly gate and the drain, which is defined as the normal leakage current is about 10 to 12 orders (order).

또한, STI와 드레인 간의 경계에서 발생되는 반도체 물질 자체에 대한 누설에 대한 것이다. 즉 STI 물질로써 TEOS란 물질이 많이 사용되는데, 이 물질 자체가 가지고 있는 콤프레시브(compressive)한 성질이 도핑된 실리콘과 만나 그 경계면에서 발생되는 누설을 의미한다. 현재 많이 쓰이는 제조 방법과 TEOS/d-Si/웰(well) 영역간의 누설에 대하여 아래의 도 1 및 도 2를 바탕으로 설명한다.It is also about leakage to the semiconductor material itself that occurs at the boundary between the STI and the drain. In other words, TEOS is used as an STI material, which means that leakage occurs at its interface when the compressive property of the material itself meets doped silicon. Leakage between the current manufacturing method and the TEOS / d-Si / well region will be described based on Figures 1 and 2 below.

즉, 도 1은 종래 기술에 따른 모듈의 STI RIE 이후의 도식도로서, 액티브 영역 형성을 위한 패터닝 및 건식 식각 과정은 공지된 공정으로 생략하였고, STI 건식 식각 후에 누설 소오스(source)를 줄이기 위하여 실리콘 기판(101) 상부에 형성된 산화막(Ox)(102)과 실리콘 질화막(SiN)(103) 및 SPA TEOS(104)에 대하여 식각 백 공정을 완료시킨 상태이다.That is, Figure 1 is a schematic diagram after the STI RIE of the module according to the prior art, the patterning and dry etching process for forming the active region is omitted as a known process, to reduce the leakage source (source) after the STI dry etching The etching back process is completed for the oxide film (Ox) 102, the silicon nitride film (SiN) 103, and the SPA TEOS 104 formed on the substrate 101.

다음으로, 도 2는 도 1의 식각 백 공정이후에서 게이트 폴리까지 공정이 완료된 도식도로서, 실리콘 기판(201) 상부에 적층된 폴리 게이트(202)와 폴리 게이트(202) 측벽에 형성된 스페이서 월(spacer wall)(203)과 스페이서 월(203) 에지의 실리콘 기판(201)내에 형성된 소오스/드레인(S/D : Source/Drain) 영역(204,205) 등으로 이루어져 있다. Next, FIG. 2 is a schematic diagram illustrating a process up to the gate poly after the etching back process of FIG. 1. The spacer wall formed on the sidewalls of the poly gate 202 and the poly gate 202 stacked on the silicon substrate 201 is formed. and a source / drain (S / D) region 204 and 205 formed in the silicon substrate 201 at the edge of the spacer wall 203 and the spacer wall 203.

그러나, 상기한 바와 같이 도 1 및 도 2에서와 같이 이루어진 종래 기술은 O3 TEOS를 이용하여 STI 갭필 & 게이트 폴리까지 공정 완료된 후에 수직 싱글(vertical single) MOS의 전형적인 소자로서, 현재 130㎚급 CMOS 기술에 많이 사용된다. 또한 STI의 물질로 사용되는 O3 TEOS는 콤프레시브한 성질을 보여, 일 예로, 도 4에 도시된 바와 같이 드레인 & 웰 탑 코너(well top corner) 부분에 많은 스트레스가 형성됨을 알 수 있다. 이러한 스트레스로 인하여 현재 기술에서는 소자 동작에 큰 영향을 주지 않지만, 100㎚ 혹은 100㎚ 이하의 양산 제품에서 이런 스트레스 효과가 커지면서 누설 소오스로 작용하게 되어 결국 소자의 성능을 상대적으로 느리게 하여 성능 저하 현상을 발생하게 하는 문제점이 있다. However, as described above, the prior art as shown in Figs. 1 and 2 is a typical device of vertical single MOS after the process is completed to STI gap fill & gate poly using O3 TEOS, and is currently 130nm class CMOS technology. Used a lot for In addition, the O3 TEOS used as the material of the STI shows a compressive property. For example, as shown in FIG. 4, it can be seen that a lot of stress is formed in the drain & well top corner. Due to such stress, current technology does not affect device operation. However, in the mass production products of 100nm or 100nm or less, this stress effect increases as a leakage source, which slows down the device's performance and reduces performance. There is a problem that causes it to occur.

이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, STI 물질로 사용되는 TEOS의 콤프레시브한 특성을 보상하는 과정으로 채널 임플란트 공정 이전에 장력(tensile) 성질이 있는 카본을 STI 경계면에 국부적으로 도핑하여 스트레스 및 누설 전류를 개선할 수 있는 반도체 소자의 STI 형성 방법을 제공한다. Accordingly, the technical problem of the present invention is to solve the problems described above, a process of compensating for the compressive characteristics of TEOS used as STI material having a tension (tensile) property before the channel implant process The present invention provides a method for forming an STI in a semiconductor device capable of locally doping carbon at an STI interface to improve stress and leakage current.

본 발명에 따른 반도체 소자의 STI 형성 방법은, 반도체 기판에 STI를 형성하는 단계와, STI가 형성된 기판 상부에 PR 패턴을 형성하고, 형성된 PR 패턴을 마스크로 임플란트 공정을 실시하여 불순물을 주입하는 단계와, 불순물이 주입된 상태에서 웰 영역을 형성하는 단계와, 웰 영역이 형성된 후 폴리 게이트 및 스페이서 월을 형성하는 단계를 포함한다.In the method for forming an STI of a semiconductor device according to the present invention, forming an STI on a semiconductor substrate, forming a PR pattern on the substrate on which the STI is formed, and implanting impurities by performing an implant process using the formed PR pattern as a mask And forming a well region in a state where impurities are implanted, and forming a poly gate and a spacer wall after the well region is formed.

상기 불순물은, 탄소(C)인 것을 특징으로 한다. The said impurity is characterized by being carbon (C).

상기 탄소는, 드레인이 형성되는 가장자리 부분에 주입되는 것을 특징으로 한다. The carbon is injected into the edge portion where the drain is formed.

상기 PR 패턴은, 0.80㎚∼0.90㎚ 범위 이내의 두께인 것을 특징으로 한다. The PR pattern is characterized in that the thickness within the range of 0.80nm to 0.90nm.

상기 임플란트 공정은, 탄소 불순물의 주입 각도를 6。∼8。 범위로 하고, 탄소 불순물의 농도를 1E14∼1E15 범위로 하며, 탄소 불순물의 에너지를 15Kev∼30Kev 범위의 조건으로 하는 것을 특징으로 한다. The implant process is characterized in that the implantation angle of the carbon impurity is in the range of 6 ° to 8 °, the concentration of the carbon impurity is in the range of 1E14 to 1E15, and the energy of the carbon impurity is in the range of 15Kev to 30Kev.

본 발명은 STI 물질로 사용되는 TEOS의 콤프레시브한 특성을 보상하는 과정으로 채널 임플란트 공정 이전에 장력 성질이 있는 카본을 STI 경계면에 국부적으로 도핑함으로써, 스트레스 및 누설 전류를 개선할 수 있다. The present invention compensates for the compact nature of TEOS used as STI materials and can improve stress and leakage currents by locally doping carbon with tensile properties to the STI interface prior to the channel implant process.

또한, 본 발명은 반도체 소자의 STI 형성 방법을 제공함으로써, 기존에서와 같이 스트레스로 인하여 누설 소오스로 작용하게 되고 결국 소자의 성능을 상대적으로 느리게 하여 성능 저하 현상을 발생하게 하는 문제점을 해결하여 소자 신뢰성 및 성능 향상에 기여할 수 있는 이점이 있다. In addition, the present invention provides a method for forming an STI of a semiconductor device, thereby solving the problem of acting as a leakage source due to stress and eventually causing the performance of the device to be relatively slow due to stress, resulting in device reliability. And there is an advantage that can contribute to the performance improvement.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, the operating principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, when it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The following terms are defined in consideration of the functions of the present invention, and may be changed according to the intentions or customs of the user, the operator, and the like. Therefore, the definition should be made based on the contents throughout the specification.

도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 STI 형성 방법을 설명하기 위한 각 공정별 수직 단면도이다.3A to 3F are vertical cross-sectional views of respective processes for explaining a method of forming an STI of a semiconductor device according to an embodiment of the present invention.

즉, 도 3a를 참조하면, 스핀 코팅 등의 도포 공정을 실시하여 반도체 기판(P-Substrate)(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(301) 상에 패드 산화막(pad SiO2)(302)을 형성하고, 소자분리영역을 정의하기 위한 PR 패턴을 형성하며, 이 형성된 PR 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 STI 영역(303)을 형성할 수 있다. 이어서, 다수의 STI 영역(303)이 충분히 매립되도록 반도체 기판(301) 전체구조상에 절연 물질인 갭 필 산화막(Gap Fill Oxide Film)(예컨대, 화학적 기상 증착 산화물(CVD Oxide) 계열로 BPSG막, LTO막, SiN X막, TEOS막, MTO막, HTO막, HDP-산화막 중 어느 하나의 물질)을 형성하고, 형성된 갭 필 산화막을 평탄화(Planarization)(예컨대, CMP) 공정으로 연마할 수 있다. That is, referring to FIG. 3A, a pad SiO 2 layer 302 is formed on a semiconductor substrate (P-Substrate) (eg, a silicon substrate, a ceramic substrate, a polymer substrate, etc.) 301 by performing a coating process such as spin coating. ), A PR pattern for defining a device isolation region, and an etching process using the formed PR pattern as an etch barrier layer may be performed to form the STI region 303. Subsequently, a gap fill oxide film (eg, a CVD oxide) -based BPSG film or LTO is formed on the entire structure of the semiconductor substrate 301 so that the plurality of STI regions 303 are sufficiently buried. A film, a SiN X film, a TEOS film, an MTO film, an HTO film, or an HDP-oxide film) may be formed, and the formed gap peel oxide film may be polished by a planarization (for example, CMP) process.

다음에, 평탄화된 STI(303a) 및 패드 산화막(302) 상부에 대하여 일 예로 도 3b에 도시된 바와 같이 드레인이 형성될 수 있는 가장자리 부분만을 오픈(open)시켜 탄소(C) 임플란트를 주입하기 위한 PR 패턴(304)을 형성할 수 있다. 여기서, PR 패턴(304)의 두께는 0.80㎚∼0.90㎚ 범위 이내가 바람직하다. Next, as shown in FIG. 3B, only the edge portion where the drain can be formed is opened on the planarized STI 303a and the pad oxide layer 302 to inject the carbon (C) implant. The PR pattern 304 can be formed. Here, the thickness of the PR pattern 304 is preferably within the range of 0.80 nm to 0.90 nm.

다음으로, PR 패턴(304)을 패턴 마스크로 일 예로 도 3c에 도시된 바와 같이 임플란트 공정(305)을 실시할 수 있다. 여기서, 임플란트 공정의 조건은 탄소 불순물의 주입 각도를 6。∼8。 범위 이내로 하고, 탄소 불순물의 농도를 1E14∼1E15 범위 이내로 하며, 탄소 불순물의 에너지를 15Kev∼30Kev 범위 이내로 하며, 탄소 임플란트의 농도를 1∼3% 범위로 하는 것이 바람직하다. Next, as an example, as shown in FIG. 3C, an implant process 305 may be performed using the PR pattern 304 as a pattern mask. Here, the conditions of the implant process, the implantation angle of the carbon impurity is within the range of 6 ° ~ 8 °, the concentration of the carbon impurity is within the range of 1E14 ~ 1E15, the energy of the carbon impurity is within the range of 15Kev ~ 30Kev, the concentration of the carbon implant Is preferably in the range of 1 to 3%.

상술한 바와 같이 임플란트 공정(305)을 실시함에 따라 일 예로, 도 3d에 도시된 바와 같이 드레인을 형성시킬 수 있는 가장자리 부분에 탄소 불순물(306)이 주입되는 것이다. As described above, as the implant process 305 is performed, for example, as illustrated in FIG. 3D, the carbon impurity 306 is implanted into an edge portion capable of forming a drain.

이후, 탄소 불순물(306)이 주입된 상태에서, 웰(Well) 영역을 형성하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 웰 임플란트 공정을 실시하여 일 예로, 도 3e에 도시된 바와 같이 웰 영역(307)을 형성할 수 있다. Thereafter, in a state in which the carbon impurity 306 is injected, a PR pattern for forming a well region is formed, and a well implant process is performed using the formed PR pattern as a mask, for example, as illustrated in FIG. 3E. Likewise, the well region 307 may be formed.

마지막으로, 웰 영역(307)이 형성된 후 일 예로, 도 3f에 도시된 바와 같이 공지된 공정을 통해 폴리 게이트(308)와 폴리 게이트(308) 측벽에 형성된 스페이서 월(309) 등을 형성할 수 있다. Finally, after the well region 307 is formed, for example, as shown in FIG. 3F, the poly gate 308 and the spacer wall 309 formed on the sidewalls of the poly gate 308 may be formed through a known process. have.

이상에서와 같이, 본 발명은 STI 물질로 사용되는 TEOS의 콤프레시브한 특성을 보상하는 과정으로 채널 임플란트 공정 이전에 장력 성질이 있는 카본을 STI 경계면에 국부적으로 도핑함으로써, 스트레스 및 누설 전류를 개선할 수 있다. 또한, 본 발명은 반도체 소자의 STI 형성 방법을 제공함으로써, 기존에서와 같이 스트레스로 인하여 누설 소오스로 작용하게 되고 결국 소자의 성능을 상대적으로 느리게 하여 성능 저하 현상을 발생하게 하는 문제점을 해결하여 소자 신뢰성 및 성능 향상에 기여할 수 있다. As described above, the present invention compensates for the compressive characteristics of TEOS used as STI material, thereby improving stress and leakage current by locally doping carbon with tensile properties to the STI interface prior to the channel implant process. can do. In addition, the present invention provides a method for forming an STI of a semiconductor device, thereby solving the problem of acting as a leakage source due to stress and eventually causing the performance of the device to be relatively slow due to stress, resulting in device reliability. And to improve performance.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다. While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but is capable of various modifications within the scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.

도 1은 종래 기술에 따른 모듈의 STI RIE 이후의 도식도,1 is a schematic diagram after the STI RIE of the module according to the prior art,

도 2는 도 1에 도시된 식각 백 공정이후에서 게이트 폴리까지 공정이 완료된 도식도,FIG. 2 is a schematic diagram illustrating a process up to the gate poly after the etching back process shown in FIG. 1;

도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 STI 형성 방법을 설명하기 위한 각 공정별 수직 단면도,3A to 3F are vertical cross-sectional views of respective processes for explaining a method of forming an STI of a semiconductor device according to an embodiment of the present invention;

도 4는 드레인 & 웰 탑 코너(well top corner) 부분에 많은 스트레스가 형성됨을 도시한 도면.4 is a view showing that a lot of stress is formed in the drain and well top corner (well top corner).

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

301 : 반도체 기판 302 : 패드 산화막301 semiconductor substrate 302 pad oxide film

303 : STI 영역 304 : PR 패턴303: STI area 304: PR pattern

305 : 임플란트 공정 306 : 탄소 불순물305: implant process 306: carbon impurities

307 : 웰 영역 308 : 폴리 게이트307: well region 308: poly gate

309 : 스페이서 월309: spacer wall

Claims (4)

반도체 기판에 STI를 형성하는 단계와, Forming an STI on the semiconductor substrate, 상기 STI가 형성된 기판 상부에 PR 패턴을 형성하고, 상기 형성된 PR 패턴을 마스크로 임플란트 공정을 실시하여 불순물을 주입하는 단계와, Forming a PR pattern on the substrate on which the STI is formed, and implanting impurities by performing an implant process using the formed PR pattern as a mask; 상기 불순물이 주입된 상태에서 웰 영역을 형성하는 단계와, Forming a well region in the state where the impurities are implanted; 상기 웰 영역이 형성된 후 폴리 게이트 및 스페이서 월을 형성하는 단계Forming a poly gate and a spacer wall after the well region is formed 를 포함하는 반도체 소자의 STI 형성 방법.STI forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 불순물은, 탄소(C)인 반도체 소자의 STI 형성 방법.The impurity is carbon (C) STI formation method of a semiconductor element. 제 2 항에 있어서,The method of claim 2, 상기 탄소는, 드레인이 형성되는 가장자리 부분에 주입되는 반도체 소자의 STI 형성 방법.The carbon is injected into the edge portion where the drain is formed STI formation method of a semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 임플란트 공정은, 탄소 불순물의 주입 각도를 6。∼8。 범위로 하고, 상기 탄소 불순물의 농도를 1E14∼1E15 범위로 하며, 상기 탄소 불순물의 에너지를 15Kev∼30Kev 범위의 조건으로 하는 반도체 소자의 STI 형성 방법.The implant process is a semiconductor device in which the implantation angle of carbon impurities is in the range of 6 ° to 8 °, the concentration of the carbon impurities is in the range of 1E14 to 1E15, and the energy of the carbon impurities is in the range of 15Kev to 30Kev. STI formation method.
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