KR20150000929A - 어레이기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 게이트절연막 및 보호층을 수소저감 헥사메틸디실록산(HMDSO)에 산소(O2)의 분압을 증가하여 실리콘산화막(SiO2) 특성에 가까워지는 박막으로 형성함에 따라 수소발생을 억제하는 효과를 가진다.
또한, 본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 산화물반도체로 형성된 엑티브층의 산소성분이 수소발생의 억제로 인한 결합이 발생하지 않게 됨으로 인하여 TFT 소자의 신뢰성 개선의 효과를 가진다.

Description

어레이기판 및 이의 제조방법{Array substrate and method for fabricating of the same}
본 발명은 박막트랜지스터 어레이기판에 관한 것으로, 특히 산화물 반도체를 엑티브층으로 사용한 어레이기판에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(Display)분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치(Flat Display Device)로서 액정표시장치(Liquid Crystal Display) 또는 유기전계 발광소자(OLED : Organic Light emitting diode)가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
한편, 평판표시장치의 구동방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 방식(Active Matrix Driving Mode)으로 구분될 수 있다.
수동 매트릭스 구동 방식은 주사라인과 신호라인이 교차되는 영역에 복수의 화소를 형성시키고, 서로 교차하는 주사인과 신호라인에 모두 신화가 인가되는 동안 그에 대응한 화소를 구동시키는 방식이다. 이러한 수동 매트릭스 구동 방식은 제어가 간단한 장점을 갖는 반면, 각 화소가 독립적으로 구동될 수 없어, 선명도 및 응답속도가 낮고, 그로 인해 고해상도 실현이 어려운 단점을 갖는다.
능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 스위치소자로써 복수의 박막트랜지스터를 포함하여, 각 박막트랜지스터의 턴온/턴오프를 통해 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 제어가 복잡한 단점이 있는 반면, 각 화소가 독립적으로 구동될 수 있어, 수동 매트릭스 구동 방식보다 선명도 및 응답속도가 높아서, 고해상도에 유리한 장점을 갖는다.
능동 매트릭스 구동 방식의 평판표시장치는 복수의 화소를 개개로 구동시키기 위한 어레이기판을 필수적으로 포함한다. 여기서, 어레이기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인, 및 복수의 화소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막트랜지스터를 포함하여 이루어진다.
일반적으로, 박막트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 엑티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.
이때, 박막트랜지스터의 엑티브층은 비정질실리콘(amorphous silicon, a-Si) 및 결정질실리콘(poly silicon,p-Si)과 같은 실리콘반도체로 선택되는 것이 일반적이다.
그런데, 결정질실리콘의 엑티브층을 포함하는 박막트랜지스터는 비교적 높은 이동도(mobility) 및 안정적인 정전류 특성을 갖는 장점을 갖는 반면, 고온의 제조공정을 필요로 하여, 지지기판의 재료가 한정되는 단점뿐만 아니라, 균일한 소자 특성을 확보하기 어려운 이유로 대형 평판 표시장치의 박막트랜지스터 어레이에 용이하게 적용될 수 없는 단점을 갖는다.
이에 따라, 대형의 평판 표시장치에 구비되는 트랜지스터 어레이는, 비교적 균일한 소자 특성을 확보할 수 있도록, 결정질실리콘의 엑티브층보다 저온의 제조공정에서도 제조될 수 있는 비정질실리콘의 엑티브층을 포함하여 설계되는 것이 일반적이다.
그러나, 비정질실리콘의 엑티브층을 포함하는 박막트랜지스터는, 결정질실리콘의 엑티브층에 비해 낮은 이동도 및 불안정한 정전류 특성을 갖는 단점을 갖는다. 이러한 박막트랜지스터를 포함하는 어레이기판은 비정질실리콘의 특성에 의해, 소정의 임계값 이하의 배선 저항 및 기생용량을 갖도록 설계되기 어려우므로, 평판 표시장치의 대형화 및 고해상도 실현에 한계를 만드는 문제점이 있다.
이에 따라, 실리콘반도체보다 높은 이동도, 안정적인 정전류 특성 및 가시광선 영역의 에너지에 의한 누설전류의 저감을 제공할 수 있는 새로운 엑티브층 재료가 요구되고 있다.
이러한 요구에 맞추어, 엑티브층의 새로운 재료로 실리콘반도체보다 높은 이동도 및 낮은 누설전류 특성의 장점을 갖는 산화물반도체가 개발되고 있는데, 이 때 산화물 반도체를 기존 어레이기판에 적용하는 경우 게이트절연막 및 보호막 증착 공정, 특히 화학기상증착(Chemical vapor deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)중에 수소가 발생하여 산화물 반도체가 손상을 받아 변성을 일으키는 문제점이 있다.
구체적으로, 다음의 화학식을 참조하면, 플라즈마 화학 기상증착에서 반응가스로 실란(SiH4), 암모니아(NH3)를 사용하여 실리콘질화막(SiNx)을 게이트절연막 및 보호막으로 증착할 때 증착 공정 중에 수소(H)가 발생된다.
SiH4 + NH3 + N2 -> SiNx:H + H2↑ + N2↑
또한, 반응가스로 실란(SiH4), 산소(O2)를 사용하여 실리콘산화막(SiO2)을 게이트절열막 및 보호막으로 증착할 때에도 증착 공정 중에 수소(H)가 발생된다.
수소가 발생됨에 따라서, 산화물 반도체로 물질인 IGZO(Indium Galium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)에 결합되어 있는 산소와 결합하여, 원래 산소가 있어야 할 자리는 빈자리가 되고 정공이 생기게 된다. 수소가 점점 확산되어 정공이 많아지게 되면 전자 이동성이 활발하게 되고 이에 도체화가 되어 박막트랜지스터(TFT) 소자의 특성이 악화될 수 있는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 반응가스를 사용하지 않고 박막 트랜지스터의 성능을 안정적으로 확보하도록 한 어레이기판 및 이의 제조방법을 제공하는데 목적이 있다.
전술한 바와 같이 목적을 달성하기 위해, 본 발명은 기판 상에 게이트전극과; 상기 게이트 전극을 포함하는 상기 기판 전면에 헥사메틸디실록산과 산소가 혼합되어 형성되는 게이트절연막과; 상기 게이트 전극과 대응되는 상기 게이트절연막상에 형성되고 산화물 반도체물질을 이용하여 형성된 엑티브층과; 상기 엑티브층의 상부에 형성되는 에치스토퍼와; 상기 엑티브층과 연결되고 서로 이격된 소스전극 및 드레인전극과; 상기 소스전극 및 상기 드레인 전극 상에 상기 헥사메틸디실록산과 상기 산소가 혼합되어 형성되는 보호막과; 상기 보호막 일부를 제거하고, 상기 드레인전극의 일부분을 노출시키는 콘택홀과; 상기 콘택홀을 통해 상기 드레인전극과 접속하는 화소전극을 포함하는 어레이기판을 제공한다.
이 때, 상기 게이트절연막 및 상기 보호막은 상기 헥사메틸디실록산을 상기 헥사메틸디실록산 보다 유입량을 증가시킨 상기 산소와 혼합하여 형성되는 것을 특징으로 하며, 상기 헥사메틸디실록산과 상기 산소는 따로 주입되어 혼합되며, 상기 헥사메틸디실록산과 상기 산소의 혼합비는 1:10 ~ 1:12 사이의 혼합가스인 것을 특징으로 한다.
또한, 상기 산화물 반도체물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO, SnO 중에서 선택되는 것으로 한다.
기판을 준비하는 단계와; 상기 기판상에 게이트전극을 형성하는 단계와; 상기 게이트전극이 형성된 상기 기판 전면에, 헥사메틸디실록산과 산소가 혼합되어 이루어진 혼합가스로 게이트절연막을 형성하는 단계와; 상기 게이트전극에 대응하는 상기 게이트절연막의 상부에 엑티브층을 산화물반도체를 이용하여 형성하는 단계와; 상기 엑티브층의 에치스토퍼를 형성하는 단계와; 상기 엑티브층과 연결되고 서로 이격된 소스전극과 드레인전극을 형성하는 단계와; 상기 소스전극과 상기 드레인전극 상부에, 헥사메틸디실록산과 산소가 혼합되어 이루어진 혼합가스로 보호막을 형성하는 단계와; 상기 보호막 일부를 제거하고 상기 드레인전극의 일부분을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 통해 상기 드레인전극과 접속하는 화소전극을 형성하는 단계를 포함하는 어레이기판 제조방법을 제공한다.
상술한 바와 같이, 본 발명에 따른 어레이기판 및 이의 제조방법은 게이트절연막 및 보호층을 헥사메틸디실록산(HMDSO)과 산소(O2)와의 혼합으로 실리콘산화막(SiO2)을 형성함에 따라 수소발생을 억제하는 효과를 갖는다.
또한, 산화물 반도체물질로 형성된 엑티브층에 산화물로 결합되어 있던 산소가 수소와 반응하여 결합이 발생하지 않게 됨으로 박막트랜지스터(TFT)의 소자의 신뢰성 개선의 효과를 갖는다.
도 1은 본 발명의 실시예에 따른 어레이기판의 제조방법을 나타낸 순서도이다.
도 2a 내지 도 2f는 도 1에 도시한 어레이기판의 제조방법을 나타낸 공정도이다.
도 3 은 종래에 어레이기판의 BTS특성 곡선을 나타낸 그래프이다.
도 4 는 본 발명의 실시예에 따른 어게이기판의 BTS특성 곡선을 나타낸 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 산화물 박막 트랜지스터의 제조방법의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명에 실시예에 따른 어레이기판의 제조방법을 나타낸 순서도이다. 그리고, 도 2a 내지 2g는 본 발명에 실시예에 따른 어레이기판 및 이의 제조방법을 나타낸 공정도이다.
도 1에 도시한 바와 같이, 기판 상에 게이트 전극을 형성하는 단계(S10), 기판 상의 전면에 헥사메틸디실록산(HMDSO)와 산소(O2)를 이용하여 게이트 절연막을 형성하는 단계(S20), 산화물 반도체를 이용하여 게이트절연막 상부에 엑티브층을 형성하는 단계(S30), 엑티브층 상에 에치스토퍼층을 형성하는 단계(S40), 엑티브층과 연결되고 서로 이격되는 소스전극과 드레인전극을 형성하는 단계(S50), 헥사메틸디실록산(HMDSO)과 산소(O2)를 이용하여 소스전극 및 드레인전극을 덮는 보호막을 형성하는 단계(S60), 드레인 전극의 일부분을 노출시키는 콘택홀을 형성하는 단계(S70), 콘택홀 상의 전면에 화소전극을 형성하는 단계(S80)를 포함한다.
이하에서는, 도 2a 내지 도2f를 참고하여, 본 발명의 실시예에 따른 어레이기판의 제조방법에 대해 더욱 구체적으로 설명한다.
도 2a에 도시한 바와 같이, 게이트 전극을 형성하는 단계(S10)에서, 챔버(미도시)내에서 기판(100)상에 금속박막을 적층하고, 이를 패터닝하여, 게이트라인(미도시)과 이와 연결되는 게이트전극(210)을 형성한다. 이 때, 게이트전극(210)은 도전성을 갖는 금속으로 선택되는데, 특히 Al, Cu, Mo, Nd, 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중충 또는 합금으로 선택될 수 있다.
도 2b에 도시한 바와 같이, 게이트절연막을 형성하는 단계(S20)에서, 게이트전극(210)을 포함한 기판(100)상의 전면에 절연물질을 적층하여, 게이트전극(210)을 커버하는 게이트절연막(150a)을 형성한다.
이 때, 게이트절연막(150a)은 플라즈마 화학 기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 통해 챔버(미도시)내에서 이루어지는데, 챔버 내로 유기실리콘계 물질인 헥사메틸디실록산(HMDSO; [(CH3)3-Si-O-Si(CH3)3])과 산소(O2)를 주입하여, 헥사메틸디실록산에 결합하고 있는 Si-(CH3)x 및 -CH3 을 제거시키고 Si-O-Si 결합을 이루도록 산소(O2)의 분압을 증가시켜 게이트절연막(150a)을 형성한다.
헥사메틸디실록산(HMDSO)은 플라즈마 화학 기상증착(PECVD) 시 이용되는 온도(200~500℃)이상에서도 비가역 특성을 가지며, 물질 자체적으로 수소가 저감된 특성을 가져 산소(O2)와의 혼합 시 실리콘산화막(SiO2)에 가까운 특성을 갖는 성질, 특히 절연이 우수한 절연체로 바뀌기 때문에 게이트절연막으로서 사용 할 수 있다.
"HMDSO((CH3)3Si-O-Si(CH3)3)) + O2 → SiOxCy"
위의 반응식과 같이 헥사메틸디실록산(HMDSO)이 산소(O2)와의 혼합에 의해, 특히 챔버(미도시)내에서 산소(O2)의 부분압력(분압)을 증가시키면, 헥사메틸디실록산에 결합되어있던 Si-(CH3)x 와 -CH3가 제거되어 실리콘산화막(SiO2)에 가까운 성질의 게이트절연막(150a)가 형성된다.
이 때, 헥사메틸디실록산(HMDSO)와 산소(O2)는 다른 라인으로 챔버(미도시)내로 따로따로 주입되어 혼합되며, 혼합비는 1:10 ~ 1:12 사이인 혼합가스 특성으로 하는 것이 바람직하지만, 이에 한정하지 않고 가변적으로 사용할 수 있다.
정확히는 챔버(미도시)내에 주입된 헥사메틸디실록산(HMDSO)보다 산소(O2)의 유입량을 증가시켜 혼합한 혼합가스를 이용한다.
도 2c에 도시된 바와 같이, 게이트절연막(150a)상의 전면에 산화물 반도체(Oxide Semiconductor)물질을 적층하여, 산화물 반도체층을 형성한다.
게이트 절연막(150a)이 형성된 기판(100) 전면에 산화물 반도체물질로 이루어진 산화물 반도체층을 형성한 후, 포토공정을 통해 선택적으로 패터닝함으로써 게이트전극(210) 상부에 산화물 반도체물질로 이루어진 엑티브층(240)을 형성한다.(S30)
이 때, 엑티브층(240)을 이루는 산화물 반도체물질는 Zn, Cd, Ga,In, Sn, Hf 및 Zr 중 적어도 하나와 산소(O)를 포함하는 결정질 또는 비정질의 물질이다. 특히, ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.
이에, 수소저감 헥사메틸디실록산(HMDSO)과 산소(O2)의 혼합을 통하여 형성된 게이트절연막(150a)에서 수소가 발생되지 않고, 수소가 적어도 하나의 산소(O)가 포함된 엑티브층(240)으로 확산되지 않아 수소와 산소의 결합도 이루어 지지 않게 된다.
따라서, 엑티브층(240) 내에 정공이 발생되지 않게 되며, 도체화가 되어 소자의 특성을 악화시킬 가능성도 생기지 않게 되는 효과를 갖는다.
다음으로, 도 2d에 도시한 바와 같이, 엑티브층 상에 에치스토퍼(ES)를 형성하는 단계(S40)에서, 엑티브층(240)을 포함한 게이트절연막(150a)상에 식각액 또는 식각가스에 대하여 산화물반도체물질보다 높은 식각비를 갖는 물질을 적층하고, 이를 패터닝하여, 엑티브층(240)의 상부를 커버하는 에치스토퍼(250)을 형성한다.
산화물반도체물질은 식각 공정에 필요한 식각액 또는 식각가스 및 플라즈마 처리 공정에 필요한 플라즈마 가스에 의해쉽게 반도체 특성을 잃고, 도체로 변질되는 단점을 갖는다. 이에 따라, 이후의 소스전극과 드레인 전극의 형성과정(S50) 등에 의해, 산화물반도체의 엑티브층(240)이 반도체특성을 상실할 염려가 있으므로, 이를 방지하기 위하여, 엑티브층(240)상에 에치스토퍼(250)을 형성한다.
즉, 에치스토퍼에(250)에 의해, 엑티브층(240) 상부가 커버되어, 식각액 또는 식각가스, 또는 플라즈마 가스 등에 노출되지 않게 된다. 이 때, 엑티브층(240)의 적어도 일부분은 소스전극과 드레인전극 각각과 접할 수 있도록 커버 되지 않는 부분을 가진다.
다음으로, 도 2e에 도시한 바와 같이 엑티브층과 연결되고 서로 이격되는 소스전극과 드레인전극을 형성하는 단계(S50)에서, 엑티브층(240) 및 에치스토퍼(250)을 포함한 게이트절연막(150a) 상에 금속박막을 적층하고, 이를 패터닝하여, 엑티브층(240)의 일측과 접하며, 데이터라인(미도시)과 이와 연결되는 소스전극(220) 및 소스전극(220)으로부터 이격되어 엑티브층(240)의 다른 일측과 접하는 드레인전극(230)을 형성한다.
이 때, 소스전극(220)과 드레인전극(230)은 게이트전극(210)과 마찬가지로, 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.
다음으로, 도 2f 에 도시한 바와 같이, 헥사메틸다이실록산(HMDSO)과 산소(O2)를 이용하여 소스전극과 드레인전극을 덮는 보호막을 형성하는 단계(S60)에서, 에치스토퍼(250) 및 소스전극(220)과 드레인전극(230)을 포함한 게이트절연막(150a)상의 전면에 게이트절연막(150a)를 형성하는 단계(S20)와 마찬가지로 플라즈마 화학 기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 통해 챔버(미도시)내로 유기실리콘계 물질인 헥사메틸디실록산(HMDSO; [(CH3)3-Si-O-Si(CH3)3])과 산소(O2)를 주입하여, 헥사메틸디실록산에 결합하고 있는 Si-(CH3)x 및 -CH3 을 제거시키고 Si-O-Si 결합을 이루도록 산소(O2)의 분압을 증가시켜 보호막(150b)을 형성한다.
이에, 수소저감 헥사메틸디실록산(HMDSO)과 산소(O2)의 혼합을 통하여 형성된 보호막(150b)에서 수소가 발생되지 않고, 수소가 적어도 하나의 산소(O)가 포함된 엑티브층(240)으로 확산되지 않아 수소와 산소의 결합도 이루어 지지 않게 된다.
따라서, 정공이 발생되지 않게 되며, 도체화가 되어 소자의 특성을 악화시킬 가능성도 생기지 않게 되는 효과를 갖는다.
이어서, 도 2f에 도시된 바와 같이, 드레인전극(230)의 노출시키는 콘택홀 단계(S70)에서, 보호막(150b)를 증착한 후, 포토공정을 통해 선택적으로 패터닝하여 보호막(150b)의 일부분을 제거함으로써 드레인전극(230)을 노출하는 콘택홀(260)을 형성한다.
이어서, 도 2g에 도시된 바와 같이, 콘택홀(260)을 통해 드레인전극(230)과 전기적으로 접속하는 화소전극(180)을 형성한다.
이 때, 화소전극(180)을 구성하기 위해 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이와 같이 제조된 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 헥사메틸디실록산(HMDSO)과 산소(O2)와의 혼합으로 게이트절연막 및 보호막을 형성함에 따라 기존의 식각공정에서 사용되던 반응가스에 의해 형성된 실리콘질화막(SiNx), 실리콘산화막(SiO2)에서 발생하던 수소의 발생을 억제할 수 있게 된다.
이에 따라 신뢰성은 초기 특성과 비교하였을 때 특성에 변화가 없다는 효과를 가질 수 있다.
도 3는 종래의 수소가 발생하여 박막트랜지스터 특성이 악화되는 것을 나타낸 그래프로서, x축은 문턱전압을 나타내며, y축은 문턱전압에 따른 전류를 나타낸다.
보호막 형성 시 사용하는 실리콘질화막(SiNx), 실리콘산화막(SiO2)은 반응가스를 실란(SiH4)을 베이스로 하여 증착하기 때문에 수소가 발생하게 된다. 이에 반도체 특성이 도체화 될 가능성이 있고, 수소발생에 의해 박막 트랜지스터 소자의 손상이 일어날 수 있다.
보호층의 증착전 특성곡선은 수소발생 및 수소확산이 일어나지 않고, 액티브층의 산소와도 결합하지 않은 상태로서 초기상태(Initial)의 문턱전압이 -4V미만이고, 초기상태(Initial)에서 문턱전압 인가 후 구동상태에서 흐르는 전류도 -4V에 따라 과도적으로 상승하는 것을 확인할 수 있다.
보호층의 증착 후 그래프는 수소발생 및 수소확산에 특성곡선은 초기상태(Initial) 대비 문턱전압이 -11V 내지 -8V로서 왼쪽으로 이동한 것을 확인할 수 있고, 흐르는 전류의 양도 전압에 대응하여 과도적으로 상승하는 것을 확인할 수 있다.
보호층의 증착 후 50시간이 지난 특성곡선은 게이트절연막 및 보호층의 증착 후와 비교하여 문턱전압의 차이는 없으나 조금 왼쪽으로 이동한 것을 확인할 수 있다.
보호층의 증착 후 150시간이 지난 특성곡선은 문턱전압이 -16V 정도로 보이고 있다. 이는 게이트절연층의 수소가 발생하여 엑티브층으로 확산되고, 엑티브층의 산소와 반응하여 원래 산소가 있어야 할 자리가 정공으로 바뀌고, 이에 전자의 이동성이 활발하게 되어 도체화가 진행되었다는 것을 확인할 수 있다. 즉, 게이트절연층 및 보호막으로써의 역할을 하기 힘들어졌다는 것을 의미한다.
도 4 는 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 특성을 나타내는 그래프이다.
x축은 문턱전압을 나태나며, y축은 문턱전압에 따른 전류를 나타낸다.
헥사메틸디실록산과 산소를 이용하여 보호막을 증착 하기 전 초기상태(Initial) 문턱전압은 -1V미만이고, 문턱전압에 따라 전류가 대응되어 과도상태로 증가하는 것을 확인할 수 있다.
헥사메틸디실록산과 산소를 이용하여 게이트절연막 및 보호막을 증착 후 문턱전압은 아주 약간 이동(Shift)하여 -1V 내지 -2V를 보이고 있다.
헥사메틸디실록산과 산소를 이용하여 게이트절연막 및 보호막을 증착 후 50시간이 지난 문턱전압 역시 초기 0V의 문턱전압과 거의 차이가 없다.
헥사메틸디실록산과 산소를 이용하여 게이트절연막 및 보호막을 증착 후 150시간이 지난 문턱전압 역시 초기 0V의 문턱전압과 거의 차이가 없는 수치를 보이고 있다.
이와 같이, 기존 식각공정 대비 발생하는 수소의 함량은 약 5%미만이며, 문턱전압의 변화량은 기존대비 ±1이내의 특성을 가진다.
즉, 수소의 발생을 저감하여, 수소에 의해 발생할 수 있는 문제점들을 해결할 수 있으며, 소자의 신뢰성 또한 확보할 수 있는 효과를 갖는다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 기판 150a : 게이트 절연막
150b : 보호막 180 : 화소전극
210 : 게이트전극 240 : 엑티브층
250 : 에치 스토퍼 220 : 소오스전극
230 : 드레인전극

Claims (7)

  1. 기판 상에 게이트전극과;
    상기 게이트 전극을 포함하는 상기 기판 전면에 헥사메틸디실록산과 산소가 혼합되어 형성되는 게이트절연막과;
    상기 게이트 전극과 대응되는 상기 게이트절연막상에 형성되고 산화물 반도체물질을 이용하여 형성된 엑티브층과;
    상기 엑티브층의 상부에 형성되는 에치스토퍼와;
    상기 엑티브층과 연결되고 서로 이격된 소스전극 및 드레인전극과;
    상기 소스전극 및 상기 드레인 전극 상에 상기 헥사메틸디실록산과 상기 산소가 혼합되어 형성되는 보호막과;
    상기 보호막 일부를 제거하고, 상기 드레인전극의 일부분을 노출시키는 콘택홀과;
    상기 콘택홀을 통해 상기 드레인전극과 접속하는 화소전극;
    을 포함하는 어레이기판.
  2. 제 1 항에 있어서,
    상기 게이트절연막 및 상기 보호막은 상기 헥사메틸디실록산을 상기 헥사메틸디실록산 보다 유입량을 증가시킨 상기 산소와 혼합하여 형성되는 것을 특징으로 하는 어레이기판.
  3. 제 2 항에 있어서
    상기 헥사메틸디실록산과 상기 산소는 따로 주입되어 혼합되며, 상기 헥사메틸디실록산과 상기 산소의 혼합비는 1:10 ~ 1:12 사이의 혼합가스인 것을 특징으로 하는 어레이기판.
  4. 제 1 항에 있어서,
    상기 산화물 반도체물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO, SnO 중에서 선택되는 어레이기판.
  5. 기판을 준비하는 단계와;
    상기 기판상에 게이트전극을 형성하는 단계와;
    상기 게이트전극이 형성된 상기 기판 전면에, 헥사메틸디실록산과 산소가 혼합되어 이루어진 혼합가스로 게이트절연막을 형성하는 단계와;
    상기 게이트전극에 대응하는 상기 게이트절연막의 상부에 엑티브층을 산화물반도체를 이용하여 형성하는 단계와;
    상기 엑티브층의 에치스토퍼를 형성하는 단계와;
    상기 엑티브층과 연결되고 서로 이격된 소스전극과 드레인전극을 형성하는 단계와;
    상기 소스전극과 상기 드레인전극 상부에, 헥사메틸디실록산과 산소가 혼합되어 이루어진 혼합가스로 보호막을 형성하는 단계와;
    상기 보호막 일부를 제거하고 상기 드레인전극의 일부분을 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 통해 상기 드레인전극과 접속하는 화소전극을 형성하는 단계;
    를 포함하는 어레이기판 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트절연막 및 상기 보호막은 상기 헥사메틸디실록산을 상기 헥사메틸디실록산 보다 유입량을 증가시킨 상기 산소와 혼합한 혼합가스를 이용하여 형성한 어레이기판 제조방법.
  7. 제 5 항에 있어서,
    상기 헥사메틸디실록산과 상기 산소는 따로 주입되어 혼합되며, 상기 헥사디실록산과 상기 산소의 혼합비가 1:10 ~ 1:12 사이의 혼합가스인 어레이기판 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110039454A (ko) * 2008-08-04 2011-04-18 더 트러스티즈 오브 프린스턴 유니버시티 박막 트랜지스터용 하이브리드 유전 재료
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110039454A (ko) * 2008-08-04 2011-04-18 더 트러스티즈 오브 프린스턴 유니버시티 박막 트랜지스터용 하이브리드 유전 재료
KR20120124292A (ko) * 2011-05-03 2012-11-13 엘지디스플레이 주식회사 박막트랜지스터 및 그를 포함하는 트랜지스터 어레이 기판

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160090958A (ko) * 2015-01-22 2016-08-02 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치

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