KR20140146688A - 퀀치 파형 생성 장치 및 방법 - Google Patents

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    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
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Abstract

퀀치 파형을 생성하는 방법 및 장치에 관한 것으로, 일 측면에 있어서, 퀀치 파형 생성 장치는 가변 이득 증폭기의 출력전압을 검출하고, 상기 출력전압과 기준전압을 비교한 결과에 기초하여 에러 보정전압을 추정함으로써 주변 환경의 영향이 고려된 퀀치 전류를 생성할 수 있다.

Description

퀀치 파형 생성 장치 및 방법{APPARATUS AND METHOD FOR GEGERATING QUENCH WAVE}
아래에서 설명하는 예들은 퀀치 파형을 생성하는 방법 및 장치에 관한 것이다.
블루투스(Bluetooth), 지그비(Zigbee)를 이용하는 일반적인 RF 트랜시버가 전력을 많이 소모하기 때문에, 인체 영역 통신 네트워크(BAN: Body Area Network) 또는 저전력 센서를 이용하는 분야에서는 초저전력의 RF 트랜시버에 대한 설계가 필요하다.
예를 들어, 초저전력용 온-오프 키(OOK: On-Off Keying) 트랜시버의 경우, 다양한 모바일 기기 및 컨슈머 전자(CE: Consumer Electronic) 기기에 사용될 수 있고, BAN의 IC 모듈에 적용될 수 있다.
일 측면에 있어서, 퀀치 파형 생성 장치는 가변 이득 증폭기의 출력전압을 검출하는 검출부, 상기 출력전압과 기준전압을 비교한 결과에 기초하여 에러 보정전압을 추정하는 에러 보정전압 추정부 및 상기 에러 보정전압에 기초하여, 발진기의 발진을 제어하기 위한 퀀치 전류를 생성하는 퀀치 전류 생성부를 포함할 수 있다.
상기 에러 보정전압 추정부는 상기 출력전압과 상기 기준전압을 비교한 결과에 기초하여 비트값을 결정함으로써, 상기 결정된 비트값에 기초하여 상기 에러 보정전압을 추정하는 디지털 제어부를 포함할 수 있다.
상기 퀀치 전류 생성부는 상기 디지털 제어부에서 추정된 에러 보정전압에 기초하여 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 제1 퀀치 전류를 생성하는 제1 퀀치 전류 생성부를 포함할 수 있다.
상기 에러 보정전압 추정부는 상기 디지털 제어부에서 추정된 에러 보정전압과 이전에 추정된 에러 보정전압 간의 차이가 기 설정된 값보다 작으면, 아날로그 제어부를 활성화 시키는 활성화부 및 상기 제1 퀀치 전류가 상기 발진기로 제공되고, 상기 발진기에서 다시 상기 가변 이득 증폭기로 전달되면, 상기 가변 이득 증폭기로부터 출력되는 새로운 출력전압과 상기 기준전압 간의 차이를 감소시키는 에러 보정전압을 추정하는 아날로그 제어부를 더 포함할 수 있다.
상기 퀀치 전류 생성부는 상기 아날로그 제어부에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써 상기 제1 퀀치 전류를 보정하여 제2 퀀치 전류를 생성하는 제2 퀀치 전류 생성부를 더 포함할 수 있다.
상기 디지털 제어부는 상기 출력전압과 상기 기준전압을 비교하여 상기 출력전압이 상기 기준전압보다 큰 값을 가지는지 여부에 따라 하이 신호 또는 로우 신호를 출력하는 비교부 및 상기 비교부의 출력 값에 기초하여 설정된 복수의 비트들의 비트값을 결정하는 비트값 제어부를 포함할 수 있다.
상기 에러 보정전압 추정부는 상기 출력전압과 상기 기준전압 간의 차이를 검출한 후, 상기 차이를 감소시키는 에러 보정전압을 추정하는 아날로그 제어부를 포함할 수 있다.
상기 퀀치 전류 생성부는 상기 아날로그 제어부에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써, 상기 퀀치 전류를 생성할 수 있다.
상기 검출부는 차동 증폭기들의 출력을 서로 연결한 에버리지(average) 구조를 이용하여, 상기 가변 이득 증폭기의 출력전압의 피크값을 검출할 수 있다.
일 측면에 있어서, 퀀치 파형 생성 방법은 가변 이득 증폭기의 출력전압을 검출하는 단계, 상기 출력전압과 기준전압을 비교한 결과에 기초하여 에러 보정전압을 추정하는 단계 및 상기 에러 보정전압에 기초하여, 발진기의 발진을 제어하기 위한 퀀치 전류를 생성하는 단계를 포함할 수 있다.
상기 에러 보정전압을 추정하는 단계는 디지털 제어부를 이용하여 상기 출력전압과 상기 기준전압을 비교한 결과에 기초하여 비트값을 결정함으로써, 상기 결정된 비트값에 기초하여 상기 에러 보정전압을 추정하는 단계를 포함할 수 있다.
상기 퀀치 전류를 생성하는 단계는 상기 추정된 에러 보정전압에 기초하여, 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 제1 퀀치 전류를 생성하는 단계를 포함할 수 있다.
상기 에러 보정전압을 추정하는 단계는 상기 추정된 에러 보정전압과 이전에 추정된 에러 보정전압 간의 차이가 기 설정된 값보다 작으면, 아날로그 제어부를 활성화하는 단계 및 상기 제1 퀀치 전류가 상기 발진기로 제공되고, 상기 발진기에서 다시 상기 가변 이득 증폭기로 전달되면, 상기 아날로그 제어부를 이용하여 상기 가변 이득 증폭기로부터 출력되는 새로운 출력전압과 상기 기준전압 간의 차이를 감소시키는 에러 보정전압을 추정하는 단계를 더 포함할 수 있다.
상기 퀀치 전류를 생성하는 단계는 상기 아날로그 제어부에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써 상기 제1 퀀치 전류를 보정하여 제2 퀀치 전류를 생성하는 단계를 더 포함할 수 있다.
상기 에러 보정전압을 추정하는 단계는 상기 출력전압과 상기 기준전압을 비교하여 상기 출력전압이 상기 기준전압보다 큰 값을 가지는지 여부에 따라 하이 신호 또는 로우 신호를 출력하는 단계 및 상기 출력 값에 기초하여 설정된 복수의 비트들의 비트값을 결정하는 단계를 포함할 수 있다.
도 1은 일 실시예에 따른 퀀치 파형 생성 장치의 블록도이다.
도 2는 일 실시예에 디지털 제어부의 블록도이다.
도 3은 일 실시예에 따른 퀀치 전류 생성부의 블록도이다.
도 4는 다른 일 실시예에 따른 퀀치 전류 생성부의 블록도이다.
도 5는 일 실시예에 따른 퀀치 파형 생성 장치에서 2단계를 거쳐 퀀치 전류를 생성하는 개념을 나타낸 그래프이다.
도 6은 일 실시예에 따른 퀀치 파형 생성 방법의 흐름도이다.
도 7은 일 실시예에 따른 비교부의 회로도이다.
도 8은 일 실시예에 따른 검출부의 회로도이다.
도 9는 일 실시예에 따른 아날로그 제어부의 회로도이다.
이하, 일측에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
퀀치 파형 생성기(QWG, Quench Wave Generator)는, 초저전력용 온-오프키 트랜시버의 수신단에 위치한 발진기에 전류를 공급하기 위해 사용될 수 있다. 퀀치 파형 생성기는 수신단의 성능을 결정하는데 있어서, 중요한 요소로 작용할 수 있다.
도 1은 일 실시예에 따른 퀀치 파형 생성 장치의 블록도이다.
도 1을 참조하면, 일 실시예에 따른 퀀치 파형 생성 장치(100)는 검출부(110), 에러 보정전압 추정부(120) 및 퀀치 전류 생성부(130)를 포함할 수 있다.
일 실시예에 따른 초저전력용 RF 트랜시버(예를 들어, 온-오프키 트랜시버)의 수신단은 저잡음 증폭기(101), 발진기(102), 변환기(103), 포락선 검출기(104), 가변 이득 증폭기(VGA: Variable Gain Amplifier)(105), 퀀치 파형 생성 장치(100) 및 아날로그 디지털 변환기(106)를 포함할 수 있다.
RF 신호는 저잡음 증폭기(LNA: Low Noise Amplifier) (101)를 통과하여 발진기(102)로 입력될 수 있다. 예를 들어, 전압 제어 발진기(VCO, Voltage Controlled Oscillator)가 발진기(102)로 사용될 수 있다. 발진기(102)는 퀀치 파형 생성 장치(100)에서 공급되는 퀀치 신호에 의하여 발진을 시작하고, 발진을 종료할 수 있다. 발진기(102)를 통과한 신호는 변환기(103)에서 원포트의 신호로 변환될 수 있다. 차동 대 단일단 변환기(DSC: Differential to Single ended Converter)가 변환기(103)로 사용될 수 있다. 포락선 검출기(104)는 변환기(103)를 통과한 신호의 포락선을 검출할 수 있다. 예를 들어, 포락선 검출기(104)는 변환기(103)를 통과한 신호의 피크 값들을 검출함으로써, 포락선을 검출할 수 있다. 검출된 포락선은 데이터의 식별을 위해서 가변 이득 증폭기(105)를 통해 증폭될 수 있다. 아날로그 디지털 변환기(106)는 가변 이득 증폭기(105)에서 증폭된 아날로그 신호로부터 디지털 변환을 통해 디지털 값의 데이터를 식별할 수 있다.
일 실시예에 따른 퀀치 파형 생성 장치(100)는 가변 이득 증폭기(105)의 출력전압을 검출한 결과를 이용하여, 퀀치 전류를 생성함으로써, 피드백 루프(feedback loop)를 형성할 수 있다. 피드백 루프를 통해 초저전력용 RF 트랜시버의 수신단의 성능에 영향을 미치는 여러 요인들(예를 들어, PVT: Process, Voltage, Temperature)이 퀀치 전류의 생성에 반영될 수 있다. 위 영향들을 반영한 퀀치 전류가 발진기(102)로 제공됨으로써, 발진기(102)를 통과한 신호로부터 데이터가 정확하게 식별될 수 있다.
예를 들어, 명세서에서 설명되는 퀀치 전류는 퀀치 파형 생성 장치(100)로부터 VCO로 제공되는 critical 전류를 의미할 수 있다. 일 실시예에 따른 퀀치 파형 생성 장치(100)는 피드백 루프를 이용함으로써, 초저전력용 RF 트랜시버의 수신단의 성능에 영향을 미치는 여러 요인들(예를 들어, PVT: Process, Voltage, Temperature)을 고려하여 critical 전류를 자동으로 조정할 수 있다.
피드백 루프는 검출부(110), 에러 보정전압 추정부(120) 및 퀀치 전류 생성부(130)의 경로로 형성될 수 있다.
검출부(110)는 가변 이득 증폭기(105)의 출력전압을 검출할 수 있다. 예를 들어, 검출부(110)는 가변 이득 증폭기(105)의 positive 출력전압과 negative 출력전압을 검출할 수 있다.
검출부(110)는 차동 증폭기들의 출력을 서로 연결한 에버리지(average) 구조를 이용하여, 가변 이득 증폭기(105)의 출력전압의 피크값을 검출할 수 있다. 예를 들어, 검출부(110)는 가변 이득 증폭기(105)의 positive 출력전압의 피크값과 negative 출력전압의 피크값 간의 평균 전압 값을 검출할 수 있다.
에러 보정전압 추정부(120)는 검출된 출력전압과 기준전압(115)을 비교한 결과에 기초하여 에러 보정전압을 추정할 수 있다. 기준전압(115)은 퀀치 전류 생성부(130)에서 생성될 퀀치 전류를 고려하여 결정될 수 있다. 예를 들어, 기준전압(115)은 사용자에 의해 임의로 설정될 수 있다. 또한, 다른 예로 기준전압(115)은 초저전력용 RF 트랜시버의 수신단의 성능에 영향을 미치는 여러 요인들(예를 들어, PVT: Process, Voltage, Temperature)을 고려한 데이터베이스의 값들 중 어느 하나로 결정될 수 있다.
퀀치 전류 생성부(130)는 추정된 에러 보정전압에 기초하여, 발진기(102)의 발진을 제어하기 위한 퀀치 전류를 생성할 수 있다. 생성된 퀀치 전류는 발진기(102)로 제공되고, 변환기(103), 포락선 검출기(104) 및 가변 이득 증폭기(105)를 통과할 수 있다. 검출부(110)는 다시 가변 이득 증폭기(105)의 출력전압을 검출하고, 새롭게 검출된 출력전압은 새로운 퀀치 전류의 생성에 반영될 수 있다.
예를 들어, 위와 같은 피드백 루프를 반복적으로 수행한 결과, 생성되는 퀀치 전류 값이 소정 범위 내에서 차이가 크지 않는 경우에 아날로그 디지털 변환기(106)를 통해 식별된 데이터가 최종 데이터로 결정될 수 있다.
예를 들어, 에러 보정전압 추정부(120)는 검출된 출력전압과 기준전압(115)의 차이를 에러 보정전압으로 추정할 수 있다.
일 실시예로, 에러 보정전압 추정부(120)는 퀀치 전류의 코어스(coarse) 튜닝(tuning)을 위해 디지털 제어부(125)를 사용할 수 있다.
디지털 제어부(125)는 검출부(110)에서 검출된 출력전압과 기준전압(115)을 비교한 결과에 기초하여 비트값을 결정함으로써, 결정된 비트값에 기초하여 에러 보정전압을 추정할 수 있다. 예를 들어, 초기 에러보정전압이 8비트로 미리 설정될 수 있다. 초기 에러보정전압이 10000000으로 설정될 수 있다. 예를 들어, 디지털 제어부(125)는 검출된 출력전압이 기준전압(115)보다 작으면, 초기 에러보정전압의 비트값 중 적어도 하나를 변경할 수 있다. 예를 들어, 초기 에러 보정전압을 11000000의 에러 보정전압으로 변경할 수 있다.
다른 예로, 디지털 제어부(125)는 검출된 출력전압이 기준전압(115)보다 크면, 초기 에러보정전압의 비트값 중 적어도 하나를 변경할 수도 있다.
퀀치 전류 생성부(130)는 디지털 제어부(125)에서 추정된 에러 보정전압에 기초하여 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 퀀치 전류를 생성할 수 있다. 예를 들어, 비트 별로 크기가 서로 다른 전류 소스가 할당될 수 있다. 예를 들어, MSB(Most Significant Bit)와 LSB(Least Significant Bit)에 서로 다른 크기의 전류 소스가 할당될 수 있다. 예를 들어, 비트가 1인 경우에 해당 전류 소스가 동작하고, 비트가 0인 경우에 해당 전류 소스는 동작하지 않을 수 있다.
퀀치 전류 생성부(130)는 비트가 1인 전류 소스들을 이용하여 퀀치 전류를 생성할 수 있다. 이 경우, 고정된 크기의 전류 소스들에 의하여 퀀치 전류가 생성되므로, 퀀치 전류는 코어스(coarse)하게 생성될 수 있다.
다른 일 실시예로, 에러 보정전압 추정부(120)는 디지털 제어부(125), 활성화부(123) 및 아날로그 제어부(121)를 포함할 수 있다.
디지털 제어부(125)는 검출부(110)에서 검출된 출력전압과 기준전압(115)을 비교한 결과에 기초하여 비트값을 결정함으로써, 결정된 비트값에 기초하여 에러 보정전압을 추정할 수 있다.
퀀치 전류 생성부(130)는 디지털 제어부(125)에서 추정된 에러 보정전압에 기초하여 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 제1 퀀치 전류를 생성할 수 있다.
활성화부(123)는 디지털 제어부(110)에서 추정된 에러 보정전압과 이전 피드백 루프에서 추정된 에러 보정전압 간의 차이가 기 설정된 값보다 작으면, 아날로그 제어부(121)를 활성화 시킬 수 있다. 아날로그 제어부(121)는 퀀치 전류의 정밀(fine) 튜닝(tuning)을 위해 사용될 수 있다.
아날로그 제어부(121)는 제1 퀀치 전류가 발진기(102)로 제공되고, 발진기(102)에서 다시 가변 이득 증폭기(105)로 전달되면, 가변 이득 증폭기(105)로부터 출력되는 새로운 출력전압과 기준전압(115) 간의 차이를 감소시키는 에러 보정전압을 추정할 수 있다.
예를 들어, 아날로그 제어부(121)로는 에러 증폭기(error amplifier)가 사용될 수 있다. 아날로그 제어부(121)에서 추정된 에러 보정전압은 피드백 되어, 검출부(110)에서 검출되는 출력전압이 기준전압(115)과 점점 유사해지도록 할 수 있다.
퀀치 전류 생성부(130)는 아날로그 제어부(121)에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써 제1 퀀치 전류를 보정하여 제2 퀀치 전류를 생성할 수 있다. 여기서, 아날로그 제어부(121)에서 추정된 에러 보정전압에 따라 변경되는 전류 소스의 전류 값은 세밀하게 조정될 수 있으므로, 퀀치 전류는 정밀(fine)하게 생성될 수 있다.
디지털 제어부(125)와 아날로그 제어부(121)를 이용하는 경우, 먼저 디지털 제어부(125)를 이용하여 제1 퀀치 전류가 코어스하게(coarse) 추정되고, 아날로그 제어부(121)를 이용하여 제1 퀀치 전류로부터 제2 퀀치 전류가 정밀(fine)하게 추정될 수 있다.
또 다른 일 실시예로, 에러 보정전압 추정부(120)는 아날로그 제어부(121)를 포함할 수 있다. 아날로그 제어부(121)는 검출부(110)에서 검출된 출력전압과 기준전압(115) 간의 차이를 검출한 후, 차이를 감소시키는 에러 보정전압을 추정할 수 있다.
퀀치 전류 생성부(130)는 아날로그 제어부(121)에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써, 퀀치 전류를 생성할 수 있다. 이 경우, 퀀치 전류 생성부(130)는 정밀(fine)하게 퀀치 전류를 생성할 수 있다. 디지털 제어부(125)를 사용하는 경우보다는 원하는 퀀치 전류를 생성하는데 시간이 좀 더 걸릴 수 있다.
도 2는 일 실시예에 디지털 제어부의 블록도이다.
도 2를 참조하면, 일 실시예에 따른 디지털 제어부(125A)는 비교부(210) 및 비트값 제어부(220)를 포함할 수 있다.
비교부(210)는 도 1의 검출부(110)에서 검출된 출력전압과 기준전압(115)을 비교하여 출력전압이 기준전압보다 큰 값을 가지는지 여부에 따라 하이 신호 또는 로우 신호를 출력할 수 있다. 예를 들어, 출력전압이 기준전압(115)보다 크면, 비교부(210)는 로우 신호를 출력할 수 있다. 이 경우, 출력전압이 기준전압(115)보다 작거나 같으면 비교부(210)는 하이 신호를 출력할 수 있다.
다른 예를 들어, 출력전압이 기준전압(115)보다 크면, 비교부(210)는 하이 신호를 출력할 수 있다. 이 경우, 출력전압이 기준전압(115)보다 작거나 같으면 비교부(210)는 로우 신호를 출력할 수 있다.
비트값 제어부(220)는 비교부(210)의 출력 값에 기초하여 설정된 복수의 비트들의 비트값을 결정할 수 있다. 예를 들어, 비교부(210)의 출력 값이 하이 신호인 경우에, 비트값 제어부(220)는 설정된 복수의 비트들의 비트값 중 적어도 하나를 1로 변경할 수 있다. 다른 예를 들어, 비교부(210)의 출력 값이 하이 신호인 경우에, 비트값 제어부(220)는 설정된 복수의 비트들의 비트값 중 적어도 하나를 0으로 변경할 수 있다.
도 3은 일 실시예에 따른 퀀치 전류 생성부의 블록도이다.
도 3을 참조하면, 일 실시예에 따른 퀀치 전류 생성부(130A)는 제1 퀀치 전류 생성부(310) 및 제2 퀀치 전류 생성부(320)를 포함할 수 있다.
제1 퀀치 전류 생성부(310)는 도 1의 디지털 제어부(125)에서 추정된 에러 보정전압에 기초하여 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 제1 퀀치 전류를 생성할 수 있다.
제2 퀀치 전류 생성부(320)는 아날로그 제어부(121)에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써 제1 퀀치 전류 생성부(310)에서 생성된 제1 퀀치 전류를 보정하여 제2 퀀치 전류를 생성할 수 있다.
도 4는 다른 일 실시예에 따른 퀀치 전류 생성부의 블록도이다.
도 4를 참조하면, 일 실시예에 따른 제1 퀀치 전류 생성부(310A)는 비트별로 할당 된 전류 소스들(411, 413, 415)를 포함할 수 있다. 예를 들어, 비트가 n+1개이면, n+1개의 전류 소스들이 제1 퀀치 전류 생성부(310A)에 포함될 수 있다. 도 1의 디지털 제어부(125)에서 비트 값이 결정되면, 해당 전류 소스가 동작할 수 있다. 예를 들어, VDAC_CT<n>는 MSB의 비트 값을 나타내고, VDAC_CT<1>는 1번째 비트의 비트 값을 나타내고, VDAC_CT<0>는 LSB의 비트 값을 나타낸다. 예를 들어, 비트 값이 1인 경우에 전류 소스가 동작한다고 가정하면, VDAC_CT<n>의 비트 값이 1로 결정된 경우에 전류 소스(411)는 동작하여, 제1 퀀치 전류의 생성에 기여할 수 있다. 전류 소스(413) 및 전류 소스(415)의 경우도 마찬가지로 해당 비트 값이 1로 결정된 경우에 동작하여, 제1 퀀치 전류의 생성에 기여할 수 있다. 전류 소스(411), 전류 소스(413, 전류 소스(415)가 제공하는 전류의 크기는 고정된 값을 가지기 때문에 제1 퀀치 전류는 코어스(coarse)하게 생성될 수 있다.
일 실시예에 따른 제2 퀀치 전류 생성부(320A)는 도 1의 아날로그 제어부(121)에서 추정된 에러 보정전압에 기초하여 그 값이 결정되는 전류 소스(421)를 포함할 수 있다. 전류 소스(421)는 아날로그 제어부(121)에서 추정된 에러 보정전압의 값에 따라 제공하는 전류의 크기를 세밀하게 조정할 수 있다. 따라서, 제2 퀀치 전류는 정밀(fine)하게 생성될 수 있다.
예를 들어, 제1 퀀치 전류 생성부(310A)만 동작하여, 제1 퀀치 전류가 IQWG로써, 도 1의 발진기(102)에 제공될 수 있다.
예를 들어, 제2 퀀치 전류 생성부(320A)만 동작하여, 제2 퀀치 전류가 IQWG로 도 1의 발진기(102)에 제공될 수 있다.
예를 들어, 제1 퀀치 전류 생성부(310A) 및 제2 퀀치 전류 생성부(320A)가 동작하여, 제1 퀀치 전류를 보정한 제2 퀀치 전류가 IQWG로 도 1의 발진기(102)에 제공될 수 있다.
도 5는 일 실시예에 따른 퀀치 파형 생성 장치에서 2단계를 거쳐 퀀치 전류를 생성하는 개념을 나타낸 그래프이다.
도 5를 참조하면, 1단계(1st step)로 도 1의 디지털 제어부(125)를 이용함으로써, 제1 퀀치 전류가 생성될 수 있다. 피드백 루프를 반복할 때마다, critical 전류 ICRIT(550)에 근접한 퀀치 전류(510, 520, 530)가 생성될 수 있다. 예를 들어, 퀀치 전류(510)가 생성된 이후에, 피드백 루프를 반복하면, 퀀치 전류(520)가 생성될 수 있고, 다시 피드백 루프를 반복하면 퀀치 전류(530)가 생성될 수 있다.
2단계(2nd step)로 도 1의 아날로그 제어부(121)를 이용함으로써, 제1 퀀치 전류를 보정한 제2 퀀치 전류가 생성될 수 있다. 제1 퀀치 전류는 코어스(coarse)하게 생성되기 때문에, 전류의 크기가 어느 정도의 크기에 근접하면 더 이상 세밀하게 생성될 수 없다. 아날로그 제어부(121)를 이용함으로써, 제1 퀀치 전류는 보정의 과정(540)을 통해 critical 전류 ICRIT(550)에 해당하는 제2 퀀치 전류가 생성될 수 있다.
도 6은 일 실시예에 따른 퀀치 파형 생성 방법의 흐름도이다.
도 6을 참조하면, 610단계에서, 일 실시예에 따른 퀀치 파형 생성 장치는 가변 이득 증폭기의 출력전압을 검출할 수 있다.
620단계에서, 일 실시예에 따른 퀀치 파형 생성 장치는 디지털 제어부를 이용하여 상기 검출된 출력전압과 기준전압을 비교한 결과에 기초하여 비트값을 결정함으로써, 결정된 비트값에 기초하여 에러 보정전압을 추정할 수 있다.
630단계에서, 일 실시예에 따른 퀀치 파형 생성 장치는 추정된 에러 보정전압에 기초하여, 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 제1 퀀치 전류를 생성할 수 있다.
640단계에서, 일 실시예에 따른 퀀치 파형 생성 장치는 추정된 에러 보정전압과 이전 피드백 루프에서 추정된 에러 보정전압 간의 차이가 기 설정된 값보다 작으면, 아날로그 제어부를 활성화할 수 있다. 일 실시예에 따른 퀀치 파형 생성 장치는 제1 퀀치 전류가 발진기로 제공되고, 발진기에서 다시 가변 이득 증폭기로 전달되면, 아날로그 제어부를 이용하여 가변 이득 증폭기로부터 출력되는 새로운 출력전압과 기준전압 간의 차이를 감소시키는 에러 보정전압을 추정할 수 있다.
650단계에서, 일 실시예에 따른 퀀치 파형 생성 장치는 아날로그 제어부에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써 제1 퀀치 전류를 보정하여 제2 퀀치 전류를 생성할 수 있다.
도 7은 일 실시예에 따른 비교부의 회로도이다.
도 7은 도 2의 비교부(210)의 일 예로 사용되는 회로를 나타낸다. 도 7의 비교부는 NMOS FET를 크로스 커플링 하여 구성 된 래치 구조를 가질 수 있다.
도 7의 비교부는 2 stage로 구성되어, VA단(710) 간에 연결되는 구조이고, VB단(720) 간에 연결되는 구조이다.
도 8은 일 실시예에 따른 검출부의 회로도이다.
도 8를 참조하면, 도 1의 검출부(110)로 피크 검출기가 사용된 예이다. 도 8의 피크 검출기는 미러(mirror) 방식으로 차동 증폭기의 출력을 연결한 에버리지 구조로 입력 전압(VINN)과 입력전압(VINP) 간의 평균전압을 출력할 수 있다.
도 9는 일 실시예에 따른 아날로그 제어부의 회로도이다.
도 9를 참조하면, 도 1의 아날로그 제어부(121)는 검출된 출력전압과 기준 전압 간의 에러 검출에 문제가 없도록 충분한 이득과 안정된 동작을 가지는 2 Stage의 증폭기로 구성될 수 있다.
일 실시예에 따른 퀀치 파형 생성 장치는 PVT의 변화와 같은 다양한 상황에서도, 피드백 루프를 이용하여, 원하는 퀀치 전류를 생성하고 유지할 수 있다.
일 실시예에 따른 퀀치 파형 생성 장치 주변 환경의 변화에 따라 퀀치 전류를 조정함으로써, 초저전력 RF 트랜시버의 BER(Bit Error Rate) 특성을 개선할 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 실행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 실행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 가변 이득 증폭기의 출력전압을 검출하는 검출부;
    상기 출력전압과 기준전압을 비교한 결과에 기초하여 에러 보정전압을 추정하는 에러 보정전압 추정부; 및
    상기 에러 보정전압에 기초하여, 발진기의 발진을 제어하기 위한 퀀치 전류를 생성하는 퀀치 전류 생성부
    를 포함하는 퀀치 파형 생성 장치.
  2. 제1항에 있어서,
    상기 에러 보정전압 추정부는
    상기 출력전압과 상기 기준전압을 비교한 결과에 기초하여 비트값을 결정함으로써, 상기 결정된 비트값에 기초하여 상기 에러 보정전압을 추정하는 디지털 제어부
    를 포함하는 퀀치 파형 생성 장치.
  3. 제2항에 있어서,
    상기 퀀치 전류 생성부는
    상기 디지털 제어부에서 추정된 에러 보정전압에 기초하여 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 제1 퀀치 전류를 생성하는 제1 퀀치 전류 생성부
    를 포함하는 퀀치 파형 생성 장치.
  4. 제3항에 있어서,
    상기 에러 보정전압 추정부는
    상기 디지털 제어부에서 추정된 에러 보정전압과 이전에 추정된 에러 보정전압 간의 차이가 기 설정된 값보다 작으면, 아날로그 제어부를 활성화 시키는 활성화부; 및
    상기 제1 퀀치 전류가 상기 발진기로 제공되고, 상기 발진기에서 다시 상기 가변 이득 증폭기로 전달되면, 상기 가변 이득 증폭기로부터 출력되는 새로운 출력전압과 상기 기준전압 간의 차이를 감소시키는 에러 보정전압을 추정하는 아날로그 제어부
    를 더 포함하는 퀀치 파형 생성 장치.
  5. 제4항에 있어서,
    상기 퀀치 전류 생성부는
    상기 아날로그 제어부에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써 상기 제1 퀀치 전류를 보정하여 제2 퀀치 전류를 생성하는 제2 퀀치 전류 생성부
    를 더 포함하는 퀀치 파형 생성 장치.
  6. 제2항에 있어서,
    상기 디지털 제어부는
    상기 출력전압과 상기 기준전압을 비교하여 상기 출력전압이 상기 기준전압보다 큰 값을 가지는지 여부에 따라 하이 신호 또는 로우 신호를 출력하는 비교부; 및
    상기 비교부의 출력 값에 기초하여 설정된 복수의 비트들의 비트값을 결정하는 비트값 제어부
    를 포함하는 퀀치 파형 생성 장치.
  7. 제1항에 있어서,
    상기 에러 보정전압 추정부는
    상기 출력전압과 상기 기준전압 간의 차이를 검출한 후, 상기 차이를 감소시키는 에러 보정전압을 추정하는 아날로그 제어부
    를 포함하는 퀀치 파형 생성 장치.
  8. 제7항에 있어서,
    상기 퀀치 전류 생성부는
    상기 아날로그 제어부에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써, 상기 퀀치 전류를 생성하는
    퀀치 파형 생성 장치.
  9. 제1항에 있어서,
    상기 검출부는
    차동 증폭기들의 출력을 서로 연결한 에버리지(average) 구조를 이용하여, 상기 가변 이득 증폭기의 출력전압의 피크값을 검출하는
    퀀치 파형 생성 장치.
  10. 가변 이득 증폭기의 출력전압을 검출하는 단계;
    상기 출력전압과 기준전압을 비교한 결과에 기초하여 에러 보정전압을 추정하는 단계; 및
    상기 에러 보정전압에 기초하여, 발진기의 발진을 제어하기 위한 퀀치 전류를 생성하는 단계
    를 포함하는 퀀치 파형 생성 방법.
  11. 제10항에 있어서,
    상기 에러 보정전압을 추정하는 단계는
    디지털 제어부를 이용하여 상기 출력전압과 상기 기준전압을 비교한 결과에 기초하여 비트값을 결정함으로써, 상기 결정된 비트값에 기초하여 상기 에러 보정전압을 추정하는 단계
    를 포함하는 퀀치 파형 생성 방법.
  12. 제11항에 있어서,
    상기 퀀치 전류를 생성하는 단계는
    상기 추정된 에러 보정전압에 기초하여, 비트 별로 설정된 전류 소스의 동작을 제어함으로써, 제1 퀀치 전류를 생성하는 단계
    를 포함하는 퀀치 파형 생성 방법.
  13. 제12항에 있어서,
    상기 에러 보정전압을 추정하는 단계는
    상기 추정된 에러 보정전압과 이전에 추정된 에러 보정전압 간의 차이가 기 설정된 값보다 작으면, 아날로그 제어부를 활성화하는 단계; 및
    상기 제1 퀀치 전류가 상기 발진기로 제공되고, 상기 발진기에서 다시 상기 가변 이득 증폭기로 전달되면, 상기 아날로그 제어부를 이용하여 상기 가변 이득 증폭기로부터 출력되는 새로운 출력전압과 상기 기준전압 간의 차이를 감소시키는 에러 보정전압을 추정하는 단계
    를 더 포함하는 퀀치 파형 생성 방법.
  14. 제13항에 있어서,
    상기 퀀치 전류를 생성하는 단계는
    상기 아날로그 제어부에서 추정된 에러 보정전압에 기초하여, 전류 소스의 동작을 제어함으로써 상기 제1 퀀치 전류를 보정하여 제2 퀀치 전류를 생성하는 단계
    를 더 포함하는 퀀치 파형 생성 방법.
  15. 제11항에 있어서,
    상기 에러 보정전압을 추정하는 단계는
    상기 출력전압과 상기 기준전압을 비교하여 상기 출력전압이 상기 기준전압보다 큰 값을 가지는지 여부에 따라 하이 신호 또는 로우 신호를 출력하는 단계; 및
    상기 출력 값에 기초하여 설정된 복수의 비트들의 비트값을 결정하는 단계
    를 포함하는 퀀치 파형 생성 방법.
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07264081A (ja) * 1994-03-22 1995-10-13 Hitachi Ltd 送信出力制御回路
KR20010037588A (ko) * 1999-10-19 2001-05-15 박종섭 아날로그/디지털 변환기
KR100665330B1 (ko) * 2005-12-19 2007-01-09 삼성전기주식회사 수퍼리제너레이티브 수신기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07264081A (ja) * 1994-03-22 1995-10-13 Hitachi Ltd 送信出力制御回路
KR20010037588A (ko) * 1999-10-19 2001-05-15 박종섭 아날로그/디지털 변환기
KR100665330B1 (ko) * 2005-12-19 2007-01-09 삼성전기주식회사 수퍼리제너레이티브 수신기

Cited By (1)

* Cited by examiner, † Cited by third party
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