KR20170004990A

KR20170004990A - 엔트로피 소스

Info

Publication number: KR20170004990A
Application number: KR1020167031083A
Authority: KR
Inventors: 만프레드 본 윌리히
Original assignee: 퀄컴 인코포레이티드
Priority date: 2014-05-12
Filing date: 2015-05-06
Publication date: 2017-01-11
Also published as: US20150324171A1; JP2017518692A; EP3143695A1; CN106464236A; WO2015175287A1

Abstract

랜덤 번호 생성기를 위한 장치 및 방법이 개시된다. 랜덤 번호 생성기는 합산 아날로그 증폭기 및 합산 아날로그 증폭기에 커플링되는 적분기를 포함하는 아날로그 블록을 포함할 수 있으며, 적분기의 출력은 합산 아날로그 증폭기에 피드백된다. 추가로, 랜덤 번호 생성기는 적분기에 커플링되는 임계치 검출기; 임계치 검출기 및 클록에 커플링되는 래치를 포함할 수 있으며, 래치는 임계치 검출기로부터의 출력에 기초하여 랜덤화된 디지털 비트 패턴을 출력한다. 합산 아날로그 증폭기는 적분기의 피드백된 출력에 랜덤화된 디지털 비트 패턴을 부가한다. 추가로, 이득 제어기는 출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 아날로그 블록의 시상수(time constant)를 변동시키도록 아날로그 블록에 이득을 적용할 수 있다.

Description

엔트로피 소스{ENTROPY SOURCE}

관련 출원에 대한 교차-참조

[0001] 본 출원은 2014년 5월 12일 출원되고 발명의 명칭이 "ENTROPY SOURCE"인 미국 특허 출원 번호 제14/275,676호의 우선권의 이익을 주장하며, 이는 인용에 의해 본원에 포함된다.

분야

[0002] 본 발명은 엔트로피 소스(entropy source)를 제공하기 위한 랜덤 번호 생성기에 대한 장치 및 방법에 관한 것이다.

[0003] 보안 목적을 위해 이용되는 실리콘 회로들에서 이용되는 랜덤 번호 생성기들은 난제들에 직면한다. 적합한 랜덤 번호 생성기는, 그의 디지털 출력에서 충분한 엔트로피를 생성하고; 다양한 프로세스, 온도 및 전압 범위들에 걸쳐 신뢰 가능하고; 외부 소스들에 대해 예측 불가능하고; (예를 들어, 공격자들에 의한) 외부 조작이 불가능하고; 그리고 SoC(systems-on-a-chip)에 대한 실리콘 프로세스 기술을 이용한 구현에 따를 수 있다. 현재, 실리콘 기술 구현에 대한 하나의 통상적인 실시예는 랜덤 번호 생성기로서 이용을 위한 엔트로피 소스로서 시스템 클록 상에서 샘플링되는 링 오실레이터를 이용한다.

[0004] 불행히도, 링 오실레이터의 이용은 많은 이유들로 적합한 랜덤 번호 생성기가 되는데 부족할 수 있다. 예를 들어, 생성된 출력 엔트로피는 링 오실레이터 주파수와 시스템 클록 간의 관계로 인해 상당히 변동될 수 있다. 특히, 전압 또는 온도 변화들은 링 오실레이터 주파수가 샘플링 클록의 단비(simple ratio)에 근접하게 할 수 있으며, 이는 출력 엔트로피를 매우 낮게 한다. 또한, 주입된 주파수 또는 로컬 시스템 클록은 링 오실레이터가 대부분 그것에 위상 로킹하게 할 수 있으며, 이는 예측 가능한 신호를 초래할 것이다. 이는 공격으로 이어질 수 있는 엔트로피의 재앙적인 장애일 수 있다. 추가로, 장-기간 상관들(즉, 상당히 안정된 주파수 및 낮은 지터)을 갖는 링 오실레이터들은 낮은 엔트로피를 암시한다. 더불어, 이들 단점들은 링 오실레이터가 안전한 랜덤 번호 생성기에 대한 바람직하지 않은 엔트로피 소스가 되게 한다.

[0005] 랜덤 번호 생성기를 위한 장치 및 방법이 개시된다. 랜덤 번호 생성기는 합산 아날로그 증폭기 및 합산 아날로그 증폭기에 커플링되는 적분기를 포함하는 아날로그 블록을 포함할 수 있으며, 적분기의 출력은 합산 아날로그 증폭기에 피드백된다. 추가로, 랜덤 번호 생성기는 적분기에 커플링되는 임계치 검출기; 임계치 검출기 및 클록에 커플링되는 래치를 포함할 수 있으며, 래치는 임계치 검출기로부터의 출력에 기초하여 랜덤화된 디지털 비트 패턴을 출력한다. 합산 아날로그 증폭기는 적분기의 피드백된 출력에 랜덤화된 디지털 비트 패턴을 부가한다. 추가로, 이득 제어기는 출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 아날로그 블록의 시상수(time constant)를 변동시키도록 아날로그 블록에 이득을 적용할 수 있다.

[0006] 도 1은 본 발명의 일 실시예에 따라 랜덤 번호 생성기 회로의 도면이다.
[0007] 도 2는 커패시터에 커플링되는 전압 제어식 전류 소스를 포함하는 적분기(integrator)의 도면이다.
[0008] 도 3은 선택된 비트 패턴들의 발생의 퍼센티지 레이트를 예시하는 차트이다.
[0009] 도 4는 출력된 랜덤화된 디지털 비트 패턴을 생성하기 위한 방법을 예시하는 흐름도이다.
[0010] 도 5는 랜덤 번호 생성기가 활용될 수 있는 컴퓨팅 디바이스의 도면이다.

[0011] "예시적인" 또는 "예"란 단어는, “예, 인스턴스 또는 예시로서 기능하는” 것을 의미하도록 본 명세서에서 사용된다. "예시적인"으로서 또는 "예 "로서 여기서 설명되는 임의의 양상 또는 실시예는 반드시 다른 양상들 또는 실시예들보다 선호되거나 유리한 것으로 해석되는 것은 아니다.

[0012] 도 1을 참조하면, 본 발명의 일 실시예에 따라, 랜덤 번호 생성기 회로(100)가 도시된다. 랜덤 번호 생성기 회로(100)는 아날로그 블록(103)을 형성하는 적분기(106)에 커플링되는 합산 아날로그 증폭기(102)를 포함할 수 있다. 합산 아날로그 증폭기(102)의 출력은 적분기(106)에 송신된다. 적분기(106)의 출력은 합산 아날로그 증폭기(102)에 대한 입력으로서 피드백될 수 있다. 추가로, 임계치 검출기(110)는 적분기(106)에 커플링된다. 적분기(106)로부터의 출력은 임계치 검출기(110)에 대한 입력으로서 제공된다. 래치(120)는 임계치 검출기(110) 및 클록 소스(124)에 커플링된다. 임계치 검출기(110)로부터의 출력은 래치(120)에 송신된다. 임계치 검출기(110)(예컨대, 인버팅 비교기)는 디지털 값을 출력하도록 그의 입력 범위 중간점에 근접하게 세팅될 수 있다. 래치(120)는 자신에 커플링된 클록(124)에 의해 클로킹될 수 있다. 래치(120)는 임계치 검출기(110)로부터의 출력에 기초하여, 랜덤화된 디지털 비트 패턴(130)을 출력할 수 있다. 합산 아날로그 증폭기(102)는 적분기(106)의 피드백 출력에 랜덤화된 디지털 비트 패턴(130)을 부가할 수 있다. 이 값은 또한 임계치 검출기(110)에 대한 입력으로서 송신된다. 각각의 신호의 극성들은, 형성된 2개의 피드백 루프들 각각의 전체 루프 이득 극성이 유지된다면 변할 수 있다.

[0013] 일 실시예에서, 이득 제어기(140)는 선택적으로 아날로그 블록(103)(예를 들어, 합산 아날로그 증폭기(102) 및/또는 적분기(106))에 커플링될 수 있고, 출력된 랜덤화된 디지털 비트 패턴(130)의 충분한 엔트로피를 보장하기 위해 아날로그 블록(103)의 루프 이득을 변동시키도록 아날로그 블록(103)에 이득을 적용할 수 있다. 추가로, 일 실시예에서, 이득 제어기(140)는, 적용된 이득을 통해, 클록(124)의 이전 사이클 이후 비-포화 범위로부터, 클록(124)의 하나의 클록 사이클 내에서 적분기(106)의 출력이 벗어나는 것을 방지하기에 충분히 길게 되도록 그리고 출력된 랜덤화된 디지털 비트 패턴(130)의 엔트로피가 넉넉하기에 충분히 짧게 되도록 아날로그 블록(103)의 시상수를 조정할 수 있다.

[0014] 또한, 일 실시예에서, 이하 보다 상세히 설명될 바와 같이, 적분기(106)는 전압 제어식 전류 소스 및 커패시터일 수 있다. 예를 들어, 전압 제어식 전류 소스는 트랜지스터 회로일 수 있다. 일 실시예에서, 이득 제어기(140)가 활용될 때, 이득 제어기(140)는 출력된 랜덤화된 디지털 비트 패턴(130)의 충분한 엔트로피를 보장하기 위해 시상수를 변동시키도록 전압 제어식 전류 소스에 이득을 적용하는데 활용될 수 있다. 그러나 이득 제어기(140)는 랜덤 번호 생성기 회로(100)의 각각의 모든 실시예에 활용될 필요는 없다는 것이 인지되어야 한다. 일부 실시예들에서, 이득 제어기(140)는 활용되지 않는다. 추가로, 일 실시예에서, 랜덤 번호 생성기 회로(100)는 실리콘-기반 SOC(system-on-a-chip) 상에서의 이용을 위해 구성될 수 있다. 이는, 적분기(106)가 커패시터와 더불어, 트랜지스터 회로로서 구현될 수 있는 전압 제어식 전류 소스일 때 특히 유용할 수 있다.

[0015] 그러므로, 일 실시예에서, 랜덤 번호 생성기 회로(100)는 단일 폴을 갖는 피드백 루프를 갖는 아날로그 블록(103)을 포함하는 엔트로피 소스로서 고려될 수 있어서, 0 입력을 갖는 그의 출력은 래치(120)에 의해 클록(120) 상에서 샘플링되는 임계치 검출기(110)에 연결되는 단순 성장 지수 전압(simple growing exponential voltage)이 된다. 임계치 검출기(110) 및 래치(120)의 샘플링된 이진 디지털 출력 값(예를 들어, +/-1)(예를 들어, 랜덤화된 디지털 비트 패턴(130))은 그 후, 그의 선형 동작 범위 내에서 아날로그 시스템의 출력들(즉, 합산 아날로그 증폭기(102) 및 적분기(106)로부터의)을 유지하도록 하는 방식으로 피드백된다.

[0016] 랜덤 번호 생성기 회로(100)의 설명을 보조하기 위해, 랜덤 번호 생성기 회로(100)는 임펄스 응답이 시간에 따라 지수적으로 성장하는 전압인 RHP(Right-Hand-Plane-Pole) 전달 함수를 구현한다는 것이 인지되어야 한다. 특히, 폐루프 피드백을 갖도록 구성된 합산 아날로그 증폭기(102) 및 적분기(106)는 RHP 전달 함수를 구현한다. 그러나 RHP 전달 함수는 불안정 응답이고, 입력이 0에서 유지되는 경우, 일반적으로 짧은 시간 기간 내에서 출력 포화(즉, 적분기(106)가 추구할 수 있는 최고 또는 최저 값에 도달함)로 이어진다. 출력이 0과 구분 불가능한 값으로 시작할 때조차도, 회로의 임의의 노이즈는 후속의 지수적으로 성장하는 출력에 의해 0으로부터 벗어나게 할 것이다. 여기서 지칭되는 랜덤 번호 생성기 회로(100)에서, RHP 전달 함수를 구현하는 합산 아날로그 증폭기(102) 및 적분기(106)의 이러한 블록은 아날로그 블록(103)으로서 지칭될 수 있다.

[0017] 임계치 검출기(110)(예를 들어, 비교기로서 구현 가능함) 및 래치(120)의 부가를 통해서, 래치(120)를 클로킹하는 클록(124)으로부터의 일정한 주파수 클록 신호를 통해서 그리고, 상당히 긴 아날로그 블록(130)의 시상수를 통해서, 임계치 검출기(110)의 출력이 래치되고 래치의 출력(예를 들어, 랜덤화된 디지털 비트 패턴(130))이 합산 아날로그 증폭기(102)의 입력에 피드백되는 시간에 아날로그 블록(130)(예를 들어, RHP 폴(pole) 블록)의 아날로그 출력이 적합한 전압 범위 내에 있다면, 랜덤 번호 생성기 회로(100)는 미포화 동작 범위에서 유지되어야 한다. 이는, 몇 개의 팩터들(아날로그 블록(103) 출력이 결정된 레벨들(예를 들어, 각각의 공급 레일 전압들에 근접함)에서 포화할 것임; 반대 극성의 래치들(120) 출력은 출력이 포화로부터 멀어지는 방향에서 시작하게 하도록 충분한 진폭을 가짐; 아날로그 블록(103)의 시상수는 출력이 불충분 선형 동작 영역(예를 들어, 출력의 포화에 의해)으로 이동하지 않도록 충분히 김)의 결합에 기초하여 배열될 수 있다. 올바른 동작을 충족하기 위해 필요한 추가의 컨디션은, 아날로그 블록(103)이 정상 동작들 동안 발생하는 입력 및 출력 전압들의 모든 가능한 결합에 대해 충분히 선형으로 동작하도록 지정되는 것이다. "충분히 선형"이란 아날로그 블록(103)의 출력의 변화의 레이트가 정상 동작 컨디션들 하에서 입력의 단조적 함수(monotonic function)라는 것을 의미하도록 지칭된다. "단조적 함수"란, 함수의 변화의 레이트가 아날로그 블록(103)의 입력 범위에 걸쳐 엄격히 증가한다는 것을 의미하도록 지칭된다. 이는, 입력 전압의 임의의 차이는, 아무리 작은 것이라도, 올바른 극성의 출력의 변화의 레이트에서 비제로 차이(nonzero difference)를 초래해야 함을 의미한다. 또한, 임계치 검출기(110)는 비교기로서 구현될 수 있다는 것이 인지되어야 한다.

[0018] 아날로그 블록(103)의 시상수(예를 들어, 지수적 배가 시간(exponential doubling time)으로서 측정됨)는 선형성 요건들을 충족하기에 충분한 마진을 갖도록 래치(120)에 대한 클록(124)의 클록 신호의 기간(사이클 시간) 미만이어야 한다. 시상수가 증가함에 따라, 랜덤 번호 생성기 회로(100)의 출력 엔트로피(예를 들어, 랜덤화된 디지털 비트 패턴(130))는 감소될 것이고, 이에 따라 시상수는 너무 길어지지 않아야 한다. 랜덤 번호 생성기 회로(100)의 특성들은 이 팩터들을 고려하고 시상수가 적합한 범위 내에서 유지된다는 것을 보장해야 한다.

[0019] 엔트로피 생성(예를 들어, 랜덤화된 디지털 비트 패턴(130)에 의해 특징화됨)은 다음과 같이 이해될 수 있다. 아날로그 블록(130)의 초기 컨디션의 임의의 차이 또는 후속적으로 부가된 노이즈는 클록(124)에 의한 각각의 클록 사이클 동안 아날로그 블록(130)에 의해 1보다 더 큰 팩터로 곱해질 수 있다. (예를 들어, +/-1을 출력하는) 임계치 검출기(110) 및 래치(120)에 의해 구현되는 디지털 샘플링 프로세스는, 각각의 사이클마다의 별개의 조정을 제외하고, 이러한 곱셈이 클록(124)에 의해 세팅된 각각의 사이클마다 발생하는 것을 보장하도록, 랜덤 번호 생성기 회로(100)를 그의 동작 범위 내에서 유지하는 피드백(예를 들어, 랜덤화된 디지털 비트 패턴(130))을 제공한다. 디지털 선택(예를 들어, 래칭된 값, +/-1)은 이전에 곱해진 값에 의존하고, 이는 각각의 모든 래치 샘플(예를 들어, 각각의 랜덤화된 디지털 비트 패턴(130))이 출력 값들의 이력에 관한 완전한 지식을 갖더라도 새로운(fresh) 엔트로피(예측불가능성)를 갖는다는 것을 보장한다. 출력 엔트로피가 클록 사이클 당 1 비트 미만이지만, 출력의 전체(full) 이력 및 회로의 거동의 완전한 지식이 주어져도, 후속 출력 비트 값에 관해 추론될 수 있는 대부분은 2개의 가능한 값들의 확률들의 비이다. 이 비는 랜덤화된 디지털 비트 패턴(130)의 선행 비트들에 의존할 것이지만, 확률들의 결정 가능한 범위 내에 있을 것이다. 각각의 출력 비트(b_i)의 새넌 엔트로피(Shannon entropy)(비트들)는

이고, 여기서 i는 출력 비트의 2개의 가능한 값들(0 및 1)을 취하고, 연관된 p_i는 그 비트 값과 연관된 확률이다. 2개의 확률들은 관계식

를 충족할 것이고, 엔트로피는 출력 비트가 확실성을 갖고 추론될 수 있는 경우에만 0일 것이다. 적합한 설계에 있어서, 각각의 비트 상의 엔트로피는 적합한 값을 초과하도록 보증될 수 있다. 이는 회로로부터 출력된 보장된 엔트로피의 토대이다. 특히, 본 발명의 실시예들은 출력된 랜덤화된 디지털 비트 패턴(130)의 충분한 또는 보증된 엔트로피를 보장하는 것에 관한 것이다.

[0020] RHP 임펄스 응답의 구현은 도 1의 아날로그 블록(103)에 의해 예시된 바와 같이 양의 피드백을 갖는 단일 적분기로서 고려될 수 있다. 차동 입력을 갖는 합산 아날로그 증폭기 및 큰 이득-대역폭 곱을 활용하는 아날로그 블록(103)의 대안적인 구현은 이득-대역폭 곱이 종종 예를 들어, 100MHz의 클록 주파수들에 대한 것만큼 크게 되도록 요구된다는 맥락에서 과제들을 갖는다.

[0021] 본 발명의 일 실시예에서, 적분기(106)는 고도로 집적된 반도체 회로의 구현에 더욱 따를 수 있는 전압 제어식 전류 소스일 수 있다. 전압 제어식 전류 소스는 이득 제어기(140)가 활용되는 실시예에서, 또는 이득 제어기(140)가 활용되지 않는 실시예에서 이용될 수 있다는 것이 인지되어야 한다. 도 2를 간략히 추가로 참조하여, 적분기(106)가 도시되며, 여기서 적분기는 커패시터(204)에 커플링되는 전압 제어식 전류 소스(202)이다. 이 예에서, 전압 제어식 전류 소스(202)는 트랜지스터 회로로서 구현될 수 있다. 예를 들어, 이용될 트랜지스터들의 타입들은 BJT(bipolar junction transistors) 또는 MOSFET(metal oxide field effect transistors)를 포함할 수 있으며, 이는 전압 제어식 전류 소스(202)를 실현하기 위해 피드백에 대한 필요성 없이 적당한 선형 제어를 갖는 전류 소스들로서 이들이 작용하는 구성으로 이용될 수 있다. 그러나 임의의 적합한 타입의 트랜지스터가 활용될 수 있다는 것이 인지되어야 한다. 이러한 구성으로 이용될 때, 그의 이득-대역폭 곱은 높을 수 있는 반면에, 그의 선형성은 다수의 상이한 타입들의 구현들에 대해 충분하게 유지되어야 한다. 이러한 타입들의 트랜지스터들을 이용함으로써, 클록 기간이 짧을 때(예를 들어, 100MHz의 주파수에 대응하는 10ns), 고도 집적 회로들에 대해 통상적인 것처럼, 전류 소스의 최대 출력 전류는 낮고(예를 들어, .01 내지 1 mA) 전압 범위는 작으며(예를 들어, 1V), 여기서 요구되는 커패시턴스는 작을 것이고(이 예의 경우, 대략 .1 내지 10pF 정도), 이에 따라 잠재적으로 제한된 실리콘 영역을 요구하며, 추가로, 금속 및/또는 폴리실리콘의 다른 회로 상에 잠재적으로 오버레이된다는 것이 인지되어야 한다. 특히, 이러한 타입의 구현은 랜덤 번호 생성기(110)가 실리콘 기반 SOC(system on a chip)에서의 이용을 위해 매우 구성 가능하게 한다.

[0022] 도 1을 재차 참조하면, 본 발명의 일 실시예에서, 이득 제어기(140)는 랜덤 번호 생성기 회로(100)의 변동들을 참작하는데 활용될 수 있다. 설명될 바와 같이, 이득 제어기(140)는 출력된 랜덤화된 디지털 비트 패턴(103)의 충분한 엔트로피를 보장하기 위해 아날로그 블록(103)의 루프 이득을 변동시키도록 아날로그 블록(103)(예를 들어, 합산 아날로그 증폭기(102) 및/또는 적분기(103))에 이득을 적용할 수 있다. 예로서, 이득 제어기(140)는 아날로그 블록(103)의 시상수를 변동시킬 수 있다. 특히, 설명될 바와 같이, 합산 아날로그 증폭기(102)의 이득은 제어되고 그렇게 해서, 랜덤화된 디지털 비트 패턴(103)에서 선택된 특정 비트 패턴들의 주파수들의 결정에 기초하여 시상수를 조정할 수 있어서, 이 주파수들은 타겟 값들에 근접하게 유지되게 된다. 따라서, 전압, 온도 및 프로세스 변동들로 인해 몇 개의 클록 기간들 까지의 범위에 걸쳐서 시상수가 변동하도록 허용하는 대신, 피드백은 원하는 값으로 시상수를 조정하고 그리하여 충분한 엔트로피를 보장하는데 이용될 수 있다. 이득 제어기(140)는 도 2를 참조하여 앞서 설명된 바와 같이, 일반화된 적분기(106) 또는 전압 제어식 전류 소스(예를 들어, 트랜지스터 회로 및 커패시터)와 더불어 활용될 수 있다는 것이 인지되어야 한다.

[0023] 일 실시예에서, 랜덤 번호 생성기 회로(100)는, 앞서 설명된 바와 같이, 아날로그 블록(103)을 형성하도록 적분기(106)에 커플링되는 합산 아날로그 증폭기(102)를 포함하는 아날로그 블록(103)을 포함할 수 있으며, 여기서 적분기(106)의 출력은 합산 아날로그 증폭기(102)에 피드백된다. 추가로, 임계치 검출기(110)는 적분기(106)에 커플링되고, 래치(120)는 임계치 검출기(110)에 커플링되고, 클록(124)에 의해 클로킹된다. 앞서 설명된 바와 같이, 래치(120)는 임계치 검출기(110)의 출력에 기초하여, 랜덤화된 디지털 패턴(130)을 출력하며, 여기서 합산 아날로그 증폭기(102)는 랜덤화된 디지털 비트 패턴(130)을 적분기(106)의 피드백된 출력에 부가한다. 일 예로서, 일 실시예에서, 임계 검출기/비교기(110) 및 래치(120)(예를 들어, 랜덤화된 디지털 비트 패턴(130))의 샘플링된 이진 디지털 출력 값(예를 들어, +/- 1)은 클록(124)에 기초하여 사이클 당 기반으로 샘플링/래치되고, 그의 선형 동적 범위 내에서 아날로그 시스템의 출력(즉, 합산 아날로그 증폭기(102) 및 적분기(106) ― 아날로그 블록(103)으로부터의)을 유지하도록 하는 방식으로 피드백된다. 따라서, 디지털 래치의 출력은 합산 아날로그 증폭기(102)의 제 2 입력에 피드백되어서, 디지털 피드백은 음이며 최대 아날로그 피드백보다 아주 조금 더 크게 될 수 있다. 또한, 래치는 클록에 의해 세팅된 시간의 기간 동안 데이터를 보유하는 임의의 종류의 디지털 회로인 것으로 고려될 수 있다는 것이 당업자들에 의해 인지되어야 한다.

[0024] 또한, 본 발명의 일 실시예에 따라, 이득 제어기(140)는 랜덤화된 디지털 패턴(130)의 출력의 충분한 엔트로피를 보장하기 위해 아날로그 블록(103)(예를 들어, 합산 아날로그 증폭기(102) 및/또는 적분기(106))의 루프 이득을 변동시키도록 아날로그 블록(103)에 이득을 적용할 수 있다.

[0025] 앞서 설명된 바와 같이, 이득 제어기(140)는, 적용된 이득을 통해, 클록(124)의 이전 사이클 이후 비-포화 범위로부터, 클록(124)의 하나의 클록 사이클 내에서 아날로그 블록(103)의 출력이 벗어나는 것을 방지하기에 충분히 길게 되도록 그리고 출력된 랜덤화된 디지털 비트 패턴(130)의 엔트로피가 넉넉하기에 충분히 짧게 되도록 아날로그 블록(103)의 시상수를 조정할 수 있다. 매우 다양한 여러 가지 타입들의 설계 선택들의 치환들은 랜덤화된 디지털 비트 패턴의 출력의 충분한 엔트로피를 보장하기 위해 아날로그 블록(103)의 루프 이득을 변동시키도록 활용될 수 있다는 것이 인지되어야 한다.

[0026] 회로의 제조 프로세스, 전압 및 온도의 변동들은 랜덤 번호 생성기 회로(100)의 동작 파라미터들 및 특히, 클록(124)의 클록 주파수에 비견되는 아날로그 블록(103)의 시상수에 영향을 줄 수 있다는 것이 인지되어야 한다. 또한, 랜덤화된 디지털 비트 패턴(130)을 위한 랜덤 번호 생성기의 래치(120)에 대해 클록(124)의 주파수의 선택의 가요성(flexibility)이 요구될 수 있다. 이들 팩터들 전부는 적합한 범위 내에서 아날로그 블록(103)의 동작을 유지하기 위해 그의 시상수를 제어하기 위한 필요성을 위해 결합될 수 있다. 이에 따라, 이득 제어기(140)에 관련된 본 발명의 양상들은, 시상수를 증가 또는 감소(이는 이득 제어기(140)에 의해 아날로그 블록(103)의 이득을 제어함으로써 구현될 수 있음)시킬지를 결정하기 위해 시상수를 제어하기 위한 매커니즘을 제공할 수 있다.

[0027] 본 발명의 일 실시예에서, 이득 제어기(140)는, 클록(124)의 이전 사이클 이후 비-포화 범위로부터, 클록(124)의 하나의 클록 사이클 내에서 적분기(106)의 출력이 벗어나는 것을 방지하기에 충분히 길게 되도록 그리고 출력된 랜덤화된 디지털 비트 패턴(130)의 엔트로피가 충분히 높아서 넉넉하게 되기에 충분히 짧게 되도록 아날로그 블록(103)의 시상수를 조정하도록 아날로그 블록(103)에 이득을 적용한다. 랜덤 번호 생성기 회로(100)는 적절한 시상수들 및 이득들을 계산하기 위해 제조 이전에 시뮬레이팅될 수 있다는 것이 인지되어야 한다. 예를 들어, 시뮬레이션 동안, 이득은, 0 내지 다음 클록 틱(tick)(즉, 동작 요건들이 위반되는) 이전에 랜덤 번호 생성기 회로(100)가 포화될 수 있는 이득까지의 범위 내의 임의의 것으로 세팅될 수 있다. 이러한 방식으로, 랜덤 번호 생성기 회로(100)에 의한 이용을 위한 미리 결정된 이득들 및 시상수들은 미리 결정되고 동작에서 활용될 수 있다.

[0028] 특히, 일 실시예에서, 이득 제어기(140)는 합산 아날로그 증폭기(102) 및 적분기(106)의 회로 특성들의 시간에 걸친 전압 및 온도 변동들을 반영하는 출력된 랜덤화된 디지털 비트 패턴(130)의 계산된 통계에 기초하여, 아날로그 블록(103)의 적분기(106) 및/또는 합산 아날로그 증폭기(102)에 이득을 적용할 수 있다. 이득 제어기(140)는 랜덤화된 디지털 비트 출력(130)의 미리 결정된 디지털 패턴들의 검출에 기초하여 아날로그 블록(103)(예를 들어, 합산 아날로그 증폭기(102) 및/또는 적분기(106))의 루프 이득을 변동시키도록 아날로그 블록(103)에 이득을 적용할 수 있다. 출력된 랜덤화된 디지털 비트 패턴(130)에서 특정 패턴들의 예상된 발생 레이트는 시뮬레이션의 관찰을 통해 결정될 수 있고 랜덤 번호 생성기 회로(100)의 실제 동작에서 활용될 수 있다는 것이 인지되어야 한다. 랜덤 번호 생성기 회로(100)의 회로 동작이 본질적으로 무질서하지만, 가장 짧은 비트 패턴들의 출력에서 발생의 주파수는 이득 제어기(140)에 의해 추후 적용될 수 있는 이득과 연관될 수 있다. 따라서, 출력된 랜덤화된 디지털 비트 패턴(130)의 충분한 엔트로피를 보장하기 위해 피드백 제어 이득에 적용하도록 이득 제어기(140)에 의해 이용될 수 있는 패턴들이 출현한다.

[0029] 도 3을 간략히 추가로 참조하여, 패턴들의 발생들의 퍼센티지 레이트(y-축) 대 이득 제어기에 의해 제어되는 아날로그 출력 이득 팩터(x-축)를 예시하는 차트(300)가 도시된다. 예를 들어, 라인(302)(동일한 값의 3개의 연속적인 비트들(즉, 모두 0들 또는 모두 1들)을 갖는 패턴들의 발생이 라인(302)에 의해 도시됨)을 참조하면, 라인(302)은 이득 제어기에 의해 제어되기 때문에, 아날로그 출력이 각각의 모든 클록 사이클마다 배가되도록 이득이 세팅될 때의 25%로부터 아날로그 출력이 각각의 모든 클록 사이클마다 단지 1.62배(또는 그 미만) 만큼 상승할 때의 0%까지 비교적 스무스하게(smoothly) 하락한다. 따라서, 이득 제어의 예는 패턴들이 관찰되지 않는 동안 느리게 그리고 점진적으로 이득을 증가시킬 수 있고, 예를 들어, 이 패턴들이 1% 또는 심지어 .1% 주파수로 관찰되도록, 이 패턴들 중 하나가 관찰될 때 (예를 들어, 100 또는 1,000배만큼 많은) 훨씬 더 큰 이득이 선택적으로 감소한다.

[0030] 이득 제어기에 의해 제어되기 때문에, 아날로그 출력이 각각의 모든 클록 사이클마다 배가될 때 12.5%에서 발생이 시작하고, 아날로그 출력이 각각의 모든 클록 사이클마다 단지 1.84배(또는 그 미만)만큼 상승할 때의 0%로 하락하는 것을 제외하면, 유사한 거동이 4개의 연속적인 동일 비트들의 패턴을 갖는 라인(306)에서 발생한다. (예를 들어, 포화의 영역들로부터 더 넓은 마진(margin)들을 제공하기 위해) 더 낮은 이득이 요구되는 경우, 다른 비트 패턴들은 이득이 합리적인지를 결정하는데 이용될 수 있다. 예를 들어, 라인 310에 의해 도시된 바와 같이, 비트 패턴들 : 0010, 0110, 1101 및 1001; 대안적으로, 그의 역; (오버랩하는 패턴들을 포함함)의 발생은, 아날로그 출력이 각각의 모든 클록 사이클마다 1.27배(또는 그 미만) 만큼 상승할 때 50%으로 대략 일정하지만, 그렇지 않으면 그보다 더 낮다. 그러므로, 이득 제어기(140)의 이득은 출력된 랜덤화된 디지털 비트 패턴(130)의 충분한 엔트로피를 보장하기 위해 출력된 랜덤화된 디지털 비트 패턴에서 미리 결정된 특정 비트 패턴들의 발생 및/또는 미리 결정된 양의 연속적인 수들의 검출에 기초하여 아날로그 블록(103)의 시상수를 변동시키도록 계산되어 아날로그 블록(103)에 적용될 수 있다.

[0031] 이득 제어기(140)의 이용을 포함하는 랜덤 번호 생성기 회로(100)의 앞서 설명된 구현은, 전압 제어식 전류 소스(202) 및 커패시터(204)(예를 들어, 도 2 참조)인 표준 적분기(106) 또는 앞서-설명된 특수 적분기와 함께 활용될 수 있고 전압 제어식 전류 소스가 트랜지스터 회로일 수 있다는 것이 인지되어야 한다. 앞서 설명된 바와 같이, 이러한 타입의 구현은 SOC(system on a chip)와 같은 실리콘-기반 집적 회로에 대해 매우 적합한 구성일 수 있다.

[0032] 그러나 도 1을 재차 참조하면, 본 발명의 실시예들은, 앞서 설명된 바와 같이, 이득 제어기(140)를 활용할 필요가 없고, 이득 제어기(140)의 이용 없이 동작할 수 있다는 것이 인지되어야 한다. 일 실시예에서, 랜덤 번호 생성기 회로(100)는, 전압 제어식 전류 소스(202) 및 커패시터(204)를 포함하는 적분기(106)에 커플링되는 합산 아날로그 증폭기(102)를 포함할 수 있으며, 여기서 전압 제어식 전류 소스(202)의 출력은 합산 아날로그 증폭기(102)에 피드백된다. 추가로, 랜덤 번호 생성기 회로(100)는 전압 제어식 전류 소스(202) 및 래치(120)에 커플링되는 임계치 검출기(110)를 포함한다. 래치(120)는 임계치 검출기(110) 및 클록 소스(124)에 커플링된다. 이 실시예에서, 래치(120)는, 임계치 검출기(110)의 출력에 기초하여, 합산 아날로그 증폭기(102)에 또한 피드백되는 랜덤화된 디지털 비트 패턴(130)을 출력한다. 합산 아날로그 증폭기(102)는 전압 제어식 전류 소스(202)의 피드백된 출력에 랜덤화된 디지털 비트 패턴(130)을 부가한다. 이 실시예는 이득 제어기(140)의 이용 없이, 앞서 상세히 설명되었다. 이 특정한 구현 예에서, 전압 제어 전류 소스(202) 및 커패시터(204)에 커플링되는 합산 아날로그 증폭기(102)는, 래치(120)로부터 출력된 랜덤화된 디지털 비트 패턴(130)이 합산 아날로그 증폭기(102)에 피드백되는 전압 제어식 전류 소스(202)의 출력을 항상 초과하도록 구성될 수 있어서, 심지어 전압 제어 전류 소스(202)로부터의 포화된 출력 상태에서조차, 래치(120)로부터의 출력은 전압 제어식 전류 소스(202)로부터의 출력이 포화된 출력 상태로부터 멀어지게 한다. 앞서 상세히 설명된 바와 같이, 전압 제어식 전류 소스(202)를 활용하는 이러한 타입의 랜덤 번호 생성기 회로(100)는, 앞서 상세히 설명된 바와 같이, 동일하거나 및/또는 유사한 방식으로 이득 제어기(140)를 마찬가지로 활용할 수 있다는 것이 인지되어야 한다 .

[0033] 그러므로, 앞서 상세히 설명된 바와 같이, 링 오실레이터들과 같은 다른 엔트로피 소스들과 달리, 랜덤 번호 생성기 회로(100)의 랜덤화된 디지털 비트 패턴(130)에서 엔트로피를 생성하기 위해 RHP 폴을 갖는 아날로그 블록(103)을 활용함으로써, 아날로그 블록(103) 엔트로피 소스는, 랜덤 번호 생성기 회로(100)의 동작 파라미터들이 앞서 설명되었던 바와 같이 합리적 제한들 내에서 유지될 수 있는 경우, 외부 신호 주입에 대해 견고하게 동작할 수 있다. 추가로, 앞서 설명된 바와 같이, 랜덤 번호 생성기 회로(100)에 의해 생성된 엔트로피 소스는 모델링될 수 있고, 엔트로피 레이트는 루프 이득이 주어진 범위 내에 있는 것으로 알려지는 경우 수량화 가능한 양을 초과하는 것으로 볼 수 있다. 이는 귀중한 보안 보장들이 출력된 랜덤화된 디지털 비트 패턴(130)의 랜덤성에 관해 이루어지도록 허용한다. 추가로, 일 실시예에서, 이득 제어기(140)는 출력된 랜덤화된 디지털 비트 패턴(130)의 충분한 엔트로피를 보장하기 위해 아날로그 블록(103)의 루프 이득을 변경시키도록 적분기(106) 및/또는 합산 아날로그 증폭기(102)에 이득을 적용하는데 이용될 수 있다. 일 예에서, 이득은 아날로그 블록의 시상수를 변동시키도록 이득 제어기(140)에 의해 합산 아날로그 증폭기(102)에 적용될 수 있다. 특히, 전압, 온도 및 프로세스 변동들로 인해 몇 개의 클록 기간들의 범위에 걸쳐서 시상수가 변동하도록 허용하는 대신, 이득 제어기(140)는 원하는 값으로 시상수를 조정하고 그리하여 랜덤화된 디지털 비트 패턴(130)에 대한 충분한 엔트로피 출력을 보장하는데 이용될 수 있다.

[0034] 도 4를 간략히 참조하면, 출력된 랜덤화된 디지털 비트 패턴을 생성하기 위한 방법이 개시된다. 블록(402)에서, 랜덤화된 디지털 비트 패턴은 합산 아날로그 증폭기 출력을 생성하도록 합산 아날로그 증폭기에서 적분기의 출력에 부가된다. 블록(404)에서, 합산 아날로그 증폭기 출력은 적분기에 송신된다. 블록(406)에서, 적분기의 출력은 합산 아날로그 증폭기에 피드백된다. 블록(408)에서, 적분기로부터의 출력은 임계치 검출기에 대한 입력으로서 송신된다. 블록(410)에서, 임계치 검출기로부터의 출력은, 래치에 송신되며, 여기서 임계치 검출기로부터의 출력에 기초하여, 래치는 랜덤화된 디지털 비트 패턴을 출력하며, 여기서 랜덤화된 디지털 비트 패턴은 합산 아날로그 증폭기에 피드백된다. 블록(412)에서, 이득은 출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 아날로그 블록의 루프 이득을 변동시키도록 합산 아날로그 증폭기에 적용된다.

[0035] 앞서-설명된 랜덤 번호 생성기(110)는 임의의 타입의 컴퓨팅 디바이스 또는 시스템과 함께 활용될 수 있다는 것이 인지되어야 한다.

[0036] 본원에서 이용되는 바와 같이, "컴퓨팅 디바이스 또는 시스템"이란 용어는, 랩톱 및 데스크톱 컴퓨터들, 태블릿들, 스마트폰들, 텔레비전들, 홈 가전들, 셀룰러 전화들, 개인용 텔레비전 디바이스들, 개인용 데이터 보조기기들(PDA들), 팜-탑 컴퓨터들, 무선 전자 메일 수신기들, 멀티미디어 인터넷 인에이블 셀룰러 전화들, 글로벌 포지셔닝 시스템(GPS) 수신기들, 무선 게임 제어기들, 운송수단(예를 들어, 자동차) 내의 수신기들, 상호작용식 게임 디바이스들, 노트북들, 스마트북들, 넷북들, 모바일 텔레비전 디바이스들, 또는 임의의 데이터 프로세싱 장치를 포함(그러나 이것으로 제한되지 않음)하는 임의의 형태의 프로그래밍 가능 컴퓨터 디바이스를 지칭한다.

[0037] 충분한 엔트로피를 갖는 랜덤 번호들의 생성을 위해 앞서 설명된 랜덤 번호 생성기(110)를 활용할 수 있는 예시적인 컴퓨팅 디바이스(500)가 도 5에서 예시된다. 컴퓨팅 디바이스(500)는 버스(505)를 통해 전기적으로 커플링(또는 그렇지 않으면, 적절할 때 통신할 수 있음)될 수 있는 하드웨어 엘리먼트들을 포함하는 것으로 도시된다. 하드웨어 엘리먼트들은, 제한 없이, 하나 또는 그 초과의 범용 프로세서들 및/또는 하나 또는 그 초과의 특수-목적 프로세서들(예컨대, 디지털 신호 프로세싱 칩들, 그래픽 가속 프로세서들 및/또는 기타 등)을 포함하는 하나 또는 그 초과의 프로세서들(510); 하나 또는 그 초과의 입력 디바이스들(515)(예를 들어, 키보드, 키패드, 터치스크린, 마우스 등); 및 적어도 디스플레이 디바이스(521)를 포함하는 하나 또는 그 초과의 출력 디바이스들(520)을 포함할 수 있고, 제한 없이 스피커, 프린터 및/또는 기타 등을 추가로 포함할 수 있다.

[0038] 컴퓨팅 디바이스(500)는 추가로 하나 또는 그 초과의 비-일시적인 저장 디바이스들(525)을 포함(및/또는 이와 통신)할 수 있으며, 이는 제한 없이, 로컬 및/또는 네트워크 액세스 가능 저장소를 포함할 수 있고 및/또는, 제한없이, 디스크 드라이브, 드라이브 어레이, 광학 저장 디바이스, 고상 저장 디바이스, 예컨대, 랜덤 액세스 메모리("RAM") 및/또는 판독-전용 메모리("ROM")를 포함할 수 있으며, 이들은, 프로그래밍 가능하고, 플래시-업데이트 가능하고 및/또는 기타 등등이 가능할 수 있다. 이러한 저장 디바이스들은 제한 없이, 다양한 파일 시스템들, 데이터베이스 구조들 및/또는 기타 등을 포함하는 임의의 적절한 데이터 저장소들을 구현하도록 구성될 수 있다.

[0039] 컴퓨팅 디바이스(500)는 또한, 제한 없이, 모뎀, 네트워크 카드(무선 또는 유선), 적외선 통신 디바이스, 무선 통신 디바이스 및/또는 칩셋(예컨대, 블루투스 디바이스, 802.11 디바이스, Wi-Fi 디바이스, WiMax 디바이스, 셀룰러 통신 디바이스 등) 및/또는 기타 등을 포함할 수 있는 통신 서브시스템(530)을 포함할 수 있다. 통신 서브시스템(530)은 데이터가 네트워크, 다른 컴퓨터 시스템들 및/또는 여기서 설명된 임의의 다른 디바이스들을 통해 교환되도록 허용할 수 있다. 다수의 실시예들에서, 컴퓨팅 디바이스(500)는 위에서 설명된 바와 같이 RAM 또는 ROM 디바이스들을 포함할 수 있는 작업 메모리(working memory)(535)를 더 포함할 것이다. 추가로, 컴퓨팅 디바이스(500)는 그것을 통해 메모리 레퍼런스들을 전달한 컴퓨터 하드웨어 유닛인 시스템 메모리 관리 유닛(MMU)을 포함할 수 있으며, 애플리케이션들을 구현하기 위해 물리적 어드레스로의 가상 메모리 어드레스들의 변환을 수행하는데 이용될 수 있다. 컴퓨팅 디바이스(500)는 또한, 운영 체제(540), 애플리케이션들(545), 디바이스 구동기들, 실행 가능 라이브러리들, 및/또는 다른 코드를 비롯해서, 작업 메모리(535) 내에 현재 로케이팅되는 것으로서 도시되는 소프트웨어 엘리먼트들을 포함할 수 있다.

[0040] 단지 예로서, 앞서 논의된 방법(들)에 관하여 설명된 하나 또는 그 초과의 프로시저들은, 컴퓨팅 디바이스(및/또는 컴퓨팅 디바이스 내의 프로세서)에 의해 실행 가능한 명령들 및/또는 코드로서 구현될 수 있으며; 일 양상에서, 그러면, 이러한 코드 및/또는 명령들은 본 발명의 실시예에 따라, 설명된 방법들에 따른 하나 또는 그 초과의 동작들을 수행하도록 범용 컴퓨터(예를 들어, 컴퓨팅 디바이스)를 구성 및/또는 적응시키는데 이용될 수 있다. 이들 명령들 및/또는 코드의 세트는 비-일시적인 컴퓨터-판독 가능 저장 매체 상에 저장될 수 있다. 일부 경우들에서, 저장 매체는 컴퓨팅 디바이스(500)와 같은 컴퓨터 디바이스 내에 포함될 수 있다. 다른 실시예들에서, 저장 매체는, 컴퓨터 시스템과 별개일 수 있고(예를 들어, 컴팩트 디스크와 같은 제거 가능 매체) 및/또는 설치 패키지에서 제공될 수 있어서, 저장 매체는 거기에 저장되어 있는 명령들/코드로 범용 컴퓨터를 프로그래밍, 구성 및/또는 적응시키는데 이용될 수 있게 된다. 이들 명령들은 실행 가능한 코드의 형태를 취할 수 있으며, 이는 컴퓨터화된 컴퓨팅 디바이스(500)에 의해 실행 가능하고 및/또는 (예를 들어, 다양한 일반적으로 이용 가능한 컴파일러들, 설치 프로그램들, 압축/압축해제 유틸리티들 등 중 임의의 것을 이용하여) 컴퓨팅 디바이스(500) 상에 컴파일 및/또는 설치 시에, 추후에 실행 가능한 코드의 형태를 취하는 소스 및/또는 설치 가능 코드의 형태를 취할 수 있다,

[0041] 랜덤 번호 생성기(110)는 예시적인 컴퓨팅 디바이스(500)에 의해 요청된 임의의 기능들에 대해 충분한 엔트로피를 갖는 랜덤 번호들의 생성을 위해 예시적인 컴퓨팅 디바이스(500)에 의해 활용될 수 있다.

[0042] 앞서 설명된 본 발명의 양상들은 프로세서들에 의한 명령들의 실행과 함께 구현될 수 있다는 것이 인지되어야 한다. 특히, 프로세서를 포함(그러나 이것으로 제한되지 않음)하는 디바이스들의 회로는, 앞서 설명된 본 발명의 실시예들에 따른 방법이나 프로세스를 실행하기 위해, 명령의 실행, 루틴 또는 프로그램의 제어 하에 동작할 수 있다. 예를 들어, 이러한 프로그램은, (예를 들어 메모리 및/또는 다른 위치에 저장되는) 소프트웨어 또는 펌웨어로 구현될 수 있고, 프로세서들, 및/또는 디바이스들의 다른 회로에 의해 구현될 수 있다. 또한, 프로세서, 마이크로프로세서, 회로, 제어기 등의 용어는 로직, 커맨드, 명령, 소프트웨어, 펌웨어, 기능 등을 실행할 수 있는 임의의 타입의 로직 또는 회로를 지칭한다는 것이 이해되어야 한다.

[0043] 디바이스가 모바일 또는 무선 디바이스인 경우, 이들이 하나 또는 그 초과의 무선 통신 링크들을 경유하여, 임의의 적절한 무선 통신 기술에 기초하거나 아니면 이를 지원하는 무선 네트워크 통해 통신할 수 있다는 것이 이해되어야 한다. 예를 들어, 일부 양상들에서, 무선 디바이스 및 다른 디바이스들은 무선 네트워크를 포함하는 네트워크와 연관될 수 있다. 일부 양상들에서, 네트워크는 인체 영역 네트워크 또는 개인 영역 네트워크(예를 들어, 울트라 광대역 네트워크)를 포함할 수 있다. 일부 양상들에서, 네트워크는 로컬 영역 네트워크 또는 광역 네트워크를 포함할 수 있다. 무선 디바이스는 예를 들어, 3G, LTE, 어드밴스드 LTE, 4G, CDMA, TDMA, OFDM, OFDMA, WiMAX, 및 WiFi와 같은 다양한 무선 통신 기술들, 프로토콜들 또는 표준들 중 하나 또는 그 초과를 지원하거나, 또는 그렇지 않고 이용할 수 있다. 유사하게, 무선 디바이스는 다양한 대응하는 변조 또는 멀티플렉싱 방식들 중 하나 또는 그 초과를 지원하거나, 그렇지 않고 이용할 수 있다. 무선 디바이스는 이에 따라 위의 또는 다른 무선 통신 기술들을 사용하여 하나 또는 그 초과의 무선 통신 링크들을 통해 설정하고 통신하기 위해 적절한 컴포넌트들(예를 들면, 공중 인터페이스)을 포함할 수 있다. 예를 들어, 디바이스는 무선 매체를 통한 통신을 용이하게 하는 다양한 컴포넌트들(예를 들어, 신호 생성기들 및 신호 프로세서들)을 포함할 수 있는 연관된 전송기 및 수신기 컴포넌트들(예를 들어, 전송기 및 수신기)을 갖는 무선 트랜시버를 포함할 수 있다. 잘 알려진 바와 같이, 모바일 무선 디바이스는, 그에 따라 다른 모바일 디바이스, 셀 폰들, 다른 유선 및 무선 컴퓨터들, 인터넷 웹 사이트 등과 무선으로 통신할 수 있다.

[0044] 본 발명의 교시는 다양한 장치들(예를 들어, 디바이스들)에 통합(예를 들어, 다양한 장치들 내에 구현 또는 이에 의해 수행)될 수 있다. 예를 들어, 여기에서 교시된 하나 또는 그 초과의 양상들은, 전화(예를 들어, 셀룰러 전화), 개인용 디지털 보조기기("PDA"), 태블릿, 모바일 컴퓨터, 랩톱 컴퓨터, 엔터테인먼트 디바이스(예를 들어, 음악 또는 비디오 디바이스), 헤드셋(예를 들어, 헤드폰들, 이어폰 등), 의료용 디바이스(예를 들어, 생체측정 센서, 심박수 모니터, 보수계, EKG 디바이스 등), 사용자 I/O 디바이스, 컴퓨터, 유선 컴퓨터, 고정된 컴퓨터, 데스크톱 컴퓨터, 서버, 매장(point-of-sale) 디바이스, 셋톱 박스, 또는 임의의 다른 적합한 디바이스에 통합될 수 있다. 이들 디바이스들은 상이한 전력 및 데이터 요구 사항을 가질 수 있다.

[0045] 일부 양상들에서, 무선 디바이스는 통신 시스템에 대한 액세스 디바이스(예를 들어, Wi-Fi 액세스 포인트)를 포함할 수 있다. 이러한 액세스 디바이스는 예를 들어, 유선 또는 무선 통신 링크를 통해 다른 네트워크(예를 들어, 인터넷 또는 셀룰러 네트워크와 같은 광역 네트워크)에 대한 연결성을 제공할 수 있다. 따라서, 액세스 디바이스는 다른 디바이스(예를 들어, WiFi 스테이션)가 다른 네트워크 또는 일부 다른 기능에 액세스하게 할 수 있다.

[0046] 당업자들은, 정보 및 신호들이 다양한 다른 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 결합으로 표현될 수 있다.

[0047] 본원에 개시된 실시예와 관련하여 설명된 다양한 예시적인 로직 블록, 모듈, 회로, 및 알고리즘 단계는, 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합으로 구현될 수 있다는 것을 당업자는 추가로 이해할 것이다. 하드웨어와 소프트웨어의 이러한 상호 교환 가능성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 이들의 기능성의 관점에서 일반적으로 상술되었다. 이러한 기능이 하드웨어 또는 소프트웨어로 구현되는지 여부는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방식들로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.

[0048] 본 명세서에 개시된 실시예와 관련하여 설명된 다양한 예시적인 로직 블록, 모듈, 및 회로들은, 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 본원에 설명된 기능을 수행하도록 설계된 이들의 임의의 결합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 결합, 예를 들어, DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 연결된 하나 또는 그 초과의 마이크로프로세서들 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.

[0049] 본원에 개시된 실시예들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은, RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당업계에 공지된 저장 매체의 임의의 다른 형태에 상주할 수 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세서는 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 개별 컴포넌트들로서 상주할 수 있다.

[0050] 하나 또는 그 초과의 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 컴퓨터 프로그램 제품으로서 소프트웨어로 구현되는 경우, 기능들은, 하나 또는 그 초과의 명령들 또는 코드로서 컴퓨터 판독가능 매체 상에 저장되거나 이를 통해 전송될 수 있다. 컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체 일 수 있다. 제한적이지 않은 예로서, 이러한 컴퓨터 판독 가능 매체는, RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 전달하거나 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스 될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독 가능 매체라고 적절하게 지칭된다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다용도 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 이들의 결합들은 또한 컴퓨터 판독 가능 매체들의 범위 내에 포함되어야 한다.

[0051] 개시된 실시예들의 앞선 설명은 임의의 당업자가 본 발명을 실시하거나 이용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형들은 당업자에게 쉽게 명백해질 것이며, 본원에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시 형태에 적용될 수도 있다. 따라서 본 발명은 본원에서 도시된 실시예들로 제한되도록 의도되는 것이 아니라, 본원에서 개시된 신규한 특징들 및 원리들에 부합하는 최광의의 범위로 허여되어야 한다.

Claims

랜덤 번호 생성기로서,
아날로그 블록 ― 합산 아날로그 증폭기; 및 상기 합산 아날로그 증폭기에 커플링되는 적분기(integrator)를 포함하고, 상기 적분기의 출력은 상기 합산 아날로그 증폭기에 피드백됨 ― ;
상기 적분기에 커플링되는 임계치 검출기;
상기 임계치 검출기 및 클록에 커플링되는 래치 ― 상기 래치는, 상기 임계치 검출기로부터의 출력에 기초하여, 랜덤화된 디지털 비트 패턴을 출력하고, 상기 합산 아날로그 증폭기는 상기 랜덤화된 디지털 비트 패턴을 상기 적분기의 피드백된 출력에 부가함 ― ; 및
출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 상기 아날로그 블록의 루프 이득을 변동시키도록 상기 아날로그 블록에 이득을 적용하기 위한 이득 제어기
를 포함하고,
상기 합산 아날로그 증폭기 및 상기 적분기는 임펄스 응답이 시간에 따라 지수적으로 성장하는 전압인 라이트-핸드-플레인-폴(Right-Hand-Plane-Pole) 전달 함수를 구현하는,
랜덤 번호 생성기.
제 1 항에 있어서,
상기 이득 제어기는, 적용된 이득을 통해, 상기 클록의 이전 사이클 이후 비-포화 범위로부터, 상기 클록의 하나의 클록 사이클 내에서 상기 적분기의 출력이 벗어나는 것을 방지하기에 충분히 길게 되도록 그리고 상기 출력된 랜덤화된 디지털 비트 패턴의 엔트로피가 충분히 높아서 넉넉하게 되기에 충분히 짧게 되도록 상기 아날로그 블록의 시상수를 조정하는,
랜덤 번호 생성기.
제 1 항에 있어서,
상기 적분기는 전압 제어식 전류 소스 및 커패시터인,
랜덤 번호 생성기.
제 3 항에 있어서,
상기 전압 제어식 전류 소스는 트랜지스터 회로인,
랜덤 번호 생성기.
제 3 항에 있어서,
상기 이득 제어기는, 상기 출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 시상수를 변동시키도록 상기 전압 제어식 전류 소스에 이득을 적용하는,
랜덤 번호 생성기.
제 1 항에 있어서,
상기 이득 제어기는, 상기 합산 아날로그 증폭기 및 상기 적분기의 회로 특성의 시간에 걸친 전압 및 온도 변동들을 반영하는 상기 출력된 랜덤화된 디지털 비트 패턴의 계산된 통계에 기초하여 상기 아날로그 블록에 상기 이득을 적용하는,
랜덤 번호 생성기.
제 1 항에 있어서,
상기 이득 제어기는, 상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 양의 연속적인 수들의 검출에 기초하여, 상기 아날로그 블록의 시상수를 변동시키도록 상기 아날로그 블록에 상기 이득을 적용하는,
랜덤 번호 생성기.
제 1 항에 있어서,
상기 이득 제어기는, 상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 특정 비트 패턴들의 발생들의 검출에 기초하여, 상기 아날로그 블록의 시상수를 변동시키도록 상기 아날로그 블록에 상기 이득을 적용하는,
랜덤 번호 생성기.
제 1 항에 있어서,
상기 랜덤 번호 생성기는 실리콘-기반 SOC(system-on-a-chip) 상에 구성되는,
랜덤 번호 생성기.
랜덤 번호 생성기로서,
아날로그 블록 ― 합산 아날로그 증폭기; 및 커패시터에 커플링되고 상기 합산 아날로그 증폭기에 커플링되는 전압 제어식 전류 소스를 포함하고, 상기 전압 제어식 전류 소스의 출력은 상기 합산 아날로그 증폭기에 피드백됨 ― ;
상기 전압 제어식 전류 소스에 커플링되는 임계치 검출기; 및
상기 임계치 검출기 및 클록에 커플링되는 래치
을 포함하고,
상기 래치는 상기 임계치 검출기로부터의 출력에 기초하여, 랜덤화된 디지털 비트 패턴을 출력하고, 상기 합산 아날로그 증폭기는 상기 전압 제어식 전류 소스의 피드백된 출력에 상기 랜덤화된 디지털 비트 패턴을 부가하고, 상기 합산 아날로그 증폭기 및 상기 커패시터에 커플링되는 전압 제어식 전류 소스는 임펄스 응답이 시간에 따라 지수적으로 성장하는 전압인 라이트-핸드-플레인-폴 전달 함수를 구현하는,
랜덤 번호 생성기.
제 10 항에 있어서,
상기 전압 제어식 전류 소스에 커플링되는 합산 아날로그 증폭기 및 상기 커패시터는, 상기 래치로부터 출력되는 출력된 랜덤화된 디지털 패턴이 상기 합산 아날로그 증폭기에 피드백되는 상기 전압 제어식 전류 소스의 출력을 항상 초과하도록 구성되어서, 심지어 상기 전압 제어식 전류 소스로부터의 포화된 출력 상태에서 조차, 상기 래치로부터의 출력은 상기 전압 제어식 전류 소스로부터의 출력이 상기 포화된 출력 상태로부터 멀어지게 하기 시작하는,
랜덤 번호 생성기.
제 10 항에 있어서,
상기 전압 제어식 전류 소스는 트랜지스터 회로인,
랜덤 번호 생성기.
제 10 항에 있어서,
상기 출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 상기 아날로그 블록의 시상수(time constant)를 변동시키도록 상기 아날로그 블록에 이득을 적용하기 위한 이득 제어기
를 더 포함하는,
랜덤 번호 생성기.
제 13 항에 있어서,
상기 이득 제어기는, 적용된 이득을 통해, 상기 클록의 이전 사이클 이후 비-포화 범위로부터, 상기 클록의 하나의 클록 사이클 내에서 상기 적분기의 출력이 벗어나는 것을 방지하기에 충분히 길게 되도록 그리고 상기 출력된 랜덤화된 디지털 비트 패턴의 엔트로피가 넉넉하기에 충분히 짧게 되도록 상기 아날로그 블록의 시상수를 조정하는,
랜덤 번호 생성기.
제 13 항에 있어서,
상기 이득 제어기는, 상기 합산 아날로그 증폭기, 상기 전압 제어식 전류 소스 및 상기 커패시터의 특성의 시간에 걸친 전압 및 온도 변동을 반영하는 상기 출력된 랜덤화된 디지털 비트 패턴의 계산된 통계에 기초하여 상기 아날로그 블록에 상기 이득을 적용하는,
랜덤 번호 생성기.
제 13 항에 있어서,
상기 이득 제어기는, 상기 출력된 랜덤화된 디지털 비트 패턴에서 미리 결정된 수의 연속적으로 반복되는 비트들로 구성되는 패턴들의 검출에 기초하여, 상기 아날로그 블록의 시상수를 변동시키도록 상기 아날로그 블록에 상기 이득을 적용하는,
랜덤 번호 생성기.
제 13 항에 있어서,
상기 이득 제어기는, 상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 특정 비트 패턴들의 검출에 기초하여, 상기 아날로그 블록의 시상수를 변동시키도록 상기 아날로그 블록에 상기 이득을 적용하는,
랜덤 번호 생성기.
제 10 항에 있어서,
상기 랜덤 번호 생성기는 실리콘-기반 SOC(system-on-a-chip)에 통합되는,
랜덤 번호 생성기.
방법으로서,
합산 아날로그 증폭기 출력을 생성하도록 합산 아날로그 증폭기에서 적분기의 출력에 랜덤화된 디지털 비트 패턴을 부가하는 단계;
상기 합산 아날로그 증폭기 출력을 상기 적분기에 송신하는 단계;
상기 적분기의 출력을 상기 합산 아날로그 증폭기에 피드백하는 단계;
상기 적분기로부터의 출력을 임계치 검출기에 대한 입력으로서 송신하는 단계;
상기 임계치 검출기로부터의 출력을 래치에 송신하는 단계 ― 상기 임계치 검출기로부터의 출력에 기초하여, 상기 래치는 상기 랜덤화된 디지털 비트 패턴을 출력하고, 상기 랜덤화된 디지털 비트 패턴은 상기 합산 아날로그 증폭기에 피드백됨 ― ; 및
출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 상기 합산 아날로그 증폭기 및 상기 적분기의 루프 이득을 변동시키도록 상기 합산 아날로그 증폭기에 이득을 적용하는 단계
를 포함하고,
상기 합산 아날로그 증폭기 및 상기 적분기는 임펄스 응답이 시간에 따라 지수적으로 성장하는 전압인 라이트-핸드-플레인-폴 전달 함수를 구현하는,
방법.
제 19 항에 있어서,
클록의 이전 사이클 이후 비-포화 범위로부터, 상기 클록의 하나의 클록 사이클 내에서 상기 적분기의 출력이 벗어나는 것을 방지하기에 충분히 길게 되도록 그리고 상기 출력된 랜덤화된 디지털 비트 패턴의 엔트로피가 넉넉하기에 충분히 짧게 되도록 상기 합산 아날로그 증폭기 및 상기 적분기로 구성된 폐루프 회로의 시상수를 조정하기 위해 이득을 적용하는 단계
를 더 포함하는,
방법.
제 19 항에 있어서,
상기 적분기는 전압 제어식 전류 소스 및 커패시터인,
방법.
제 21 항에 있어서,
상기 전압 제어식 전류 소스는 트랜지스터 회로인,
방법.
제 21 항에 있어서,
상기 출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 시상수를 변동시키도록 상기 전압 제어식 전류 소스에 이득을 적용하는 단계
를 더 포함하는,
방법.
제 19 항에 있어서,
상기 합산 아날로그 증폭기 및 상기 적분기의 회로 특성의 시간에 걸친 전압 및 온도 변동들을 반영하는 상기 출력된 랜덤화된 디지털 비트 패턴의 계산된 통계에 기초하여 상기 합산 아날로그 증폭기에 상기 이득을 적용하는 단계
를 더 포함하는,
방법.
제 19 항에 있어서,
상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 양의 연속적인 수들의 검출에 기초하여, 상기 합산 아날로그 증폭기의 시상수를 변동시키도록 상기 합산 아날로그 증폭기에 상기 이득을 적용하는 단계
를 더 포함하는,
방법.
제 19 항에 있어서,
상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 특정 비트 패턴들의 검출에 기초하여, 상기 합산 아날로그 증폭기 및 적분기로 구성된 폐루프 회로의 시상수를 변동시키도록 상기 합산 아날로그 증폭기에 상기 이득을 적용하는 단계
를 더 포함하는,
방법.
방법으로서,
합산 아날로그 증폭기 출력을 생성하도록 합산 아날로그 증폭기에서 커패시터에 커플링되는 전압 제어식 전류 소스의 출력에 랜덤화된 디지털 비트 패턴을 부가하는 단계;
상기 전압 제어식 전류 소스에 상기 합산 아날로그 증폭기 출력을 송신하는 단계;
상기 합산 아날로그 증폭기에 상기 전압 제어식 전류 소스의 출력을 피드백하는 단계;
임계치 검출기에 대한 입력으로서 상기 전압 제어식 전류 소스로부터의 출력을 송신하는 단계; 및
상기 임계치 검출기로부터의 출력을 래치에 송신하는 단계
를 포함하고,
상기 임계치 검출기로부터의 출력에 기초하여, 상기 래치는 상기 랜덤화된 디지털 비트 패턴을 출력하고, 상기 랜덤화된 디지털 비트 패턴은 상기 합산 아날로그 증폭기에 피드백되고, 상기 합산 아날로그 증폭기 및 상기 커패시터에 커플링되는 전압 제어식 전류 소스는 임펄스 응답이 시간에 따라 지수적으로 성장하는 전압인 라이트-핸드-플레인-폴 전달 함수를 구현하는,
방법.
제 27 항에 있어서,
상기 전압 제어식 전류 소스에 커플링되는 합산 아날로그 증폭기 및 상기 커패시터는, 상기 래치로부터 출력되는 출력된 랜덤화된 디지털 패턴이 상기 합산 아날로그 증폭기에 피드백되는 상기 전압 제어식 전류 소스의 출력을 항상 초과하도록 구성되어서, 심지어 상기 전압 제어식 전류 소스로부터의 포화된 출력 상태에서 조차, 상기 래치로부터의 출력은 상기 전압 제어식 전류 소스로부터의 출력이 상기 포화된 출력 상태로부터 멀어지게 하기 시작하는,
방법.
제 27 항에 있어서,
상기 전압 제어식 전류 소스는 트랜지스터 회로인,
방법.
제 27 항에 있어서,
출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 상기 합산 아날로그 증폭기 및 상기 적분기로 구성된 폐루프 회로의 시상수를 변동시키도록 상기 합산 아날로그 증폭기에 이득을 적용하는 단계
를 더 포함하는,
방법.
제 30 항에 있어서,
상기 합산 아날로그 증폭기 및 상기 적분기로 구성된 폐루프 회로의 시상수를 조정하도록 적용된 이득은 클록의 이전 사이클 이후 비-포화 범위로부터, 상기 클록의 하나의 클록 사이클 내에서 상기 적분기의 출력이 벗어나는 것을 방지하기에 충분히 길게 되도록 그리고 상기 출력된 랜덤화된 디지털 비트 패턴의 엔트로피가 충분히 높아서 넉넉하게 되기에 충분히 짧게 되도록 구성되는,
방법.
제 30 항에 있어서,
상기 합산 아날로그 증폭기에 적용된 이득은, 상기 합산 아날로그 증폭기, 상기 전압 제어식 전류 소스 및 상기 커패시터의 시간에 걸친 전압 및 온도 변동들을 반영하는 상기 출력된 랜덤화된 디지털 비트 패턴의 계산된 통계에 기초하는,
방법.
제 30 항에 있어서,
상기 합산 아날로그 증폭기의 시상수를 변동시키도록 상기 합산 아날로그 증폭기에 적용된 이득은, 상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 양의 연속적인 수들의 검출에 기초하는,
방법.
제 30 항에 있어서,
상기 합산 아날로그 증폭기 및 적분기로 구성된 폐루프 회로의 시상수를 변동시키도록 상기 합산 아날로그 증폭기에 적용된 이득은 상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 특정 비트 패턴의 검출에 기초하는,
방법.
랜덤 번호 생성기로서,
출력을 생성하도록 래치로부터 수신된 랜덤화된 디지털 비트 패턴을 적분기의 출력에 부가하기 위한 수단;
상기 출력을 상기 적분기에 송신하기 위한 수단;
상기 적분기로부터의 출력을 임계치 검출기에 대한 입력으로서 송신하기 위한 수단;
상기 임계치 검출기로부터의 출력을 상기 래치에 송신하기 위한 수단 ― 상기 임계치 검출기로부터의 출력에 기초하여, 상기 래치는 상기 랜덤화된 디지털 비트 패턴을 출력함 ― ; 및
출력된 랜덤화된 디지털 비트 패턴의 충분한 엔트로피를 보장하기 위해 시상수를 변동시키도록 이득을 적용하기 위한 수단
을 포함하고,
상기 부가하기 위한 수단 및 상기 적분기는 임펄스 응답이 시간에 따라 지수적으로 성장하는 전압인 라이트-핸드-플레인-폴 전달 함수를 구현하는,
랜덤 번호 생성기.
제 35 항에 있어서,
상기 적분기는 전압 제어식 전류 소스 및 커패시터인,
랜덤 번호 생성기.
제 36 항에 있어서,
상기 전압 제어식 전류 소스는 트랜지스터 회로인,
랜덤 번호 생성기.
제 35 항에 있어서,
상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 양의 연속적인 수들의 검출에 기초하여 시상수를 변동시키도록 상기 이득을 적용하기 위한 수단
을 더 포함하는,
랜덤 번호 생성기.
제 35 항에 있어서,
상기 출력된 랜덤화된 디지털 비트 패턴의 미리 결정된 특정 비트 패턴의 검출에 기초하여 시상수를 변동시키도록 상기 이득을 적용하기 위한 수단
을 더 포함하는,
랜덤 번호 생성기.