KR20140143575A - Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same - Google Patents
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Abstract
Description
본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 탑 게이트 구조를 가지며, 도핑공정 없이 도체화 영역과 채널 영역을 구분함으로써 안정적인 박막 트랜지스터 특성을 확보한 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor (TFT) substrate for a flat panel display including a metal oxide semiconductor and a method of manufacturing the same. More particularly, the present invention relates to a thin film transistor substrate for a flat panel display including a metal oxide semiconductor having a top gate structure and stable characteristics of a thin film transistor by distinguishing a conductive region and a channel region without a doping process, and a manufacturing method thereof .
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. As a result, it has rapidly developed into a flat panel display device (FPD) capable of replacing a bulky cathode ray tube (CRT) with a thin, light and large area. The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), and an electrophoretic display device : ED) have been developed and utilized.
평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.A display panel (DP) constituting a flat panel display device includes a thin film transistor substrate on which thin film transistors allocated in pixel regions arranged in a matrix manner are arranged. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of a liquid crystal using an electric field. Such a liquid crystal display device is divided into a vertical electric field type and a horizontal electric field type in accordance with the direction of the electric field driving the liquid crystal.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.A vertical electric field type liquid crystal display device drives a liquid crystal of a TN (Twisted Nematic) mode by a vertical electric field formed between a pixel electrode and a common electrode arranged opposite to upper and lower substrates. Such a vertical electric field type liquid crystal display device has a disadvantage that the aperture ratio is large, but the viewing angle is narrow to about 90 degrees.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.The horizontal electric field type liquid crystal display device forms a horizontal electric field between a pixel electrode and a common electrode arranged in parallel to a lower substrate to drive an in plane switching (IPS) mode liquid crystal. Such an IPS mode liquid crystal display device has a wide viewing angle of about 160 degrees, but has a disadvantage of low aperture ratio and low transmittance. Specifically, in the IPS mode liquid crystal display device, in order to form the in-plane field, the interval between the common electrode and the pixel electrode is formed to be wider than the interval between the upper and lower substrates. In order to obtain an electric field of proper intensity, The electrodes are formed in a band shape having a constant width. An electric field substantially parallel to the substrate is formed between the pixel electrode and the common electrode in the IPS mode, but no electric field is formed in the liquid crystal above the pixel electrode and the common electrode. That is, the liquid crystal molecules placed on the pixel electrode and the common electrode are not driven and maintain the initial alignment state. The liquid crystal that maintains the initial state can not transmit light, which causes a decrease in aperture ratio and transmittance.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.A fringe field switching (FFS) type liquid crystal display device operated by a fringe field has been proposed to overcome the disadvantage of the IPS mode liquid crystal display device. The FFS-type liquid crystal display device has a common electrode and a pixel electrode in each pixel region with an insulating film interposed therebetween. The interval between the common electrode and the pixel electrode is narrower than the interval between the upper and lower substrates, To form a parabolic fringe field. The liquid crystal molecules interposed between the upper and lower substrates are operated by the fringe field, so that the aperture ratio and the transmittance can be improved.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.1 is a plan view showing a thin film transistor (TFT) substrate constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device. FIG. 2 is a cross-sectional view taken along the cutting line I-I 'in the thin film transistor substrate of the flat panel display shown in FIG.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.The thin film transistor substrate shown in FIGS. 1 and 2 includes a gate wiring GL and a data wiring DL intersecting each other with a gate insulating film GI interposed therebetween on a lower substrate SUB and a thin film transistor T). A pixel region is defined by the intersection structure of the gate line GL and the data line DL. The pixel region includes a pixel electrode PXL and a common electrode COM formed with a protective film PAS therebetween to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel region, and the common electrode COM is formed into a plurality of parallel strips.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM is supplied with a reference voltage (or common voltage) for liquid crystal driving through the common line CL.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.The thin film transistor T responds to the gate signal of the gate line GL so that the pixel signal of the data line DL is charged and held in the pixel electrode PXL. To this end, the thin film transistor T opposes the source electrode S and the source electrode S branched from the gate electrode G branched from the gate line GL, the data line DL, and the pixel electrode PXL, And a semiconductor layer A which overlaps the gate electrode G on the gate insulating film GI and forms a channel between the source electrode S and the drain electrode D. And may further include an ohmic contact layer for ohmic contact between the semiconductor layer (A) and the source electrode (S) and between the semiconductor layer (A) and the drain electrode (D).
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.Particularly, when the semiconductor layer (A) is formed of an oxide semiconductor material, it is advantageous for a large-area thin film transistor substrate having a high charging capacity due to high charge mobility characteristics. However, it is preferable that the oxide semiconductor material further includes an etch stopper (ES) for protecting the upper surface from the etchant in order to secure the stability of the device. More specifically, the process of separating the source electrode S and the drain electrode D by an etching process includes forming an etch stopper ES to protect the semiconductor layer A from the etchant flowing through the source electrode S and the drain electrode D desirable.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate line GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad terminal GPT through the gate pad contact hole GPH passing through the gate insulating film GI and the protective film PAS. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the protective film PAS.
화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL is connected to the drain electrode D on the gate insulating film GI. On the other hand, the common electrode COM is formed so as to overlap the pixel electrode PXL with the protective film PAS covering the pixel electrode PXL interposed therebetween. An electric field is formed between the pixel electrode (PXL) and the common electrode (COM), and the liquid crystal molecules arranged in the horizontal direction between the TFT substrate and the color filter substrate rotate due to dielectric anisotropy. The transmittance of light passing through the pixel region is varied according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.
도 2를 다시 참조하면, 소스 전극(S)과 게이트 전극(G) 그리고 드레인 전극(D)과 게이트 전극(G)이 각각 일정 부분씩 중첩된 구조를 갖는다. 이와 같이 소스-드레인 전극(S-D)과 게이트 전극(G)이 중첩되면 그 사이에 기생 용량이 발생하고, 이로 인해 박막 트랜지스터의 구동 성능에 문제가 발생할 수 있다. 또한, 반도체 채널 층(A)의 표면 위에 에치 스토퍼(ES)를 형성하는 과정에서, 에치 스토퍼(ES)를 패턴하는 식각 용액에 의해 반도체 채널 층(A)의 상부 표면 일부가 손상될 수 있다. 특히, 이 손상되는 부위는 소스-드레인 전극(S-D)이 각각 접촉하여 전자가 이동하는 계면이다. 이 계면이 손상되면, 소자의 신뢰성 및 기본 특성이 저하될 수 있다.Referring again to FIG. 2, the source electrode S, the gate electrode G, the drain electrode D, and the gate electrode G are overlapped with each other by a predetermined distance. When the source-drain electrode S-D and the gate electrode G are overlapped with each other, parasitic capacitance is generated therebetween, which may cause problems in driving performance of the thin film transistor. Further, in the process of forming the etch stopper ES on the surface of the semiconductor channel layer A, a part of the upper surface of the semiconductor channel layer A may be damaged by the etching solution for patterning the etch stopper ES. Particularly, the damaged portion is the interface where the source-drain electrodes S-D contact each other and electrons move. If this interface is damaged, the reliability and basic characteristics of the device may be deteriorated.
따라서, 금속 산화물 반도체를 채널 층으로 사용하는 박막 트랜지스터 기판에서는 소스-드레인 전극(S-D)과 게이트 전극(G) 사이의 중첩 영역을 최소화하는 것이 중요한 과제가 된다. 또한, 이와 동시에 반도체 채널 층(A) 위에 적층되는 다른 박막층을 형성하는 과정에서 반도체 채널 층(A)의 표면이 손상되지 않는 구조 및 제조 방법이 요구되고 있다.Therefore, in a thin film transistor substrate using a metal oxide semiconductor as a channel layer, minimizing the overlapping area between the source-drain electrode S-D and the gate electrode G becomes an important problem. At the same time, there is a need for a structure and a manufacturing method in which the surface of the semiconductor channel layer (A) is not damaged in the process of forming another thin film layer to be laminated on the semiconductor channel layer (A).
본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 소스-드레인 전극과 게이트 전극 사이의 중첩 영역이 발생하지 않는 탑 게이트 구조를 갖는 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 금속 산화물 반도체 물질을 채널층으로 사용하는 탑 게이트 구조의 소자에 있어서 플라즈마 공정 없이 채널 층과 소스-드레인 전극과의 오믹 접촉을 형성할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to overcome the problems of the prior art, and it is an object of the present invention to provide a thin film transistor substrate including a metal oxide semiconductor having a top gate structure in which no overlapping region between source- Method. Another object of the present invention is to provide a thin film transistor substrate capable of forming an ohmic contact between a channel layer and a source-drain electrode without a plasma process in a top gate structure element using a metal oxide semiconductor material as a channel layer, .
상기 본 발명의 목적을 달성하기 위한, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은, 매트릭스 방식으로 배열된 복수 개의 화소 영역들이 정의된 기판; 상기 기판 위에 도체성 금속 산화물로 형성되며, 일정 거리 이격하여 형성된 소스 오믹 영역 및 드레인 오믹 영역; 상기 소스 오믹 영역과 상기 드레인 오믹 영역 사이를 연결하도록 형성된 반도체성 금속 산화물을 포함하는 채널층; 상기 채널층 상에서 게이트 절연막을 사이에 두고 상기 채널층의 중심부와 중첩하는 게이트 전극; 그리고 상기 소스 오믹 영역, 상기 게이트 전극, 상기 드레인 오믹 영역을 덮는 보호막을 포함한다.According to an aspect of the present invention, there is provided a thin film transistor substrate including a metal oxide semiconductor, the substrate including a plurality of pixel regions arranged in a matrix manner; A source ohmic region and a drain ohmic region formed on the substrate by a conductive metal oxide and spaced apart from each other by a predetermined distance; A channel layer comprising a semiconducting metal oxide formed to connect between the source ohmic region and the drain ohmic region; A gate electrode overlapping a center portion of the channel layer with a gate insulating film interposed therebetween; And a protective film covering the source ohmic region, the gate electrode, and the drain ohmic region.
상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과, 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀; 상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극; 상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체를 덮는 제1 절연막; 상기 제1 절연막을 관통하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀; 상기 제1 절연막 위에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극; 상기 화소 전극이 형성된 상기 기판 전체를 덮는 제2 절연막; 그리고 상기 제2 절연막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 한다.A source contact hole penetrating the protective film to expose a portion of the source ohmic region; a drain contact hole exposing a portion of the drain ohmic region; A source electrode in contact with the source ohmic region through the source contact hole and a drain electrode in contact with the drain ohmic region through the drain contact hole; A first insulating layer covering the entire substrate on which the source electrode and the drain electrode are formed; A pixel contact hole penetrating the first insulating layer to expose a part of the drain electrode; A pixel electrode formed on the first insulating film and in contact with the drain electrode through the pixel contact hole; A second insulating layer covering the entire substrate on which the pixel electrode is formed; And a common electrode having a plurality of line segments overlapping the pixel electrode on the second insulating layer.
상기 드레인 오믹 영역에서 연장되어 상기 화소 영역에 대응하는 크기로 형성된 화소 전극; 상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀; 상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극; 그리고 상기 보호막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 한다.A pixel electrode extending in the drain ohmic region and having a size corresponding to the pixel region; A source contact hole penetrating the protective film to expose a part of the source ohmic region; A source electrode in contact with the source ohmic region through the source contact hole; And a common electrode having a plurality of line segments overlapping the pixel electrode on the passivation layer.
상기 도체성 금속 산화물 및 상기 반도체성 금속 산화물들은 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide)을 포함하는 것을 특징으로 한다.The conductive metal oxide and the semiconductive metal oxide include indium-gallium-zinc oxide (Indium Galium Zinc Oxide).
또한, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 무산소 환경하에서 금속 산화물을 증착하여 일정 거리 이격한 소스 오믹 영역 및 드레인 오믹 영역을 형성하는 단계; 상기 기판 위에 산소 환경하에서 상기 금속 산화물을 증착하여 상기 소스 오믹 영역과 상기 드레인 오믹 영역을 연결하는 채널층을 형성하는 단계; 상기 채널층이 형성된 상기 기판 전체 표면에 게이트 절연막 및 게이트 물질을 연속으로 도포하고 패턴하여, 상기 채널층의 중심부와 중첩하는 게이트 전극을 형성하는 단계; 그리고 상기 게이트 전극이 형성된 상기 기판 전체 표면에 보호막을 도포하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a thin film transistor substrate including a metal oxide semiconductor, the method including depositing a metal oxide on a substrate in an anoxic environment to form a source ohmic region and a drain ohmic region, Depositing the metal oxide on the substrate under an oxygen environment to form a channel layer connecting the source ohmic region and the drain ohmic region; Sequentially applying and patterning a gate insulating film and a gate material on the entire surface of the substrate on which the channel layer is formed to form a gate electrode overlapping a center portion of the channel layer; And applying a protective film to the entire surface of the substrate on which the gate electrode is formed.
상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀을 형성하는 단계; 상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극을 형성하는 단계; 상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체 표면에 제1 절연막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계; 상기 제1 절연막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계; 그리고 상기 화소 전극이 형성된 상기 기판 전체 표면에 제2 절연막과 투명 도전 물질을 연속으로 도포하고 상기 투명 도전 물질을 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Forming a source contact hole exposing a portion of the source ohmic region and a drain contact hole exposing a portion of the drain ohmic region by patterning the passivation layer; Depositing and patterning a source material on the passivation layer to form a source electrode in contact with the source ohmic region through the source contact hole and a drain electrode in contact with the drain ohmic region through the drain contact hole; Forming a pixel contact hole exposing a part of the drain electrode by applying and patterning a first insulating film on the entire surface of the substrate on which the source electrode and the drain electrode are formed; Forming a pixel electrode in contact with the drain electrode through the pixel contact hole by applying and patterning a transparent conductive material on the first insulating film; And sequentially forming a second insulating layer and a transparent conductive material on the entire surface of the substrate on which the pixel electrode is formed and patterning the transparent conductive material to form a common electrode having a plurality of line segments overlapping the pixel electrode .
상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는, 상기 드레인 오믹 영역에서 연장된 화소 전극을 더 형성하고, 상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀을 형성하는 단계; 상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극을 형성하는 단계; 그리고 상기 보호막 위에 투명 도전물질을 도포하고 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Wherein forming the source ohmic region and the drain ohmic region further comprises forming a pixel electrode extending in the drain ohmic region and patterning the protective film to form a source contact hole exposing a portion of the source ohmic region step; Applying and patterning a source material over the passivation layer to form a source electrode in contact with the source ohmic region through the source contact hole; And forming a common electrode having a plurality of line segments overlapping the pixel electrode by applying and patterning a transparent conductive material on the passivation layer.
상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는, 진공 챔버 내에서 무산소 분위기 하에서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide) 타겟을 이용하여 증착하고 패턴하여 형성하고; 상기 채널층을 형성하는 단계는, 상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계에 이어서, 상기 진공 챔버 내에서 산소 환경하에서 상기 인듐-갈륨-아연 산화물 타겟을 이용하여 증착하고 패턴하여 형성하는 것을 특징으로 한다.Wherein forming the source ohmic region and the drain ohmic region comprises: depositing and patterning an indium-gallium-zinc oxide (Indium Galium Zinc Oxide) target in an oxygen-free atmosphere in a vacuum chamber; Wherein forming the channel layer comprises depositing and patterning the indium-gallium-zinc oxide target using the indium-gallium-zinc oxide target under an oxygen environment in the vacuum chamber, followed by forming the source ohmic region and the drain ohmic region .
상기 채널층을 형성하는 단계 이후에, 300℃ 이상의 고온 환경에서 열처리하여 상기 채널층의 특성을 안정화 시키는 단계를 더 포함하는 것을 특징으로 한다.The method may further include the step of stabilizing the characteristics of the channel layer by performing a heat treatment in a high temperature environment of 300 ° C or higher after forming the channel layer.
본 발명은 금속 산화물 반도체 물질을 채널층으로 사용하는 탑 게이트 구조의 소자에 있어서, 채널층 좌우에 배치되면 소스-드레인 전극과 오믹 접촉을 이루는 오믹 접촉층을 고온 열처리 공정으로 형성하는 특징이 있다. 오믹 접촉층을 도핑공정이나 플라즈마 처리 공정으로 형성할 때 추후 열공정에서 발생하는, 오믹 접촉층의 도체 성질이 저하되는 문제가 본 발명에서는 일어나지 않는다. 따라서, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은 탑 게이트 구조가 갖는 장점과 안정적인 박막 트랜지스터의 특성을 확보할 수 있다.The present invention has a feature of forming a top gate structure using a metal oxide semiconductor material as a channel layer and forming an ohmic contact layer in ohmic contact with the source-drain electrode by a high-temperature heat treatment process when disposed on the right and left of the channel layer. When the ohmic contact layer is formed by a doping process or a plasma processing process, the problem of deteriorating the conductor properties of the ohmic contact layer, which occurs in a subsequent thermal process, does not occur in the present invention. Therefore, the thin film transistor substrate including the metal oxide semiconductor according to the present invention can secure the advantages of the top gate structure and the characteristics of the stable thin film transistor.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명에 의한 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 4a 내지 4g는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 5a 내지 5h는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제2 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 6a 내지 6g는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제3 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.1 is a plan view showing a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device.
2 is a cross-sectional view taken along the cutting line I-I 'in the thin film transistor substrate of the flat panel display shown in FIG.
3 is a plan view showing a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer according to the present invention.
4A to 4G are cross-sectional views illustrating a process for fabricating a thin film transistor substrate having an oxide semiconductor layer according to a first embodiment of the present invention, which is cut along a cutting line II-II 'in the thin film transistor substrate shown in FIG.
5A to 5H are cross-sectional views illustrating a process for fabricating a thin film transistor substrate having an oxide semiconductor layer according to a second embodiment of the present invention, which is cut along a cutting line II-II 'in the thin film transistor substrate shown in FIG.
6A to 6G are cross-sectional views illustrating a process for fabricating a thin film transistor substrate having an oxide semiconductor layer according to a third embodiment of the present invention, which is cut along a cutting line II-II 'in the thin film transistor substrate shown in FIG.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
이하, 도 3 및 도 4a 내지 4g를 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4a 내지 4g는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.Hereinafter, the first embodiment of the present invention will be described with reference to FIG. 3 and FIGS. 4A to 4G. 3 is a plan view showing a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer according to the first embodiment of the present invention. 4A to 4G are cross-sectional views illustrating a process for fabricating a thin film transistor substrate having an oxide semiconductor layer according to a first embodiment of the present invention, which is cut along a cutting line II-II 'in the thin film transistor substrate shown in FIG.
도 3 및 도 4g를 참조하면, 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 데이터 배선(DL) 및 게이트 배선(GL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 데이터 배선(DL)과 게이트 배선(GL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 제2 절연막(IN2)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.Referring to FIGS. 3 and 4G, a thin film transistor substrate having an oxide semiconductor layer according to the first embodiment of the present invention includes a data line DL crossing a gate insulating film GI on a lower substrate SUB, A gate wiring GL, and a thin film transistor T formed at each of the intersections. The pixel region is defined by the intersection structure of the data line DL and the gate line GL. The pixel region includes a pixel electrode PXL and a common electrode COM formed with the second insulating film IN2 sandwiched therebetween to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel region, and the common electrode COM can be formed into a plurality of parallel strips.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM is supplied with a reference voltage (or common voltage) for liquid crystal driving through the common line CL.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 소스 전극(S)과 드레인 전극(D) 사이의 공간에서 보호막(PAS)을 사이에 두고 형성된 반도체 채널 층(A), 반도체 채널 층(A) 위에서 게이트 절연막(GI)을 사이에 두고 중첩하는 게이트 전극(G)을 포함한다. 게이트 전극(G)은 게이트 배선(GL)에 연결된다.The thin film transistor T responds to the gate signal of the gate line GL so that the pixel signal of the data line DL is charged and held in the pixel electrode PXL. To this end, the thin film transistor T has a source electrode S branched from the data line DL, a drain electrode D opposed to the source electrode S, and a drain electrode D opposed to the source electrode S and the drain electrode D A semiconductor channel layer A formed on the semiconductor channel layer A with a protective film PAS sandwiched therebetween and a gate electrode G superimposed on the semiconductor channel layer A with the gate insulating film GI interposed therebetween. The gate electrode G is connected to the gate wiring GL.
특히, 반도체 채널 층(A)은 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide; IGZO)을 포함하는 산화물 반도체 물질로 형성한다. 특히, 게이트 전극(G)과 동일한 모양으로 중첩하는 산화물 반도체 물질이 반도체 채널 층(A)으로 정의된다. 그리고 산화물 반도체 물질 중 반도체 채널 층(A) 영역을 제외한 부분은 플라즈마 처리로 도체화되어 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접촉된다. 즉, 산화물 반도체 물질은 소스 전극(S)과 접촉하는 소스 오믹 영역(SA), 드레인 전극(D)과 접촉하는 드레인 오믹 영역(DA), 그리고 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩하는 반도체 채널 층(A)으로 구분된다.In particular, the semiconductor channel layer A is formed of an oxide semiconductor material containing indium gallium zinc oxide (IGZO). In particular, an oxide semiconductor material which overlaps with the gate electrode G in the same shape is defined as a semiconductor channel layer A. A portion of the oxide semiconductor material except for the semiconductor channel layer A region is formed into a conductor by the plasma treatment and is electrically connected to the source electrode S and the drain electrode D through the source contact hole SH and the drain contact hole DH, . That is, the oxide semiconductor material includes a source ohmic region SA in contact with the source electrode S, a drain ohmic region DA in contact with the drain electrode D, and a source region SA in contact with the drain region DA. And a semiconductor channel layer A which completely overlaps with the gate electrode G.
본 발명에서는 반도체 채널 층(A)이 게이트 절연막(GI)을 사이에 두고 적층하는 게이트 전극(G)의 형상에 의해 정의된다. 또한, 반도체 채널 층(A)의 양 측부 즉, 게이트 전극(G)의 형상 양 옆으로 돌출된 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 각각 소스 전극(S)과 드레인 전극(D)에 접촉되지만, 게이트 전극(G)과 중첩하지는 않는다. 한편, 소스 전극(S)과 드레인 전극(D) 각각은 게이트 전극(G)으로부터 어느 정도의 거리 이격되어 있으므로, 소스 전극(S)과 게이트 전극(G) 그리고 드레인 전극(D)과 게이트 전극(G)이 중첩되는 영역이 존재하지 않는다. 따라서, 소스-드레인 전극(S-D)과 게이트 전극(G) 사이에 기생 용량이 형성되지 않아, 고품질의 박막 트랜지스터를 확보할 수 있다.In the present invention, the semiconductor channel layer (A) is defined by the shape of the gate electrode (G) stacked with the gate insulating film (GI) sandwiched therebetween. The source ohmic region SA and the drain ohmic region DA protruding from both sides of the semiconductor channel layer A, that is, both sides of the gate electrode G, are connected to the source electrode S and the drain electrode D , But does not overlap with the gate electrode G. Since the source electrode S and the drain electrode D are spaced apart from the gate electrode G by a certain distance, the source electrode S and the gate electrode G, the drain electrode D and the gate electrode G) do not exist. Therefore, no parasitic capacitance is formed between the source-drain electrode S-D and the gate electrode G, and a high-quality thin film transistor can be secured.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 제2 절연막(IN2) 및 제1 절연막(IN1)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제2 절연막(IN2), 제1 저절연(IN1) 및 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate line GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad terminal GPT through the second insulating film IN2 and the gate pad contact hole GPH passing through the first insulating film IN1. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP is in contact with the data pad terminal DPT through the data pad contact hole DPH passing through the second insulating layer IN2, the first low insulating layer IN1 and the protective layer PAS.
화소 전극(PXL)은 제1 절연막(IN1) 위에서 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 제2 절연막(IN2)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL is connected to the drain electrode D via the pixel contact hole PH on the first insulating film IN1. On the other hand, the common electrode COM is formed so as to overlap the pixel electrode PXL with the second insulating film IN2 covering the pixel electrode PXL therebetween. An electric field is formed between the pixel electrode (PXL) and the common electrode (COM), and the liquid crystal molecules arranged in the horizontal direction between the TFT substrate and the color filter substrate rotate due to dielectric anisotropy. The transmittance of light passing through the pixel region is varied according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.
이하, 도 4a 내지 4g를 참조하여, 본 발명의 제1 실시 예에 의한 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 상세히 설명한다.Hereinafter, the process for fabricating the thin film transistor substrate having the metal oxide semiconductor layer according to the first embodiment of the present invention will be described in detail with reference to FIGS. 4A to 4G.
투명한 유리와 같은 기판(SUB) 위에 산화물 반도체 물질을 도포하고 제1 마스크 공정으로 패턴하여 반도체 층(SE)을 형성한다. 도면에 도시하지 않았지만, 반도체 층(SE)을 도포하기 전에 버퍼층을 먼저 기판(SUB) 전체 표면 위에 도포할 수도 있다. 반도체 층(SE)은 채널층(A)을 형성하기 위한 박막층이다. 따라서, 채널층(A)의 특성을 확보할 수 있도록 형성하는 것이 바람직하다. 예를 들어, 인듀-갈륨-아연 산화물로 채널층(A)을 형성할 경우, 진공 챔버 내에서 산소(O2) 분위기 하에서 인듀-갈륨-아연 산화물을 증착하고, 패턴하여 반도체 층(SE)을 형성한다. (도 4a)An oxide semiconductor material is coated on a substrate SUB such as a transparent glass and is patterned by a first mask process to form a semiconductor layer SE. Although not shown in the drawing, the buffer layer may be first applied over the entire surface of the substrate SUB before the semiconductor layer SE is coated. The semiconductor layer SE is a thin film layer for forming the channel layer (A). Therefore, it is preferable to form the channel layer A so as to secure the characteristics thereof. For example, in the case of forming the channel layer (A) with an indium-gallium-zinc oxide, an indium-gallium-zinc oxide is deposited in an oxygen (O 2 ) atmosphere in a vacuum chamber, . (Fig. 4A)
반도체 층(SE)이 형성된 기판(SUB) 전체 표면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제2 마스크 공정으로 게이트 금속 물질과 게이트 절연물질을 동시에 패턴하여 게이트 요소 및 게이트 절연막(GI)을 형성한다. 게이트 요소는, 게이트 절연막(GI)을 사이에 두고 반도체 층(SE)의 중심부와 중첩하는 게이트 전극(G), 게이트 전극(GI)을 연결하며 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 필요에 따라서는 공통 배선(CL)을 더 포함할 수도 있다.The gate insulating material and the gate metal material including silicon oxide (SiOx) or silicon nitride (SiNx) are continuously applied to the entire surface of the substrate SUB on which the semiconductor layer SE is formed. The gate metal material and the gate insulating material are simultaneously patterned by a second mask process to form a gate element and a gate insulating film (GI). The gate element includes a gate electrode G and a gate electrode GI overlapping the center portion of the semiconductor layer SE with the gate insulating film GI sandwiched therebetween and a gate wiring G2 extending in the lateral direction of the substrate SUB GL, and a gate pad GP formed at one end of the gate wiring GL. Further, if necessary, it may further include a common wiring CL.
게이트 요소를 형성한 후 게이트 요소를 마스크로 하여, 게이트 전극(G)의 양 옆으로 노출된 반도체 층(SE)을 플라즈마 처리하여 그 내부에 포함된 산소를 제거하여 도체화한다. 플라즈마 공정에서는 헬륨(He), 수소(H2) 혹은 아르곤(Ar) 가스를 이용할 수 있다. 그 결과, 반도체 층(SE)에서 게이트 전극(G)의 형상대로 중첩하는 영역은 반도체 채널 층(A)으로, 그리고 반도체 채널 층(A)을 기준으로 양분되는 영역들은 각각 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)으로 정의된다. 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 내부의 산소가 제거되어 도체화되는 반면, 반도체 채널 층(A)은 반도체 성질을 그대로 유지한다. (도 4b)After the gate element is formed and the gate element is used as a mask, the semiconductor layer SE exposed to both sides of the gate electrode G is subjected to a plasma treatment to remove oxygen contained therein to conduct it. In the plasma process, helium (He), hydrogen (H 2 ) or argon (Ar) gas can be used. As a result, the regions overlapping in the semiconductor layer SE in the shape of the gate electrode G are divided into the semiconductor channel layer A and the regions divided in the direction of the semiconductor channel layer A are the source ohmic region SA, And a drain-drain region (DA). The source and drain ohmic regions SA and DA are made conductive by removing oxygen therein, while the semiconductor channel layer A maintains the semiconductor properties. (Figure 4b)
게이트 요소가 완성된 기판(SUB) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 보호막(PAS)을 전면 도포한다. 제3 마스크로 보호막(PAS)을 패턴하여 소스 오믹 영역(SA)의 일부를 노출하는 소스 콘택홀(SH)과 드레인 오믹 영역(DA)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. (도 4c)A protective film PAS containing silicon oxide (SiOx) or silicon nitride (SiNx) is applied on the substrate SUB on which the gate element is completed. A protective film PAS is patterned with a third mask to form a source contact hole SH exposing a part of the source ohmic region SA and a drain contact hole DH exposing a part of the drain ohmic region DA. (Figure 4c)
보호막(PAS)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 금속 물질을 증착하고 제4 마스크 공정으로 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 기판(SUB)의 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 오믹 영역(SA)과 접촉하는 소스 전극(S), 그리고 소스 전극과 일정 거리 이격하여 대향하며 드레인 콘택홀(DH)을 통해 드레인 오믹 영역(DA)과 접촉하는 드레인 전극(D)을 포함한다. 이로써, 게이트 전극(G), 반도체 채널 층(A), 소스 전극(S), 그리고 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 완성된다. (도 4d)A source-drain metal material is deposited on the entire surface of the substrate SUB on which the passivation layer PAS is formed, and is patterned by a fourth mask process to form a source-drain element. A data pad DP formed at one side end of the data line DL; a source pad DL branched from the data line DL and connected to the source contact hole SH; A source electrode S which contacts the source ohmic region SA through the drain contact hole DH and a drain electrode D which faces the drain ohmic region DA through the drain contact hole DH, . Thus, the thin film transistor T including the gate electrode G, the semiconductor channel layer A, the source electrode S, and the drain electrode D is completed. (Figure 4d)
박막 트랜지스터(T)가 형성된 기판(SUB) 전체 표면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제1 절연막(IN1)을 도포한다. 제5 마스크 공정으로 제1 절연막(IN1)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. (도 4e)The first insulating film IN1 including silicon oxide (SiOx) or silicon nitride (SiNx) is applied to the entire surface of the substrate SUB on which the thin film transistor T is formed. The first insulating film IN1 is patterned by a fifth mask process to form a pixel contact hole PH for exposing a part of the drain electrode D. [ (Fig. 4E)
화소 콘택홀(PH)이 형성된 제1 절연막(IN1) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제6 마스크 공정으로 투명 도전물질을 패턴하여 화소 전극(PXL)을 형성한다. (도 4f)A transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is coated on the first insulating film IN1 on which the pixel contact holes PH are formed. A transparent conductive material is patterned by a sixth mask process to form a pixel electrode PXL. (Figure 4f)
화소 전극(PXL)이 형성된 기판(SUB) 상부 표면 전체에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제2 절연막(IN2)을 도포한다. 도면으로 도시하지 않았지만, 제7 마스크 공정으로 제2 절연막(IN2) 및 제1 절연막(IN1)을 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을, 제2 절연막(IN2), 제1 절연막(IN1) 및 보호막(PAS)을 패턴하여, 데이터 패드(GP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성할 수 있다.The second insulating film IN2 including silicon oxide (SiOx) or silicon nitride (SiNx) is applied to the entire upper surface of the substrate SUB on which the pixel electrode PXL is formed. A gate pad contact hole GPH for exposing the gate pad GP is formed by patterning the second insulating film IN2 and the first insulating film IN1 in the seventh masking process and the second insulating film IN2 A data pad contact hole DPH exposing the data pad GP may be formed by patterning the first insulating layer IN1 and the protective layer PAS.
제2 절연막(IN2) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제8 마스크 공정으로 투명 도전물질을 패턴하여 공통전극(COM)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하며, 다수 개의 선분이 평행하게 배열된 형상으로 형성할 수 있다. 이때 공통전극(COM)을 연결하며 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)을 더 형성할 수도 있다. (도 4g)
A transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is coated on the second insulating film IN2. A transparent conductive material is patterned by the eighth mask process to form the common electrode COM. The common electrode COM overlaps with the pixel electrode PXL and may be formed in a shape in which a plurality of line segments are arranged in parallel. At this time, a common line CL connecting the common electrode COM and going parallel to the gate line GL may be further formed. (Figure 4g)
이상 설명한 본 발명의 제1 실시 예에서는 플라즈마 처리를 이용하여 반도체 층(SE)을 반도체 채널층(A)의 양 측면에 연결된 영역을 도체화하여, 소스-드레인 오믹 영역(SA, DA)을 형성한다. 일반적으로 박막 트랜지스터(T)를 완성한 후, 300℃ 이상의 열처리를 통해 반도체 채널층(A)의 특성을 안정화시키기도 한다. 또한, 박막 트랜지스터(T)를 덮는 제1 절연막(IN1) 및 제2 절연막(IN2)을 형성하는 공정에서 300℃ 이상의 고온 환경에 노출되기도 한다. 이때 플라즈마 처리 공정으로 도체화된 소스-드레인 오믹 영역들(SA, DA)의 전도 및/또는 도전 특성이 저하될 수 있다.In the first embodiment of the present invention described above, the region where the semiconductor layer SE is connected to both sides of the semiconductor channel layer A is made conductor by using the plasma treatment to form the source-drain ohmic regions SA and DA do. In general, after completing the thin film transistor T, the characteristics of the semiconductor channel layer A may be stabilized through heat treatment at 300 DEG C or higher. The first insulating film IN1 and the second insulating film IN2 that cover the thin film transistor T are also exposed to a high temperature environment of 300 DEG C or higher. At this time, conduction and / or conduction characteristics of the source-drain ohmic regions SA, DA, which are conducted by the plasma treatment process, may be lowered.
플라즈마 처리를 하면, 반도체 층(SE)을 구성하는 물질 내에 포함된 산소 성분을 제거함으로써 도체화가 이루어진다. 즉, 플라즈마 처리로 인해 금속 산화 반도체 물질의 구조 내에 결합이 이루어지지 않은 비결합부를 다수 포함한다. 이후에 300℃ 이상의 고온 환경에 놓이면, 주변의 다른 물질로부터, 예를 들어 보호막을 구성하는 산화실리콘으로부터, 산소와 같은 반응성이 높은 물질이 이 비결합부로 자리잡아 연결된다. 그 결과 도체화되었던 오믹 영역의 도체성질이 저하되는 문제가 발생할 수 있다.When the plasma treatment is carried out, the oxygen is contained in the material constituting the semiconductor layer SE and the conductor is formed by removing the oxygen component. That is, it includes a plurality of non-bonded portions that are not bonded in the structure of the metal-oxide semiconductor material due to the plasma treatment. Thereafter, when it is placed in a high-temperature environment of 300 DEG C or more, a highly reactive substance such as oxygen from other surrounding materials, for example, silicon oxide constituting the protective film, is positioned and connected to this uncoupled portion. As a result, there may arise a problem that the conductor properties of the conductorized ohmic region are deteriorated.
그 외에도, 도체화를 위한 플라즈마 처리 공정에서 균일성을 고르게 유지하는 것도 상당히 어려운 문제가 되고 있다. 플라즈마 균일성이 확보되지 않으면, 박막 트랜지스터의 안정된 특성을 확보하기가 어렵다. 또한, 플라즈마 공정에서 채널층(A)에 손상을 줄 수도 있다.In addition, it is considerably difficult to uniformly maintain the uniformity in the plasma processing process for the conductorization. Unless the plasma uniformity is ensured, it is difficult to secure the stable characteristics of the thin film transistor. Further, the channel layer (A) may be damaged in the plasma process.
본 발명의 제2 실시 예에서는 플라즈마 처리 공정 없이 오믹 영역과 채널층을 형성하여, 금속 산화물 반도체 층을 구비한 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공한다. 이하, 도 3 및 도 5a 내지 5h를 참조하여 본 발명의 제2 실시 예에 대하여 설명한다. 평면도 구조는 제1 실시 예의 경우와 큰 차이가 없으므로, 상세한 설명은 생략한다. 차이가 명확하게 드러나는, 단면 구조 및 제조 공정을 중심으로 설명한다. 도 5a 내지 5h는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제2 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.A second embodiment of the present invention provides a thin film transistor substrate including a metal oxide semiconductor layer by forming an ohmic region and a channel layer without plasma processing, and a manufacturing method thereof. Hereinafter, a second embodiment of the present invention will be described with reference to Figs. 3 and 5A to 5H. Since the plan view structure is not greatly different from the case of the first embodiment, detailed description is omitted. We will focus on the cross-sectional structure and manufacturing process, in which the differences are evident. 5A to 5H are cross-sectional views illustrating a process for fabricating a thin film transistor substrate having an oxide semiconductor layer according to a second embodiment of the present invention, which is cut along a cutting line II-II 'in the thin film transistor substrate shown in FIG.
투명한 유리와 같은 기판(SUB) 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제1 마스크 공정으로 패턴하여 소스 오믹 영역(SA) 및 드레인 오믹 영역(DA)을 형성한다. 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 일정 거리 이격하여 대향하는 형상을 갖도록 형성한다. 특히, 이격된 거리는 채널층(A)이 형성될 길이보다 약간 크게 형성하는 것이 바람직하다.A metal oxide semiconductor material such as indium-gallium-zinc oxide is coated on a substrate SUB such as a transparent glass and is patterned by a first mask process to form a source ohmic region SA and a drain ohmic region DA. The source ohmic region SA and the drain ohmic region DA are formed to face each other with a certain distance therebetween. In particular, it is preferable that the spaced distance is formed to be slightly larger than the length at which the channel layer A is to be formed.
소스-드레인 오믹 영역(SA, DA)들은 반도체 물질이지만 도체성이 우수하여야 한다. 따라서, 진공 챔버 내에서, 인듐-갈륨-아연 산화물을 타겟으로 하여 증착할 경우, 무산소 분위기하에서 수행하는 것을 특징으로 한다. 필요하다면, 증착되는 인듐-갈륨-아연 산화물의 도체성이 저하되지 않을 정도의 극소 함량의 산소 분위기 하에서 수행할 수도 있다. 타겟에 산소성분이 미량 포함된 반도체 물질이지만, 도포된 박막은 오믹 접촉층 조건을 충분히 만족할 수 있는 정도의 도체성질을 갖는다. 도면에 도시하지 않았지만, 소스-드레인 오믹 영역(SA, DA)들을 형성하기 전에 버퍼층을 먼저 기판(SUB) 전체 표면 위에 도포할 수도 있다. (도 5a)The source-drain ohmic regions SA and DA are semiconductor materials, but must have excellent conductivity. Therefore, when the indium-gallium-zinc oxide is deposited as a target in a vacuum chamber, the deposition is performed in an oxygen-free atmosphere. If necessary, it may be carried out in a very small amount of oxygen atmosphere to such an extent that the conductivity of the deposited indium-gallium-zinc oxide is not deteriorated. Although the target is a semiconductor material containing a small amount of an oxygen component, the coated thin film has a conductor property to such an extent that the ohmic contact layer condition can be sufficiently satisfied. Although not shown in the figure, the buffer layer may be first applied over the entire surface of the substrate SUB before forming the source-drain ohmic regions SA, DA. (Fig. 5A)
소스-드레인 오믹 영역(SA, DA)들이 형성된 기판(SUB) 전체 표면 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제2 마스크 공정으로 패턴하여 채널층(A)을 형성한다. 인듀-갈륨-아연 산화물로 채널층(A)을 형성할 경우, 진공 챔버 내에서 산소(O2) 분위기 하에서 인듀-갈륨-아연 산화물을 증착하고, 패턴하여 채널층(A)을 형성한다. 특히, 채널층(A)의 일측단은 소스 오믹 영역(SA)과 접촉하고, 타측단은 드레인 오믹 영역(SA, DA)과 접촉하도록 형성한다. (도 5b)A metal oxide semiconductor material such as indium-gallium-zinc oxide is coated on the entire surface of the substrate SUB on which the source-drain ohmic regions SA and DA are formed and the channel layer A is formed by patterning in a second mask process. When forming the channel layer (A) with an indium-gallium-zinc oxide, an indium-gallium-zinc oxide is deposited in an oxygen (O 2 ) atmosphere in a vacuum chamber and patterned to form a channel layer (A). Particularly, one end of the channel layer A is in contact with the source ohmic region SA and the other end is in contact with the drain ohmic regions SA, DA. (Fig. 5B)
채널층(A)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 금속 물질과 게이트 절연물질을 동시에 패턴하여 게이트 요소 및 게이트 절연막(GI)을 형성한다. 게이트 요소는, 게이트 절연막(GI)을 사이에 두고 채널층(A)의 중심부와 중첩하는 게이트 전극(G), 게이트 전극(GI)을 연결하며 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 필요에 따라서는 공통 배선(CL)을 더 포함할 수도 있다. (도 5c)A gate insulating material and a gate metal material including silicon oxide (SiOx) or silicon nitride (SiNx) are sequentially coated on the entire surface of the substrate SUB on which the channel layer A is formed. A gate metal material and a gate insulating material are simultaneously patterned by a third mask process to form a gate element and a gate insulating film (GI). The gate element includes a gate electrode G which overlaps the central portion of the channel layer A with the gate insulating film GI interposed therebetween and a gate wiring G2 which connects the gate electrode GI and extends in the transverse direction of the substrate SUB GL, and a gate pad GP formed at one end of the gate wiring GL. Further, if necessary, it may further include a common wiring CL. (Fig. 5C)
게이트 요소가 완성된 기판(SUB) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 보호막(PAS)을 전면 도포한다. 제4 마스크로 보호막(PAS)을 패턴하여 소스 오믹 영역(SA)의 일부를 노출하는 소스 콘택홀(SH)과 드레인 오믹 영역(DA)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. (도 5d)A protective film PAS containing silicon oxide (SiOx) or silicon nitride (SiNx) is applied on the substrate SUB on which the gate element is completed. A protective film PAS is patterned with a fourth mask to form a source contact hole SH exposing a part of the source ohmic region SA and a drain contact hole DH exposing a part of the drain ohmic region DA. (Figure 5d)
보호막(PAS)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 금속 물질을 증착하고 제5 마스크 공정으로 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 기판(SUB)의 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 오믹 영역(SA)과 접촉하는 소스 전극(S), 그리고 소스 전극과 일정 거리 이격하여 대향하며 드레인 콘택홀(DH)을 통해 드레인 오믹 영역(DA)과 접촉하는 드레인 전극(D)을 포함한다. 이로써, 게이트 전극(G), 반도체 채널 층(A), 소스 전극(S), 그리고 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 완성된다. (도 5e)A source-drain metal material is deposited on the entire surface of the substrate SUB on which the passivation film PAS is formed and is patterned by a fifth mask process to form a source-drain element. A data pad DP formed at one side end of the data line DL; a source pad DL branched from the data line DL and connected to the source contact hole SH; A source electrode S which contacts the source ohmic region SA through the drain contact hole DH and a drain electrode D which faces the drain ohmic region DA through the drain contact hole DH, . Thus, the thin film transistor T including the gate electrode G, the semiconductor channel layer A, the source electrode S, and the drain electrode D is completed. (Fig. 5E)
박막 트랜지스터(T)가 형성된 기판(SUB) 전체 표면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제1 절연막(IN1)을 도포한다. 제6 마스크 공정으로 제1 절연막(IN1)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. (도 5f)The first insulating film IN1 including silicon oxide (SiOx) or silicon nitride (SiNx) is applied to the entire surface of the substrate SUB on which the thin film transistor T is formed. The first insulating film IN1 is patterned by a sixth mask process to form a pixel contact hole PH for exposing a part of the drain electrode D. [ (Figure 5f)
화소 콘택홀(PH)이 형성된 제1 절연막(IN1) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제7 마스크 공정으로 투명 도전물질을 패턴하여 화소 전극(PXL)을 형성한다. (도 5g)A transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is coated on the first insulating film IN1 on which the pixel contact holes PH are formed. A transparent conductive material is patterned by a seventh mask process to form a pixel electrode PXL. (Figure 5g)
화소 전극(PXL)이 형성된 기판(SUB) 상부 표면 전체에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제2 절연막(IN2)을 도포한다. 도면으로 도시하지 않았지만, 제8 마스크 공정으로 제2 절연막(IN2) 및 제1 절연막(IN1)을 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을, 제2 절연막(IN2), 제1 절연막(IN1) 및 보호막(PAS)을 패턴하여, 데이터 패드(GP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성할 수 있다.The second insulating film IN2 including silicon oxide (SiOx) or silicon nitride (SiNx) is applied to the entire upper surface of the substrate SUB on which the pixel electrode PXL is formed. A gate pad contact hole GPH for exposing the gate pad GP is formed by patterning the second insulating film IN2 and the first insulating film IN1 in the eighth mask process to form the second insulating film IN2 A data pad contact hole DPH exposing the data pad GP may be formed by patterning the first insulating layer IN1 and the protective layer PAS.
제2 절연막(IN2) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제9 마스크 공정으로 투명 도전물질을 패턴하여 공통전극(COM)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하며, 다수 개의 선분이 평행하게 배열된 형상으로 형성할 수 있다. 이때 공통전극(COM)을 연결하며 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)을 더 형성할 수도 있다. (도 5h)
A transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is coated on the second insulating film IN2. A transparent conductive material is patterned by the ninth mask process to form the common electrode COM. The common electrode COM overlaps with the pixel electrode PXL and may be formed in a shape in which a plurality of line segments are arranged in parallel. At this time, a common line CL connecting the common electrode COM and going parallel to the gate line GL may be further formed. (Fig. 5H)
본 발명의 제2 실시 예에서는 제1 실시 예의 경우와 달리, 플라즈마 처리 공저을 사용하지 않는다. 그 대신에, 소스-드레인 오믹 영역(SA, DA)들을 형성할 때, 산소 함량이 최소화 혹은 0%인 환경에서 인듐-갈륨-주석 산화물(Induim-Galium-Zinc Oxide)을 증착함으로서 오믹 접촉층의 구조에 비결합부가 발생하지 않는다. 따라서, 추후 300℃ 이상의 열처리를 통해 반도체 채널층(A)의 특성을 안정화시킬 때, 또는 박막 트랜지스터(T)를 덮는 제1 절연막(IN1) 및 제2 절연막(IN2)을 형성하는 공정에서 300℃ 이상의 고온 환경에 노출되더라도, 소스-드레인 오믹 영역(SA, DA)들에서 도체 성질이 저하되는 문제가 전혀 발생하지 않는다.In the second embodiment of the present invention, unlike the case of the first embodiment, the plasma processing collaborator is not used. Instead, it is possible to form the source-drain ohmic regions SA, DA by depositing indium-gallium-zinc oxide in an environment where the oxygen content is minimized or 0% The nonconforming portion does not occur in the structure. Therefore, when the characteristic of the semiconductor channel layer A is stabilized through the heat treatment at 300 DEG C or higher, or in the step of forming the first insulating film IN1 and the second insulating film IN2 covering the thin film transistor T, There is no problem that the conductor properties in the source-drain ohmic regions SA, DA are lowered.
하지만, 제2 실시 예에서는 별도의 마스크를 사용하여 소스-드레인 오믹 영역(SA, DA)들과 채널층(A)을 각각 패턴하므로, 마스크 공정수가 제1 실시 예의 경우보다 1회 더 필요하다.However, in the second embodiment, since the source-drain ohmic regions SA and DA and the channel layer A are patterned using separate masks, the mask process number is required one more time than in the first embodiment.
이하, 본 발명의 제3 실시 예에서는 제2 실시 예에서 마스크 공정수를 줄이기 위한 제조 방법을 제공한다. 간략하게 설명하면, 제2 실시 예에서 먼저 형성하는 도체 성질을 갖는 소스 오믹 영역(SA) 및 드레인 오믹 영역(DA)을 형성하는 단계에서, 화소 전극(PXL)을 드레인 오믹 영역(DA)을 확장하여 형성하는 것을 특징으로 한다. 그 결과, 화소 전극(PXL)을 별도로 형성하기 위한 공정이 생략되므로, 제2 실시 예에 비해서 마스크 공정을 최소 1회 줄일 수 있다. 따라서, 제3 실시 예에 의한 제조 방법은, 화소 전극(PXL)을 드레인 오믹 영역(DA)과 동시에 형성하는 것이 핵심이며, 이를 적용하되 다양한 제조 방법이 있을 수 있다. 이하의 설명에서는 가장 단순한 구조로 박막 트랜지스터를 제조하는 방법에 대해서만 설명한다.A third embodiment of the present invention provides a manufacturing method for reducing the number of mask processes in the second embodiment. Briefly, in the step of forming the source ohmic region SA and the drain ohmic region DA having the conductor characteristics to be formed first in the second embodiment, the pixel electrode PXL is extended to the drain ohmic region DA Is formed. As a result, since the step of separately forming the pixel electrode PXL is omitted, the masking process can be reduced at least one time as compared with the second embodiment. Therefore, in the manufacturing method according to the third embodiment, it is essential that the pixel electrode PXL is formed simultaneously with the drain ohmic region DA, and various manufacturing methods may be applied thereto. In the following description, only a method of manufacturing a thin film transistor with the simplest structure will be described.
이하, 도 3 및 도 6a 내지 6f를 참조하여 본 발명의 제3 실시 예에 대하여 설명한다. 평면도 구조는 제1 및 제2 실시 예의 경우와 큰 차이가 없으므로, 상세한 설명은 생략한다. 차이가 명확하게 드러나는, 단면 구조 및 제조 공정을 중심으로 설명한다. 도 6a 내지 6f는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제3 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.Hereinafter, a third embodiment of the present invention will be described with reference to Fig. 3 and Figs. 6A to 6F. Since the plan view structure is not greatly different from the case of the first and second embodiments, a detailed description will be omitted. We will focus on the cross-sectional structure and manufacturing process, in which the differences are evident. 6A to 6F are cross-sectional views illustrating a process for fabricating a thin film transistor substrate having an oxide semiconductor layer according to a third embodiment of the present invention, which is cut along a cutting line II-II 'in the thin film transistor substrate shown in FIG.
투명한 유리와 같은 기판(SUB) 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제1 마스크 공정으로 패턴하여 소스 오믹 영역(SA) 및 드레인 오믹 영역(DA)을 형성한다. 이와 동시에, 드레인 오믹 영역(DA)은 화소 영역으로 연장된 화소 전극(PXL)을 형성한다. 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 일정 거리 이격하여 대향하는 형상을 갖도록 형성한다. 특히, 이격된 거리는 채널층(A)이 형성될 길이보다 약간 크게 형성하는 것이 바람직하다. 또한, 화소 전극(PXL)은 투명성을 확보하여야 하는데, 인듐-갈륨-아연 산화물은 인듐-주석 산화물(Indium Tin Oxide)과 같은 투명 도전성 물질이므로 화소 전극(PXL)용 물질로 적합하다. A metal oxide semiconductor material such as indium-gallium-zinc oxide is coated on a substrate SUB such as a transparent glass and is patterned by a first mask process to form a source ohmic region SA and a drain ohmic region DA. At the same time, the drain ohmic region DA forms the pixel electrode PXL extending to the pixel region. The source ohmic region SA and the drain ohmic region DA are formed to face each other with a certain distance therebetween. In particular, it is preferable that the spaced distance is formed to be slightly larger than the length at which the channel layer A is to be formed. The indium-gallium-zinc oxide is a transparent conductive material such as indium tin oxide (ITO), and thus is suitable as a material for the pixel electrode (PXL).
소스-드레인 오믹 영역(SA, DA)들 및 화소 전극(PXL)은 반도체 물질이지만 도체성이 우수하여야 한다. 따라서, 진공 챔버 내에서, 인듐-갈륨-아연 산화물을 타겟으로 하여 증착할 경우, 무산소 분위기하에서 수행하는 것을 특징으로 한다. 타겟에 산소성분이 포함된 반도체 물질이지만, 증착 과정에서 추가적인 산소가 공급되지 않으므로, 도포된 박막은 오믹 접촉층 조건을 충분히 만족할 수 있는 정도의 도체성질을 갖는다. 도면에 도시하지 않았지만, 소스-드레인 오믹 영역(SA, DA)들을 형성하기 전에 버퍼층을 먼저 기판(SUB) 전체 표면 위에 도포할 수도 있다. (도 6a)The source-drain ohmic regions SA and DA and the pixel electrode PXL are semiconductor materials, but have excellent conductivity. Therefore, when the indium-gallium-zinc oxide is deposited as a target in a vacuum chamber, the deposition is performed in an oxygen-free atmosphere. Since the target is a semiconductor material containing an oxygen component but no additional oxygen is supplied during the deposition process, the applied thin film has such a conductor property that it can sufficiently satisfy the conditions of the ohmic contact layer. Although not shown in the figure, the buffer layer may be first applied over the entire surface of the substrate SUB before forming the source-drain ohmic regions SA, DA. (Fig. 6A)
소스-드레인 오믹 영역(SA, DA)들 및 화소 전극(PXL)이 형성된 기판(SUB) 전체 표면 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제2 마스크 공정으로 패턴하여 채널층(A)을 형성한다. 인듀-갈륨-아연 산화물로 채널층(A)을 형성할 경우, 진공 챔버 내에서 산소(O2) 분위기 하에서 인듀-갈륨-아연 산화물을 증착하고, 패턴하여 채널층(A)을 형성한다. 인듀-갈륨-아연 산화물 타겟에 산소 성분이 포함되어 있지만, 추가적으로 산소를 더 포함함으로써, 도전체 성질보다는 반도체 성질에 가까운 박막이 형성된다. 특히, 채널층(A)의 일측단은 소스 오믹 영역(SA)과 접촉하고, 타측단은 드레인 오믹 영역(SA, DA)과 접촉하도록 형성한다. (도 6b)A metal oxide semiconductor material such as indium-gallium-zinc oxide is coated on the entire surface of the substrate SUB on which the source-drain ohmic regions SA and DA and the pixel electrode PXL are formed, and patterned by the second mask process, (A). When forming the channel layer (A) with an indium-gallium-zinc oxide, an indium-gallium-zinc oxide is deposited in an oxygen (O 2 ) atmosphere in a vacuum chamber and patterned to form a channel layer (A). Although the indium-gallium-zinc oxide target contains an oxygen component, by further including oxygen, a thin film that is closer to the semiconductor property than the conductor property is formed. Particularly, one end of the channel layer A is in contact with the source ohmic region SA and the other end is in contact with the drain ohmic regions SA, DA. (Fig. 6B)
채널층(A)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 금속 물질과 게이트 절연물질을 동시에 패턴하여 게이트 요소 및 게이트 절연막(GI)을 형성한다. 게이트 요소는, 게이트 절연막(GI)을 사이에 두고 채널층(A)의 중심부와 중첩하는 게이트 전극(G), 게이트 전극(GI)을 연결하며 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 필요에 따라서는 공통 배선(CL)을 더 포함할 수도 있다. (도 6c)A gate insulating material and a gate metal material including silicon oxide (SiOx) or silicon nitride (SiNx) are sequentially coated on the entire surface of the substrate SUB on which the channel layer A is formed. A gate metal material and a gate insulating material are simultaneously patterned by a third mask process to form a gate element and a gate insulating film (GI). The gate element includes a gate electrode G which overlaps the central portion of the channel layer A with the gate insulating film GI interposed therebetween and a gate wiring G2 which connects the gate electrode GI and extends in the transverse direction of the substrate SUB GL, and a gate pad GP formed at one end of the gate wiring GL. Further, if necessary, it may further include a common wiring CL. (Fig. 6C)
게이트 요소가 완성된 기판(SUB) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 보호막(PAS)을 전면 도포한다. 제4 마스크로 보호막(PAS)을 패턴하여 소스 오믹 영역(SA)의 일부를 노출하는 소스 콘택홀(SH)을 형성한다. 제3 실시 예에서는 화소 전극(PXL)이 드레인 오믹 영역(DA)가 화소 영역으로 연장되어 형성되기 때문에 별도의 드레인 전극(D)을 형성하지 않는다. 따라서, 드레인 콘택홀(DH)도 형성할 필요가 없다. (도 6d)A protective film PAS containing silicon oxide (SiOx) or silicon nitride (SiNx) is applied on the substrate SUB on which the gate element is completed. A protective film PAS is patterned with a fourth mask to form a source contact hole SH exposing a part of the source ohmic region SA. In the third embodiment, the drain electrode D is not formed because the pixel electrode PXL is formed extending to the pixel region in the drain ohmic region DA. Therefore, it is not necessary to form the drain contact hole DH. (Fig. 6D)
보호막(PAS)이 형성된 기판(SUB) 전체 표면 위에 소스 금속 물질을 증착하고 제5 마스크 공정으로 패턴하여 소스 요소를 형성한다. 소스 요소에는 기판(SUB)의 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 오믹 영역(SA)과 접촉하는 소스 전극(S)을 포함한다. 이로써, 게이트 전극(G), 반도체 채널 층(A), 소스 전극(S), 그리고 드레인 전극의 기능을 함께하는 드레인 오믹 영역(DA)을 포함하는 박막 트랜지스터(T)가 완성된다. (도 6e)A source metal material is deposited on the entire surface of the substrate SUB on which the protective film PAS is formed and the source material is formed by patterning in a fifth mask process. The source element includes a data line DL extending in the longitudinal direction of the substrate SUB, a data pad DP formed at one end of the data line DL, and a source contact hole SH branched from the data line DL. And a source electrode S in contact with the source ohmic region SA through the source electrode. This completes the thin film transistor T including the gate electrode G, the semiconductor channel layer A, the source electrode S and the drain ohmic region DA together with the function of the drain electrode. (Fig. 6E)
보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제6 마스크 공정으로 투명 도전물질을 패턴하여 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하며, 다수 개의 선분이 평행하게 배열된 형상으로 형성할 수 있다. 단면도로 도시하지 않았지만, 제3 실시 예에서는, 공통 전극(COM)과 데이터 배선(DL)이 동일한 층에 형성된다. 따라서, 공통 전극(COM)을 연결하는 공통 배선(CL)은 게이트 전극(G)을 형성할 때 같이 형성하고, 공통 전극(COM)과 공통 배선(CL)은 게이트 전극(G)을 덮는 보호막(PAS)을 패턴할 때 콘택홀을 형성한 후, 연결하는 것이 바람직하다. (도 6f)A transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is coated on the protective film (PAS). A transparent conductive material is patterned by the sixth mask process to form the common electrode COM. The common electrode COM overlaps with the pixel electrode PXL and may be formed in a shape in which a plurality of line segments are arranged in parallel. Although not shown in the sectional view, in the third embodiment, the common electrode COM and the data line DL are formed in the same layer. The common line CL for connecting the common electrode COM is formed when the gate electrode G is formed and the common electrode COM and the common line CL are formed over the protective film It is preferable to form a contact hole after patterning the PAS. (Figure 6f)
이와 같이 제3 실시 예에서는 화소 전극(PXL)이 별도로 형성되지 않고, 드레인 오믹 영역(DA)과 동시에 형성된다. 따라서, 제2 실시 예와 비교해서, 화소 전극(PXL)을 패턴하기 위한 마스크 공정 및 화소 전극(PXL)을 드레인 전극(D)과 연결하기 위한 드레인 콘택홀(DH)을 형성하기 위한 마스크 공정 등 최소 2회의 마스크 공정을 생략할 수 있다.
As described above, in the third embodiment, the pixel electrode PXL is not formed separately but is formed at the same time as the drain ohmic region DA. Therefore, compared with the second embodiment, a mask process for patterning the pixel electrode PXL and a mask process for forming the drain contact hole DH for connecting the pixel electrode PXL with the drain electrode D At least two masking steps can be omitted.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 ES: 에치 스토퍼
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
PH: 화소 콘택홀
IN1: 제1 절연막 IN2: 제2 절연막T: Thin film transistor SUB: Substrate
GL: gate wiring CL: common wiring
DL: Data wiring PXL: Pixel electrode
COM: Common electrode GP: Gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal GPH: Gate pad contact hole
DPH: Data pad contact hole ES: Etch stopper
G: gate electrode S: source electrode
D: drain electrode A: semiconductor channel layer
GI: gate insulating film PAS: protective film
SH: source contact hole SA: source region
DH: drain contact hole DA: drain region
PH: pixel contact hole
IN1: first insulating film IN2: second insulating film
Claims (9)
상기 기판 위에 도체성 금속 산화물로 형성되며, 일정 거리 이격하여 형성된 소스 오믹 영역 및 드레인 오믹 영역;
상기 소스 오믹 영역과 상기 드레인 오믹 영역 사이를 연결하도록 형성된 반도체성 금속 산화물을 포함하는 채널층;
상기 채널층 상에서 게이트 절연막을 사이에 두고 상기 채널층의 중심부와 중첩하는 게이트 전극; 그리고
상기 소스 오믹 영역, 상기 게이트 전극, 상기 드레인 오믹 영역을 덮는 보호막을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.A substrate having a plurality of pixel regions arranged in a matrix manner;
A source ohmic region and a drain ohmic region formed on the substrate by a conductive metal oxide and spaced apart from each other by a predetermined distance;
A channel layer comprising a semiconducting metal oxide formed to connect between the source ohmic region and the drain ohmic region;
A gate electrode overlapping a center portion of the channel layer with a gate insulating film interposed therebetween; And
And a protective film covering the source ohmic region, the gate electrode, and the drain ohmic region.
상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과, 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀;
상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극;
상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체를 덮는 제1 절연막;
상기 제1 절연막을 관통하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀;
상기 제1 절연막 위에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극;
상기 화소 전극이 형성된 상기 기판 전체를 덮는 제2 절연막; 그리고
상기 제2 절연막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
A source contact hole penetrating the protective film to expose a portion of the source ohmic region; a drain contact hole exposing a portion of the drain ohmic region;
A source electrode in contact with the source ohmic region through the source contact hole and a drain electrode in contact with the drain ohmic region through the drain contact hole;
A first insulating layer covering the entire substrate on which the source electrode and the drain electrode are formed;
A pixel contact hole penetrating the first insulating layer to expose a part of the drain electrode;
A pixel electrode formed on the first insulating film and in contact with the drain electrode through the pixel contact hole;
A second insulating layer covering the entire substrate on which the pixel electrode is formed; And
Further comprising: a common electrode having a plurality of line segments overlapping the pixel electrode on the second insulating layer.
상기 드레인 오믹 영역에서 연장되어 상기 화소 영역에 대응하는 크기로 형성된 화소 전극;
상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀;
상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극; 그리고
상기 보호막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
A pixel electrode extending in the drain ohmic region and having a size corresponding to the pixel region;
A source contact hole penetrating the protective film to expose a part of the source ohmic region;
A source electrode in contact with the source ohmic region through the source contact hole; And
Further comprising: a common electrode on the protective layer, the common electrode having a plurality of line segments overlapping the pixel electrode.
상기 도체성 금속 산화물 및 상기 반도체성 금속 산화물들은 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide)을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the conductive metal oxide and the semiconductive metal oxide comprise an indium-gallium-zinc oxide (Indium Galium Zinc Oxide).
상기 기판 위에 산소 환경하에서 상기 금속 산화물을 증착하여 상기 소스 오믹 영역과 상기 드레인 오믹 영역을 연결하는 채널층을 형성하는 단계;
상기 채널층이 형성된 상기 기판 전체 표면에 게이트 절연막 및 게이트 물질을 연속으로 도포하고 패턴하여, 상기 채널층의 중심부와 중첩하는 게이트 전극을 형성하는 단계; 그리고
상기 게이트 전극이 형성된 상기 기판 전체 표면에 보호막을 도포하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.Depositing a metal oxide on the substrate under an oxygen-free environment to form a source ohmic region and a drain ohmic region spaced apart from each other by a predetermined distance;
Depositing the metal oxide on the substrate under an oxygen environment to form a channel layer connecting the source ohmic region and the drain ohmic region;
Sequentially applying and patterning a gate insulating film and a gate material on the entire surface of the substrate on which the channel layer is formed to form a gate electrode overlapping a center portion of the channel layer; And
And applying a protective film to the entire surface of the substrate on which the gate electrode is formed.
상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀을 형성하는 단계;
상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체 표면에 제1 절연막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계;
상기 제1 절연막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계; 그리고
상기 화소 전극이 형성된 상기 기판 전체 표면에 제2 절연막과 투명 도전 물질을 연속으로 도포하고 상기 투명 도전 물질을 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.6. The method of claim 5,
Forming a source contact hole exposing a portion of the source ohmic region and a drain contact hole exposing a portion of the drain ohmic region by patterning the passivation layer;
Depositing and patterning a source material on the passivation layer to form a source electrode in contact with the source ohmic region through the source contact hole and a drain electrode in contact with the drain ohmic region through the drain contact hole;
Forming a pixel contact hole exposing a part of the drain electrode by applying and patterning a first insulating film on the entire surface of the substrate on which the source electrode and the drain electrode are formed;
Forming a pixel electrode in contact with the drain electrode through the pixel contact hole by applying and patterning a transparent conductive material on the first insulating film; And
Sequentially coating a second insulating layer and a transparent conductive material on the entire surface of the substrate on which the pixel electrode is formed and patterning the transparent conductive material to form a common electrode having a plurality of line segments overlapping the pixel electrode Wherein the thin film transistor substrate is formed on the substrate.
상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는, 상기 드레인 오믹 영역에서 연장된 화소 전극을 더 형성하고,
상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀을 형성하는 단계;
상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극을 형성하는 단계; 그리고
상기 보호막 위에 투명 도전물질을 도포하고 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.6. The method of claim 5,
Forming the source ohmic region and the drain ohmic region further comprises forming a pixel electrode extending in the drain ohmic region,
Patterning the protective film to form a source contact hole exposing a portion of the source ohmic region;
Applying and patterning a source material over the passivation layer to form a source electrode in contact with the source ohmic region through the source contact hole; And
And forming a common electrode having a plurality of line segments overlapping the pixel electrode by applying a transparent conductive material on the passivation layer and patterning the transparent electrode layer.
상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는,
진공 챔버 내에서 무산소 분위기 하에서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide) 타겟을 이용하여 증착하고 패턴하여 형성하고;
상기 채널층을 형성하는 단계는, 상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계에 이어서, 상기 진공 챔버 내에서 산소 환경하에서 상기 인듐-갈륨-아연 산화물 타겟을 이용하여 증착하고 패턴하여 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.6. The method of claim 5,
Wherein forming the source ohmic region and the drain ohmic region comprises:
Depositing and patterning using an indium-gallium-zinc oxide (ITO) target in an oxygen-free atmosphere in a vacuum chamber;
Wherein forming the channel layer comprises depositing and patterning the indium-gallium-zinc oxide target using the indium-gallium-zinc oxide target under an oxygen environment in the vacuum chamber, followed by forming the source ohmic region and the drain ohmic region Wherein the thin film transistor substrate is formed of a thin film transistor.
상기 채널층을 형성하는 단계 이후에,
300℃ 이상의 고온 환경에서 열처리하여 상기 채널층의 특성을 안정화 시키는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.6. The method of claim 5,
After forming the channel layer,
And annealing the substrate in a high-temperature environment of 300 ° C or higher to stabilize the characteristics of the channel layer.
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| KR1020130065283A KR102062916B1 (en) | 2013-06-07 | 2013-06-07 | Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same |
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|---|---|---|---|---|
| CN106298876A (en) * | 2015-05-25 | 2017-01-04 | 鸿富锦精密工业（深圳）有限公司 | Thin film transistor (TFT) and manufacture method thereof |
| KR20170079638A (en) * | 2015-12-30 | 2017-07-10 | 엘지디스플레이 주식회사 | Thin film transistor and mehtod of fabricating thereof, display device having thin film transistor |
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- 2013-06-07 KR KR1020130065283A patent/KR102062916B1/en active IP Right Grant
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