KR102212167B1 - Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same - Google Patents

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Abstract

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판, 소스 전극 및 드레인 전극, 데이터 배선, 채널 영역, 캐핑층 그리고 게이트 전극을 포함한다. 소스 전극 및 드레인 전극은 기판 위에 일정 거리 이격하여 배치되며, 투명 산화 도전 물질을 포함한다. 데이터 배선은 소스 전극과 연결되며, 금속 물질을 포함한다. 채널 영역은 소스 전극 및 드레인 전극 사이에 배치되며 산화물 반도체 물질을 포함한다. 캐핑층은 데이터 배선을 덮으며 산화물 반도체 물질이 도체화된 것이다. 그리고 게이트 전극은 게이트 절연막을 사이에 두고 채널 영역과 중첩한다.The present invention relates to a thin film transistor substrate for a flat panel display device including a metal oxide semiconductor and a method of manufacturing the same. The thin film transistor substrate for a flat panel display according to the present invention includes a substrate, a source electrode and a drain electrode, a data line, a channel region, a capping layer, and a gate electrode. The source electrode and the drain electrode are disposed to be spaced apart from each other on the substrate, and include a transparent oxide conductive material. The data line is connected to the source electrode and includes a metallic material. The channel region is disposed between the source electrode and the drain electrode and includes an oxide semiconductor material. The capping layer covers the data line and is made of an oxide semiconductor material. In addition, the gate electrode overlaps the channel region with the gate insulating layer therebetween.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same}Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same TECHNICAL FIELD

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 소스 요소가 먼저 형성되어 적층된 절연막의 구조가 단순하며, 반도체 물질로 소스 요소를 보호하는 탑 게이트 구조를 갖는 금속 산화물 반도체 물질을 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor (TFT) substrate for a flat panel display device including a metal oxide semiconductor and a method of manufacturing the same. In particular, the present invention is a thin film transistor substrate for a flat panel display device including a metal oxide semiconductor material having a top gate structure that protects the source element with a simple structure of the insulating film in which the source element is first formed and the stacked insulating film is formed, and the manufacturing thereof It's about how.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.As the information society develops, demands for display devices for displaying images are increasing in various forms. Accordingly, it has rapidly developed into a flat panel display device (FPD) that is thin, light, and capable of large area, replacing a bulky cathode ray tube (CRT). Flat panel displays include Liquid Crystal Display Device (LCD), Plasma Display Panel (PDP), Organic Light Emitting Display Device (OLED), and Electrophoretic Display Device. : Various flat panel display devices such as ED) have been developed and used.

평판 표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.The display panel DP constituting the flat panel display device includes a thin film transistor substrate in which thin film transistors allocated in pixel regions arranged in a matrix manner are disposed. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of a liquid crystal using an electric field. Such a liquid crystal display device is classified into a vertical electric field type and a horizontal electric field type according to the direction of an electric field driving the liquid crystal.

수직 전계형 액정 표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정 표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.The vertical electric field type liquid crystal display drives a TN (Twistred Nematic) mode liquid crystal by a vertical electric field formed between a pixel electrode and a common electrode disposed opposite to the upper and lower substrates. Such a vertical electric field type liquid crystal display device has an advantage of having a large aperture ratio, but has a disadvantage of having a viewing angle of about 90 degrees.

수평 전계형 액정 표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 방식으로 액정을 구동한다. 이러한 IPS 방식(혹은, 모드; mode)의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 방식의 액정 표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통 전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 방식에서 화소 전극 및 공통 전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통 전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통 전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.In a horizontal electric field type liquid crystal display, a horizontal electric field is formed between a pixel electrode and a common electrode arranged parallel to a lower substrate to drive the liquid crystal in an in plane switching (IPS) method. Such an IPS type (or mode) liquid crystal display device has an advantage of having a wide viewing angle of about 160 degrees, but has a disadvantage of low aperture ratio and transmittance. Specifically, in the IPS type liquid crystal display, the gap between the common electrode and the pixel electrode is wider than the gap between the upper and lower substrates in order to form an in plane field, and the common electrode and the pixel are The electrode is formed in the shape of a band having a certain width. In this IPS method, an electric field is formed between the pixel electrode and the common electrode, which is substantially parallel to the substrate, but the electric field is not formed in the pixel electrode having a width and the liquid crystal over the common electrodes. That is, the liquid crystal molecules placed on the pixel electrode and the common electrode are not driven and maintain the initial arrangement state. The liquid crystal that maintains the initial state cannot transmit light, which causes a decrease in the aperture ratio and transmittance.

이러한 IPS 방식의 액정 표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정 표시장치가 제안되었다. FFS 방식의 액정 표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통 전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통 전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.In order to improve the disadvantages of the IPS type liquid crystal display device, a fringe field switching (FFS) type liquid crystal display device operated by a fringe field has been proposed. The FFS type liquid crystal display device includes a common electrode and a pixel electrode in each pixel area with an insulating film interposed therebetween, and the gap between the common electrode and the pixel electrode is formed to be narrower than the gap between the upper and lower substrates. It is made to form a parabolic fringe field. All of the liquid crystal molecules interposed between the upper and lower substrates by the fringe field operate, thereby improving the aperture ratio and transmittance.

도 1은 종래의 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판 표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.1 is a plan view illustrating a thin film transistor (TFT) substrate having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display. FIG. 2 is a cross-sectional view taken along line I-I' of the thin film transistor substrate of the flat panel display shown in FIG. 1.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통 전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.The thin film transistor substrates shown in FIGS. 1 and 2 include a gate wiring GL and a data wiring DL crossing a lower substrate SUB with a gate insulating layer GI interposed therebetween, and a thin film transistor formed at each intersection. T). In addition, the pixel region is defined by the cross structure of the gate line GL and the data line DL. In this pixel region, a pixel electrode PXL and a common electrode COM formed with the protective film PAS interposed therebetween are provided to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel area, and the common electrode COM is formed in a plurality of parallel strips.

공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D) 및 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.The thin film transistor T causes the pixel signal of the data line DL to be charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T includes a gate electrode G, a source electrode S, a drain electrode D, and a semiconductor layer A. An ohmic contact layer for ohmic contact may be further included between the semiconductor layer (A) and the source electrode (S) and between the semiconductor layer (A) and the drain electrode (D).

게이트 전극(G)은 게이트 배선(GL)에서 분기하거나 연결되어 있다. 소스 전극(S)은 데이터 배선(DL)에서 분기하거나 연결되어 있다. 드레인 전극(D)은 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속되어 있다. 그리고 반도체 층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성한다.The gate electrode G is branched from or connected to the gate wiring GL. The source electrode S is branched from or connected to the data line DL. The drain electrode D faces the source electrode S and is connected to the pixel electrode PXL. Further, the semiconductor layer A overlaps the gate electrode G on the gate insulating layer GI and forms a channel between the source electrode S and the drain electrode D.

특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각 공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.In particular, when the semiconductor layer (A) is formed of an oxide semiconductor material, it is advantageous for a large-area thin film transistor substrate having a large charging capacity due to its high charge mobility characteristics. However, it is preferable that the oxide semiconductor material further includes an etch stopper (ES) for protection from an etchant on the upper surface in order to secure the stability of the device. Specifically, in the process of separating the source electrode (S) and the drain electrode (D) by an etching process, forming the etch stopper (ES) to protect the semiconductor layer (A) from the etchant introduced through this portion desirable.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.A gate pad GP for receiving a gate signal from the outside is disposed at one end of the gate line GL. The gate pad GP contacts the gate pad terminal GPT through the gate pad contact hole GPH penetrating the gate insulating layer GI and the passivation layer PAS. Meanwhile, a data pad DP for receiving pixel signals from the outside is disposed at one end of the data line DL. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH penetrating the passivation layer PAS.

화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL is connected to the drain electrode D on the gate insulating layer GI. Meanwhile, the common electrode COM is formed to overlap the pixel electrode PXL with the passivation layer PAS covering the pixel electrode PXL interposed therebetween. An electric field is formed between the pixel electrode PXL and the common electrode COM, so that liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.

도 2를 다시 참조하면, 소스 전극(S)과 게이트 전극(G) 그리고 드레인 전극(D)과 게이트 전극(G)이 각각 일정 부분씩 중첩된 구조를 갖는다. 이와 같이 소스-드레인 전극(S-D)과 게이트 전극(G)이 중첩되면 그 사이에 기생 용량이 발생하고, 이로 인해 박막 트랜지스터의 구동 성능에 문제가 발생할 수 있다. 또한, 반도체 채널 층(A)의 표면 위에 에치 스토퍼(ES)를 형성하는 과정에서, 에치 스토퍼(ES)를 패턴하는 식각 용액에 의해 반도체 채널 층(A)의 상부 표면 일부가 손상될 수 있다. 특히, 이 손상되는 부위는 소스-드레인 전극(S-D)이 각각 접촉하여 전자가 이동하는 계면이다. 이 계면이 손상되면, 소자의 신뢰성 및 기본 특성이 저하될 수 있다.Referring back to FIG. 2, the source electrode S, the gate electrode G, and the drain electrode D and the gate electrode G have a structure in which a predetermined portion is overlapped. When the source-drain electrodes S-D and the gate electrodes G overlap as described above, parasitic capacitance is generated therebetween, and thus, a problem may occur in driving performance of the thin film transistor. In addition, in the process of forming the etch stopper ES on the surface of the semiconductor channel layer A, a part of the upper surface of the semiconductor channel layer A may be damaged by the etching solution patterning the etch stopper ES. Particularly, the damaged portion is an interface where the source-drain electrodes S-D contact each to move electrons. If this interface is damaged, the reliability and basic characteristics of the device may deteriorate.

따라서, 금속 산화물 반도체를 채널 층으로 사용하는 박막 트랜지스터 기판에서는 소스-드레인 전극(S-D)과 게이트 전극(G) 사이의 중첩 영역을 최소화하여 게이트-소스 사이의 기생 용량(Cgs)을 줄이는 것이 중요한 과제가 된다. 또한, 이와 동시에 반도체 채널 층(A) 위에 적층되는 다른 박막층을 형성하는 과정에서 반도체 채널 층(A)의 표면이 손상되지 않는 구조 및 제조 방법이 요구되고 있다.Therefore, in a thin film transistor substrate using a metal oxide semiconductor as a channel layer, it is an important task to reduce the parasitic capacitance (Cgs) between the gate and source by minimizing the overlapping area between the source-drain electrode (SD) and the gate electrode (G). Becomes. In addition, there is a need for a structure and a manufacturing method in which the surface of the semiconductor channel layer A is not damaged in the process of forming another thin film layer stacked on the semiconductor channel layer A at the same time.

본 발명의 목적은 상기 종래 기술에서 발생하는 문제점들을 극복하기 위해 고안된 것으로서, 소스-드레인 요소와 게이트 요소 사이에 기생 용량이 발생하지 않는 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 기생 용량이 발생하지 않는 탑 게이트 구조에서 게이트 요소 형성시 소스-드레인 요소가 손상되는 것을 방지하는 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a thin film transistor substrate having a structure in which parasitic capacitance does not occur between a source-drain element and a gate element, and a method of manufacturing the same, as devised to overcome the problems occurring in the prior art. Another object of the present invention is to provide a thin film transistor substrate having a structure for preventing damage to a source-drain element when forming a gate element in a top gate structure in which parasitic capacitance does not occur, and a method of manufacturing the same.

상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판, 소스 전극 및 드레인 전극, 데이터 배선, 채널 영역, 캐핑층 그리고 게이트 전극을 포함한다. 소스 전극 및 드레인 전극은 기판 위에 일정 거리 이격하여 배치되며, 투명 산화 도전 물질을 포함한다. 데이터 배선은 소스 전극과 연결되며, 금속 물질을 포함한다. 채널 영역은 소스 전극 및 드레인 전극 사이에 배치되며 산화물 반도체 물질을 포함한다. 캐핑층은 데이터 배선을 덮으며 산화물 반도체 물질이 도체화된 것이다. 그리고 게이트 전극은 게이트 절연막을 사이에 두고 채널 영역과 중첩한다.In order to achieve the object of the present invention, the thin film transistor substrate for a flat panel display device according to the present invention includes a substrate, a source electrode and a drain electrode, a data line, a channel region, a capping layer, and a gate electrode. The source electrode and the drain electrode are disposed to be spaced apart from each other on the substrate, and include a transparent oxide conductive material. The data line is connected to the source electrode and includes a metallic material. The channel region is disposed between the source electrode and the drain electrode and includes an oxide semiconductor material. The capping layer covers the data line and is made of an oxide semiconductor material. In addition, the gate electrode overlaps the channel region with the gate insulating layer therebetween.

일례로, 본 발명에 의한 박막 트랜지스터 기판은, 화소 전극, 보호막 그리고 공통 전극을 더 포함한다. 화소 전극은 드레인 전극에서 동일 평면상으로 연장되며 투명 산화 도전 물질을 포함한다. 보호막은, 소스 전극, 드레인 전극, 게이트 전극 및 화소 전극을 덮는다. 그리고 공통 전극은, 보호막 위에서 화소 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는다.For example, the thin film transistor substrate according to the present invention further includes a pixel electrode, a protective film, and a common electrode. The pixel electrode extends on the same plane from the drain electrode and includes a transparent oxide conductive material. The protective film covers the source electrode, the drain electrode, the gate electrode, and the pixel electrode. In addition, the common electrode has a plurality of line segment shapes arranged to overlap the pixel electrode on the protective film.

일례로, 본 발명에 의한 박막 트랜지스터 기판은, 중간 절연막, 공통 전극, 보호막 그리고 화소 전극을 더 포함한다. 중간 절연막은, 소스 전극, 드레인 전극 및 게이트 전극을 덮는다. 공통 전극은, 중간 절연막 위에 배치된다. 보호막은, 공통 전극을 덮는다. 그리고 화소 전극은, 보호막 위에서 드레인 전극과 연결되며, 공통 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는다.For example, the thin film transistor substrate according to the present invention further includes an intermediate insulating film, a common electrode, a protective film, and a pixel electrode. The intermediate insulating film covers the source electrode, the drain electrode, and the gate electrode. The common electrode is disposed on the intermediate insulating film. The protective film covers the common electrode. Further, the pixel electrode is connected to the drain electrode on the passivation layer and has a plurality of line segment shapes arranged to overlap the common electrode.

일례로, 투명 산화 도전 물질은, 인듐-주석 산화물, 인듐-갈륨 산화물 및 인듐-아연 산화물 중 어느 하나를 포함한다. 산화물 반도체 물질은, 인듐-갈륨-아연 산화물 및 인듐-주석-아연 산화물 중 어느 하나를 포함한다. 금속 물질은, 구리(Cu), 알루미늄(Al) 및 몰리브덴(Mo) 중 적어도 어느 하나를 포함한다. 데이터 배선은, 투명 산화 도전 물질 위에 금속 물질이 적층된 구조를 갖는다.For example, the transparent oxide conductive material includes any one of indium-tin oxide, indium-gallium oxide, and indium-zinc oxide. The oxide semiconductor material includes any one of indium-gallium-zinc oxide and indium-tin-zinc oxide. The metal material includes at least one of copper (Cu), aluminum (Al), and molybdenum (Mo). The data wiring has a structure in which a metal material is stacked on a transparent oxide conductive material.

또한, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은, 데이터 배선과 소스 전극 및 드레인 전극을 형성하는 단계, 반도체 물질층을 형성하는 단계, 박막 트랜지스터를 완성하는 단계, 그리고 보호막을 형성하는 단계를 포함한다. 기판 위에 투명 산화 도전 물질과 금속 물질을 적층하고 패턴하여, 투명 산화 도전 물질과 금속 물질을 포함하는 데이터 배선, 그리고 금속 물질이 제거되고 투명 산화 도전 물질로 이루어지며 일정 거리 이격된 소스 전극 및 드레인 전극을 형성한다. 데이터 배선의 금속 물질을 완전히 덮으며, 소스 전극 및 드레인 전극을 연결하며, 산화물 반도체 물질을 포함하는 반도체 물질층을 형성한다. 소스 전극 및 드레인 전극의 이격된 영역의 중앙부에서 반도체 물질층과 중첩하는 게이트 전극을 형성하여 박막 트랜지스터를 완성한다. 그리고 박막 트랜지스터를 덮는 보호막을 형성한다.In addition, the method of manufacturing a thin film transistor substrate for a flat panel display according to the present invention includes the steps of forming a data line and a source electrode and a drain electrode, forming a semiconductor material layer, completing a thin film transistor, and forming a protective film. It includes the step of. A transparent oxide conductive material and a metal material are stacked and patterned on the substrate, data wiring including a transparent oxide conductive material and a metal material, and a source electrode and a drain electrode separated by a predetermined distance from the metal material removed and made of a transparent oxide conductive material To form. A semiconductor material layer including an oxide semiconductor material is formed by completely covering the metal material of the data line, connecting the source electrode and the drain electrode. The thin film transistor is completed by forming a gate electrode overlapping the semiconductor material layer in the center of the spaced apart region of the source electrode and the drain electrode. Then, a protective film is formed covering the thin film transistor.

일례로, 박막 트랜지스터를 완성하는 단계는, 게이트 전극과 중첩하는 반도체 물질층은 채널 영역으로 정의하며, 게이트 전극 외부로 노출된 반도체 물질층은 도체화하여 캐핑층으로 정의한다.For example, in completing the thin film transistor, the semiconductor material layer overlapping the gate electrode is defined as a channel region, and the semiconductor material layer exposed to the outside of the gate electrode is converted into a conductor and defined as a capping layer.

본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 소스-드레인 요소와 게이트 요소가 중첩되지 않음으로써 기생 용량이 발생하지 않는다. 특히, 게이트 요소를 형성하는 과정에서 채널 영역이 정의되어, 채널 영역을 다른 요소들과 중첩하지 않도록 정확하게 정의할 수 있다. 또한, 게이트 요소는 소스-드레인 요소 사이에서 일정 거리 이격하여 배치되어, 게이트 요소와 소스-드레인 요소가 중첩되지 않는다. 소스 전극과 드레인 전극 및 반도체 층은 인듐 산화물, 주석 산화물 혹은 아연 산화물 계와 같이 유사한 금속 산화물질을 포함한다. 따라서, 소스 전극 및 드레인 전극과 반도체 층이 접촉하는 계면에서 양호한 오믹 접촉을 형성할 수 있다. 반면에 데이터 배선은 투명 도전 물질 위에 금속 물질이 적층된 이중층 구조를 가져 배선의 비저항을 낮게 유지할 수 있다. 더구나, 금속 산화물 반도체 물질로 데이터 배선을 캐핑함으로써, 이후에 수행하는 게이트 요소를 형성하는 식각 공정에서 사용하는 식각액이 데이터 배선에 손상을 가하는 것을 방지할 수 있다.In the thin film transistor substrate for a flat panel display according to the present invention, since the source-drain elements and the gate elements do not overlap, parasitic capacitance is not generated. In particular, the channel region is defined in the process of forming the gate element, so that the channel region can be accurately defined so as not to overlap with other elements. In addition, the gate elements are disposed to be spaced apart from each other by a predetermined distance between the source and drain elements, so that the gate elements and the source-drain elements do not overlap. The source electrode, the drain electrode, and the semiconductor layer contain similar metal oxides such as indium oxide, tin oxide, or zinc oxide. Accordingly, good ohmic contact can be formed at the interface where the source electrode and the drain electrode and the semiconductor layer are in contact. On the other hand, the data wiring has a double layer structure in which a metal material is stacked on a transparent conductive material, so that the specific resistance of the wiring can be kept low. In addition, by capping the data line with a metal oxide semiconductor material, it is possible to prevent damage to the data line by an etchant used in an etching process for forming a gate element to be performed later.

도 1은 종래의 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판 표시장치용 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 4a 내지 4e는 도 3에서 절취선 II-II'선을 따라 자른, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들.
도 5은 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 6a 내지 6h는 도 5에서 절취선 III-III'선을 따라 자른, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들.
도 7은 본 발명에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 순서도.1 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display.
FIG. 2 is a cross-sectional view of the thin film transistor substrate for a flat panel display device shown in FIG. 1 taken along line I-I'.
3 is a plan view illustrating a thin film transistor substrate having an oxide semiconductor layer included in the fringe field type liquid crystal display according to the first embodiment of the present invention.
4A to 4E are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate according to the first embodiment of the present invention, taken along the line II-II' in FIG. 3.
5 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display according to a second embodiment of the present invention.
6A to 6H are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate according to a second embodiment of the present invention, taken along the line III-III' in FIG. 5.
7 is a flow chart showing a process of manufacturing a thin film transistor substrate according to the present invention.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예에 대해 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Hereinafter, a preferred embodiment of the present invention will be described with reference to the accompanying drawings. The same reference numerals throughout the specification mean substantially the same constituent elements. In the following description, when it is determined that a detailed description of a known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, the component names used in the following description may be selected in consideration of ease of preparation of the specification, and may be different from the names of parts of an actual product.

<제1 실시 예><First embodiment>

이하, 도 3 및 도 4a 내지 4e를 참조하여 본 발명의 제1 실시 예를 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4a 내지 4e는 도 3에서 절취선 II-II'선을 따라 자른, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들이다.Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 3 and 4A to 4E. 3 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in the fringe field type liquid crystal display according to the first embodiment of the present invention. 4A to 4E are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate according to the first embodiment of the present invention, taken along the line II-II' in FIG. 3.

먼저, 도 3 및 도 4e를 참조하여, 제1 실시 예에 의한 박막 트랜지스터 기판의 구조를 설명한다. 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖는다.First, a structure of a thin film transistor substrate according to a first embodiment will be described with reference to FIGS. 3 and 4E. A gate line GL and a data line DL intersecting the lower substrate SUB with a gate insulating film GI therebetween, and a thin film transistor T formed at each intersection portion thereof are provided. In addition, the pixel region is defined by the cross structure of the gate line GL and the data line DL. In this pixel region, a pixel electrode PXL and a common electrode COM formed with the protective film PAS interposed therebetween are provided to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel area.

공통 전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다. 공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 분기되거나 연결되어 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is formed in a plurality of parallel strips. The common electrode COM is branched or connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D) 및 반도체 층(A)을 포함한다.The thin film transistor T causes the pixel signal of the data line DL to be charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T includes a gate electrode G, a source electrode S, a drain electrode D, and a semiconductor layer A.

제1 실시 예에서 적용한 박막 트랜지스터(T)는 탑 게이트 구조를 갖는다. 특히, 소스-드레인 요소들이 먼저 형성된다. 예를 들어, 기판(SUB) 위에 투명 도전 물질로 이루어진 소스 전극(S)과 드레인 전극(D)이 형성되어 있다. 드레인 전극(D)은 화소 전극(PXL)과 일체형으로 형성되어 있다. 소스 전극(S)은 데이터 배선(DL)에서 분기된 형상을 갖는다. 데이터 배선(DL)은 비 저항이 낮은 금속 물질로 형성하는 것이 바람직하다. 따라서, 데이터 배선(DL)은 투명 도전 물질 위에 금속 물질이 적층된 이중층 구조를 갖는다.The thin film transistor T applied in the first embodiment has a top gate structure. In particular, the source-drain elements are formed first. For example, a source electrode S and a drain electrode D made of a transparent conductive material are formed on the substrate SUB. The drain electrode D is formed integrally with the pixel electrode PXL. The source electrode S has a shape branched from the data line DL. It is preferable that the data line DL is formed of a metal material having a low specific resistance. Accordingly, the data line DL has a double layer structure in which a metal material is stacked on a transparent conductive material.

소스 전극(S)과 드레인 전극(D)은 일정 거리 이격되어 있다. 하지만, 소스 전극(S)과 드레인 전극(D)은 그 위에 형성된 금속 산화물 반도체 물질에 의해 물리적으로 연결된 구조를 갖는다. 소스 전극(S)과 드레인 전극(D)이 투명한 금속 산화물을 포함하므로 금속 산화물 반도체 물질과 접촉 계면에서 접촉 저항이 높지 않다. 따라서, 소스 전극(S) 및 드레인 전극(D)이 금속 산화물 반도체 물질과 접촉하는 면에 추가로 오믹 접촉층을 형성하지 않아도, 양호한 접촉 상태를 유지할 수 있다.The source electrode S and the drain electrode D are spaced apart by a predetermined distance. However, the source electrode S and the drain electrode D have a structure that is physically connected by a metal oxide semiconductor material formed thereon. Since the source electrode S and the drain electrode D contain a transparent metal oxide, the contact resistance is not high at the contact interface with the metal oxide semiconductor material. Accordingly, a good contact state can be maintained without additionally forming an ohmic contact layer on the surface of the source electrode S and the drain electrode D contacting the metal oxide semiconductor material.

한편, 데이터 배선(DL)은 캐핑층(CP)으로 완전히 덮여 있다. 데이터 배선(DL)을 덮는 금속 산화물 반도체 물질은 도체화 공정을 통해 도전성 물질이 된다. 데이터 배선(DL)을 형성한 후에 게이트 요소들을 형성하는데, 이 과정에서 데이터 배선(DL)이 식각액에 노출될 수 있다. 데이터 배선(DL)이 후속 공정에서 손상되는 것을 방지하기 위해 반도체 층(A)을 형성하는 과정에서 캐핑층(CP)으로 덮어 보호하는 것이 바람직하다. 제1 실시 예에서는, 캐핑층(CP)이 반도체 층(A)과 연결된 구조인 경우로 설명한다. 그러나 필요에 따라서는 캐핑층(CP)과 반도체 층(A)이 서로 분리되어 있어도 무방하다. 캐핑층(CP)은 데이터 배선(DL)의 금속 물질을 보호하기 위한 것이므로 데이터 배선(DL)을 완전히 덮는 구조를 갖는 것이 바람직하다.Meanwhile, the data line DL is completely covered with the capping layer CP. The metal oxide semiconductor material covering the data line DL becomes a conductive material through a conductive process. After the data line DL is formed, gate elements are formed. In this process, the data line DL may be exposed to an etchant. In order to prevent the data line DL from being damaged in a subsequent process, it is preferable to cover and protect the data line DL with a capping layer CP in the process of forming the semiconductor layer A. In the first embodiment, a case in which the capping layer CP is connected to the semiconductor layer A will be described. However, if necessary, the capping layer CP and the semiconductor layer A may be separated from each other. Since the capping layer CP is for protecting the metal material of the data line DL, it is preferable to have a structure completely covering the data line DL.

게이트 전극(G)은 게이트 배선(GL)에서 분기하거나 연결되어 있다. 특히, 게이트 전극(G)은 게이트 절연막(GI)을 사이에 두고 금속 산화물 반도체 물질의 일부인 반도체 층(A)과 중첩된다. 게이트 전극(S)과 중첩하며, 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 층(A)이 채널 영역을 형성한다.The gate electrode G is branched from or connected to the gate wiring GL. In particular, the gate electrode G overlaps the semiconductor layer A, which is a part of the metal oxide semiconductor material, with the gate insulating layer GI interposed therebetween. A semiconductor layer (A) overlapping with the gate electrode (S) and disposed between the source electrode (S) and the drain electrode (D) forms a channel region.

캐핑층(CP)과 반도체 층(A)은 동일한 금속 산화물 반도체 물질이지만, 게이트 전극(G)을 형성하는 과정에서 노출된, 반도체 층(A)을 제외한 금속 산화물 반도체 물질들이 도체화된다. 따라서, 캐핑층(CP)과 반도체 층(A)은 산소 함량 비율의 차이로 인해, 도전 상태로 혹은 반도체 상태로 구분될 수 있다. 도면에서는 해치의 방향으로 차이를 도시하였다.Although the capping layer CP and the semiconductor layer A are the same metal oxide semiconductor material, metal oxide semiconductor materials other than the semiconductor layer A exposed in the process of forming the gate electrode G are conductive. Accordingly, the capping layer CP and the semiconductor layer A may be classified into a conductive state or a semiconductor state due to a difference in the oxygen content ratio. In the drawings, the difference is shown in the direction of the hatch.

본 발명에 의한 박막 트랜지스터 기판에서, 반도체 층(A)은 게이트 전극(G)에 의해 정의되기 때문에, 게이트 전극(G)과 중첩되지 않는다. 또한, 게이트 전극(G)과 소스-드레인 전극(S, D)이 중첩되지 않고 일정 거리 이격되기 때문에, 반도체 층(A)이 소스-드레인 전극(S, D)과 중첩된 영역이 발생하지 않는다. 따라서, 게이트-소스 사이의 기생 용량(Cgs)이 형성되지 않는 최적의 구조를 가질 수 있다.In the thin film transistor substrate according to the present invention, since the semiconductor layer (A) is defined by the gate electrode (G), it does not overlap with the gate electrode (G). In addition, since the gate electrode G and the source-drain electrodes S and D do not overlap and are spaced apart by a predetermined distance, a region in which the semiconductor layer A overlaps the source-drain electrodes S and D does not occur. . Accordingly, it is possible to have an optimal structure in which the parasitic capacitance Cgs between the gate and the source is not formed.

또한, 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)들을 반도체 물질로 덮은 후에, 게이트 전극(G)을 형성하면서, 캐핑층(CP)을 완성한다. 따라서, 게이트 요소를 형성하는 공정 중에, 캐핑층(CP)이 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)들을 포함하는 소스-드레인 요소들을 보호하는 구조를 갖는다.Further, after covering the source electrode S, the data line DL, and the drain electrode D with a semiconductor material, the capping layer CP is completed while forming the gate electrode G. Accordingly, during the process of forming the gate element, the capping layer CP has a structure to protect the source-drain elements including the source electrode S, the data line DL, and the drain electrode D.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 데이터 배선(DL)과 동일한 구조로서, 투명 도전 물질 위에 금속 물질이 적층된 이중층 구조를 갖는다. 또한, 데이터 배선(DL)과 마찬가지로 캐핑층(CP)에 의해 완전히 덮인 구조를 갖는다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.A gate pad GP for receiving a gate signal from the outside is disposed at one end of the gate line GL. A data pad DP for receiving pixel signals from the outside is disposed at one end of the data line DL. The data pad DP has the same structure as the data line DL, and has a double layer structure in which a metal material is stacked on a transparent conductive material. In addition, it has a structure that is completely covered by the capping layer CP like the data line DL. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH penetrating the passivation layer PAS.

박막 트랜지스터(T), 게이트 패드(GP) 및 데이터 패드(DP) 위에는 보호막(PAS)이 기판(SUB)의 표면 전체를 덮도록 도포되어 있다. 보호막(PAS) 위에는 공통 전극(COM) 및 공통 배선(CL)이 형성되어 있다. 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.A protective layer PAS is applied on the thin film transistor T, the gate pad GP, and the data pad DP to cover the entire surface of the substrate SUB. A common electrode COM and a common wiring CL are formed on the passivation layer PAS. The common electrode COM is formed to overlap the pixel electrode PXL with the passivation layer PAS covering the pixel electrode PXL interposed therebetween. An electric field is formed between the pixel electrode PXL and the common electrode COM, so that liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.

한편, 게이트 패드(GP)는 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 공통 전극(COM)과 동일한 물질로 형성한 게이트 패드 단자(GPT)와 연결되어 있다. 데이터 패드(DP) 역시 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 공통 전극(COM)과 동일한 물질로 형성한 데이터 패드 단자(DPT)와 연결되어 있다.Meanwhile, the gate pad GP is connected to the gate pad terminal GPT formed of the same material as the common electrode COM through a gate pad contact hole GPH penetrating the passivation layer PAS. The data pad DP is also connected to the data pad terminal DPT formed of the same material as the common electrode COM through the data pad contact hole DPH penetrating the passivation layer PAS.

이하, 도 4a 내지 4e를 참조하여, 제1 실시 예에 의한 박막 트랜지스터 기판의 제조 공정을 설명한다.Hereinafter, a manufacturing process of the thin film transistor substrate according to the first embodiment will be described with reference to FIGS. 4A to 4E.

기판(SUB) 위에 투명 도전 물질과 금속 물질을 연속으로 증착한다. 투명 도전 물질은 인듐-주석 산화물(Indium Tin Oxide; ITO), 인듐-갈륨 산화물(Indium Gallium Oxide; IGO) 혹은 인듐-아연 산화물(Indium Zinc Oxide; IZO)과 같은 투명 산화 도전물질을 포함한다. 금속 물질은 비 저항이 낮은 구리(Cu), 알루미늄(Al) 및/또는 몰리브덴(Mo)을 포함한다. 제1 마스크 공정으로 투명 도전 물질과 금속 물질을 동시에 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 소스 전극(D), 드레인 전극(D), 화소 전극(PXL), 데이터 배선(DL) 및 데이터 패드(DP)를 포함한다. 여기서, 소스 전극(S), 드레인 전극(D) 및 화소 전극(PXL)은 투명 도전 물질만 포함하는 단일층 구조로 형성한다. 반면에, 데이터 배선(DL) 및 데이터 패드(DP)는 투명 도전 물질과 금속 물질을 모두 포함하는 이중층 구조로 형성하는 것이 바람직하다. 경우에 따라서, 드레인 전극(D)도 투명 도전 물질과 금속 물질을 모두 포함할 수 있다. 따라서 제1 마스크 공정에서는 하프-톤 마스크를 사용한다. 화소 전극(PXL)은 드레인 전극(D)과 실질적으로 구분되지 않으나 발광 영역에 해당하는 부분으로 정의할 수 있다. (도 4a)A transparent conductive material and a metal material are continuously deposited on the substrate SUB. The transparent conductive material includes a transparent oxide conductive material such as Indium Tin Oxide (ITO), Indium Gallium Oxide (IGO), or Indium Zinc Oxide (IZO). Metallic materials include copper (Cu), aluminum (Al) and/or molybdenum (Mo) with low specific resistance. A source-drain element is formed by simultaneously patterning a transparent conductive material and a metal material through a first mask process. The source-drain elements include a source electrode (D), a drain electrode (D), a pixel electrode (PXL), a data line (DL), and a data pad (DP). Here, the source electrode S, the drain electrode D, and the pixel electrode PXL are formed in a single layer structure including only a transparent conductive material. On the other hand, it is preferable that the data line DL and the data pad DP have a double layer structure including both a transparent conductive material and a metal material. In some cases, the drain electrode D may also include both a transparent conductive material and a metal material. Therefore, a half-tone mask is used in the first mask process. The pixel electrode PXL is not substantially distinguished from the drain electrode D, but may be defined as a portion corresponding to a light emitting area. (Fig. 4a)

소스-드레인 요소가 형성된 기판(SUB) 위에 금속 산화물 반도체 물질을 도포한다. 금속 산화물 반도체 물질에는 인듐-아연 산화물(Indium Zinc Oxide; IZO), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide; ITZO) 혹은 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)과 같은 물질을 포함한다. 제2 마스크 공정으로 금속 산화물 반도체 물질을 패턴하여 반도체 물질층(SE)을 형성한다. 소스 전극(S)과 드레인 전극(D)이 반도체 물질층(SE)과 유사한 계열의 금속 산화물질을 포함한다. 따라서, 소스 전극(S) 및 드레인 전극(D)과 반도체 물질층(SE)이 접촉하는 계면에서 접촉 저항이 금속 접촉 수준에 상응하는 양호한 오믹 접촉을 이룰 수 있다. 또한, 데이터 배선(DL) 및 데이터 패드(DP)를 완전히 덮도록 형성한다. 특히, 데이터 배선(DL)의 금속 물질을 완전히 덮도록 형성하는 것이 바람직하다. (도 4b)A metal oxide semiconductor material is applied on the substrate SUB on which the source-drain elements are formed. Metal oxide semiconductor materials include Indium Zinc Oxide (IZO), Indium Tin Zinc Oxide (ITZO), or Indium-Galium-Zinc Oxide (IGZO). Contains substances. A semiconductor material layer SE is formed by patterning a metal oxide semiconductor material in a second mask process. The source electrode S and the drain electrode D include a metal oxide material similar to the semiconductor material layer SE. Accordingly, a good ohmic contact can be achieved in which the contact resistance corresponds to the metal contact level at the interface where the source electrode S and the drain electrode D and the semiconductor material layer SE contact each other. In addition, it is formed to completely cover the data line DL and the data pad DP. In particular, it is preferable to form the data line DL to completely cover the metal material. (Fig. 4b)

반도체 물질층(SE)이 형성된 기판(SUB) 위에 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 절연물질과 게이트 금속 물질을 동시에 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 전극(G), 게이트 배선(GL) 및 게이트 패드(GP)를 포함한다. 게이트 전극(G)은 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 물질층(SE)의 일부와 중첩하도록 형성한다. 특히, 게이트 전극(G)은 소스-드레인 전극(S-D)과 중첩하는 영역이 발생하지 않도록 형성하는 것이 바람직하다. 게이트 요소를 형성하는 과정에서, 게이트 요소와 중첩되지 않는 반도체 물질층(SE)은 도체화가 이루어진다. 그 결과, 게이트 전극(G)과 중첩하는 반도체 물질층(SE)은 채널 영역인 반도체 층(A)으로 정의되고, 도체화된 반도체 물질층(SE)의 다른 부분들은 캐핑층(CP)로 정의된다. 이로써, 박막 트랜지스터(T)가 완성된다. (도 4c)A gate insulating material and a gate metal material are successively coated on the substrate SUB on which the semiconductor material layer SE is formed. A gate element is formed by simultaneously patterning a gate insulating material and a gate metal material in a third mask process. The gate element includes a gate electrode G, a gate wiring GL, and a gate pad GP. The gate electrode G is formed to overlap a part of the semiconductor material layer SE disposed between the source electrode S and the drain electrode D. In particular, it is preferable that the gate electrode G is formed so that a region overlapping the source-drain electrodes S-D does not occur. In the process of forming the gate element, the semiconductor material layer SE that does not overlap with the gate element is conductive. As a result, the semiconductor material layer SE overlapping the gate electrode G is defined as the semiconductor layer A, which is a channel region, and other parts of the conductive semiconductor material layer SE are defined as the capping layer CP. do. Thus, the thin film transistor T is completed. (Fig. 4c)

박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제4 마스크 공정으로 보호막(PAS)을 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH) 및 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. (도 4d)A protective layer PAS is applied on the entire surface of the substrate SUB on which the thin film transistor T is completed. The passivation layer PAS is patterned in a fourth mask process to form a gate pad contact hole GPH exposing the gate pad GP and a data pad contact hole DPH exposing the data pad DP. (Fig. 4d)

콘택홀들(GPH, DPH)이 형성된 기판(SUB) 전체 표면 위에 투명 도전 물질을 도포한다. 투명 도전 물질은 화소 전극(PXL)과 같은 물질을 포함할 수 있다. 제5 마스크 공정으로 투명 도전 물질을 패턴하여 공통 전극(COM) 및 공통 배선(CL)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하는 다수 개의 선분 형상을 갖는다. 공통 배선(CL)은 게이트 배선(GL)과 평행하게 배치될 수 있다. (도 4e)A transparent conductive material is coated on the entire surface of the substrate SUB on which the contact holes GPH and DPH are formed. The transparent conductive material may include a material such as the pixel electrode PXL. The common electrode COM and the common wiring CL are formed by patterning a transparent conductive material in the fifth mask process. The common electrode COM has a plurality of line segment shapes overlapping the pixel electrode PXL. The common wiring CL may be disposed parallel to the gate wiring GL. (Fig. 4e)

이와 같이, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판의 제조 공정은 5회의 마스크 공정으로 형성할 수 있다. 또한, 탑 게이트 구조를 가짐으로써, 게이트-소스 요소 사이의 기생 용량이 형성되지 않는 구조를 갖는다. 더구나, 소스-드레인 요소를 먼저 형성하고, 반도체 물질층으로 보호함으로써, 소스-드레인 요소가 게이트 요소를 형성하는 과정에서 손상되지 않도록 보호할 수 있다.As described above, the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention may be formed in 5 mask processes. In addition, by having a top gate structure, it has a structure in which parasitic capacitance between the gate and source elements is not formed. Moreover, by first forming the source-drain elements and then protecting them with a layer of a semiconductor material, the source-drain elements can be protected from being damaged in the process of forming the gate element.

<제2 실시 예><Second Example>

이하, 도 5 및 도 6a 내지 6h를 참조하여 본 발명의 제2 실시 예를 설명한다. 도 5은 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 6a 내지 6h는 도 5에서 절취선 III-III'선을 따라 자른, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들이다.Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. 5 and 6A to 6H. 5 is a plan view illustrating a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display according to a second exemplary embodiment of the present invention. 6A to 6H are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate according to a second embodiment of the present invention, taken along the line III-III' in FIG. 5.

먼저, 도 5 및 도 6h를 참조하여, 제2 실시 예에 의한 박막 트랜지스터 기판의 구조를 설명한다. 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다.First, a structure of a thin film transistor substrate according to a second embodiment will be described with reference to FIGS. 5 and 6H. A gate line GL and a data line DL intersecting the lower substrate SUB with a gate insulating film GI therebetween, and a thin film transistor T formed at each intersection portion thereof are provided. In addition, the pixel region is defined by the cross structure of the gate line GL and the data line DL.

이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 화소 영역에 대응하는 대략 장방형의 모양을 갖는다. 공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 분기되거나 연결되어 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 반면에, 화소 전극(PXL)은 평행한 다수 개의 띠 모양으로 형성한다. 화소 전극(PXL)은 박막 트랜지스터(T)의 드레인 전극(D)과 연결되어 영상 정보 전압을 공급받는다.In this pixel region, a pixel electrode PXL and a common electrode COM formed with the protective film PAS interposed therebetween are provided to form a fringe field. The common electrode COM has a substantially rectangular shape corresponding to the pixel area. The common electrode COM is branched or connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL. On the other hand, the pixel electrode PXL is formed in a plurality of parallel strips. The pixel electrode PXL is connected to the drain electrode D of the thin film transistor T to receive an image information voltage.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D) 및 반도체 층(A)을 포함한다.The thin film transistor T causes the pixel signal of the data line DL to be charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T includes a gate electrode G, a source electrode S, a drain electrode D, and a semiconductor layer A.

제2 실시 예에서 적용한 박막 트랜지스터(T)도 탑 게이트 구조를 갖는다. 특히, 소스-드레인 요소들이 먼저 형성된다. 예를 들어, 기판(SUB) 위에 투명 도전 물질로 이루어진 소스 전극(S)과 드레인 전극(D)이 형성되어 있다. 소스 전극(S)은 데이터 배선(DL)에서 분기된 형상을 갖는다. 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)은 구리(Cu) 및/또는 알루미늄(Al)과 같은 비 저항이 낮은 금속 물질을 포함한다. 도면에서, 이들 소스-드레인 요소들을 단일층 구조로 도시하였지만, 구리와 몰리브덴이 적층된 이중층 구조를 가질 수도 있다.The thin film transistor T applied in the second embodiment also has a top gate structure. In particular, the source-drain elements are formed first. For example, a source electrode S and a drain electrode D made of a transparent conductive material are formed on the substrate SUB. The source electrode S has a shape branched from the data line DL. The source electrode S, the data line DL, and the drain electrode D include a metal material having a low specific resistance such as copper (Cu) and/or aluminum (Al). In the drawings, these source-drain elements are illustrated in a single-layer structure, but may have a double-layer structure in which copper and molybdenum are laminated.

소스 전극(S)과 드레인 전극(D)은 일정 거리 이격되어 있다. 하지만, 소스 전극(S)과 드레인 전극(D)은 그 위에 형성된 금속 산화물 반도체 물질에 의해 물리적으로 연결된 구조를 갖는다. 특히, 데이터 배선(DL), 소스 전극(S) 및 드레인 전극(D)들은 캐핑층(CP)으로 완전히 덮여 있다. 이들을 덮는 금속 산화물 반도체 물질은 도체화 공정을 통해 도전성 물질이 된다.The source electrode S and the drain electrode D are spaced apart by a predetermined distance. However, the source electrode S and the drain electrode D have a structure that is physically connected by a metal oxide semiconductor material formed thereon. In particular, the data line DL, the source electrode S, and the drain electrode D are completely covered with the capping layer CP. The metal oxide semiconductor material covering them becomes a conductive material through a conductive process.

게이트 전극(G)은 게이트 배선(GL)에서 분기하거나 연결되어 있다. 특히, 게이트 전극(G)은 게이트 절연막(GI)을 사이에 두고 금속 산화물 반도체 물질의 일부인 반도체 층(A)과 중첩된다. 게이트 전극(S)과 중첩하며, 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 층(A)이 채널 영역을 형성한다.The gate electrode G is branched from or connected to the gate wiring GL. In particular, the gate electrode G overlaps the semiconductor layer A, which is a part of the metal oxide semiconductor material, with the gate insulating layer GI interposed therebetween. A semiconductor layer (A) overlapping with the gate electrode (S) and disposed between the source electrode (S) and the drain electrode (D) forms a channel region.

캐핑층(CP)과 반도체 층(A)은 동일한 금속 산화물 반도체 물질이지만, 게이트 전극(G)을 형성하는 과정에서 노출된, 반도체 층(A)을 제외한 금속 산화물 반도체 물질들이 도체화된다. 따라서, 캐핑층(CP)과 반도체 층(A)은 산소 함량 비율의 차이로 인해, 도전 상태로 혹은 반도체 상태로 구분될 수 있다. 도면에서는 해치의 방향으로 차이를 도시하였다.Although the capping layer CP and the semiconductor layer A are the same metal oxide semiconductor material, metal oxide semiconductor materials other than the semiconductor layer A exposed in the process of forming the gate electrode G are conductive. Accordingly, the capping layer CP and the semiconductor layer A may be classified into a conductive state or a semiconductor state due to a difference in the oxygen content ratio. In the drawings, the difference is shown in the direction of the hatch.

본 발명에 의한 박막 트랜지스터 기판에서, 반도체 층(A)은 게이트 전극(G)에 의해 정의되기 때문에, 게이트 전극(G)과 중첩되지 않는다. 또한, 게이트 전극(G)과 소스-드레인 전극(S, D)이 중첩되지 않고 일정 거리 이격되기 때문에, 반도체 층(A)이 소스-드레인 전극들(S-D)과 중첩된 영역이 발생하지 않는다. 따라서, 게이트-소스 사이의 기생 용량(Cgs)이 형성되지 않는 최적의 구조를 가질 수 있다.In the thin film transistor substrate according to the present invention, since the semiconductor layer (A) is defined by the gate electrode (G), it does not overlap with the gate electrode (G). Also, since the gate electrode G and the source-drain electrodes S and D do not overlap and are spaced apart by a predetermined distance, a region in which the semiconductor layer A overlaps the source-drain electrodes S-D does not occur. Accordingly, it is possible to have an optimal structure in which the parasitic capacitance Cgs between the gate and the source is not formed.

또한, 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)들을 반도체 물질로 덮은 후에, 게이트 전극(G)을 형성하면서, 캐핑층(CP)을 완성한다. 따라서, 캐핑층(CP)이 소스 전극(S), 데이데이터 배선(DL) 및 드레인 전극(D)들을 포함하는 소스-드레인 요소들을 보호하는 구조를 갖는다.Further, after covering the source electrode S, the data line DL, and the drain electrode D with a semiconductor material, the capping layer CP is completed while forming the gate electrode G. Accordingly, the capping layer CP has a structure for protecting source-drain elements including the source electrode S, the data line DL, and the drain electrode D.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 데이터 배선(DL)과 동일하게 캐핑층(CP)에 의해 완전히 덮인 구조를 갖는다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.A gate pad GP for receiving a gate signal from the outside is disposed at one end of the gate line GL. A data pad DP for receiving pixel signals from the outside is disposed at one end of the data line DL. Like the data line DL, the data pad DP has a structure completely covered by the capping layer CP. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH penetrating the passivation layer PAS.

박막 트랜지스터(T), 게이트 패드(GP) 및 데이터 패드(DP) 위에는 중간 절연막(IN)이 기판(SUB)의 표면 전체를 덮도록 도포되어 있다. 중간 절연막(IN) 위에서 화소 영역 중 발광 영역에는 칼라 필터(CF)가 형성되어 있을 수 있다.An intermediate insulating layer IN is applied on the thin film transistor T, the gate pad GP, and the data pad DP to cover the entire surface of the substrate SUB. A color filter CF may be formed on the intermediate insulating layer IN in the light emitting area of the pixel area.

칼라 필터(CF)가 형성된 기판(SUB)의 표면은 높낮이가 심하게 발생할 수 있다. 표면을 평탄하게 하기 위해 칼라 필터(CF)가 형성된 기판(SUB)의 표면 위에는 평탄화 막(PAC)이 도포되어 있다. 평탄화 막(PAC) 위에서 화소 영역 중 발광 영역에는 공통 전극(COM)이 형성되어 있다. 공통 전극(COM)은 기판 전체에 걸쳐 모두 연결되는 하나의 몸체로 형성될 수 있다. 특히, 각종 배선들(GL, DL)이나 박막 트랜지스터(T)를 덮도록 형성함으로써, 차폐의 효과를 얻을 수도 있다. 아니면, 각 화소 영역에 형성된 공통 전극(COM)들을 공통 배선(CL)에 의해 연결하는 구조를 가질 수 있다.The surface of the substrate SUB on which the color filter CF is formed may be severely elevated. In order to flatten the surface, a planarization film PAC is applied on the surface of the substrate SUB on which the color filter CF is formed. A common electrode COM is formed on the planarization layer PAC in the light emitting area of the pixel area. The common electrode COM may be formed as a single body that is all connected over the entire substrate. In particular, by forming to cover the various wirings GL and DL or the thin film transistor T, a shielding effect may be obtained. Alternatively, it may have a structure in which the common electrodes COM formed in each pixel area are connected by a common wiring CL.

공통 전극(COM)이 형성된 기판(SUB)의 표면 위에는 보호막(PAS)이 도포되어 있다. 보호막(PAS) 위에는 화소 전극(PXL)이 형성되어 있다. 화소 전극(PXL)은 보호막(PAS), 평탄화 막(PAC) 및 중간 절연막(IN)을 관통하여 드레인 전극(D)을 노출하는 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 화소 전극(PXL)은 공통 전극(COM)을 덮는 보호막(PAS)을 사이에 두고 공통 전극(COM)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.A protective layer PAS is applied on the surface of the substrate SUB on which the common electrode COM is formed. A pixel electrode PXL is formed on the passivation layer PAS. The pixel electrode PXL contacts the drain electrode D through a pixel contact hole PH that penetrates the passivation layer PAS, the planarization layer PAC, and the intermediate insulating layer IN to expose the drain electrode D. The pixel electrode PXL is formed to overlap the common electrode COM with the passivation layer PAS covering the common electrode COM interposed therebetween. An electric field is formed between the pixel electrode PXL and the common electrode COM, so that liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.

한편, 게이트 패드(GP)는 보호막(PAS), 평탄화 막(PAC) 및/또는 중간 절연막(IN)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 화소 전극(PXL)과 동일한 물질로 형성한 게이트 패드 단자(GPT)와 연결되어 있다. 데이터 패드(DP) 역시 보호막(PAS), 평탄화 막(PAC) 및/또는 중간 절연막(IN)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 화소 전극(PXL)과 동일한 물질로 형성한 데이터 패드 단자(DPT)와 연결되어 있다.Meanwhile, the gate pad GP is formed of the same material as the pixel electrode PXL through the gate pad contact hole GPH penetrating the passivation layer PAS, the planarization layer PAC, and/or the intermediate insulating layer IN. It is connected to the pad terminal (GPT). The data pad DP is also a data pad terminal formed of the same material as the pixel electrode PXL through the data pad contact hole DPH penetrating the passivation layer PAS, the planarization layer PAC, and/or the intermediate insulating layer IN. (DPT) is connected.

이하, 도 6a 내지 6h를 참조하여, 제2 실시 예에 의한 박막 트랜지스터 기판의 제조 공정을 설명한다.Hereinafter, a manufacturing process of the thin film transistor substrate according to the second embodiment will be described with reference to FIGS. 6A to 6H.

기판(SUB) 위에 금속 물질을 증착한다. 금속 물질은 비 저항이 낮은 구리(Cu), 알루미늄(Al) 및/또는 몰리브덴(Mo)을 포함한다. 금속 물질은 단일층 구조를 가질 수 도 있고, 다른 금속 물질들이 적층된 다중층 구조를 가질 수도 있다. 제1 마스크 공정으로 금속 물질을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 소스 전극(D), 드레인 전극(D), 데이터 배선(DL) 및 데이터 패드(DP)를 포함한다. (도 6a) A metal material is deposited on the substrate SUB. Metallic materials include copper (Cu), aluminum (Al) and/or molybdenum (Mo) with low specific resistance. The metal material may have a single layer structure, or may have a multilayer structure in which other metal materials are stacked. A metal material is patterned by a first mask process to form a source-drain element. The source-drain elements include a source electrode D, a drain electrode D, a data line DL, and a data pad DP. (Fig. 6a)

소스-드레인 요소가 형성된 기판(SUB) 위에 금속 산화물 반도체 물질을 도포한다. 금속 산화물 반도체 물질에는 인듐-아연 산화물(Indium Zinc Oxide; IZO) 혹은 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)과 같은 물질을 포함한다. 제2 마스크 공정으로 금속 산화물 반도체 물질을 패턴하여 반도체 물질층(SE)을 형성한다. 여기서, 반도체 물질층(SE)은 소스-드레인 요소들을 모두 덮는 구조를 갖는다. 특히, 소스 전극(S)과 드레인 전극(D)을 연결하면서 상부 표면과 접촉하도록 형성한다. 또한, 데이터 배선(DL) 및 데이터 패드(DP)를 완전히 덮도록 형성한다. (도 6b)A metal oxide semiconductor material is applied on the substrate SUB on which the source-drain elements are formed. The metal oxide semiconductor material includes a material such as Indium Zinc Oxide (IZO) or Indium-Galium-Zinc Oxide (IGZO). A semiconductor material layer SE is formed by patterning a metal oxide semiconductor material in a second mask process. Here, the semiconductor material layer SE has a structure covering all of the source-drain elements. In particular, the source electrode S and the drain electrode D are connected and formed to contact the upper surface. In addition, it is formed to completely cover the data line DL and the data pad DP. (Fig. 6b)

반도체 물질층(SE)이 형성된 기판(SUB) 위에 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 절연물질과 게이트 금속 물질을 동시에 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 전극(G), 게이트 배선(GL) 및 게이트 패드(GP)를 포함한다. 게이트 전극(G)은 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 물질층(SE)의 일부와 중첩하도록 형성한다. 특히, 게이트 전극(G)은 소스-드레인 전극(S-D)과 중첩하는 영역이 발생하지 않도록 형성하는 것이 바람직하다. 게이트 요소를 형성하는 과정에서, 게이트 요소와 중첩되지 않는 반도체 물질층(SE)은 도체화가 이루어진다. 그 결과, 게이트 전극(G)과 중첩하는 반도체 물질층(SE)은 채널 영역인 반도체 층(A)으로 정의되고, 도체화된 반도체 물질층(SE)의 다른 부분들은 캐핑층(CP)로 정의된다. 이로써, 박막 트랜지스터(T)가 완성된다. (도 6c)A gate insulating material and a gate metal material are successively coated on the substrate SUB on which the semiconductor material layer SE is formed. A gate element is formed by simultaneously patterning a gate insulating material and a gate metal material in a third mask process. The gate element includes a gate electrode G, a gate wiring GL, and a gate pad GP. The gate electrode G is formed to overlap a part of the semiconductor material layer SE disposed between the source electrode S and the drain electrode D. In particular, it is preferable that the gate electrode G is formed so that a region overlapping the source-drain electrodes S-D does not occur. In the process of forming the gate element, the semiconductor material layer SE that does not overlap with the gate element is conductive. As a result, the semiconductor material layer SE overlapping the gate electrode G is defined as the semiconductor layer A, which is a channel region, and other parts of the conductive semiconductor material layer SE are defined as the capping layer CP. do. Thus, the thin film transistor T is completed. (Fig. 6c)

박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 중간 절연막(IN)을 도포한다. 중간 절연막(IN) 위에 유기 도료 물질을 도포하고 제4 마스크 공정으로 패턴하여 칼라 필터(CF)를 형성한다. 칼라 필터(CF)는 단위 화소 영역에서 발광 영역에 해당하는 크기로 형성한다. 칼라 필터(CF)는 적색 칼라 필터, 녹색 칼라 필터 및 청색 칼라 필터를 포함할 수 있다. 따라서, 제4 마스크 공정은 실제로 3개의 서브 마스크 공정을 포함한다. (도 6d)An intermediate insulating layer IN is applied on the entire surface of the substrate SUB on which the thin film transistor T is completed. An organic paint material is applied on the intermediate insulating layer IN and patterned by a fourth mask process to form a color filter CF. The color filter CF is formed in a size corresponding to the light emitting area in the unit pixel area. The color filter CF may include a red color filter, a green color filter, and a blue color filter. Thus, the fourth mask process actually includes three sub mask processes. (Fig. 6d)

칼라 필터(CF)가 형성된 기판(SUB) 전체 표면 위에 평탄화 막(PAC)을 도포한다. 제5 마스크 공정으로 평탄화 막(PAC)을 패턴하여, 콘택홀을 형성한다. 이때, 형성하는 콘택홀은 완전한 콘택홀들이 아닐 수 있다. 예를 들어, 화소 콘택홀(PH)이 형성될 부위, 게이트 패드 콘택홀(GPH)이 형성될 부위 및/또는 데이터 패드 콘택홀(DPH)이 형성될 부위의 평탄화 막(PAC)에 콘택홀들을 형성한다. (도 6e)A planarization film PAC is applied on the entire surface of the substrate SUB on which the color filter CF is formed. A contact hole is formed by patterning the planarization layer PAC in a fifth mask process. In this case, the contact holes to be formed may not be complete contact holes. For example, contact holes are formed in the planarization layer PAC at a region where the pixel contact hole PH is formed, the gate pad contact hole GPH is formed, and/or the data pad contact hole DPH is formed. To form. (Fig. 6e)

평탄화 막(PAC) 위에 투명 도전 물질을 도포한다. 투명 도전 물질은 인듐-주석 산화물(Indium Tin Oxide; ITO) 혹은 인듐-아연 산화물(Indium Zinc Oxide; IZO)과 같은 투명 산화 도전물질을 포함한다. 제6 마스크 공정으로 투명 도전 물질을 패턴하여, 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 영역 내에서 발광 영역을 모두 차지할 수 있도록 형성한다. 또는, 박막 트랜지스터(T)에서 화소 콘택홀(PH)이 형성될 부분을 제외한 기판(SUB) 표면 모두를 덮는 형상으로 형성할 수도 있다. 공통 전극(COM)을 기판(SUB) 전체를 덮도록 형성함으로써, 박막 트랜지스터(T)로 전해지는 화상 신호를 차폐하는 효과를 얻을 수 있다. (도 6f) A transparent conductive material is applied on the planarization film (PAC). The transparent conductive material includes a transparent oxide conductive material such as Indium Tin Oxide (ITO) or Indium Zinc Oxide (IZO). The common electrode COM is formed by patterning a transparent conductive material in a sixth mask process. The common electrode COM is formed so as to occupy all of the light emitting area in the pixel area. Alternatively, the thin film transistor T may be formed to cover all of the surface of the substrate SUB except for the portion where the pixel contact hole PH is to be formed. By forming the common electrode COM to cover the entire substrate SUB, an effect of shielding an image signal transmitted to the thin film transistor T can be obtained. (Fig. 6f)

공통 전극(COM)이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제7 마스크 공정으로 보호막(PAS) 및 중간 절연막(IN)을 패턴하여, 드레인 전극(D)을 노출하는 화소 콘택홀(PH)을 형성한다. 이와 동시에, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH) 및 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. (도 6g)A protective film PAS is applied over the entire surface of the substrate SUB on which the common electrode COM is formed. A pixel contact hole PH exposing the drain electrode D is formed by patterning the passivation layer PAS and the intermediate insulating layer IN in a seventh mask process. At the same time, a gate pad contact hole GPH exposing the gate pad GP and a data pad contact hole DPH exposing the data pad DP are formed. (Fig. 6g)

콘택홀들(PH, GPH, DPH)이 형성된 기판(SUB) 전체 표면 위에 투명 도전 물질을 도포한다. 투명 도전 물질은 공통 전극(COM)과 같은 물질을 포함할 수 있다. 제8 마스크 공정으로 투명 도전 물질을 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 공통 전극(COM)과 중첩하는 다수 개의 선분 형상을 갖는다. 이와 동시에, 화소 전극(PXL)과 동일한 물질로 게이트 패드(GP)와 접속하는 게이트 패드 단자(GPT) 및 데이터 패드(DP)와 접속하는 데이터 패드 단자(DPT)를 형성한다. (도 6h)A transparent conductive material is coated on the entire surface of the substrate SUB on which the contact holes PH, GPH, and DPH are formed. The transparent conductive material may include a material such as the common electrode COM. The pixel electrode PXL is formed by patterning a transparent conductive material in an eighth mask process. The pixel electrode PXL has a plurality of line segment shapes overlapping the common electrode COM. At the same time, a gate pad terminal GPT connected to the gate pad GP and a data pad terminal DPT connected to the data pad DP are formed of the same material as the pixel electrode PXL. (Fig. 6h)

이와 같이, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판의 제조 공정은 8회의 마스크 공정으로 형성할 수 있다. 또한, 탑 게이트 구조를 가짐으로써, 게이트-소스 요소 사이의 기생 용량이 형성되지 않는 구조를 갖는다. 더구나, 소스-드레인 요소를 먼저 형성하고, 반도체 물질층으로 보호함으로써, 소스-드레인 요소가 게이트 요소를 형성하는 과정에서 손상되지 않도록 보호할 수 있다.As described above, the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention may be formed through eight mask processes. In addition, by having a top gate structure, it has a structure in which parasitic capacitance between the gate and source elements is not formed. Moreover, by first forming the source-drain elements and then protecting them with a layer of a semiconductor material, the source-drain elements can be protected from being damaged in the process of forming the gate element.

이상 설명한 바와 같이 본 발명에 의한 박막 트랜지스터 기판의 제조 공정은 공통 전극(COM) 및 화소 전극(PXL)의 배치 구조에 따라 다소 차이가 있다. 하지만, 본 발명의 핵심 내용은 소스-드레인 요소를 먼저 형성하고, 반도체 층으로 소스-드레인 요소를 보호한 후, 게이트 요소를 형성함으로써, 채널 영역을 정의하는 데 있다. 본 발명에 의한 박막 트랜지스터 기판의 제조 공정을 요약하면 도 7에 도시한 순서도와 같다. 도 7은 본 발명에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 순서도이다.As described above, the manufacturing process of the thin film transistor substrate according to the present invention is somewhat different depending on the arrangement structure of the common electrode COM and the pixel electrode PXL. However, the core content of the present invention is to define a channel region by first forming a source-drain element, protecting the source-drain element with a semiconductor layer, and then forming a gate element. A summary of the manufacturing process of the thin film transistor substrate according to the present invention is the same as the flow chart shown in FIG. 7. 7 is a flow chart showing a process of manufacturing a thin film transistor substrate according to the present invention.

기판(SUB) 위에 소스-드레인 요소를 형성한다. 소스-드레인 요소는 일정 거리 이격한 소스 전극(S)과 드레인 전극(D)을 포함한다. (S100)A source-drain element is formed on the substrate SUB. The source-drain element includes a source electrode (S) and a drain electrode (D) spaced apart by a predetermined distance. (S100)

소스-드레인 요소를 완전히 덮는 반도체 물질층을 형성한다. 반도체 물질층은, 서로 대향하며 일정 거리 이격된 소스 전극(S)과 드레인 전극(D)을 완전히 덮으면서, 이들 전극들 사이를 연결하도록 형성한다. (S200)A layer of semiconductor material completely covering the source-drain element is formed. The semiconductor material layer is formed to be connected to each other while completely covering the source electrode S and the drain electrode D that are opposite to each other and spaced apart by a predetermined distance. (S200)

게이트 요소를 형성한다. 특히, 게이트 전극은 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 물질층의 일부와 중첩하도록 형성한다. 게이트 요소를 형성하는 과정에서 게이트 요소와 중첩하지 않고 노출되는 반도체 물질층은 도체화된다. 또한, 게이트 전극(G)과 중첩하는 반도체 물질층은 채널 영역인 반도체 층(A)으로 정의된다. 이로써, 박막 트랜지스터(T)가 완성된다. (S300)Form the gate element. In particular, the gate electrode is formed to overlap with a part of the semiconductor material layer disposed between the source electrode S and the drain electrode D. In the process of forming the gate element, the semiconductor material layer exposed without overlapping with the gate element becomes conductor. In addition, the semiconductor material layer overlapping the gate electrode G is defined as a semiconductor layer A, which is a channel region. Thus, the thin film transistor T is completed. (S300)

박막 트랜지스터(T)를 보호하기 위한 보호막(PAS)을 도포한다. (S400)A protective film PAS for protecting the thin film transistor T is applied. (S400)

보호막(PAS) 위에 평판 표시장치로서 기능을 할 수 있도록 화소 전극(PXL) 및/또는 공통 전극(COM)을 형성한다. 이로써, 평판 표시장치용 박막 트랜지스터 기판이 완성된다. (S500)A pixel electrode PXL and/or a common electrode COM is formed on the passivation layer PAS to function as a flat panel display. Thus, a thin film transistor substrate for a flat panel display is completed. (S500)

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the spirit of the present invention. Accordingly, the present invention should not be limited to the content described in the detailed description, but should be defined by the claims.

T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 ES: 에치 스토퍼
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 (채널) 층
GI: 게이트 절연막 PAS: 보호막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
PH: 화소 콘택홀 PAC: 평탄화 막
IN: 중간 절연막 CP: 캐핑층T: thin film transistor SUB: substrate
GL: Gate wiring CL: Common wiring
DL: data wiring PXL: pixel electrode
COM: common electrode GP: gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal GPH: Gate pad contact hole
DPH: Data pad contact hole ES: Etch stopper
G: gate electrode S: source electrode
D: drain electrode A: semiconductor (channel) layer
GI: gate insulating film PAS: protective film
SH: source contact hole SA: source area
DH: drain contact hole DA: drain region
PH: pixel contact hole PAC: planarization film
IN: intermediate insulating film CP: capping layer

Claims (6)

기판 위에 일정 거리 이격하여 배치되며, 투명 산화 도전 물질을 포함하는 소스 전극 및 드레인 전극;
상기 소스 전극과 연결되며, 금속 물질을 포함하는 데이터 배선;
상기 소스 전극 및 상기 드레인 전극 사이에 배치되며 산화물 반도체 물질을 포함하는 채널 영역;
상기 채널 영역으로부터 연장되어 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선의 상면과 측면을 덮으며 상기 산화물 반도체 물질이 도체화된 캐핑층; 그리고
게이트 절연막을 사이에 두고 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 박막 트랜지스터 기판.
A source electrode and a drain electrode disposed on the substrate by a predetermined distance and including a transparent oxide conductive material;
A data line connected to the source electrode and including a metal material;
A channel region disposed between the source electrode and the drain electrode and including an oxide semiconductor material;
A capping layer extending from the channel region to cover top and side surfaces of the source electrode, the drain electrode, and the data line, and the oxide semiconductor material is conductive; And
A thin film transistor substrate comprising a gate electrode overlapping the channel region with a gate insulating layer therebetween.
 제 1 항에 있어서,
상기 드레인 전극에서 동일 평면상으로 연장되며 상기 투명 산화 도전 물질을 포함하는 화소 전극;
상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극 및 상기 화소 전극을 덮는 보호막; 그리고
상기 보호막 위에서 상기 화소 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 박막 트랜지스터 기판.
The method of claim 1,
A pixel electrode extending on the same plane from the drain electrode and including the transparent oxide conductive material;
A protective layer covering the source electrode, the drain electrode, the gate electrode, and the pixel electrode; And
A thin film transistor substrate further comprising a common electrode having a plurality of line segment shapes disposed on the passivation layer so as to overlap the pixel electrode.
 제 1 항에 있어서,
상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극을 덮는 중간 절연막;
상기 중간 절연막 위에 배치된 공통 전극;
상기 공통 전극을 덮는 보호막; 그리고
상기 보호막 위에서 상기 드레인 전극과 연결되며, 상기 공통 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
The method of claim 1,
An intermediate insulating layer covering the source electrode, the drain electrode, and the gate electrode;
A common electrode disposed on the intermediate insulating layer;
A protective layer covering the common electrode; And
A thin film transistor substrate further comprising a pixel electrode connected to the drain electrode on the passivation layer and having a plurality of line segment shapes disposed to overlap the common electrode.
 제 1 항에 있어서,
상기 투명 산화 도전 물질은, 인듐-주석 산화물, 인듐-갈륨 산화물 및 인듐-아연 산화물 중 어느 하나를 포함하며;
상기 산화물 반도체 물질은, 인듐-갈륨-아연 산화물 및 인듐-주석-아연 산화물 중 어느 하나를 포함하며;
상기 금속 물질은, 구리(Cu), 알루미늄(Al) 및 몰리브덴(Mo) 중 적어도 어느 하나를 포함하고;
상기 데이터 배선은, 상기 투명 산화 도전 물질 위에 상기 금속 물질이 적층된 박막 트랜지스터 기판.
The method of claim 1,
The transparent oxide conductive material includes any one of indium-tin oxide, indium-gallium oxide, and indium-zinc oxide;
The oxide semiconductor material includes any one of indium-gallium-zinc oxide and indium-tin-zinc oxide;
The metallic material includes at least one of copper (Cu), aluminum (Al), and molybdenum (Mo);
The data line is a thin film transistor substrate in which the metal material is stacked on the transparent oxide conductive material.
 기판 위에 투명 산화 도전 물질과 금속 물질을 적층하고 패턴하여, 상기 투명 산화 도전 물질과 상기 금속 물질을 포함하는 데이터 배선, 그리고 상기 금속 물질이 제거되고 상기 투명 산화 도전 물질로 이루어지며 일정 거리 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
상기 데이터 배선의 상기 금속 물질을 완전히 덮으며, 상기 소스 전극 및 상기 드레인 전극을 연결하며, 산화물 반도체 물질을 포함하는 반도체 물질층을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극의 이격된 영역의 중앙부에서 상기 반도체 물질층과 중첩하는 게이트 전극을 형성하여 박막 트랜지스터를 완성하는 단계; 그리고
상기 박막 트랜지스터를 덮는 보호막을 형성하는 단계 포함하고,
상기 박막 트랜지스터를 완성하는 단계는,
상기 게이트 전극과 중첩하는 상기 반도체 물질층은 채널 영역으로 정의하며, 상기 채널 영역에서 연장되어 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선의 상면과 측면을 덮는 상기 반도체 물질층은 도체화하여 캐핑층으로 정의하는 박막 트랜지스터 기판 제조 방법.
A transparent oxide conductive material and a metal material are stacked and patterned on a substrate, so that the transparent oxide conductive material and the data wiring including the metal material, and the metal material are removed and a source made of the transparent oxide conductive material and spaced apart a predetermined distance Forming an electrode and a drain electrode;
Forming a semiconductor material layer including an oxide semiconductor material, completely covering the metal material of the data line, connecting the source electrode and the drain electrode;
Forming a gate electrode overlapping the semiconductor material layer in a central portion of the spaced apart region of the source electrode and the drain electrode to complete a thin film transistor; And
Forming a protective film covering the thin film transistor,
The step of completing the thin film transistor,
The semiconductor material layer overlapping the gate electrode is defined as a channel region, and the semiconductor material layer extending from the channel region and covering the top and side surfaces of the source electrode, the drain electrode, and the data line is made into a conductor to form a capping layer. A thin film transistor substrate manufacturing method defined as.
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