KR20140142842A - Semiconductor substrate, light emitting device, and Electronic device - Google Patents

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Abstract

The present invention relates to a semiconductor substrate, a light emitting device, and an electronic device. The semiconductor substrate according to the embodiment of the present invention includes a buffer layer which is arranged on the substrate, a plurality of nanostructures which are arranged on the buffer layer, a diffusion preventing layer which is arranged on the buffer layer, a control layer which is arranged on the diffusion preventing layer, and a conductive semiconductor layer which is arranged on the control layer. The embodiment of the present invention provides the semiconductor substrate capable of securing reliability.

Description

반도체 기판, 발광 소자 및 전자 소자{Semiconductor substrate, light emitting device, and Electronic device}Semiconductor substrate, light emitting device, and electronic device

실시예는 반도체 기판에 관한 것이다.An embodiment relates to a semiconductor substrate.

실시예는 발광 소자에 관한 것이다.An embodiment relates to a light emitting element.

실시예는 전자 소자에 관한 것이다.An embodiment relates to an electronic device.

화합물 반도체 재질을 이용한 다양한 전자 소자나 발광 소자가 개발되고 있다.Various electronic devices and light emitting devices using compound semiconductor materials have been developed.

전자 소자로는 태양 전지, 광 검출기 또는 전력 소자가 사용될 수 있다. The electronic device may be a solar cell, a photodetector, or a power device.

이러한 전자 소자나 발광 소자는 반도체 기판을 기반으로 제조될 수 있다. 반도체 기판은 성장 기판과 그 위에 성장되는 화합물 반도체층을 포함한다. Such an electronic device or a light emitting device can be manufactured based on a semiconductor substrate. The semiconductor substrate includes a growth substrate and a compound semiconductor layer grown thereon.

이러한 반도체 기판에서, 성장 기판과 화합물 반도체층 사이에 격자 상수 및 열 팽창 계수로 인해 다양한 결함이 발생될 수 있다.In such a semiconductor substrate, various defects may be generated between the growth substrate and the compound semiconductor layer due to the lattice constant and the thermal expansion coefficient.

종래의 반도체 기판은 성장 기판과 화합물 반도체층 간의 격자 상수 차이로 인해 전위(dislocation)이 발생되어 결정성이 악화되는 문제가 있다.In the conventional semiconductor substrate, dislocation occurs due to a difference in lattice constant between the growth substrate and the compound semiconductor layer, which causes a problem that the crystallinity is deteriorated.

아울러, 성장 기판과 화합물 반도체층 간의 열 팽창 계수 차이로 응력(strain)이 발생되고, 이러한 응력에 의해 화합물 반도체층에 크랙(cracks)이 발생되거나 성장 기판이 깨진다.In addition, strain is generated due to a difference in thermal expansion coefficient between the growth substrate and the compound semiconductor layer, cracks are generated in the compound semiconductor layer due to the stress, or the growth substrate is broken.

이와 같이, 종래의 반도체 기판은 화합물 반도체층에 크랙이 발생되기 때문에, 발광 소자나 전자 소자로서의 실질적인 기능을 하는 반도체층를 양질로 두껍게 성장시킬 수 없는 문제가 있다. As described above, in the conventional semiconductor substrate, cracks are generated in the compound semiconductor layer, so there is a problem that a semiconductor layer having a substantial function as a light emitting element or an electronic element can not be grown thick to a good quality.

실시예는 신뢰성을 확보할 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate which can secure reliability.

실시예는 전위를 차단하여 결정성을 향상시킬 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of blocking the dislocation and improving the crystallinity.

실시예는 응력을 제어하여 크랙을 방지하여 수율을 향상시킬 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate which can control stress to prevent cracks and improve the yield.

실시예는 성장 기판의 불순물이 확산되는 것을 방지하여 줄 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of preventing impurities of a growth substrate from being diffused.

실시예는 반도체 기판을 이용한 발광 소자를 제공한다.The embodiment provides a light emitting device using a semiconductor substrate.

실시예는 반도체 기판을 이용한 전자 소자를 제공한다.An embodiment provides an electronic device using a semiconductor substrate.

실시예에 따르면, 반도체 기판은, 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 다수의 나노 구조물; 상기 버퍼층 상에 배치되는 확산 방지층; 상기 확산 방지층 상에 배치되는 제어층; 및 상기 제어층 상에 배치되는 제1 도전형 반도체층을 포함한다. According to an embodiment, a semiconductor substrate includes: a buffer layer disposed on a substrate; A plurality of nanostructures disposed on the buffer layer; A diffusion barrier layer disposed on the buffer layer; A control layer disposed on the diffusion preventing layer; And a first conductive semiconductor layer disposed on the control layer.

실시예에 따르면, 발광 소자는, 상기 반도체 기판; 상기 반도체 기판 상에 배치된 활성층; 및 상기 활성층 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함한다. According to the embodiment, the light emitting element comprises: the semiconductor substrate; An active layer disposed on the semiconductor substrate; And a second conductive type semiconductor layer disposed on the active layer and including a second dopant having a polarity opposite to that of the first dopant of the first conductive type semiconductor layer of the semiconductor substrate.

실시예에 따르면, 전자 소자는, 상기 반도체 기판; 상기 반도체 기판의 양측 영역 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층; 상기 반도체 기판의 중앙 영역 상에 배치된 채널층; 상기 채널층 상에 배치된 게이트 전극; 및 상기 반도체 기판의 양측 영역 상에 배치된 상기 제2 도전형 반도체층 상에 형성된 소오스 전극 및 드레인 전극을 포함한다. According to an embodiment, an electronic device includes: the semiconductor substrate; A second conductivity type semiconductor layer disposed on both side regions of the semiconductor substrate and including a second dopant having a polarity opposite to that of the first dopant of the first conductivity type semiconductor layer of the semiconductor substrate; A channel layer disposed on a central region of the semiconductor substrate; A gate electrode disposed on the channel layer; And a source electrode and a drain electrode formed on the second conductivity type semiconductor layer disposed on both side regions of the semiconductor substrate.

실시예는 버퍼층 상에 다수의 나노 구조물을 형성하여 줌으로써, 상기 버퍼층을 통해 올라오는 전위가 차단될 수 있다. In embodiments, by forming a plurality of nanostructures on the buffer layer, the potential rising through the buffer layer can be blocked.

실시예는 성장 기판 상에 확산 방지층을 형성하여 줌으로써, 성장 기판의 불순물이 도전형 반도체층으로 확산되는 것을 방지하여 줄 수 있다. The embodiment can prevent the impurity of the growth substrate from diffusing into the conductive type semiconductor layer by forming the diffusion preventing layer on the growth substrate.

실시예는 성장 기판 상에 제어층을 형성하여 응력을 제어하여 줌으로써, 도전형 반도체층에 의한 인장형 응력을 보완하여 주어 도전형 반도체층에 크랙이 발생하거나 성장 기판이 깨지는 것을 방지하여 줄 수 있다. 아울러, 제어층에 의해 버퍼층 또는 확산 방지층을 통해 올라오는 전위를 차단하여 더 이상 도전형 반도체층으로 올라가지 않도록 하여 상기 도전형 반도체층의 결정성을 향상시킬 수 있다.In the embodiment, the control layer is formed on the growth substrate to control the stress, thereby compensating for the tensile stress caused by the conductive type semiconductor layer, thereby cracking the conductive type semiconductor layer or preventing the growth substrate from being broken . In addition, it is possible to improve the crystallinity of the conductive type semiconductor layer by blocking the potential rising through the buffer layer or the diffusion preventing layer by the control layer so as not to reach the conductive type semiconductor layer.

실시예는 확산 방지층 위에 또 다른 확산 방지층을 형성하여 줌으로써, 성장 기판의 불순물의 확산을 보다 더 완벽하게 차단하여 줄 뿐만 아니라 시드층으로서 제어층의 성장을 용이하게 하여 줄 수 있다. By forming another diffusion preventing layer on the diffusion preventing layer, the embodiment can more completely prevent diffusion of impurities in the growth substrate, and can facilitate the growth of the control layer as a seed layer.

도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2는 도 1에서 버퍼층, 확산 방지층 및 제어층을 확대하여 도시한 단면도이다.
도 3은 일 실시예에 따른 제어층에서의 Si 및 Ge의 농도 분포를 도시한 도면이다.
도 4는 다른 실시예에 따른 제어층에서의 Si 및 Ge의 농도 분포를 도시한 도면이다.
도 5는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 6은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 7은 도 6의 제2 확산 방지층에서의 Si의 농도 분포를 도시한 도면이다.
도 8은 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 9는 실시예에 따른 발광 소자를 도시한 단면도이다.
도 10은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 11은 실시예에 따른 MOSFET를 도시한 단면도이다.1 is a cross-sectional view of a semiconductor substrate according to a first embodiment.
FIG. 2 is an enlarged cross-sectional view of the buffer layer, the diffusion preventing layer, and the control layer in FIG. 1. FIG.
3 is a diagram showing the concentration distribution of Si and Ge in the control layer according to one embodiment.
4 is a diagram showing the concentration distribution of Si and Ge in the control layer according to another embodiment.
5 is a cross-sectional view showing a semiconductor substrate according to the second embodiment.
6 is a cross-sectional view of a semiconductor substrate according to the third embodiment.
Fig. 7 is a diagram showing the concentration distribution of Si in the second diffusion preventing layer in Fig. 6. Fig.
8 is a cross-sectional view showing a semiconductor substrate according to the fourth embodiment.
9 is a cross-sectional view illustrating a light emitting device according to an embodiment.
10 is a cross-sectional view illustrating a light emitting device package according to an embodiment.
11 is a cross-sectional view showing a MOSFET according to the embodiment.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment according to the invention, in the case of being described as being formed "above" or "below" each element, the upper (upper) or lower (lower) Directly contacted or formed such that one or more other components are disposed between the two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.

도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.1 is a cross-sectional view of a semiconductor substrate according to a first embodiment.

도 1을 참조하면, 제1 실시예에 따른 반도체 기판(1)은 성장 기판(3), 버퍼층(5), 확산 방지층(7), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.1, the semiconductor substrate 1 according to the first embodiment includes a growth substrate 3, a buffer layer 5, a diffusion preventing layer 7, a control layer 9, a non-conductive semiconductor layer 11, And the conductive semiconductor layer 13 may be included.

상기 비 도전형 반도체층(11)은 형성되지 않을 수도 있지만, 이에 대해서는 한정하지 않는다.The non-conductive semiconductor layer 11 may not be formed, but the non-conductive semiconductor layer 11 is not limited thereto.

상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The buffer layer (5), wherein the control layer 9, the non-conductive semiconductor layer 11 and the conductive semiconductor layer 13 II-VI family or III-V group compound consisting of a semiconductor material Al x In y Ga may be formed of (1-xy) N (0 <x <1, 0 <y <1, 0 <x + y <1). For example, the buffer layer 5, the control layer 9, the non-conductive semiconductor layer 11, and the conductive semiconductor layer 13 may be formed of a group consisting of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and AlInN But it is not limited thereto.

상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)은 단일 장비, 예컨대 MOCVD 장비를 이용하여 일괄적으로 그리고 순차적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, MOCVD 장치의 챔버 속에 상기 성장 기판(3)을 로딩하여 안착시킨 다음, II-VI족 또는 III-V족 화합물 반도체 재질의 순 원료(raw material), 즉 트리메틸갈륨(TMGa), 트리메틸인듐(TMIn), 트리메틸알루미늄(TMAl), 암모니아 가스(NH3), 질소 가스(N2) 등을 주입하여, 상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)이 순차적으로 형성될 수 있다. 상기 도전형 반도체층(13)은 위의 순 원료 이외에 도펀트로 사용되기 위해, 예컨대 n형 도펀트를 형성하기 위한 실란 가스(SiH4) 또는 p형 도펀트를 형성하기 위한 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg)이 더 추가될 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 5, the control layer 9, the non-conductive semiconductor layer 11, and the conductive semiconductor layer 13 may be formed in a lump and sequentially using a single equipment, for example, MOCVD equipment. However, this is not limitative. That is, the growth substrate 3 is loaded into a chamber of the MOCVD apparatus and then placed thereon. Then, raw materials of II-VI group or III-V group compound semiconductor materials such as trimethyl gallium (TMGa), trimethyl indium TMIn), trimethyl aluminum (TMAl), ammonia gas (NH 3), by injecting nitrogen gas (N2), the buffer layer (5), wherein the control layer 9, the non-conductive semiconductor layer 11 and the The conductive semiconductor layer 13 may be sequentially formed. In order to use the conductive semiconductor layer 13 as a dopant in addition to the above pure raw material, for example, silane gas (SiH 4 ) for forming an n-type dopant or bisethylcyclopentadienyl magnesium (for example, EtCp2Mg) may be added but not limited thereto.

제1 실시예에 따른 반도체 기판(1) 상에 추가적인 층들이 더 형성되어, 발광 소자나 전자 소자로 제조될 수 있다. 다시 말해, 제1 실시예에 따른 반도체 기판(1)는 발광 소자나 전자 소자를 제조하기 위한 기판 부재로 사용될 수 있다. 따라서, 상기 반도체 기판(1)에 발생될 수 있는 결함, 예컨대 전위(dislocation), 피트(pit), 핀 홀(pin hole), 크랙(crack), 응력 불균형(non-uniform stress)을 최소화시키거나 완전히 없애 줄 필요가 있다. Additional layers may be further formed on the semiconductor substrate 1 according to the first embodiment and made of a light emitting element or an electronic element. In other words, the semiconductor substrate 1 according to the first embodiment can be used as a substrate member for manufacturing a light emitting device or an electronic device. Therefore, it is possible to minimize the defects that may occur in the semiconductor substrate 1, such as dislocation, pits, pin holes, cracks, and non-uniform stresses I need to get rid of it completely.

상기 성장 기판(3)은 상기 도전형 반도체층(13)을 성장시키는 한편 상기 도전형 반도체층(13)을 지지하는 역할을 하며, 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 상기 성장 기판(3)은 상기 도전형 반도체층(13)의 격자 상수와 유사하고 열적 안정성을 갖는 재질로 형성될 수 있으며, 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 3 serves to grow the conductive type semiconductor layer 13 and supports the conductive type semiconductor layer 13 and may be formed of a material suitable for growth of a semiconductor material. The growth substrate 3 may be formed of a material similar to the lattice constant of the conductive semiconductor layer 13 and having thermal stability, and may be one of a conductive substrate, a compound semiconductor substrate, and an insulating substrate. However, I never do that.

예컨대, 상기 성장 기판(3)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.For example, the growth substrate 3 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP and Ge.

상기 성장 기판(3)은 도전성을 갖도록 도펀트를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 도펀트를 포함하는 상기 성장 기판(3)은 전극층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다. The growth substrate 3 may include a dopant to have conductivity, but the growth substrate 3 is not limited thereto. The growth substrate 3 including the dopant may be used as an electrode layer, but the present invention is not limited thereto.

제1 실시예에서는 상기 성장 기판(3)이 Si 기판인 것으로 설명하지만, 이에 대해서는 한정하지 않는다.In the first embodiment, the growth substrate 3 is a Si substrate, but the growth substrate 3 is not limited thereto.

상기 도전형 반도체층(13)과 비슷한 격자 상수를 갖는 성장 기판(3)을 사용한다 하더라도, 여전히 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에는 격자 상수 차이 및 열 팽창률 차이가 존재하여, 전위나 크랙과 같은 결함이 발생될 수 있다.Even if the growth substrate 3 having a lattice constant similar to that of the conductive type semiconductor layer 13 is used, a difference in lattice constant and a difference in thermal expansion coefficient between the growth substrate 3 and the conductive type semiconductor layer 13 So that defects such as dislocation and cracks can be generated.

이러한 결함을 줄여주기 위해, 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에 버퍼층(5)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.In order to reduce such defects, the buffer layer 5 may be formed between the growth substrate 3 and the conductive semiconductor layer 13, but the present invention is not limited thereto.

상기 버퍼층(5)은 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이의 격자 상수 차이를 완화시켜 줄 수 있다. 또한, 상기 버퍼층(5)은 상기 성장 기판(3)의 상면에 결함(melt-back) 현상에 의해 리세스(recess)가 형성되는 것을 방지하여 주거나 응력을 제어하여 도전형 반도체층(13)에 크랙이 발생되거나 성장 기판(3)이 깨지는 것을 방지하여 줄 수 있지만, 이에 대해서는 한정하지 않는다. The buffer layer 5 may alleviate a difference in lattice constant between the growth substrate 3 and the conductive semiconductor layer 13. The buffer layer 5 prevents a recess from being formed on the upper surface of the growth substrate 3 due to a melt-back phenomenon or controls the stress, Cracks are generated or the growth substrate 3 is prevented from being broken, but the present invention is not limited to this.

상기 버퍼층(5)은 위에 언급한 다양한 기능을 충족하기 위해 Al을 포함하는 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층(5)은 AlN, AlGaN 또는 InAlGaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 5 may be formed of a compound semiconductor material containing Al to satisfy various functions mentioned above. For example, the buffer layer 5 may include AlN, AlGaN, or InAlGaN, but is not limited thereto.

상기 버퍼층(5)이 형성되더라도, 도 2에 도시한 바와 같이 여전히 전위(15), 피트(17)나 핀 홀이 존재할 수 있다. 피트(17)는 표면에 형성된 리세스일 수 있고, 핀 홀은 상기 버퍼층(5)의 상면과 하면을 관통한 홀일 수 있다.Even if the buffer layer 5 is formed, the potential 15, the pit 17 and the pin hole may still exist as shown in Fig. The pits 17 may be recesses formed on the surface, and the pin holes may be holes that penetrate the upper surface and the lower surface of the buffer layer 5.

이러한 전위(15)나 피트(17)를 차단하기 위해, 제1 실시예에서는 상기 버퍼층(5)의 상면이나 내부에 다수의 나노 구조물(16)이 형성될 수 있다. 여기서, 내부라 함은 피트(17)나 핀 홀을 의미할 수 있다. 상기 나노 구조물(16)은 랜덤(random)하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다. In order to block the dislocations 15 and the pits 17, a plurality of nanostructures 16 may be formed on the upper surface or inside of the buffer layer 5 in the first embodiment. Here, the inside can refer to pits 17 and pin holes. The nanostructures 16 may be formed randomly, but the present invention is not limited thereto.

. 상기 나노 구조물(16)은 수평 방향을 따라 서로 간에 이격되도록 배치될 수 있다. 상기 각 나노 구조물(16)은 높이 측정이 되지 않을 정도로 매우 얇을 수 있다. 상기 각 나노 구조물(16)은 랜덤하게 형성되므로, 서로 상이한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 나노 구조물(16)의 두께는 3Å 내지 50Å 이하일 수 있지만, 이에 대해서는 한정하지 않는다. . The nanostructures 16 may be spaced apart from each other along the horizontal direction. Each of the nanostructures 16 may be so thin that the height can not be measured. Since each of the nanostructures 16 is randomly formed, they may have different heights, but the present invention is not limited thereto. For example, the thickness of the nanostructure 16 may be 3 to 50 Å, but the present invention is not limited thereto.

상기 나노 구조물(16)은 SiN을 포함하는 IV-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The nanostructure 16 may be formed of an IV-V compound semiconductor material including SiN, but the present invention is not limited thereto.

상기 나노 구조물(16)은 하나 또는 둘 이상의 집합체 형태로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 구조물(16)의 직경은 발광 소자의 종류나 사이즈에 따라 수 nm 내지 수백 nm로 다양하게 선택될 수 있다.The nanostructures 16 may be formed in the form of one or more aggregates, but the present invention is not limited thereto. The diameter of the nanostructure 16 may be variously selected from several nanometers to several hundred nanometers depending on the type and size of the light emitting device.

상기 나노 주조물에 의해 피트(17)나 핀 홀이 막히게 되어, 전위(15)가 차단될 수 있다.The pit 17 and the pinhole are clogged by the nano casting, so that the potential 15 can be blocked.

상기 나노 구조물(16) 사이에 공기가 채워질 수 있지만, 이에 대해서는 한정하지 않는다. 만일 상기 나노 구조물(16) 사이에 상기 확산 방지층(7)이 채워지는 경우, 상기 나노 구조물(16) 사이에 공기가 채워지지 않을 수도 있다.The nanostructures 16 may be filled with air, but the present invention is not limited thereto. If the diffusion prevention layer 7 is filled between the nanostructures 16, air may not be filled between the nanostructures 16.

상기 확산 방지층(7)은 상기 버퍼층(5) 및 상기 나노 구조물(16) 상에 형성될 수 있다. 상기 확산 방지층(7)은 상기 성장 기판(3)의 불순물, 예컨대 카본(carbon)이 상기 버퍼층(5)을 경유하여 상기 도전형 반도체층(13)으로 확산되는 것을 차단하여 줄 수 있다.The diffusion barrier layer 7 may be formed on the buffer layer 5 and the nanostructure 16. The diffusion barrier layer 7 may prevent diffusion of impurities such as carbon from the growth substrate 3 to the conductive semiconductor layer 13 via the buffer layer 5.

상기 확산 방지층(7)은 Si3N4을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 성장 기판(3)의 불순물을 보다 완전하게 차단하기 위해, 상기 확산 방지층(7)은 상기 버퍼층(5)의 전 영역에 형성된 필름(film)이나 층(layer)으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 확산 방지층(7)에 의해 상기 버퍼층(5)이 노출되지 않도록 하기 위해 상기 확산 방지층(7)을 상기 버허층의 전 영역 상에 형성하여 줄 수 있다.The diffusion barrier layer 7 may include Si 3 N 4 , but is not limited thereto. The diffusion preventing layer 7 may be formed of a film or a layer formed in the entire region of the buffer layer 5 in order to more completely block the impurities of the growth substrate 3, Not limited. In order to prevent the buffer layer 5 from being exposed by the diffusion preventing layer 7, the diffusion preventing layer 7 may be formed on the entire region of the burr layer.

상기 확산 방지층(7)은 질소(N) 가소가 분사되고 있는 상태에서 상기 버퍼층(5)을 향해 다이 실레인(Si2H6) 가스나 실레인(SiH4) 가스를 분사하여 형성될 수 있다. 또는 상기 확산 방지층(7)은 질소(N) 가스와 동시에 다이 실레인(Si2H6) 가스나 실레인(SiH4) 가스를 분사하여 형성될 수도 있다.The diffusion preventing layer 7 may be formed by spraying a di-silicon (Si 2 H 6 ) gas or a silane (SiH 4 ) gas toward the buffer layer 5 while the nitrogen (N) . Alternatively, the diffusion preventing layer 7 may be formed by injecting a di-silicon (Si 2 H 6 ) gas or a silane (SiH 4 ) gas simultaneously with the nitrogen (N) gas.

상기 확산 방지층(7)의 두께는 상기 성장 기판(3)의 불순물의 확산을 차단할 수 있을 정도이면 충분하다. 예컨대, 상기 확산 방지층(7)의 두께는 1nm 내지 3㎛일 수 있다. 상기 확산 방지층(7)의 두께는 1nm 내지 1000nm일 수 있다. 상기 확산 방지층(7)의 두께는 1nm 내지 300nm일 수 있다.It is sufficient that the thickness of the diffusion preventing layer 7 can prevent diffusion of impurities in the growth substrate 3. For example, the thickness of the diffusion preventing layer 7 may be 1 nm to 3 탆. The thickness of the diffusion preventing layer 7 may be 1 nm to 1000 nm. The thickness of the diffusion preventing layer 7 may be 1 nm to 300 nm.

상기 제어층(9)은 상기 확산 방지층(7) 상에 형성될 수 있다. 상기 제어층(9)은 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이의 격자 상수의 차이 및/또는 열 팽창 계수 차이에 의해 발생되는 응력을 제어하여 수축형 응력(compressive strain)과 인장형 응력(tensile strain)의 평형이 유지되도록 하여 상기 도전형 반도체층(13)에 크랙이 발생되거나 상기 성장 기판(3)이 깨지는 것을 방지하여 줄 수 있다.The control layer 9 may be formed on the diffusion preventing layer 7. The control layer 9 controls the stress caused by the difference in lattice constant and / or the difference in thermal expansion coefficient between the growth substrate 3 and the conductive semiconductor layer 13 to form a compressive strain, And the tensile strain balance can be maintained to prevent the cracks from being generated in the conductive type semiconductor layer 13 or the growth substrate 3 from being broken.

상기 제어층(9)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 있다. 상기 제어층(9)에는 서로 상이한 적어도 2 종류의 도펀트가 도핑될 수 있지만, 이에 대해서는 한정하지 않는다. 에컨대, 상기 제어층(9)에는 Si 및 Ge이 도핑될 수 있지만, 이에 대해서는 한정하지 않는다.The control layer 9 is made of Al x In y Ga (1-xy) N (0 <x <1, 0 <y <1, 0 <x + y &Lt; 1). The control layer 9 may be doped with at least two different dopants, but the present invention is not limited thereto. The control layer 9 may be doped with Si and Ge, but the present invention is not limited thereto.

상기 Si 및 Ge의 총 도핑 농도는 1E17 atoms/cm3 내지 2E19 atoms/cm3일 수 있지만, 이에 대해서는 한정하지 않는다.The total doping concentration of Si and Ge, but may be 1E17 atoms / cm 3 to about 2E19 atoms / cm 3, not limited for this.

상기 제어층(9)의 두께는 10nm 내지 5㎛일 수 있다. 상기 제어층(9)의 두께는 10nm 내지 1000nm일 수 있다. 상기 제어층(9)의 두께는 10nm 내지 200nm일 수 있다.The thickness of the control layer 9 may be 10 nm to 5 탆. The thickness of the control layer 9 may be 10 nm to 1000 nm. The thickness of the control layer 9 may be 10 nm to 200 nm.

도 3 및 도 4에 도시한 바와 같이, 상기 Si의 도핑 농도와 상기 Ge의 도핑 농도는 상기 제어층(9)의 두께 방향을 따라 가변될 수 있다. As shown in FIGS. 3 and 4, the doping concentration of Si and the doping concentration of Ge may vary along the thickness direction of the control layer 9.

도 3을 참조하면, 예컨대, 상기 Si의 도핑 농도는 상기 확산 방지층(7)으로부터 상기 비 도전형 반도체층(11)으로 갈수록 다시 말해 상기 제어층(9)의 하면으로부터 상면으로 갈수록 선형적으로 또는 비선형적으로 감소되고, 상기 Ge의 도핑 농도는 상기 확산 방지층(7)으로부터 상기 비 도전형 반도체층(11)으로 갈수록 선형적으로 또는 비선형적으로 증가될 수 있다. 3, for example, the doping concentration of Si is linearly increased from the diffusion preventing layer 7 to the non-conductive semiconductor layer 11, that is, from the lower surface to the upper surface of the control layer 9 The doping concentration of the Ge can be increased linearly or non-linearly from the diffusion preventing layer 7 to the non-conductive semiconductor layer 11.

100%의 Si의 도핑 농도는 Si의 최대 도핑 농도를 의미하고, 0%의 Si의 도핑 농도는 Si가 없음을 의미할 수 있다. The doping concentration of Si of 100% means the maximum doping concentration of Si, and the doping concentration of Si of 0% may mean that there is no Si.

100%의 Ge의 도핑 농도는 Ge의 최대 도핑 농도를 의미하고, 0%의 Ge의 도핑 농도는 Ge가 없음을 의미할 수 있다.The doping concentration of 100% Ge means the maximum doping concentration of Ge, and the doping concentration of 0% Ge may mean that there is no Ge.

Si의 최대 도핑 농도 및 Ge의 최대 도핑 농도는 Si 및 Ge가 도핑될 수 있는 최대 도핑 농도를 의미하지 않고, 상기 제어층(9)의 그레이딩 곡선(grading curve)에서 최대 도핑 농도를 의미할 수 있지만, 이에 대해서는 한정하지 않는다.The maximum doping concentration of Si and the maximum doping concentration of Ge do not mean the maximum doping concentration at which Si and Ge can be doped and can mean the maximum doping concentration at the grading curve of the control layer 9 , But this is not limitative.

100%의 Si의 도핑 농도와 100%의 Ge의 도핑 농도는 동일할 수도 있고 상이할 수도 있지만, 이에 대해서는 한정하지 않는다. 즉, Si의 도핑 농도와 Ge의 도핑 농도 모두 100%라 하더라도, Si의 도핑 농도의 실제 개수와 Ge의 도핑 농도의 실제 개수는 서로 상이할 수 있다. The doping concentration of Si of 100% and the doping concentration of Ge of 100% may or may not be the same. That is, even if both the doping concentration of Si and the doping concentration of Ge are 100%, the actual number of Si doping concentration and the actual number of doping concentration of Ge may be different from each other.

상기 Si의 도핑 농도 및 상기 Ge의 도핑 농도의 최대는 100%일 수도 있지만, 100% 이하일 수도 있지만, 이에 대해서는 한정하지 않는다. The maximum doping concentration of Si and the doping concentration of Ge may be 100%, but may be 100% or less, but the present invention is not limited thereto.

상기 Si의 최대 도핑 농도 및/또는 상기 Ge의 최대 도핑 농도는 응력의 세기나 상기 도전형 반도체층(13)의 두께에 따라 변경될 수 있지만, 이에 대해서는 한정하지 않는다.The maximum doping concentration of Si and / or the maximum doping concentration of Ge may be changed according to the intensity of the stress or the thickness of the conductive semiconductor layer 13, but the present invention is not limited thereto.

상기 확산 방지층(7)이 적어도 Si을 포함하여 형성되므로, 상기 제어층(9)의 초기 성장시 Si의 도핑 농도를 최대로 하여 주어 확산 방지층(7)과 상기 제어층(9) 사이의 갑작스러운 응력 변화를 방지하여 줄 수 있다. The diffusion preventing layer 7 is formed to include at least Si so that the doping concentration of Si is maximized during the initial growth of the control layer 9 and the abrupt diffusion between the diffusion preventing layer 7 and the control layer 9 Stress variation can be prevented.

상기 제어층(9) 내에서 상기 Si의 도핑 농도와 상기 Ge의 도핑 농도가 일치하는 지점(이하 '일치 지점'이라 함)이 존재할 수 있다. 이러한 경우, 상기 제어층(9)의 하면으로부터 상기 일치 지점까지의 제1 영역에서는 Si의 도핑 농도가 Ge의 도핑 농도보다 클 수 있다. 상기 일치 지점으로부터 상기 제어층(9)의 상면까지의 제2 영역에서는 Ge의 도핑 농도가 Si의 도핑 농도보다 클 수 있다.There may be a point (hereinafter referred to as a "matching point") where the doping concentration of Si and the doping concentration of Ge coincide with each other in the control layer 9. In this case, the doping concentration of Si in the first region from the lower surface of the control layer 9 to the matching point may be larger than the doping concentration of Ge. In the second region from the matching point to the upper surface of the control layer 9, the doping concentration of Ge may be larger than the doping concentration of Si.

따라서, 상기 제어층(9) 내에 서로 상이한 도핑 농도를 갖는 Si 및 Ge가 도핑되어 응력이 가변될 수 있다. 예컨대, 상기 제어층(9)에 의해 수축형 응력이 증가될 수 있다. 이러한 경우, 나중에 상기 도전형 반도체층(13)의 냉각시 상기 도전형 반도체층(13)에 의해 증가되는 인장형 응력이 상기 제어층(9)의 수축형 응력에 의해 보상되어 전체적으로 응력 평형이 유지되어 상기 도전형 반도체층(13)에 발생되는 크랙이 방지되거나 상기 성장 기판(3)이 깨지는 것이 방지될 수 있다.Therefore, Si and Ge having different doping densities are doped in the control layer 9, so that the stress can be varied. For example, the contraction stress can be increased by the control layer 9. In this case, the tensile stress, which is increased later by the conductive type semiconductor layer 13 upon cooling of the conductive type semiconductor layer 13, is compensated by the shrinkage type stress of the control layer 9, The cracks generated in the conductive type semiconductor layer 13 are prevented or the growth substrate 3 is prevented from cracking.

도 4를 참조하면, 상기 제어층(9)은 Si 및 Ge가 가변되는 가변 영역(18)과 Si 및 Ge가 가변되지 않는 비 가변 영역(19)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. Referring to FIG. 4, the control layer 9 may include a variable region 18 in which Si and Ge are variable, and a non-variable region 19 in which Si and Ge are not variable. However, the control layer 9 is not limited thereto.

상기 가변 영역(18)은 상기 확산 방지층(7)에 인접하여 형성되고, 상기 비 가변 영역(19)은 상기 비 도전형 반도체층(11)에 인접하여 형성될 수 있다.The variable region 18 may be formed adjacent to the diffusion preventing layer 7 and the non-variable region 19 may be formed adjacent to the non-conductive semiconductor layer 11.

상기 가변 영역(18)에서 Si 및Ge 각각의 도핑 농도 분포는 도 3과 동일할 수 있지만, 이에 대해서는 한정하지 않는다.The doping concentration distribution of each of Si and Ge in the variable region 18 may be the same as in FIG. 3, but it is not limited thereto.

상기 비 가변 영역(19)은 Ge만이 도핑될 수 있고, 이때의 Ge의 도핑 농도는 최대(100%)일 수 있다. 상기 비 가변 영역(19) 내에서 두께 방향을 따라 Ge의 도핑 농도는 일정하게 유지될 수 있지만, 이에 대해서는 한정하지 않는다.Only the Ge can be doped in the non-variable region 19, and the doping concentration of Ge at this time can be maximum (100%). Although the doping concentration of Ge can be kept constant along the thickness direction in the non-variable region 19, it is not limited thereto.

상기 비 도전형 반도체층(11)이 상기 제어층(9) 상에 형성될 수 있다. The non-conductive semiconductor layer 11 may be formed on the control layer 9.

상기 비 도전형 반도체층(11)은 우수한 결정성을 얻고 표면의 평탄화하기 위해 형성될 수 있다. 아울러, 상기 비 도전형 반도체층(11)은 그 위에 형성되는 도전형 반도체층(13)을 용이하게 형성하기 위한 시드층으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.The non-conductive semiconductor layer 11 can be formed to obtain excellent crystallinity and planarize the surface. In addition, the non-conductive semiconductor layer 11 may serve as a seed layer for easily forming the conductive semiconductor layer 13 formed thereon, but the present invention is not limited thereto.

상기 비 도전형 반도체층(11)의 두께는 10nm 내지 1㎛일 수 있지만, 이에 대해서는 한정하지 않는다. The thickness of the non-conductive semiconductor layer 11 may be 10 nm to 1 탆, but the thickness is not limited thereto.

상기 도전형 반도체층(13)은 도펀트를 포함할 수 있다. 예컨대, 상기 도전형 반도체층(13)은 n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The conductive semiconductor layer 13 may include a dopant. For example, the conductive semiconductor layer 13 may be an n-type semiconductor layer including an n-type dopant, but the present invention is not limited thereto. The n-type dopant may include at least one of Si, Ge, Sn, Se and Te, but the present invention is not limited thereto.

상기 도전형 반도체층(13)은 전자를 생성하는 도전층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전형 반도체층(13)은 2㎛ 이상으로 두껍게 형성될 수 있다. The conductive semiconductor layer 13 may be a conductive layer that generates electrons, but the present invention is not limited thereto. The conductive semiconductor layer 13 may be formed to be thicker than 2 mu m.

하지만, 상기 도전형 반도체층(13)과 상기 성장 기판(3) 사이에 격자 상수 차이 및 열팽창 차이로 인해 응력(stress)가 발생하고, 이러한 응력에 의해 상기 도전형 반도체층(13)에 크랙이 발생되거나 상기 성장 기판(3)이 깨지게 될 수 있다. 따라서, 상기 도전형 반도체층(13)의 두께는 이러한 응력의 제어 정도에 의해 결정될 수 있다. 예컨대, 상기 제어층(9)에 의해 수축형 응력을 증가시킬수록 상기 도전형 반도체층(13)의 두께는 증가될 수 있다. However, a stress is generated between the conductive type semiconductor layer 13 and the growth substrate 3 due to a difference in lattice constant and a difference in thermal expansion, and a crack is generated in the conductive type semiconductor layer 13 by the stress. Or the growth substrate 3 may be broken. Therefore, the thickness of the conductive type semiconductor layer 13 can be determined by the degree of control of such stress. For example, as the shrinkable stress is increased by the control layer 9, the thickness of the conductive type semiconductor layer 13 can be increased.

제1 실시예에 따르면, 버퍼층(5) 상에 다수의 나노 구조물(16)을 형성하여 줌으로써, 상기 버퍼층(5)을 통해 올라오는 전위(15)가 차단될 수 있다. According to the first embodiment, by forming a plurality of nanostructures 16 on the buffer layer 5, the potential 15 rising through the buffer layer 5 can be cut off.

제1 실시예 따르면, 성장 기판(3) 상에 확산 방지층(7)을 형성하여 줌으로써, 성장 기판(3)의 불순물이 도전형 반도체층(13)으로 확산되는 것을 방지하여 줄 수 있다. According to the first embodiment, it is possible to prevent the impurity of the growth substrate 3 from diffusing into the conductive type semiconductor layer 13 by forming the diffusion preventing layer 7 on the growth substrate 3.

제1 실시예에 따르면, 응력을 제어하여 성장 기판(3)의 깨짐과 크랙을 방지할 수 있도록 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에 제어층(9)이 형성될 수 있다. 아울러, 상기 제어층(9)은 아래로부터 발생되어 위로 올라오는 전위(15)를 차단하여 더 이상 도전형 반도체층(13)으로 올라가지 않도록 하여 상기 도전형 반도체층(13)의 결정성을 향상시킬 수 있다.According to the first embodiment, a control layer 9 is formed between the growth substrate 3 and the conductive type semiconductor layer 13 so as to control the stress to prevent cracking and cracking of the growth substrate 3 . In addition, the control layer 9 is formed to prevent the potential 15 from rising from the bottom to prevent the conductive layer 13 from reaching the conductive semiconductor layer 13, thereby improving the crystallinity of the conductive semiconductor layer 13 .

도 5는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.5 is a cross-sectional view showing a semiconductor substrate according to the second embodiment.

제2 실시예는 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)을 1 주기(A)로 하여 이를 B회 반복 형성한 것을 제외하고는 제1 실시예와 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.The second embodiment is similar to the first embodiment except that the diffusion preventing layer 7, the control layer 9, and the non-conductive semiconductor layer 11 are repeatedly formed B times in one cycle (A) . In the second embodiment, constituent elements having the same function or the same shape as those of the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

도 5를 참조하면, 제2 실시예에 따른 반도체 기판(1A)은 성장 기판(3), 버퍼층(5), 확산 방지층(7), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.5, the semiconductor substrate 1A according to the second embodiment includes a growth substrate 3, a buffer layer 5, a diffusion preventing layer 7, a control layer 9, a non-conductive semiconductor layer 11, And the conductive semiconductor layer 13 may be included.

도시되지 않았지만, 제1 실시예와 마찬가지로, 상기 버퍼층(5)과 상기 확산 방지층(7) 사이에, 구체적으로 상기 버퍼층(5)의 상면, 피트(17) 및/또는 핀 홀에 다수의 나노 구조물이 형성될 수 있다.Although not shown, a plurality of nanostructures (not shown) are formed between the buffer layer 5 and the diffusion preventing layer 7, specifically, on the upper surface of the buffer layer 5, the pits 17 and / Can be formed.

상기 확산 방지층(7), 상기 제어층(9) 및 상기 비 도전형 반도체층(11)은 B회 반복 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The diffusion preventing layer 7, the control layer 9, and the non-conductive semiconductor layer 11 may be formed repeatedly B times, but the present invention is not limited thereto.

B회 반복 형성된 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 700nm 내지 5㎛일 수 있다. B회 반복 형성된 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 1㎛ 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다.The total thickness of the diffusion preventing layer 7, the control layer 9 and the non-conductive semiconductor layer 11 formed repeatedly B times may be 700 nm to 5 占 퐉. The total thickness of the diffusion preventing layer 7, the control layer 9, and the non-conductive semiconductor layer 11 formed repeatedly B times may be 1 탆 to 3 탆, but the present invention is not limited thereto.

상기 확산 방지층(7), 상기 제어층(9) 및 상기 비 도전형 반도체층(11) 각각의 두께는 제1 실시예로부터 용이하게 이해될 수 있다.The thicknesses of the diffusion preventing layer 7, the control layer 9 and the non-conductive semiconductor layer 11 can be easily understood from the first embodiment.

상기 제어층(9)의 Si 및 Ge의 총 도핑 농도는 제1 실시예로부터 용이하게 이해될 수 있다.The total doping concentration of Si and Ge of the control layer 9 can be easily understood from the first embodiment.

제2 실시예는 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)을 반복 형성함으로써, 성장 기판(3)의 불순물의 확산을 방지하여 주고, 전위를 차단하여 주며, 응력을 제어하여 크랙이나 성장 기판(3)의 깨짐을 방지하여 줄 수 있다. The second embodiment prevents the diffusion of the impurity in the growth substrate 3 and blocks the potential by repetitively forming the diffusion preventing layer 7, the control layer 9 and the non-conductive semiconductor layer 11, It is possible to prevent the cracks or cracks of the growth substrate 3 by controlling the stress.

도 6은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.6 is a cross-sectional view of a semiconductor substrate according to the third embodiment.

제3 실시예는 또 다른 확산 방지층(21)이 더 추가되는 것을 제외하고는 제1 실시예와 거의 유사하다. 제3 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The third embodiment is similar to the first embodiment except that another diffusion preventing layer 21 is further added. In the third embodiment, the same reference numerals are assigned to the same components having the same function and the same shape as those of the first embodiment, and detailed description is omitted.

도 6를 참조하면, 제3 실시예에 따른 반도체 기판(1B)은 성장 기판(3), 버퍼층(5), 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.6, the semiconductor substrate 1B according to the third embodiment includes a growth substrate 3, a buffer layer 5, a first diffusion preventing layer 7, a second diffusion preventing layer 21, a control layer 9, The non-conductive semiconductor layer 11, and the conductive semiconductor layer 13, as shown in FIG.

도시되지 않았지만, 제1 실시예와 마찬가지로, 상기 버퍼층(5)과 상기 제1 확산 방지층(7) 사이에, 구체적으로 상기 버퍼층(5)의 상면, 피트 및/또는 핀 홀에 다수의 나노 구조물이 형성될 수 있다.Although not shown, a plurality of nanostructures are formed between the buffer layer 5 and the first diffusion preventing layer 7, specifically, on the upper surface of the buffer layer 5, pits and / or pin holes .

상기 제1 확산 방지층(7)은 제1 실시예의 확산 방지층(7)과 동일한 구조를 가지며 동일한 기능을 수행할 수 있지만, 이에 대해서는 한정하지 않는다.The first diffusion preventing layer 7 has the same structure as the diffusion preventing layer 7 of the first embodiment and can perform the same function, but the present invention is not limited thereto.

상기 제2 확산 방지층(21)은 상기 제1 확산 방지층(7) 상에 형성될 수 있다. 상기 제2 확산 방지층(21)은 상기 제어층(9)을 용이하기 형성하여 주기 위한 시드층(seed layer)으로서의 기능을 가질 수 있다. 아울러, 상기 제2 확산 방지층(21)은 성장 기판(3)의 불순물이 상기 도전형 반도체층(13)으로 확산되는 것을 방지하여 주는 역할을 할 수 있다.The second diffusion preventing layer 21 may be formed on the first diffusion preventing layer 7. The second diffusion preventing layer 21 may function as a seed layer for easily forming the control layer 9. In addition, the second diffusion prevention layer 21 may prevent impurities of the growth substrate 3 from diffusing into the conductive type semiconductor layer 13.

상기 제2 확산 방지층(21)은 II족, III족, IV족 및 V족 화합물 반도체 재질로 이루어지는 AlxGaySizN(0<x<1, 0<y<1, 0<z<1, 0<x+y+z≤1)로 형성될 수 있다.The second diffusion prevention layer 21 is made of Al x Ga y Si z N (0 <x <1, 0 <y <1, 0 <z <1) composed of Group II, Group III, Group IV and Group V compound semiconductor materials , 0 < x + y + z? 1).

상기 제2 확산 방지층(21) 내에서 Al 및 Ga은 일정한 함량을 갖는데 반해, Si의 함량은 가변될 수 있지만, 이에 대해서는 한정하지 않는다.In the second diffusion preventing layer 21, Al and Ga have a certain content, while the content of Si may vary, but the present invention is not limited thereto.

예컨대, 도 7에 도시한 바와 같이, Si의 함량은 두께 방향을 따라, 즉 상기 제2 확산 방지층(21)으로부터 상기 제어층(9)으로 갈수록 선형적으로 또는 비선형적으로 감소될 수 있다.For example, as shown in Fig. 7, the content of Si can be reduced linearly or nonlinearly along the thickness direction, i.e., from the second diffusion preventing layer 21 to the control layer 9.

100%의 Si의 함량은 Si의 최대 함량을 의미하고, 0%의 Si의 함량은 Si가 없음을 의미할 수 있다. The Si content of 100% means the maximum content of Si, and the content of Si at 0% may mean that there is no Si.

상기 Si의 함량은 100%일 수도 있지만, 100% 이하일 수도 있지만, 이에 대해서는 한정하지 않는다. The content of Si may be 100%, but it may be 100% or less, but it is not limited thereto.

상기 제2 확산 방지층(21) 내에서 상기 제1 확산 방지층(7)에 인접하여 Si의 함량이 최대가 되고, 이로부터 상기 제어층(9)으로 갈수록 Si 함량이 감소될 수 있다. 상기 제1 확산 방지층(7)에 인접하여 Si의 함량이 최대가 되므로, 이러한 최대 함량의 Si에 의해 상기 성장 기판(3)의 불순물의 확산이 차단될 수 있다.The content of Si is maximized within the second diffusion preventing layer 21 adjacent to the first diffusion preventing layer 7 and the Si content can be reduced from the second diffusion preventing layer 21 toward the control diffusion layer 9. [ The Si content is maximized adjacent to the first diffusion preventing layer 7, so that the diffusion of impurities in the growth substrate 3 can be blocked by the Si of the maximum content.

아울러, 상기 제어층(9)에 인접하여 Si의 함량은 0%가 될 수 있다. 이러한 경우 상기 제어층(9)에 접촉하는 상기 제2 확산 방지층(21)은 AlxGayN(0<x<1, 0<y<1, 0<x+y≤1)을 포함할 수 있다. 상기 제2 확산 방지층(21)의 상면이 AlxGayN을 가지므로, 상기 AlxGayN의 제2 확산 방지층(21)을 시드로 하여 상기 제어층(9)이 용이하게 성장될 수 있다. In addition, the content of Si adjacent to the control layer 9 may be 0%. In this case, the second diffusion preventing layer 21 contacting the control layer 9 may include Al x Ga y N (0 <x <1, 0 <y <1, 0 <x + have. Since the upper surface of the second diffusion prevention layer 21 has Al x Ga y N, the control layer 9 can be easily grown using the second diffusion preventing layer 21 of Al x Ga y N as a seed have.

도 8은 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.8 is a cross-sectional view showing a semiconductor substrate according to the fourth embodiment.

제4 실시예는 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)을 1 주기(C)로 하여 이를 D회 반복 형성한 것을 제외하고는 제2 실시예와 유사하다. 제4 실시예에서 제2 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.The fourth embodiment is a structure in which the first diffusion preventing layer 7, the second diffusion preventing layer 21, the control layer 9 and the non-conductive semiconductor layer 11 are repeated for one cycle (C) And is similar to the second embodiment. In the fourth embodiment, constituent elements having the same function or the same shape as those of the second embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

도 8을 참조하면, 제4 실시예에 따른 반도체 기판(1C)은 성장 기판(3), 버퍼층(5), 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.8, the semiconductor substrate 1C according to the fourth embodiment includes a growth substrate 3, a buffer layer 5, a first diffusion preventing layer 7, a second diffusion preventing layer 21, a control layer 9, The non-conductive semiconductor layer 11, and the conductive semiconductor layer 13, as shown in FIG.

도시되지 않았지만, 제1 실시예와 마찬가지로, 상기 버퍼층(5)과 상기 제1 확산 방지층(7) 사이에, 구체적으로 상기 버퍼층(5)의 상면, 피트 및/또는 핀 홀에 다수의 나노 구조물이 형성될 수 있다.Although not shown, a plurality of nanostructures are formed between the buffer layer 5 and the first diffusion preventing layer 7, specifically, on the upper surface of the buffer layer 5, pits and / or pin holes .

상기 제1 확산 방지층(7), 상기 제2 확산 방지층(21), 상기 제어층(9) 및 상기 비 도전형 반도체층(11)은 D회 반복 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The first diffusion preventing layer 7, the second diffusion preventing layer 21, the control layer 9, and the non-conductive semiconductor layer 11 may be formed repeatedly D times, but the present invention is not limited thereto.

D회 반복 형성된 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 700nm 내지 5㎛이거나 이보다 클 수 있지만, 이에 대해서는 한정하지 않는다. D회 반복 형성된 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 1㎛ 내지 3㎛이거나 이보다 클 수 있지만, 이에 대해서는 한정하지 않는다.The total thickness of the first diffusion preventing layer 7, the second diffusion preventing layer 21, the control layer 9 and the non-conductive semiconductor layer 11 formed repeatedly D times may be 700 nm to 5 占 퐉 or larger, Not limited. The total thickness of the first diffusion preventing layer 7, the second diffusion preventing layer 21, the control layer 9 and the non-conductive semiconductor layer 11 formed repeatedly D times may be 1 탆 to 3 탆 or larger, It is not limited.

상기 제1 확산 방지층(7), 상기 제2 확산 방지층(21), 상기 제어층(9) 및 상기 비 도전형 반도체층(11)이 반복 형성될수록 상기 제2 확산 방지층(21)의 Al 함량은 감소될 수 있다. 이와 같이, 거친 표면 거칠기(roughness)을 유발하는 상기 제2 확산 방지층(21)의 Al 함량이 감소됨에 따라, 그 위에 형성되는 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)의 결정성이 향상될 수 있다. As the first diffusion preventing layer 7, the second diffusion preventing layer 21, the control layer 9 and the non-conductive semiconductor layer 11 are repeatedly formed, the Al content of the second diffusion preventing layer 21 becomes Can be reduced. As described above, as the Al content of the second diffusion preventing layer 21 causing rough surface roughness is reduced, the control layer 9, the non-conductive semiconductor layer 11, and the conductive semiconductor The crystallinity of the layer 13 can be improved.

제4 실시예는 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)을 반복 형성함으로써, 성장 기판(3)의 불순물의 확산을 방지하여 주고, 전위를 차단하여 주며, 응력을 제어하여 크랙이나 성장 기판(3)의 깨짐을 방지하여 줄 수 있다. The fourth embodiment differs from the fourth embodiment in that the diffusion of impurities in the growth substrate 3 is suppressed by repeatedly forming the first diffusion preventing layer 7, the second diffusion preventing layer 21, the control layer 9 and the non- The cracks or cracks of the growth substrate 3 can be prevented by controlling the stress.

도 9는 실시예에 따른 발광 소자를 도시한 단면도이다.9 is a cross-sectional view illustrating a light emitting device according to an embodiment.

실시예에 따른 발광 소자(100)는 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)을 이용하여 제조될 수 있다. 실시예에서 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)과 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The light emitting device 100 according to the embodiment can be manufactured using the semiconductor substrates 1, 1A, 1B, and 1C according to the first to fourth embodiments. In the embodiment, the same reference numerals are assigned to constituent elements having the same function or the same shape as those of the semiconductor substrates 1, 1A, 1B, and 1C according to the first to fourth embodiments, and detailed description thereof will be omitted.

도 9를 참조하면, 실시예에 따른 발광 소자(100)는 성장 기판(3), 버퍼층(5), 확산 방지층(21), 제어층(9), 비 도전형 반도체층(11), 제1 도전형 반도체층(13), 활성층(23) 및 제2 도전형 반도체층(25)을 포함할 수 있다. 9, the light emitting device 100 according to the embodiment includes a growth substrate 3, a buffer layer 5, a diffusion prevention layer 21, a control layer 9, a non-conductive semiconductor layer 11, The conductive type semiconductor layer 13, the active layer 23, and the second conductivity type semiconductor layer 25, as shown in FIG.

상기 제1 도전형 반도체층(13)은 제1 내지 제4 실시예의 도전형 반도체층(13)일 수 있다. The first conductive semiconductor layer 13 may be the conductive semiconductor layer 13 of the first to fourth embodiments.

상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)일 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 3, the buffer layer 5, the diffusion preventing layer 7, the control layer 9, the non-conductive semiconductor layer 11, and the first conductivity type semiconductor layer 13 are formed on the first 1A, 1B, and 1C according to the fourth embodiment to the fourth embodiment, but the present invention is not limited thereto.

상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 이미 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)에서 설명한 바 있으므로, 자세한 설명은 생략한다.The growth substrate 3, the buffer layer 5, the diffusion preventing layer 7, the control layer 9, the non-conductive semiconductor layer 11, 1A, 1B, and 1C according to the first to fourth embodiments, detailed description thereof will be omitted.

상기 제1 도전형 반도체층(13), 상기 활성층(23) 및 상기 제2 도전형 반도체층(25)은 발광 구조물(27)을 구성할 수 있지만, 이에 대해서는 한정하지 않는다.The first conductive semiconductor layer 13, the active layer 23, and the second conductive semiconductor layer 25 may form the light emitting structure 27, but the present invention is not limited thereto.

상기 제1 도전형 반도체층(13), 상기 활성층(23) 및 상기 제2 도전형 반도체층(25)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 제1 도전형 반도체층(13), 상기 활성층(23) 및 상기 제2 도전형 반도체층(25)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first conductivity type semiconductor layer 13, the active layer 23 and the second conductivity type semiconductor layer 25 may be made of Al x In y Ga (1 -VI-VI) or III- xy) N (0 <x <1, 0 <y <1, 0 <x + y <1). For example, the first conductivity type semiconductor layer 13, the active layer 23, and the second conductivity type semiconductor layer 25 may include at least one selected from the group consisting of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and AlInN But is not limited thereto.

상기 제1 도전형 반도체층(13)은 앞서 언급한 바와 같이, n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The first conductive semiconductor layer 13 may be an n-type semiconductor layer including an n-type dopant as described above, but the present invention is not limited thereto. The n-type dopant may include at least one of Si, Ge, Sn, Se and Te, but the present invention is not limited thereto.

상기 활성층(23)은 상기 제1 도전형 반도체층(13) 상에 형성될 수 있다. 상기 활성층(23)은 상기 제1 도전형 반도체층(13)의 전자와 상기 제2 도전형 반도체층(25)의 정공의 재결합에 의해 상기 활성층(23)의 형성 물질에 따른 에너지 밴드갭(Energy Band Gap)에 상응하는 파장을 갖는 빛을 방출할 수 있다. The active layer 23 may be formed on the first conductive semiconductor layer 13. The active layer 23 is formed by recombining the electrons of the first conductivity type semiconductor layer 13 and the holes of the second conductivity type semiconductor layer 25 to form an energy band gap energy Band Gap).

상기 활성층(23)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(23)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자(100)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다. The active layer 23 may include any one of a multiple quantum well structure (MQW), a quantum dot structure, and a quantum wire structure. The active layer 23 may be formed by repeatedly forming a well layer and a barrier layer with a well layer and a barrier layer as one cycle. The repetition period of the well layer and the barrier layer may be changed according to the characteristics of the light emitting device 100, and thus the present invention is not limited thereto.

상기 활성층(23)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다. 상기 배리어층의 밴드갭은 상기 우물층의 밴드갭보다 크게 형성될 수 있다.The active layer 23 may be formed of, for example, a period of InGaN / GaN, a period of InGaN / AlGaN, a period of InGaN / InGaN, or the like. The band gap of the barrier layer may be formed to be larger than the band gap of the well layer.

상기 제2 도전형 반도체층(25)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트는 Mg, Zn, Ca, Sr 및 Ba 중 적어도 하나를 포함하지만, 이에 대해서는 한정하지 않는다. The second conductive semiconductor layer 25 may be a p-type semiconductor layer including a p-type dopant, but the present invention is not limited thereto. The p-type dopant includes at least one of Mg, Zn, Ca, Sr, and Ba, but is not limited thereto.

도시되지 않았지만, 상기 발광 소자(100)의 종류에 따라 상기 제2 도전형 반도체층(25) 상에 반사 전극층 또는 투명 전극층이 형성될 수 있다. 예컨대, 수평형(lateral type) 발광 소자의 경우, 상기 제2 도전형 반도체층(25) 상에 투명 전극층이 형성될 수 있다. 플립칩형(flip-chip type) 발광 소자나 수직형(vertical type) 발광 소자의 경우, 상기 제2 도전형 반도체층(25) 상에 반사 전극층이 형성될 수 있다. Although not shown, a reflective electrode layer or a transparent electrode layer may be formed on the second conductive semiconductor layer 25 according to the type of the light emitting device 100. For example, in the case of a lateral type light emitting device, a transparent electrode layer may be formed on the second conductive type semiconductor layer 25. In the case of a flip-chip type light emitting device or a vertical type light emitting device, a reflective electrode layer may be formed on the second conductivity type semiconductor layer 25.

도시되지 않았지만, 상기 제1 도전형 반도체층(13)에 제1 전극이 전기적으로 연결되고, 상기 제2 도전형 반도체층(25)에 제2 전극이 전기적으로 연결될 수 있다. 상기 제1 및 제2 전극은 예컨대 Al, Ti, Cr, Ni, Pt, Au, W, Cu 및 Mo으로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.Although not shown, the first electrode may be electrically connected to the first conductive type semiconductor layer 13, and the second electrode may be electrically connected to the second conductive type semiconductor layer 25. The first and second electrodes may include, but are not limited to, a single or multi-layer structure selected from the group consisting of Al, Ti, Cr, Ni, Pt, Au, W, Cu and Mo.

도 10은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.10 is a cross-sectional view illustrating a light emitting device package according to an embodiment.

실시예에 따른 발광 소자 패키지는 도 10의 발광 소자(100)를 이용하여 제조될 수 있다.The light emitting device package according to the embodiment may be manufactured using the light emitting device 100 of FIG.

도 10을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(101)와, 상기 몸체(101)에 설치된 제1 전극층(103) 및 제2 전극층(105)과, 상기 몸체(101)에 설치되어 상기 제1 전극층(103) 및 제2 전극층(105)으로부터 전원을 공급받고 도 10에 도시된 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(113)를 포함한다.10, a light emitting device package according to an embodiment includes a body 101, a first electrode layer 103 and a second electrode layer 105 provided on the body 101, 10 includes a light emitting device 100 and a molding member 113 enclosing the light emitting device 100 and receiving power from the first electrode layer 103 and the second electrode layer 105.

상기 몸체(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.The body 101 may be formed of a silicon material, a synthetic resin material, or a metal material. A sloped surface may be formed around the light emitting device 100.

상기 제1 전극층(103) 및 제2 전극층(105)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다.The first electrode layer 103 and the second electrode layer 105 are electrically isolated from each other and provide power to the light emitting device 100.

또한, 상기 제1 및 제2 전극층(103, 105)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.In addition, the first and second electrode layers 103 and 105 may reflect light generated from the light emitting device 100 to increase light efficiency, and may discharge heat generated in the light emitting device 100 to the outside It can also play a role.

상기 발광 소자(100)는 상기 제1 전극층(103), 제2 전극층(105) 및 상기 몸체(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.The light emitting device 100 may be disposed on one of the first electrode layer 103, the second electrode layer 105, and the body 101, and may be formed by a wire method, a die bonding method, And may be electrically connected to the electrode layers 103 and 105, but the present invention is not limited thereto.

예컨대, 상기 발광 소자(100)의 하면은 상기 제1 전극층(103)에 전기적으로 연결되고, 상기 발광 소자(100)의 상면은 와이어(109)를 이용하여 상기 제2 전극층(105)에 전기적으로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.For example, the lower surface of the light emitting device 100 is electrically connected to the first electrode layer 103, and the upper surface of the light emitting device 100 is electrically connected to the second electrode layer 105 using a wire 109 But it is not limited thereto.

실시예에서는 한 개의 와이어를 통해 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105) 중 하나의 전극층에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있다.In the illustrated embodiment, the light emitting device 100 is electrically connected to one of the first and second electrode layers 103 and 105 through a single wire. However, the present invention is not limited thereto. For example, The light emitting device 100 may be electrically connected to the first and second electrode layers 103 and 105 and the light emitting device 100 may be electrically connected to the first and second electrode layers 103 and 105 without using wires. Or may be electrically connected.

상기 몰딩부재(113)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 113 may surround the light emitting device 100 to protect the light emitting device 100. The molding member 113 may include a phosphor to change the wavelength of light emitted from the light emitting device 100.

실시예에 따른 발광 소자 패키지는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(101)의 상면은 평평하고, 상기 몸체(101)에는 복수의 발광 소자가 설치될 수도 있다.The light emitting device package according to the embodiment includes a COB (Chip On Board) type. The upper surface of the body 101 is flat, and a plurality of light emitting devices are installed in the body 101.

실시예에 따른 발광 소자(100)나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.The light emitting device 100 and the light emitting device package according to the embodiment can be applied to a light unit. The light unit can be applied to a display device and a lighting device such as a lighting lamp, a traffic light, a vehicle headlight, an electric signboard, and an indicator lamp.

도 11은 실시예에 따른 MOSFET를 도시한 단면도이다.11 is a cross-sectional view showing a MOSFET according to the embodiment.

MOSFET는 스위칭 소자로서, 전자 소자의 일종이다.A MOSFET is a switching element, and is a type of electronic device.

도 11을 참조하면, 실시예에 따른 MOSFET는 성장 기판(3), 버퍼층(5), 확산 방지층(7), 제어층(9), 비 도전형 반도체층(11), 제1 도전형 반도체층(13), 제2 도전형 반도체층(29), 채널층(31), 게이트 전극(33), 소오스 전극(35) 및 드레인 전극(37)을 포함할 수 있다.11, the MOSFET according to the embodiment includes a growth substrate 3, a buffer layer 5, a diffusion prevention layer 7, a control layer 9, a non-conductive semiconductor layer 11, A channel layer 31, a gate electrode 33, a source electrode 35 and a drain electrode 37. The first conductive semiconductor layer 29, the channel layer 31, the gate electrode 33, the source electrode 35,

상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11), 상기 제1 도전형 반도체층(13)은 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)일 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 3, the buffer layer 5, the diffusion preventing layer 7, the control layer 9, the non-conductive semiconductor layer 11, and the first conductivity type semiconductor layer 13 are formed of a first 1A, 1B, and 1C according to the fourth embodiment to the fourth embodiment, but the present invention is not limited thereto.

상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 이미 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)에서 설명한 바 있으므로, 자세한 설명은 생략한다.The growth substrate 3, the buffer layer 5, the diffusion preventing layer 7, the control layer 9, the non-conductive semiconductor layer 11, 1A, 1B, and 1C according to the first to fourth embodiments, detailed description thereof will be omitted.

상기 제1 도전형 반도체층(13)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(29)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.The first conductive semiconductor layer 13 may be an n-type semiconductor layer including an n-type dopant and the second conductive semiconductor layer 29 may be a p-type semiconductor layer including a p-type dopant. I never do that.

상기 제2 도전형 반도체층(29)은 상기 제1 도전형 반도체층(13)의 양측 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The second conductive semiconductor layer 29 may be formed on both sides of the first conductive semiconductor layer 13, but the present invention is not limited thereto.

상기 제2 도전형 반도체층(29)의 하면은 상기 제1 도전형 반도체층(13)과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.The lower surface of the second conductive type semiconductor layer 29 may be in contact with the first conductive type semiconductor layer 13, but the present invention is not limited thereto.

상기 채널층(31)은 상기 제1 도전형 반도체층(13)의 중앙 영역, 즉 상기 인접하는 제2 도전형 반도체층(29) 사이의 상기 제1 도전형 반도체층(13) 상에 형성될 수 있다. 상기 채널층(31)은 상기 제1 도전형 반도체층(13)의 상면에 접촉하며 상기 제2 도전형 반도체층(29)의 상면의 일부 영역 및 측면에 접촉할 수 있지만, 이에 대해서는 한정하지 않는다. The channel layer 31 is formed on the first conductivity type semiconductor layer 13 in a central region of the first conductivity type semiconductor layer 13, that is, between the adjacent second conductivity type semiconductor layers 29 . The channel layer 31 contacts the upper surface of the first conductivity type semiconductor layer 13 and may contact a part of the upper surface of the second conductivity type semiconductor layer 29 and a side surface thereof, .

상기 채널층(31) 상에 게이트 전극(33)이 형성되며, 상기 인접하는 제2 도전형 반도체층(29) 각각의 위에 소오스 전극(35) 및 드레인 전극(37)이 형성될 수 있다.A gate electrode 33 may be formed on the channel layer 31 and a source electrode 35 and a drain electrode 37 may be formed on each of the adjacent second conductivity type semiconductor layers 29.

상기 게이트 전극(33)의 사이즈는 상기 채널층(31)의 사이즈와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.The size of the gate electrode 33 may be the same as the size of the channel layer 31, but the present invention is not limited thereto.

상기 소오스 전극(35) 및 상기 드레인 전극(37) 각각은 상기 게이트 전극(33)으로부터 이격되도록 형성될 수 있다. 상기 소오스 전극(35) 및 상기 드레인 전극(37) 각각은 상기 제2 도전형 반도체층(29)의 일부 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.Each of the source electrode 35 and the drain electrode 37 may be spaced apart from the gate electrode 33. Each of the source electrode 35 and the drain electrode 37 may be formed on a portion of the second conductive type semiconductor layer 29, but the present invention is not limited thereto.

상기 게이트 전극(33)으로 공급된 제어 신호에 의해 상기 채널층(31)이 도통되어 상기 드레인 전극(37)으로부터 상기 소오스 전극(35)으로 신호가 전달될 수 있다. The channel layer 31 is conducted by a control signal supplied to the gate electrode 33 and a signal can be transmitted from the drain electrode 37 to the source electrode 35.

실시예에 따른 MOSFET는 질화물 반도체 기반으로 제작되므로, 제1 도전형 반도체층(13)에 의한 전자 이동도가 기존의 MOSFET의 Si 기반 대비 현저하게 크기 때문에 고속 스위칭이 가능하다.Since the MOSFET according to the embodiment is fabricated on the basis of the nitride semiconductor, the electron mobility of the first conductivity type semiconductor layer 13 is remarkably larger than that of the conventional MOSFET, so that high speed switching is possible.

1, 1A, 1B, 1C: 반도체 기판
3: 성장 기판
5: 버퍼층
7, 21: 확산 방지층
9: 제어층
11: 비 도전형 반도체층
13, 25, 29: 도전형 반도체층
15: 전위
16: 나노 구조물
17: 피트
18: 가변 영역
19: 비 가변 영역
23: 활성층
27: 발광 구조물
31: 채널층
33: 게이트 전극
35: 소오스 전극
37: 드레인 전극
100: 발광 소자1, 1A, 1B, 1C: semiconductor substrate
3: Growth substrate
5: buffer layer
7, 21: diffusion preventing layer
9: Control layer
11: Non-conductive semiconductor layer
13, 25 and 29: a conductive type semiconductor layer
15: potential
16: nanostructures
17: feet
18: variable area
19: Non-variable area
23:
27: Light emitting structure
31: channel layer
33: gate electrode
35: source electrode
37: drain electrode
100: Light emitting element

Claims (20)

기판 상에 배치되는 버퍼층;
상기 버퍼층 상에 배치되는 다수의 나노 구조물;
상기 버퍼층 상에 배치되는 제1 확산 방지층;
상기 제1 확산 방지층 상에 배치되는 제어층; 및
상기 제어층 상에 배치되는 제1 도전형 반도체층을 포함하는 반도체 기판.A buffer layer disposed on the substrate;
A plurality of nanostructures disposed on the buffer layer;
A first diffusion preventing layer disposed on the buffer layer;
A control layer disposed on the first diffusion preventing layer; And
And a first conductivity type semiconductor layer disposed on the control layer. 제1항에 있어서,
상기 제어층과 상기 제1 도전형 반도체층 사이에 배치되는 비 도전형 반도체층을 더 포함하는 반도체 기판.The method according to claim 1,
And a non-conductive semiconductor layer disposed between the control layer and the first conductive type semiconductor layer. 제1항에 있어서,
상기 버퍼층, 상기 제어층 및 상기 제1 도전형 반도체층은 II-VI족 또는 III-V족 화합물 반도체 재질을 포함하는 반도체 기판.The method according to claim 1,
Wherein the buffer layer, the control layer, and the first conductivity type semiconductor layer comprise a II-VI group or III-V group compound semiconductor material. 제3항에 있어서,
상기 버퍼층은 AlN, AlGaN 및 InAlGaN 중 하나를 포함하는 반도체 기판.The method of claim 3,
Wherein the buffer layer comprises one of AlN, AlGaN, and InAlGaN. 제3항에 있어서,
상기 제어층은 서로 상이한 적어도 2 종류의 도펀트를 포함하는 반도체 기판.The method of claim 3,
Wherein the control layer comprises at least two kinds of dopants different from each other. 제5항에 있어서,
상기 적어도 2종류의 도펀트 중 제1 도펀트는 Si이고, 제2 도펀트는 Ge인 반도체 기판.6. The method of claim 5,
Wherein the first dopant of the at least two kinds of dopants is Si and the second dopant is Ge. 제6항에 있어서,
상기 제어층의 하면으로부터 상면으로 갈수록 상기 제1 도펀트의 농도는 감소되고 상기 제2 도펀트의 농도는 증가되는 반도체 기판.The method according to claim 6,
Wherein the concentration of the first dopant is decreased and the concentration of the second dopant is increased from the lower surface to the upper surface of the control layer. 제6항에 있어서,
상기 제어층 내에서 상기 제1 도펀트의 농도와 상기 제2 도펀트의 농도가 일치하는 지점이 정의되고,
상기 제어층은 상기 제어층의 하면하면기 지점 사이의 제1 영역과, 상기 지점과 상기 제어층의 상면 사이의 제2 영역을 포함하고,
상기 제1 영역에서 상기 제1 도펀트의 농도가 상기 제2 도펀트의 농도보다 크고, 상기 제2 영역에서 상기 제2 도펀트의 농도는 상기 제1 도펀트의 농도보다 큰 반도체 기판.The method according to claim 6,
A point at which the concentration of the first dopant and the concentration of the second dopant coincide within the control layer is defined,
Wherein the control layer includes a first region between a bottom surface of the control layer and a second region between the top surface and the top surface of the control layer,
Wherein a concentration of the first dopant in the first region is greater than a concentration of the second dopant and a concentration of the second dopant in the second region is greater than a concentration of the first dopant. 제8항에 있어서,
상기 제어층은 상기 제2 영역과 상기 제어층의 상면 사이에 형성되고 일정한 농도를 갖는 Ge를 포함하는 제3 영역을 더 포함하는 반도체 기판.9. The method of claim 8,
Wherein the control layer further comprises a third region formed between the second region and the upper surface of the control layer and including Ge having a constant concentration. 제5항에 있어서,
상기 제1 및 제2 도펀트의 총 농도는 1E17 atoms/cm3 내지 2E19 atoms/cm3인 반도체 기판.6. The method of claim 5,
Wherein a total concentration of the first and second dopants is 1E17 atoms / cm3 to 2E19 atoms / cm3. 제1항에 있어서,
상기 버퍼층, 상기 다수의 나노 구조물, 상기 제1 확산 방지층 및 상기 제어층은 반복 형성되는 반도체 기판.The method according to claim 1,
Wherein the buffer layer, the plurality of nanostructures, the first diffusion preventing layer, and the control layer are repeatedly formed. 제1항에 있어서,
상기 버퍼층은 피트나 핀 홀을 포함하고,
상기 나노 구조물은 상기 피트나 핀 홀에 형성되는 반도체 기판.The method according to claim 1,
Wherein the buffer layer includes a pit or a pinhole,
Wherein the nanostructure is formed in the pit or the pin hole. 제1항에 있어서,
상기 제1 확산 방지층은 IV-V족 화합물 반도체 재질을 포함하는 반도체 기판.The method according to claim 1,
Wherein the first diffusion barrier layer comprises a Group IV-V compound semiconductor material. 제1항에 있어서,
상기 제1 확산 방지층 상에 배치되며 II족, III족, IV족 및 V족 화합물 반도체 재질을 포함하는 제2 확산 방지층을 더 포함하는 반도체 기판.The method according to claim 1,
And a second diffusion preventing layer disposed on the first diffusion preventing layer and including a Group II, Group III, Group IV and Group V compound semiconductor material. 제14항에 있어서,
상기 제2 확산 방지층은 AlxGaySizN(0<x<1, 0<y<1, 0<z<1, 0<x+y+z≤1)을 포함하는 반도체 기판.15. The method of claim 14,
Wherein the second diffusion prevention layer comprises Al x Ga y Si z N (0 <x <1, 0 <y <1, 0 <z <1, 0 <x + y + z? 1). 제15항에 있어서,
상기 Si의 함량은 상기 제2 확산 방지층 내에서 가변되는 반도체 기판.16. The method of claim 15,
Wherein the content of Si is varied in the second diffusion prevention layer. 제16항에 있어서,
상기 제1 확산 방지층으로부터 상기 제어층으로 갈수록 상기 Si의 함량은 감소하는 반도체 기판.17. The method of claim 16,
And the Si content decreases from the first diffusion preventing layer to the control layer. 제14항에 있어서,
상기 버퍼층, 상기 다수의 나노 구조물, 상기 제1 확산 방지층, 상기 제2 확산 방지층 및 상기 제어층은 반복 형성되는 반도체 기판.15. The method of claim 14,
Wherein the buffer layer, the plurality of nanostructures, the first diffusion preventing layer, the second diffusion preventing layer, and the control layer are repeatedly formed. 제1항 내지 제18항 중 어느 하나에 항에 의한 반도체 기판;
상기 반도체 기판 상에 배치된 활성층; 및
상기 활성층 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하는 발광 소자.A semiconductor device comprising: a semiconductor substrate according to any one of claims 1 to 18;
An active layer disposed on the semiconductor substrate; And
And a second conductive type semiconductor layer disposed on the active layer and including a second dopant that is opposite in polarity to the first dopant of the first conductive type semiconductor layer of the semiconductor substrate. 제1항 내지 제18항 중 어느 하나에 항에 의한 반도체 기판;
상기 반도체 기판의 양측 영역 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층;
상기 반도체 기판의 중앙 영역 상에 배치된 채널층;
상기 채널층 상에 배치된 게이트 전극; 및
상기 반도체 기판의 양측 영역 상에 배치된 상기 제2 도전형 반도체층 상에 형성된 소오스 전극 및 드레인 전극을 포함하는 전자 소자.A semiconductor device comprising: a semiconductor substrate according to any one of claims 1 to 18;
A second conductivity type semiconductor layer disposed on both side regions of the semiconductor substrate and including a second dopant having a polarity opposite to that of the first dopant of the first conductivity type semiconductor layer of the semiconductor substrate;
A channel layer disposed on a central region of the semiconductor substrate;
A gate electrode disposed on the channel layer; And
And a source electrode and a drain electrode formed on the second conductivity type semiconductor layer disposed on both side regions of the semiconductor substrate.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424329B2 (en) 2017-12-22 2022-08-23 Suzhou Lekin Semiconductor Co., Ltd. Semiconductor device including indium, silicon and carbon with varying concentrations

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006191112A (en) * 2005-01-05 2006-07-20 Siltronic Ag Semiconductor wafer equipped with silicon-germanium layer, and manufacturing method therefor
KR20100034332A (en) * 2008-09-23 2010-04-01 광주과학기술원 Method for manufacturing of crystalline substrate, crystalline substrate manufactured thereby, light emitting device including crystalline substrate and manufacturing method thereof
KR20100085635A (en) * 2009-01-21 2010-07-29 주식회사 실트론 Manufacturing method of compound semiconductor substrate using spherical balls, compound semiconductor substrate and compound semiconductor device using the same
KR20130017463A (en) * 2011-08-10 2013-02-20 엘지이노텍 주식회사 Growth substrate, nitride semiconductor device and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006191112A (en) * 2005-01-05 2006-07-20 Siltronic Ag Semiconductor wafer equipped with silicon-germanium layer, and manufacturing method therefor
KR20100034332A (en) * 2008-09-23 2010-04-01 광주과학기술원 Method for manufacturing of crystalline substrate, crystalline substrate manufactured thereby, light emitting device including crystalline substrate and manufacturing method thereof
KR20100085635A (en) * 2009-01-21 2010-07-29 주식회사 실트론 Manufacturing method of compound semiconductor substrate using spherical balls, compound semiconductor substrate and compound semiconductor device using the same
KR20130017463A (en) * 2011-08-10 2013-02-20 엘지이노텍 주식회사 Growth substrate, nitride semiconductor device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424329B2 (en) 2017-12-22 2022-08-23 Suzhou Lekin Semiconductor Co., Ltd. Semiconductor device including indium, silicon and carbon with varying concentrations

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