KR20140138239A - 고속의 짧은 비트라인 부분을 가진 메모리 어레이를 가진 비휘발성 메모리 및 방법 - Google Patents

고속의 짧은 비트라인 부분을 가진 메모리 어레이를 가진 비휘발성 메모리 및 방법 Download PDF

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승필 이
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샌디스크 테크놀로지스, 인코포레이티드
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Abstract

비휘발성 메모리 어레이는 컬럼 방향을 따라 제 1 및 제 2 부분으로 분할된다. 제 1 부분은 SLC 메모리 셀을 가지며 제 2 부분은 MLC 메모리 셀을 갖는다. 제 1 부분은 제 2 부분을 위한 고속 캐시 메모리로서 작용한다. 제 1 부분의 판독/기입 동작은 제 1 부분에 바로 인접한 한 세트의 판독/기입 회로에 결합함으로써 더욱 향상되고, 반면 각 비트라인의 컬럼은 제 1 부분과 제 2 부분 사이에 접합점에서 스위칭가능하게 차단된다. 이렇게 하여, 차단된 비트라인의 RC 시정수는 최소가 되고, 이는 판독/기입 회로를 통해 비트라인의 더 빠른 선-충전으로 전환한다. 제 2 부분이 동작하고 있을 때, 한 세트의 판독/기입 회로에의 액세스는 제 1 부분과 제 2 부분 간에 접합점에서 각 비트라인을 차단하지 않음으로써 달성된다.

Description

고속의 짧은 비트라인 부분을 가진 메모리 어레이를 가진 비휘발성 메모리 및 방법{NON-VOLATILE MEMORY AND METHOD HAVING A MEMORY ARRAY WITH A HIGH-SPEED, SHORT BIT-LINE PORTION}
본 출원은 반도체 플래시 메모리와 같은 재프로그램가능 비휘발성 메모리 시스템의 동작에 관한 것으로, 특히, 향상된 캐시 기입 수행을 가진 플래시 메모리에 관한 것이다.
본 출원은 반도체 플래시 메모리와 같은 재프로그램가능 비휘발성 메모리 시스템의 동작에 관한 것으로, 특히, 고밀도 메모리 부분에 대한 캐시로서 동작하는 고속, 저밀도 메모리 부분을 가진 것들에 관한 것이다.
전하를 비휘발성으로 저장할 수 있는, 특히 소형 폼 팩터 카드로서 패키지되는 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 최근에 다양한 모바일 및 휴대 장치들, 특히 정보기기 및 소비자 전자제품들에서 선택되는 저장장치가 되었다. 고체상태 메모리이기도 한 RAM(random access momory)과는 달리, 플래시 메모리는 비휘발성이고 전원이 턴 오프 된 뒤라도 자신의 저장된 데이터를 보존한다. 또한, ROM(판독 전용 메모리)와는 달리, 플래시 메모리는 디스크 저장 장치와 유사하게 재기입할 수 있다. 높은 비용에도 불구하고 플래시 메모리는 점점 더 대량 저장응용들에서 사용되고 있다. 하드드라이브들 및 플로피 디스크들과 같은 회전하는 자기 매체에 기초한 종래의 대량 저장장치는 모바일 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브가 부피가 커지기 쉽고, 기계적 고장이 나기 쉬우며 큰 레이턴시 및 큰 전력요건을 갖기 때문이다. 이들 바람직하지 못한 속성들로 인해서 디스크 기반의 저장장치는 대부분의 모바일 및 휴대 응용에서 실현되지 못한다. 반면, 내장형이면서도 착탈가능한 카드 형태인 플래시 메모리는 이의 소형 크기, 저 전력 소비, 고속 및 고 신뢰도 특징으로 인해 모바일 및 휴대 환경에서 이상적으로 적합하다.
플래시 EEPROM은, 소거될 수 있고 새로운 데이터가 이들의 메모리 셀들에 기입 또는 "프로그램"되게 할 수 있는 점에서 EEPROM(전기적 소거가능 및 프로그램가능한 판독전용 메모리)과 유사하다. 이들은, 전계효과 트랜지스터 구조에서, 소스영역과 드레인 영역 사이에 있는 반도체 기판 내 채널영역 위에 배치된 플로팅(비접속된) 도전성 게이트를 이용한다. 이때 제어 게이트는 플로팅 게이트 위에 설치된다. 트랜지스터의 임계전압 특징은 플로팅 게이트 상에 보존되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상에 소정 레벨의 전하에 대해서, 소스 영역과 드레인 영역간에 도통이 되게 트랜지스터가 턴 "온"이 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다. 특히, 플래시 EEPROM과 같은 플래시 메모리는 메모리 셀들의 전체 블록들이 동시에 소거될 수 있게 한다.
플로팅 게이트는 일 범위의 전하들을 보존할 수 있고 따라서 임계 전압 윈도우 내의 임의의 임계 전압 레벨에 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 임계 레벨과 최대 임계 레벨에 의해 그 범위가 정해지는데, 이는 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하들에 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특징, 동작조건 및 이력에 따른다. 윈도우 내의 각각의 서로 구별되고 해상가능한 임계 전압 레벨의 범위는 원리적으로 셀의 명확한 메모리 상태를 지정하는데 사용될 수 있다.
플래시 EEPROM 어레이의 각 저장 요소가 2진 모드에서 동작함으로써 단일 비트의 데이터를 저장하는 것이 현재 시판되는 제품들에서 일반적이며, 여기에서 저장 요소 트랜지스터의 임계 레벨의 두 범위들이 저장 레벨들로서 정의된다. 트랜지스터들의 임계 레벨들은 이들의 저장 요소들 상에 저장되는 전하 레벨들의 범위들에 대응한다. 메모리 어레이의 크기를 축소시키는 것 외에, 경향은 한 비트 이상의 데이터를 각 저장 요소 트랜지스터에 저장함으로써 이러한 메모리 어레이의 데이터 저장 밀도를 더욱 증가시키는 것이다. 이것은 각 저장 요소 트랜지스터에 대한 저장 상태들로서 2 이상의 임계 레벨들을 정의함으로써 달성되며, 현재는 이러한 4개의 상태들(저장 요소당 2 비트의 데이터)이 상용 제품들에 포함되고 있다. 저장 요소당 16 상태와 같은 더 많은 저장 상태도 구현되고 있다. 각 저장 요소 메모리 트랜지스터는 실제로 동작될 수 있는 임계 전압들의 어떤 전체 범위(윈도우)를 가지며, 이 범위는 이를 위해 정의된 상태들의 수와 이에 상태들이 서로간에 명백하게 구별될 수 있게 하기 위한 상태들 사이에 마진들을 더한 것으로 분할된다. 명백히, 메모리 셀이 더 많은 비트들을 저장하게 구성될수록, 이것이 동작해야 하는 오류 마진은 더 작아지게 된다.
메모리 셀로서 작용하는 트랜지스터는 전형적으로 두 가지 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"에서, 드레인에 인가되는 고(high) 전압은 기판 채널 영역을 지나는 전자들을 가속시킨다. 이와 동시에, 제어 게이트에 인가되는 고 전압은 핫 전자들을 얇은 게이트 유전체를 통과해 플로팅 게이트로 가게 한다. "터널링 주입"에서는 기판에 관하여 고 전압이 제어 게이트에 인가된다. 이렇게 하여, 기판으로부터 개재된 플로팅 게이트로 전자들이 가게 된다. 통상적으로 "프로그램"이라는 용어는 메모리 상태를 변경하기 위해 메모리 셀의 초기에 소거된 전하 저장 유닛에 전자들을 주입함으로써 메모리에 기입하는 것을 기술하기 위해 사용되었지만, 지금은 "기입" 또는 "기록"과 같은 보다 일반적인 용어들과 상호교환적으로 사용되었다.
메모리 장치는 많은 메커니즘들에 의해 소거될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자들을 얇은 산화막을 통과하여 기판 채널 영역으로 터널링되게 하기 위해서(즉, 파울러-노다임 터널링) 제어 게이트에 관하여 기판에 고 전압을 인가함으로써 전기적으로 소거될 수 있다. 통상적으로, EEPROM은 한 바이트씩 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 한번에 전부 혹은 한번에 하나 이상의 최소 소거가능 블록들이 전기적으로 소거될 수 있는데, 여기서 최소 소거가능 블록은 하나 이상의 섹터들로 구성될 수 있고 각 섹터는 512 바이트 또는 그 이상의 바이트의 데이터를 저장할 수 있다.
메모리 장치는 전형적으로 카드 상에 실장될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 디코더들 및 소거, 기입 및 판독 회로들과 같은 주변 회로들에 의해 지원되는 메모리 셀들의 어레이를 포함한다. 더 정교한 메모리 장치는 지능형의 고 레벨의 메모리 동작 및 인터페이싱을 수행하는 제어기가 동반된다.
최근에 사용되는 많은 상업적으로 성공한 비휘발성 고체상태 메모리 장치가 있다. 이들 메모리 장치는 플래시 EEPROM일 수도 있고 혹은 서로 다른 유형들의 메모리 셀을 채용할 수 있다. 플래시 메모리 및 시스템 및 이들을 제조하는 방법의 예들이 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421, 6,222,762에 주어져 있다. 특히, NAND 스트링 구조를 가진 플래시 메모리 장치가 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 비휘발성 메모리 장치는 전하를 저장하기 위한 유전층을 가진 메모리 셀로부터 제조된다. 앞에서 기술된 도전성 플로팅 게이트 대신, 유전체 층이 사용된다. 유전체 저장소자를 이용하는 이러한 메모리 장치가, Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545에 기술되어 있다. ONO 유전체 층은 소스 확산 영역과 드레인 확산 영역 사이의 채널을 가로질러 확장하여 있다. 한 데이터 비트용의 전하는 드레인에 인접한 유전체 층에 모이고 다른 데이터 비트용의 전하는 소스에 인접한 유전체 층에 모인다. 예를 들면, 미국특허 5,768,192 및 6,011,725는 두 개의 이산화실리콘층 사이에 개재된 트랩 유전체 층을 가진 비휘발성 메모리 셀을 개시하고 있다. 복수 상태 데이터 저장은 유전체 층 내 공간적으로 분리된 전하 저장 영역의 2진 상태를 개별적으로 판독함으로써 구현된다.
고체상태 메모리 셀의 메모리 어레이는 전형적으로 행 및 컬럼으로 구성되고 각각 워드라인 및 비트라인에 의해 어드레스될 수 있다. 실제로, 행을 따라 한 페이지의 메모리 셀은 한 페이지의 대응하는 비트라인과 함께 병렬로 공통의 한 워드라인에 의해 액세스된다. 한 페이지의 대응하는 비트라인은 대응하는 한 페이지의 판독/기입 회로에 결합된다.
판독, 기입 또는 소거와 같은 메모리 동작에서, 어레이의 개개의 워드라인 및 비트라인은 동작이 일어나기 위해 소정의 전압에 설정될 필요가 있을 것이다. 비트라인 및 워드라인은 RC 회로처럼 행동하기 때문에, 이들은 선-충전(precharge) 동작이라고 하는 것에서 소정의 전압까지 충전하는데 시간이 걸릴 것이다. 선-충전 시간은 개개의 라인의 RC 시정수에 비례한다.
메모리 칩이 점점 더 높은 집적도를 갖고 점점 더 조밀해짐에 따라, 비트라인 및 워드라인을 형성하는 도전성 와이어는 더 얇아지고 더 저항성이 된다. 이것은 비트라인 또는 워드라인에서 와이어 RC 지연이 현저히 증가되게 하여 선-충전 시간을 증가시키고, 그럼으로써 수행에 영향을 미친다.
비트라인 또는 워드라인을 세그먼트화하여 각 세그먼트에서의 RC 지연을 감소시킴으로써 다양한 해결책들이 구현되어졌다. 예를 들면, US 5,315,541, US 6,532,172 및 US 6,552,932은 비트라인이 많은 더 짧은 세그먼트들로 개별적으로 분리될 수 있고 각 세그먼트가 저 저항성 레일(rail)을 통해 선택적으로 선-충전원 또는 판독/기입 회로에 결합될 수 있음을 개시한다. 그러나, 어레이의 세그먼트를 저 저항성 레일에 선택적으로 스위칭하는 것은 세그먼트화된 비트라인에 금속 라인의 RC 지연을 야기할 뿐만 아니라, 추가의 회로 및 금속 라인을 발생시킨다.
경향은 시스템에 더 많은 메모리 셀을 놓아둘 수 있고 더 작은 호스트 장치에 맞게 시스템을 가능한 한 작게 하기 위해서 메모리 시스템의 크기를 감소시키는 것이다. 메모리 용량은 회로들을 고 집적화 하는 것과 더 많은 비트들의 데이터를 저장하게 각 메모리 셀을 구성하는 것을 겸함으로써 증가된다. 후자의 경우에, 메모리 셀은 1비트 이상의 데이터를 저장할 수 있는 MLC("복수-레벨 셀")로서 구성된다. 그러나, MLC 셀은 셀당 1비트의 데이터를 저장하는 SLC("단일-레벨 셀") 셀에 비해 프로그램 및 감지하는데 더 오래 걸린다.
US 5,930,167은 이의 메모리 어레이를 MLC(복수-레벨 셀) 부분 및 SLC(단일-레벨 셀) 부분으로 분할되게 한 메모리를 개시한다. MLC 부분은 데이터를 더 조밀하게 저장할 수 있고, SLC 부분은 데이터를 더 신속하고 더 확고하게 저장할 수 있다. 어레이의 MLC 부분과 SLC 부분으로 분할은 물리적인 한 페이지의 메모리 어레이가 사용 이력, 페이지의 오류율과 같은 다양한 기준에 따라 MLC 페이지로서 아니면 SLC 페이지로서 동적으로 할당될 수 있는 점에서 전형적으로 논리적이다.
바람직한 동작 수법은 SLC 부분을 기입 캐시로서 작용하게 하는 것이다. 호스트는 데이터를 메모리 장치의 SLC 부분에 신속히 기입할 수 있다. 나중에, SLC 부분 내 데이터는 MLC 부분으로 전송된다.
따라서, 고 수행 기입 캐시 부분을 가진 비휘발성 메모리를 제공할 필요성이 있다.
발명의 일반적인 구현에 따라, 비휘발성 메모리 장치는 워드라인의 행 및 비트라인의 컬럼에 의해 액세스될 수 있는 메모리 어레이를 갖는다. 메모리 어레이는 컬럼 방향을 따라 제 1 및 제 2 부분으로 분할된다. 제 1 부분은 메모리 어레이의 한 끝에 위치된 SLC 메모리 셀을 가지며, 제 2 부분은 메모리 어레이의 나머지 부분을 구성하는 MLC 메모리 셀을 갖는다. 제 1 부분은 제 2 부분을 위한 고속 캐시 메모리로서 작용한다. 제 1 부분의 판독/기입 동작은 제 1 부분에 바로 인접한 한 세트의 판독/기입 회로에 결합함으로써 더욱 향상되고, 반면 각 비트라인의 컬럼은 제 1 부분과 제 2 부분 사이에 접합점에서 스위칭가능하게 차단된다. 이렇게 하여, 차단된 비트라인의 RC 시정수는 최소가 되고, 이는 판독/기입 회로를 통해 비트라인의 더 빠른 선-충전으로 전환된다. 한편, 제 2 부분이 동작하고 있을 때, 한 세트의 판독/기입 회로에의 액세스는 제 1 부분과 제 2 부분 간에 접합점에서 각 비트라인을 차단하지 않음으로써 달성된다.
본 발명의 추가의 목적, 특징 및 잇점은 동반한 도면에 관련하여 취해지는 바람직한 실시예의 다음 설명으로부터 이해될 것이다.
도 1은 본 발명의 특징들이 구현되는 메모리 장치와 통신하는 호스트를 도시한 것이다.
도 2는 예를 들면 NAND 구성으로 구성되고 병렬로 감지 또는 프로그램되는 한 페이지의 메모리 셀을 도시한 것이다.
도 3은 소거가능한 블록으로 구성된 메모리 어레이의 예를 개요적으로 도시한 것이다.
도 4는 1-비트 SLC 메모리 셀의 프로그래밍을 도시한 것이다.
도 5는 3-비트 MLC 메모리 셀의 프로그래밍을 도시한 것이다.
도 6는 발명의 바람직한 실시예에 따른 메모리를 도시한 것이다.
도 7은 SLC 부분에 데이터를 캐시하고 이어 캐시된 데이터를 MLC 부분에 보관하는 것을 도시한 것이다.
도 8은 제 1 실시예에 따라, 개선된 LM 패스를 가진 복수의 패스 프로그래밍을 도시한 흐름도이다.
메모리 시스템
도 1은 본 발명의 특징들이 구현되는 메모리 장치와 통신하는 호스트를 도시한 것이다. 호스트(80)는 전형적으로 메모리 장치(90)에 저장될 데이터를 보내며 또는 메모리 장치(90)를 판독함으로써 데이터를 인출한다. 메모리 장치(90)는 제어기(102)에 의해 관리되는 하나 이상의 메모리 칩(100)을 포함한다. 메모리 칩(100)은 각 셀이 1비트의 데이터를 저장하기 위한 단일-레벨 셀 ("SLC")로서 구성할 수 있을 뿐만 아니라, 복수 비트들의 데이터를 저장하기 위한 복수-레벨 셀("MLC")로서 구성될 수 있는 메모리 셀들의 메모리 어레이(200)를 포함한다. 또한, 메모리 칩은 행 및 열 디코더, 감지 모듈, 데이터 래치 및 I/O 회로와 같은 읽기/쓰기 회로(204)를 포함한다. 온-칩 제어 회로(110)는 각 칩의 저-레벨 메모리 동작을 제어한다. 제어 회로(110)는 메모리 어레이(200) 상에서 메모리 동작을 수행하기 위해 판독/기입 회로와 공조하는 온-칩 제어기이다. 제어 회로(110)는 전형적으로 데이터 버스(231) 및 제어 및 어드레스 버스(111)를 통해 메모리 동작의 칩 레벨 제어를 제공하기 위해 상태머신(112)을 포함한다.
많은 구현에서, 호스트(80)는 메모리 제어기(102)를 통해 메모리 칩(100)과 통신하며 상호작용한다. 제어기(102)는 메모리 칩과 공조하며 고 레벨 메모리 동작을 제어하고 관리한다. 펌웨어(60)는 제어기(102)의 기능을 구현하기 위해 코드를 제공한다. 오류 정정 코드("ECC") 프로세서(62)는 메모리 장치의 동작 동안 ECC를 처리한다.
예를 들면, 호스트 기입에서, 호스트(10)는 호스트의 운영 시스템의 파일 시스템으로부터 할당된 논리 섹터에 메모리 어레이(100)에 기입될 데이터를 보낸다. 제어기 내 구현된 메모리 블록 관리 시스템은 섹터들을 가져와 이들을 메모리 어레이의 물리 구조에 매핑하여 저장한다. 바람직한 블록 관리 시스템은 전체 개시된 바를 참조로 본원에 포함시키는 미국특허출원 공개 번호 US-2010-0172180-Al에 개시되어 있다.
물리 메모리 아키텍처
판독 및 프로그램 수행을 개선하기 위해서, 어레이 내 복수의 전하 저장 요소 또는 메모리 트랜지스터가 병렬로 판독되거나 프로그램된다. 이에 따라, 한 "페이지"의 메모리 요소가 함께 판독되거나 프로그램된다. 현존의 메모리 아키텍처에서, 한 행은 전형적으로 몇개의 인터리빙된 페이지들을 내포하거나, 한 페이지를 구성할 수 있다. 페이지의 모든 메모리 요소는 함께 판독되거나 프로그램될 것이다.
도 2는 예를 들면 NAND 구성으로 구성되고 병렬로 감지 또는 프로그램되는 한 페이지의 메모리 셀들을 도시한 것이다. 도 2는 근본적으로 도 1의 메모리 어레이(200) 내 한 뱅크의 NAND 스트링(50)을 도시한 것이다. 페이지(60)와 같은 "페이지"는 병렬로 감지 또는 프로그램될 수 있게 한 일 그룹의 메모리 셀이다. 이것은 대응하는 한 페이지의 감지 증폭기(210)에 의해 판독/기입 회로(204)에서 달성된다. 감지된 결과는 대응하는 한 세트의 데이터 래치(220)에 래치된다. 각 감지 증폭기는 비트라인(36)을 통해 NAND 스트링(50)과 같은 NAND 스트링에 결합될 수 있다. 예를 들면, 페이지(60)는 행을 따라 있고 워드라인(WL3)에 공통으로 연결된 페이지의 셀들의 제어 게이트에 인가되는 감지 전압에 의해 감지된다. 각 컬럼을 따라, 셀(10)과 같은 각 셀은 비트라인(36)을 통해 감지 증폭기에 의해 액세스될 수 있다. 데이터 래치(220) 내에 데이터는 데이터 I/O 버스(231)를 통해 메모리 제어기(102)로부터 들여오거나 이에 내보낸다.
위에서 언급된 페이지는 물리적 페이지 메모리 셀 또는 감지 증폭기이다. 정황에 따라, 각 셀이 복수-비트 데이터를 저장하고 있는 경우에, 각 물리적 페이지는 복수의 데이터 페이지를 갖는다.
NAND 스트링(50)은 이의 양끝에 각각 소스 단자와 드레인 단자를 형성하기 위해 소스 및 드레인이 데이지-체인으로 연결된 직렬의 메모리 트랜지스터들이다. 한쌍의 선택 트랜지스터(S1, S2)는 각각 NAND 스트링의 소스 단자 및 드레인 단자를 통해 외부에 메모리 트랜지스터 체인의 연결을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스 라인(34)에 결합된다. 유사하게, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 스트링의 드레인 단자는 메모리 어레이의 비트라인(36)에 결합된다. 체인에 각 메모리 트랜지스터(10)는 메모리 셀로서 작용한다. 이것은 의도된 메모리 상태를 나타내기 위해 소정량의 전하를 저장하기 위한 전하 저장 요소(20)를 갖는다. 각 메모리 트랜지스터의 제어 게이트는 판독 및 기입 동작들에 대해 제어할 수 있게 한다. 한 행의 NAND 스트링의 대응하는 메모리 트랜지스터의 제어 게이트는 모두 동일 워드라인(이를테면 WL0, WL1,...)에 연결된다. 유사하게, 선택 트랜지스터(S1, S2)(각각 선택 라인(SGS, SGD)에 의해 액세스되는) 각각의 제어 게이트는 각각 이의 소스 단자 및 드레인 단자를 통해 NAND 스트링에의 제어 액세스를 제공한다.
블록 소거
플래시 메모리와 다른 유형의 메모리 간에 한 중요한 차이는 셀이 소거된 상태로부터 프로그램되어야 한다는 것이다. 이것은 먼저 플로팅 게이트에 전하가 없어야 한다는 것이다. 이어서 프로그래밍은 요망되는 량의 전하를 다시 플로팅 게이트에 더한다. 이것은 더 프로그램된 상태에서 덜 프로그램된 상태로 가기 위해서 플로팅으로부터 전하의 부분을 제거하는 것을 지원하지 않는다. 이것은 업데이트 데이터가 현존의 데이터를 덮어쓸 수 없고 이전의 미기입된 위치에 기입되어야 함을 의미한다.
또한 소거는 플로팅 게이트로부터 모든 전하들을 비우는 것이며 일반적으로 상당히 시간이 걸린다. 이 이유로, 셀별로 혹은 심지어 페이지별로 소거하는 것은 번거롭고 매우 느릴 것이다. 실제로, 메모리 셀 어레이는 많은 수의 메모리 셀 블록들로 분할된다. 플래시 EEPROM 시스템들에 있어 공통되는 바와 같이, 블록은 소거 유닛이다. 즉, 각 블록은 함께 소거되는 최소 수의 메모리 셀들을 내포한다.
도 3은 소거가능한 블록들로 구성되는 메모리 어레이의 예를 개요적으로 도시한 것이다. 전하 저장 메모리 장치를 프로그램하는 것은 이의 전하 저장 요소에 전하를 더 추가하는 결과만 되게 할 수 있다. 그러므로, 프로그램 동작에 앞서, 메모리 셀의 전하 저장 요소 내 현존한 전하는 제거(또는 소거)되어야 한다. 전체 셀 어레이(200), 혹은 어레이의 상당 그룹들의 셀들이 전기적으로 함께 소거될 때(즉, 플래시로) EEPROM와 같은 비휘발성 메모리는 "플래시" EEPROM이라 지칭된다. 일단 소거되면, 한 그룹의 셀들은 이어서 다시 프로그램될 수 있다. 함께 소거될 수 있는 일 그룹의 셀들은 하나 이상의 어드레스가능한 소거 유닛(300)으로 구성될 수 있다. 소거 유닛 또는 블록(300)은 전형적으로, 하나 이상의 페이지가 단일 동작으로 프로그램되거나 판독될 수 있을지라도, 하나 이상의 페이지들의 데이터를 -페이지는 프로그래밍 및 판독의 최소 유닛- 저장한다. 각 페이지는 전형적으로 하나 이상의 섹터들의 데이터를 저장하며, 섹터의 크기는 호스트 시스템에 의해 정의된다. 예는 자기 디스크 드라이브들에 설정된 표준에 따라 한 섹터의 512 바이트의 사용자 데이터와, 이에 더하여 사용자 데이터 및/또는 이것이 저장되는 블록에 관한 몇 바이트의 오버헤드 정보이다.
도 3에 도시된 예에서, 메모리 어레이(200)에 개개의 메모리 셀들은 WL0 ~ WLy와 같은 워드라인(42) 및 BL0 ~ BLx와 같은 비트라인(36)에 의해 액세스될 수 있다. 메모리는 소거 블록들 0, 1,... m와 같은 소거 블록들로 구성된다. NAND 스트링(50)(도 2 참조)이 16 메모리 셀들을 내포한다면, 어레이 내 제 1 뱅크의 NAND 스트링들은 WLO 내지 WL15와 같은 선택 라인(44) 및 워드라인(42)에 의해 액세스될 것이다. 소거 블록 0은 제 1 뱅크의 NAND 스트링들의 모든 메모리 셀들이 함께 소거되게 하도록 구성된다. 또 다른 메모리 아키텍처에서, 하나 이상의 뱅크의 NAND 스트링들은 함께 소거될 수 있다.
2진 (SLC) 및 복수-레벨 (MLC) 메모리 셀의 예
앞에 기술된 바와 같이, 비휘발성 메모리의 예는 각각이 채널 영역과 제어 게이트 사이에 전하 저장층을 갖는 전계-효과 트랜지스터 어레이로부터 형성된다. 전하 저장층 또는 유닛은 한 범위의 전하들을 저장할 수 있어, 각각의 전계-효과 트랜지스터에 대해 한 범위의 임계 전압들을 생성한다. 가능한 임계 전압들의 범위는 임계 윈도우에 걸쳐 있다. 임계 윈도우가 임계 전압들의 다수의 부-범위들 또는 구역들로 분할될 때, 각각의 해상가능한 구역은 한 메모리 셀에 대해 서로 다른 메모리 상태들을 나타내기 위해 사용된다. 다수의 메모리 상태들은 하나 이상의 2진 비트에 의해 부호화될 수 있다.
도 4는 각 셀이 2개의 가능한 상태들 중 한 상태에 있는 모집단의 셀을 갖는 2진 메모리를 도시한 것이다. 각 메모리 셀은 단일 구분 레벨에 의해 2개의 서로 구별되는 구역들로 분할되는 임계 윈도우를 갖는다. 도 4(0)에 도시된 바와 같이, 판독 동안, 하위 구역과 상위 구역 사이에 판독 구분 레벨(rV1)은 셀의 임계 레벨이 어느 구역에 놓여있는지를 판정하기 위해 사용된다. 셀은 이의 임계값이 하위 구역에 놓여 있다면 "소거된" 상태에 있으며, 임계값이 상위 구역에 놓여 있다면 "프로그램된" 상태에 있다. 도 4(1)은 메모리가 초기에 이의 모든 셀들이 "소거된" 상태에 있는 것을 도시한 것이다. 도 4(2)는 일부 셀들이 "프로그램된" 상태로 프로그램된 것을 도시한 것이다. 메모리 상태를 부호화하기 위해 1-비트 또는 2진 코드가 사용된다. 예를 들면, 비트 값 "1"은 "소거된" 상태를 나타내며 "0"은 "프로그램된" 상태를 나타낸다. 전형적으로 프로그래밍은 하나 이상의 프로그래밍 전압 펄스의 인가에 의해 수행된다. 각 펄스 후에, 임계값이 검증 구분 레벨(vV1)을 넘어 이동하였는지를 검증하기 위해 셀이 감지된다. 이러한 메모리 셀 분할을 가진 메모리를 "2진" 메모리 또는 단일-레벨 셀("SLC") 메모리라고 한다. 2진 또는 SLC 메모리는 전체 임계 윈도우가 두 구역들에 의해서만 점유되기 때문에 넒은 오류 마진을 갖고 동작함을 알 것이다.
도 5는 각 셀이 8개의 가능한 상태들 중 한 상태에 있는 모집단의 셀을 갖는 복수-상태 메모리를 도시한 것이다. 각 메모리 셀은 적어도 7개의 구분 레벨에 의해 8개의 서로 구별되는 구역들로 분할되는 임계 윈도우를 갖는다. 도 5(0)에 도시된 바와 같이, 판독 동안, 판독 구분 레벨들(rV1 내지 rV7)은 셀의 임계 레벨이 어느 구역에 놓여있는지를 판정하기 위해 사용된다. 셀은 이의 임계값이 최하위 구역에 놓여 있다면 "소거된" 상태에 있으며, 임계값이 상위 구역에 놓여 있다면 복수의 "프로그램된" 상태들 중 한 상태에 있다. 도 5(1)은 메모리가 초기에 이의 모든 셀들이 "소거된" 상태에 있는 것을 도시한 것이다. 도 5(2)는 일부 셀들이 "프로그램된" 상태에 프로그램된 것을 도시한 것이다. 하위 비트, 중위 비트, 및 상위 비트를 갖는 3-비트 코드는 8개의 메모리 상태들 각각을 나타내기 위해 사용될 수 있다. 예를 들면, "0", "1", "2", "3", "4", "5", "6" 및 "7" 상태들은 각각 "111", "O11", "001", "101", "100", "000", "010" 및 "111"로 나타낸다. 전형적으로 프로그래밍은 하나 이상의 프로그래밍 전압 펄스들의 인가에 의해 수행된다. 각 펄스 후에, 임계값이 검증 구분 레벨들(vV1 내지 vV7) 중 하나인 기준을 넘어 이동하였는지를 검증하기 위해 셀이 감지된다. 이러한 메모리 셀 분할을 가진 메모리를 "복수-상태" 메모리 또는 복수-레벨 셀("MLC") 메모리라고 한다. 다수의 프로그래밍 방법은 셀이 이들의 목표 상태로 프로그램되기 전에 플로팅-게이트 간에 교란(perturbation)을 완화시키기 위해 복수의 프로그래밍 패스(pass)를 채용한다.
유사하게, 4비트 코드를 저장하는 메모리는 16 상태 각각을 나타내는 것인, 하위 비트, 제 1 중위 비트, 제 2 중위 비트, 및 상위 비트를 가질 것이다. 임계 윈도우는 16개의 서로 구별되는 구역들로 적어도 15 구분 레벨들에 의해 구분될 것이다.
메모리의 유한 임계 윈도우가 더 많은 영역들로 분할됨에 따라, 프로그래밍 및 판독을 위한 분해능은 필연적으로 더 미세해질 것이다. 이에 따라, 복수-상태 또는 MLC 메모리는 필연적으로, 분할된 구역들을 덜 가진 메모리에 비해 더 좁은 오류 마진을 갖고 동작한다. 즉, 각 셀에 저장된 비트들의 수와 함께 오류율이 증가한다. 일반적으로, 오류율은 임계 윈도우 내 분할된 구역들의 수에 따라 증가한다.
구별할 메모리 상태의 수 때문에, MLC 메모리는 SLC 메모리에 비해 판독 및 기입 하기가 더 오래 걸린다.
앞서 언급된 바와 같이, US 5,930,167는 이의 메모리 어레이가 MLC(복수-레벨 셀) 부분과 SLC(단일-레벨 셀) 부분으로 분할된 메모리를 개시한다. MLC 부분은 데이터를 더 조밀하게 저장할 수 있고, SLC 부분은 데이터를 더 신속하고 더 확고하게 저장할 수 있다. 어레이의 MLC 부분과 SLC 부분으로 분할은 물리적 한 페이지의 메모리 어레이가 사용 이력, 페이지의 오류율과 같은 다양한 기준에 따라 MLC 페이지로서 아니면 SLC 페이지로서 동적으로 할당될 수 있는 점에서 전형적으로 논리적이다.
바람직한 동작 기법은 SLC 부분을 기입 캐시로서 사용하게 하는 것이다. 호스트는 데이터를 메모리 장치의 SLC 부분에 신속하게 기입할 수 있다. 나중에, SLC 부분 내 데이터는 MLC 부분으로 전송된다.
고속 SLC 부분을 저속 MLC 부분에 대한 기입 캐시로서 사용하게 함으로써 호스트가 메모리 장치에 기입할 때 기입 수행을 개선하는데 도움을 준다.
기입 캐리 부분 및 짧아진 비트라인을 가진 메모리 어레이
발명의 일반적인 구현에 따라, 비휘발성 메모리 장치는 워드라인의 행 및 비트라인의 컬럼에 의해 액세스될 수 있는 메모리 어레이를 갖는다. 메모리 어레이는 컬럼 방향을 따라 제 1 부분과 제 2 부분으로 분할된다. 제 1 부분은 메모리 어레이의 한 끝에 위치된 SLC 메모리 셀을 가지며 제 2 부분은 메모리 어레이의 나머지 부분을 구성하는 MLC 메모리 셀을 갖는다. 제 1 부분은 제 2 부분을 위한 고속 캐시 메모리로서 작용한다. 제 1 부분의 판독/기입 동작은 제 1 부분에 바로 인접한 한 세트의 판독/기입 회로에 결합함으로써 더욱 향상되고, 반면 각 비트라인의 컬럼은 제 1 부분과 제 2 부분 사이에 접합점에서 스위칭가능하게 차단된다. 이렇게 하여, 차단된 비트라인의 RC 시정수는 최소가 되는데, 이것은 판독/기입 회로를 통해 비트라인의 고속 선-충전으로 전환한다. 한편, 제 2 부분이 동작하고 있을 때, 한 세트의 판독/기입 회로에의 액세스는 제 1 부분과 제 2 부분 사이에 접합점에서 각 비트를 차단하지 않음으로써 달성된다.
도 6은 발명의 바람직한 실시예에 따른 메모리를 도시한 것이다. 메모리 셀 어레이(200')는 제 1 어레이 부분(410)과 제 2 어레이 부분(420)으로 분할된다. 제 2 어레이 부분(420)은 각 셀이 복수 비트의 데이터를 저장하는 것인 고밀도 저장을 위한 MLC 메모리 셀로서 구성된 메모리 셀을 갖는다. 제 1 어레이 부분(410)은 각 셀이 1비트를 또는 제 2 부분보다 적은 수의 비트를 저장하는 것인 저밀도 저장을 위해 구성된 메모리 셀을 갖는다. 예를 들면, 제 1 어레이 부분(410) 내 메모리 셀은 각 1비트의 데이터를 저장하기 위한 SLC 메모리로서 구성되고, 제 2 부분(420) 내 메모리 셀은 각 3 비트의 데이터를 저장하기 위한 MLC 메모리로서 구성된다. 셀 당 1비트의 데이터를 저장하는 제 1 어레이 부분은 D1이라고도 지칭하고 셀당 3비트 데이터를 저장하는 제 2 어레이 부분은 D3이라고도 지칭한다. 앞서 논의에 비추어, 제 1 어레이 부분은 구별하기 위한 메모리 상태가 더 적고 제 2 어레이 부분에 비해 훨씬 더 넓은 오류 마진을 갖고 동작할 것이다. 이에 따라, 제 1 어레이 부분 내 메모리 동작은 제 2 어레이 부분에서의 동작들보다 더 빠를 것이다.
메모리 어레이(200')의 분할은 제 1 어레이 부분(410)이 제 2 어레이 부분(420)에 비해 판독/기입 회로(204)에 가장 가깝게 위치된 점에서 물리적하다. 예를 들어, 메모리 어레이(200')가 행 1 내지 y을 갖고 제 1 어레이 부분(410)이 행 1 내지 y/4을 점유하며 제 2 어레이 부분(420)이 행 y/4+1 내지 y을 점유한다면, 판독/기입 회로(204)는 제 1 어레이 부분(410)의 행 1에 인접하여 위치된다.
메모리 어레이(200')의 한 특징은 컬럼 방향을 따라 이어지는 비트라인이 각각 제 1 어레이 부분(410)과 제 2 어레이 부분(420) 사이에 경계(414)를 따라 2개의 세그먼트로 분할된다는 것이다. 예를 들면, 제 1 어레이 부분(410)은 비트라인 세그먼트(36-1)을 가지며 제 2 어레이 부분(420)은 비트라인 세그먼트(36-2)을 갖는다.
제 1 어레이 부분(410)은 판독/기입 회로(204)에 결합된 비트라인 세그먼트(36-1)의 제 1 끝을 갖는다. 이것은 또한 제 2 어레이 부분(420)의 비트라인 세그먼트(36-2)의 대응하는 제 1 끝에 스위칭가능하게 연결되게 배열된 비트라인 세그먼트(36-1)의 제 2 끝을 갖는다. 경계(414)에서, 비트라인 세그먼트(36-1)의 제 2 끝과 비트라인 세그먼트(36-2)의 제 1 끝 간에 각 컬럼에서 스위칭은 스위치(416)에 의해 행해진다. 온-칩 제어 회로(110)로부터 제어 신호(SGDP)에 응하여, 스위치(416)는 2개의 비트라인 세그먼트를 2개의 어레이 부분으로부터 연결하거나 단절한다. 한 페이지의 메모리 셀은 대응하는 한 페이지의 비트라인(BL0 내지 BLx)을 통해 병렬로 액세스되고 있기 때문에, 모두가 신호(SGDP)에 의해 제어되는 대응하는 한 뱅크의 스위치(416)가 있게 될 것이다.
앞서 기술된 바와 같이, 메모리 어레이(200')는 소거 블록으로 구성되고 각 소거 블록은 다수의 페이지를 내포하며, 각 페이지 내 메모리 셀은 병렬로 판독 또는 프로그램된다. 이에 따라, 제 1 어레이 부분(410)은 SLC 메모리로서 동작하게 구성된 메모리 셀을 가지며 SLC 블록(310)을 가질 것이다. 유사하게, 제 2 어레이 부분(420)은 MLC 메모리로서 동작하게 구성된 메모리 셀을 가지며 MLC 블록(320)을 가질 것이다.
판독 또는 프로그래밍과 같은 메모리 동작이 제 2 어레이 부분(420) 내 MLC 메모리 셀 상에서 수행될 때, 온-칩 제어 회로(110)는 신호(SGDP)를 어서트하여 한 뱅크의 스위치(416)를 유효하게 턴 온하고 제 2 어레이 부분(410)의 비트라인 세그먼트(36-2)를 제 1 어레이 부분(410)의 비트라인 세그먼트(36-1)에 연결한다. 이렇게 하여, 제 2 어레이 부분은 결합된 비트라인 세그먼트를 통해 판독 /기입 회로(204)에 의해 액세스될 수 있다.
판독 또는 프로그래밍과 같은 메모리 동작이 제 1 어레이 부분(410) 내 SLC 메모리 셀 상에서 수행될 때, 온-칩 제어 회로(110)는 신호(SGDP)를 디어서트하여 한 뱅크의 스위치(416)를 유효하게 턴 오프하고 제 1 어레이 부분(410)을 제 2 어레이 부분(420)으로부터 분리시킨다. 이렇게 하여, 제 1 어레이 부분의 비트라인 세그먼트(36-1)의 RC 값은 최소가 된다.
비트라인의 세그먼트의 저항(R)은 세그먼트의 길이에 비례한다. 유사하게, 세그먼트의 캐패시턴스(C)는 세그먼트의 길이에 비례한다. 이에 따라, 비트라인의 세그먼트에 대한 RC의 곱은 세그먼트의 길이의 제곱의 함수이다.
응답은 RC에 의해 주어진 시정수를 갖고 비트라인의 부분의 충전이다. 시간 t에서 충전된 전압은 VBL(t) = VBL*[1 - EXP(-t/RC)]이다. 시간 t에서 방전된 전압은 VBL(t) = VBL*EXP(-t/RC)이다. 즉, RC 곱은 비트라인의 충전 또는 방전율을 결정하는 시정수이다. 한 단위의 시정수 후에, 비트라인은 63.2 퍼센트까지 충전될 것이다. 두 단위의 시정수 후에, 비트라인은 86.5 퍼센트까지 충전될 것이다, 등등.
판독, 기입 또는 소거와 같은 메모리 동작에서, 어레이의 개개의 워드라인 및 비트라인은 동작이 일어나게 소정의 전압에 설정될 필요가 있을 것이다. 비트라인 및 워드라인은 RC 회로처럼 행동하기 때문에, 이들은 선-충전 동작이라고 하는 것에서 소정의 전압까지 충전하는데 시간이 걸릴 것이다. 선-충전 시간은 개개의 라인의 RC 시정수에 비례한다.
이에 따라, RC가 클수록, 충전 및 방전은 더 느려질 것이다. 예를 들면, 비트라인 길이가 절반으로 절단된다면, RC 시정수는 4배만큼 감소될 것이며 비트라인의 충전 및 방전률은 마찬가지로 감소될 것이다. 또 다른 예에서, 메모리 어레이(200')는 제 2 어레이 부분(420)의 비트라인 세그먼트(36-2)에 대해 1:4의 비로 제 1 어레이 부분(410)의 비트라인 세그먼트(36-1)의 길이를 갖게 분할된다. 이것은 RC 시정수를 16배만큼 감소시킨다.
비트라인에서 감소된 RC 때문에, 분리된 비트라인 세그먼트(36-1)를 가지고 동작될 때, 제 1 어레이 부분(410)의 SLC 메모리 셀은 비트라인 세그먼트를 충전 및 방전할 시간이 감소되기 때문에 향상된 속도로 판독 및 프로그램될 수 있을 것이다.
제 1 어레이 부분에서 제 2 어레이 부분으로 온-칩 블록-카피
더 높은 속도의 제 1 어레이 부분(410)은 인입되는 호스트 기입 데이터에 대한 기입 캐시로서 효과적으로 사용된다. 캐시된 데이터는 조만간 저속의 제 2 어레이 부분(420)에 기입된다.
도 7은 SLC 부분에 데이터를 캐시하는 것과 이에 이어 캐시된 데이터를 MLC 부분에 보관하는 것을 도시한 것이다.
단계 (1)에서, 호스트 기입 동안에, 입력 데이터는 먼저 제 1 어레이 부분(410) 내에 캐시된다. 이것은 제 1 어레이 부분(410) 내에 직접 페이지 및 블록별로 기입된다. 예를 들면, SLC 블록 1 ~ 블록 3은 D1 메모리에 기입된다.
단계 (2)에서, SLC 블록 1 ~ 블록 3 내 데이터는 제 2 어레이 부분(420) 내 D3 메모리의 단일의 MLC 블록에 카피(또는 폴딩)된다. 폴딩 동작은 제어기(102)(도 1 참조) 내 펌웨어(60)에 의해 제어되는 대로 메모리에 의해 수행된다. 동작은 호스트 명령이 동작하고 있을 때 여분의 기간 내에 전경(foreground)에서 바람직하게 행해진다.
이렇게 하여, 호스트 데이터는 신속하게 제 1 부분에 기입되고 나중에 제 2 부분 내 고밀도 MLC 저장에 보관될 수 있다. 제 1 부분의 기입 수행은 짧은 비트라인을 갖고 동작할 수 있기 위해서 제 1 부분을 제 2 부분으로부터 분리시킴으로써 더욱 향상된다.
D1 및 D3 부분을 갖게 구성된 메모리는 또한 참조로 개시된 전체를 본원에 포함시키는 2009년 12월 18일에 출원된 미국특허 출원번호 12/642,584에 개시되어 있다.
도 8은 발명의 일반적 기술에 따라, 메모리 장치를 동작시키는 방법을 도시한 흐름도이다.
단계 500: 워드라인에 결합된 일 그룹의 메모리 셀을 포함하고 그룹의 각 메모리 셀은 비트라인에 의해 액세스될 수 있는 것인 비휘발성 메모리를 제공한다.
단계 510: 워드라인의 행 및 비트라인의 컬럼으로 상기 메모리 셀 어레이에 액세스한다.
단계 520: 컬럼 방향을 따른 상기 메모리 셀 어레이를 제 1 어레이 부분과 제 2 어레이 부분으로 분할한다.
단계 530: 각각이 1비트의 데이터를 저장하는 것인 단일-레벨 셀로서 동작하게 상기 제 1 어레이 부분의 메모리 셀을 구성한다.
단계 540: 각각이 1비트 이상의 데이터를 저장하는 것인 복수-레벨 셀로서 동작하게 상기 제 2 어레이 부분의 메모리 셀을 구성한다.
단계 550: 비트라인의 상기 컬럼을 상기 제 1 어레이 부분에 대응하는 비트라인들의 제 1 세그먼트 및 상기 제 2 어레이 부분에 대응하는 비트라인들의 제 2 세그먼트로 분할한다.
단계 560: 비트라인의 제 1 세그먼트의 제 2 끝과 및 비트라인의 제 2 세그먼트 간에 스위칭가능한 결합을 제공한다.
단계 570: 제 1 어레이 부분 아니면 제 2 어레이 부분에서의 메모리 동작인가? 제 1 어레이 부분에서라면, 단계 580로 간다. 제 2 어레이 부분에서라면 단계 590로 간다.
단계 580: 제 1 어레이 부분의 일 그룹의 메모리 셀을 병렬로 판독 및 기입할 때 비트라인들의 상기 제 1 세그먼트의 제 1 끝을 한 세트의 판독/기입 회로에 결합하고, 비트라인들의 제 1 세그먼트의 제 2 끝과 비트라인들의 제 2 세그먼트 간에 스위칭가능한 결합을 스위칭 오프한다.
단계 590: 제 2 어레이 부분의 일 그룹의 메모리 셀을 병렬로 판독 및 기입할 때 비트라인들의 상기 제 1 세그먼트의 제 1 끝을 한 세트의 판독/기입 회로에 결합하고 비트라인들의 제 1 세그먼트의 제 2 끝과 비트라인들의 제 2 세그먼트 간에 스위칭가능한 결합을 스위칭 온한다.
기술된 이 발명의 실시예가 바람직한 구현이지만, 당업자는 이들의 변형 또한 가능할 수 있음을 이해할 것이다. 그러므로, 발명은 첨부된 청구항의 전체 범위 내에서 보호된다.

Claims (16)

  1. 비휘발성 메모리 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이에 액세스하기 위한 워드라인들의 행들(row) 및 비트라인들의 컬럼들(column)을 포함하고,
    상기 메모리 셀 어레이는 컬럼 방향을 따라 제 1 어레이 부분과 제 2 어레이 부분으로 분할되고;
    상기 제 1 어레이 부분은 각각이 1비트의 데이터를 저장하는 것인 단일-레벨 셀들로서 구성된 메모리 셀들을 가지며;
    상기 제 2 부분은 각각이 1비트 이상의 데이터를 저장하는 것인 복수-레벨l 셀들로서 구성된 메모리 셀들을 가지며;
    상기 비트라인들의 컬럼들은 상기 제 1 어레이 부분에 대응하는 비트라인들의 제 1 세그먼트와, 상기 제 2 어레이 부분에 대응하는 비트라인들의 제 2 세그먼트로 분할되고;
    비트라인들의 상기 제 1 세그먼트는 제 1 및 제 2 끝들을 가지며;
    상기 제 1 끝들은 상기 제 1 어레이 부분의 일 그룹의 메모리 셀들을 병렬로 판독 및 기입하기 위한 한 세트의 판독/기입 회로들에 인접하여 결합되고;
    비트라인들의 상기 제 2 세그먼트는 비트라인들의 상기 제 1 세그먼트를 통해 상기 한 세트의 판독/기입 회로들에 액세스하기 위해 상기 제 2 끝들에 스위칭가능하게 연결되는, 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 비트라인들의 상기 제 2 세그먼트가 비트라인들의 상기 제 1 세그먼트에 미치는 영향을 제거하기 위해 상기 제 1 어레이 부분 내에서의 동작들에 응하여 상기 한 세트의 스위치들을 스위칭 오프하는 제어 회로를 더 포함하는, 비휘발성 메모리 장치.
  3. 제 1 항에 있어서, 비트라인들의 상기 제 1 세그먼트를 통해 비트라인들의 상기 제 2 세그먼트를 상기 한 세트의 판독/기입 회로들에 결합하는 것을 제공하기 위해서 상기 한 세트의 스위치들을 상기 제 2 어레이 부분 내에서의 동작들에 응하여 스위칭 온하는 제어 회로를 더 포함하는, 비휘발성 메모리 장치.
  4. 제 1 항에 있어서, 비트라인들의 상기 제 1 세그먼트 및 비트라인들의 상기 제 2 세그먼트는 각각 1:1 이하의 비로 길이들을 갖는, 비휘발성 메모리 장치.
  5. 제 1 항에 있어서, 비트라인들의 상기 제 1 세그먼트 및 비트라인들의 상기 제 2 세그먼트는 각각 1:4 이하의 비로 길이들을 갖는, 비휘발성 메모리 장치.
  6. 제 1 항에 있어서, 상기 제 1 어레이 부분은 호스트로부터 수신된 데이터의 캐시 저장으로서 동작하는, 비휘발성 메모리 장치.
  7. 제 6 항에 있어서, 상기 제 1 어레이 부분 내 캐시된 데이터는 조만간 상기 제 2 어레이 부분에 전송되는, 비휘발성 메모리 장치.
  8. 제 1 항에 있어서, 상기 메모리 셀 어레이는 NAND형인, 비휘발성 메모리 장치.
  9. 메모리 셀 어레이를 갖는 비휘발성 메모리 장치를 동작시키는 방법에 있어서,
    워드라인들의 행들 및 비트라인들의 컬럼들로 상기 메모리 셀 어레이에 액세스하는 단계;
    컬럼 방향을 따라 상기 메모리 셀 어레이를 제 1 어레이 부분과 제 2 어레이 부분으로 분할하는 단계로서, 상기 제 1 어레이 부분은 한 세트의 판독/기입 회로에 인접한, 상기 메모리 셀 어레이를 제 1 어레이 부분과 제 2 어레이 부분으로 분할하는 단계;
    각각이 1비트의 데이터를 저장하는 단일-레벨 셀들로서 동작하게 상기 제 1 어레이 부분의 메모리 셀들을 구성하는 단계;
    각각이 1비트 이상의 데이터를 저장하는 것인 복수-레벨 셀들로서 동작하게 상기 제 2 부분의 메모리 셀들을 구성하는 단계;
    비트라인들의 상기 컬럼들을 상기 제 1 어레이 부분에 대응하는 비트라인들의 제 1 세그먼트와 상기 제 2 어레이 부분에 대응하는 비트라인들의 제 2 세그먼트로 분할하는 단계;
    비트라인들의 상기 제 1 세그먼트는 상기 한 세트의 판독/기입 회로들에 인접한 제 1 끝들 및 비트라인들의 상기 제 2 세그먼트에 인접한 제 2 끝들을 가지며;
    비트라인들의 상기 제 1 세그먼트의 상기 제 2 끝들과 비트라인들의 상기 제 2 세그먼트 간에 스위칭가능한 결합들을 제공하는 단계;
    상기 제 1 어레이 부분의 일 그룹의 메모리 셀들을 병렬로 판독 및 기입할 때 비트라인들의 상기 제 1 세그먼트의 제 1 끝들을 상기 한 세트의 판독/기입 회로들에 결합하고 비트라인들의 상기 제 1 세그먼트의 상기 제 2 끝들과 비트라인들의 상기 제 2 세그먼트 간에 상기 스위칭가능한 결합을 스위칭 오프하는 단계; 및
    상기 제 2 어레이 부분의 일 그룹의 메모리 셀들을 병렬로 판독 및 기입할 때 비트라인들의 상기 제 1 세그먼트의 제 1 끝들을 상기 한 세트의 판독/기입 회로들에 결합하고 비트라인들의 상기 제 1 세그먼트의 상기 제 2 끝들과 비트라인들의 상기 제 2 세그먼트 간에 상기 스위칭가능한 결합을 스위칭 온하는 단계를 포함하는, 비휘발성 메모리 장치 동작 방법.
  10. 제 9 항에 있어서, 상기 제 1 어레이 부분 내에서의 동작들에 응하여, 비트라인들의 상기 제 2 세그먼트가 비트라인들의 상기 제 1 세그먼트에 미치는 영향을 제거하기 위해 비트라인들의 상기 제 2 세그먼트를 비트라인들의 상기 제 1 세그먼트의 상기 제 2 끝들로부터 단절시키는 단계를 더 포함하는, 비휘발성 메모리 장치 동작 방법.
  11. 제 9 항에 있어서, 상기 제 2 어레이 부분 내에서의 동작들에 응하여, 상기 한 세트의 판독/기입 회로들에 액세스하기 위해 비트라인들의 상기 제 2 세그먼트를 비트라인들의 상기 제 1 세그먼트의 상기 제 2 끝들에 결합하는 단계를 더 포함하는, 비휘발성 메모리 장치 동작 방법.
  12. 제 9 항에 있어서, 비트라인들의 상기 제 1 세그먼트 및 비트라인들의 상기 제 2 세그먼트는 각각 1:1 이하의 비로 길이들을 갖는, 비휘발성 메모리 장치 동작 방법.
  13. 제 9 항에 있어서, 비트라인들의 상기 제 1 세그먼트 및 비트라인들의 상기 제 2 세그먼트는 각각 1:4 이하의 비로 길이들을 갖는, 비휘발성 메모리 장치 동작 방법.
  14. 제 9 항에 있어서, 상기 제 1 어레이 부분은 호스트로부터 수신된 데이터의 캐시 저장으로서 동작하는, 비휘발성 메모리 장치 동작 방법.
  15. 제 14 항에 있어서, 상기 제 1 어레이 부분 내 캐시된 데이터는 조만간 상기 제 2 어레이 부분에 전송되는, 비휘발성 메모리 장치 동작 방법.
  16. 제 9 항에 있어서, 상기 메모리 셀 어레이는 NAND형인, 비휘발성 메모리 장치 동작 방법.
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