KR20140134011A - Spiral-shaped equalizer on an interposer substrate, 2.5-dimensional integrated circuit including the same and the manufacturing thereof - Google Patents
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Abstract
Description
본 발명은 이퀄라이저(Equalizer)에 관한 것으로서, 더욱 상세하게는 인터포저 기판 상의 나선 형태 메탈을 포함하는 이퀄라이저, 이를 포함하는 2.5차원 집적 회로 및 이의 제조 방법에 관한 것이다.The present invention relates to an equalizer, and more particularly, to an equalizer including a spiral metal on an interposer substrate, a 2.5-dimensional integrated circuit including the equalizer, and a method of manufacturing the same.
본 발명은 지식경제부 및 한국산업기술평가관리원의 국가연구개발사업의 일환으로 한국과학기술원이 주관기관인 과제고유번호: KI002134, 연구사업명: 산업원천기술개발사업, 연구과제명: "웨이퍼레벨 3차원 IC 설계 및 집적기술" 및 교육과학기술부 및 한국연구재단의 국가연구개발사업의 일환으로 (재)스마트 IT 융합 시스템이 주관기관인 과제고유번호: 2011-0031863, 연구사업명: 글로벌프론티어사업(스마트 IT 융합 시스템 연구), 연구과제명:"실리콘기반 3차원 IC 플랫폼"에 관한 것이다.The present invention has been accomplished by the Korea Institute of Science and Technology as a part of the national R & D project of the Ministry of Knowledge Economy and Korea Industrial Technology Evaluation and Management (KIAS) (Smart IT Convergence System), a research project titled "Global Frontier Business (Smart IT Convergence System)", as a part of national R & D projects of Ministry of Education, Science and Technology and Korea Research Foundation Research Project Name: "Silicon-based 3D IC Platform".
TSV(Through Silicon Via)를 이용한 3차원 집적 회로는 2차원 집적 회로 상의 단위 면적 당 회로의 밀도의 한계를 극복할 수 있는 새로운 대안으로 각광을 받아왔다. 그러나 3차원 집적 회로의 설계에는 TSV를 이용한 칩의 안정적인 적층 방법과 적층된 칩의 테스트 방법이 뚜렷이 개발되어 있지 않은 문제점이 있다.A three-dimensional integrated circuit using a through silicon via (TSV) has been spotlighted as a new alternative to overcome the limit of density of a circuit per unit area on a two-dimensional integrated circuit. However, there is a problem that a stable stacking method of a chip using a TSV and a method of testing a stacked chip are not clearly developed in the design of a three-dimensional integrated circuit.
3차원 집적 회로의 적층 시 발생하는 문제를 해결하기 위해 TSV를 포함하는 인터포저 기판을 이용한 2.5 차원 집적회로가 제안되었다. 실리콘 인터포저 기판(Silicon interposer substrate) 또는 유리 인터포저 기판(Glass interposer substrate) 상에서 메모리나 프로세서와 같은 능동 칩을 이차원적으로 배열하고, 플립 칩 본딩(Flip chip bonding)한다. 능동 칩의 입/출력 핀은 인터포저 기판에 포함되는 재분배층(Redistribution layer)과 TSV를 통해 상기 능동 칩의 입/출력 핀에 상응하는 인쇄회로기판(Printed Circuit Board(PCB)) 상의 핀에 전기적으로 연결된다.A 2.5 - dimensional integrated circuit using an interposer substrate including TSV has been proposed to solve the problem of stacking of three - dimensional integrated circuits. Active chips such as a memory or a processor are arranged two-dimensionally on a silicon interposer substrate or a glass interposer substrate, and then flip chip bonding is performed. The input / output pins of the active chip are electrically connected to the pins on the printed circuit board (PCB) corresponding to the input / output pins of the active chip via the redistribution layer and the TSV included in the interposer substrate Lt; / RTI >
2.5차원 집적 회로의 인터포저 기판 상의 채널(메탈 배선)에 흐르는 전기적 신호는 채널 자체의 손실에 의해 크게 왜곡되는 문제가 있다. 이를 극복하기 위해 종래에는 인터포저 기판 상의 채널의 중간에 리피터(Repeater)를 삽입하거나 채널 양단에 자동 이퀄라이저(Active equalizer)를 추가하여 왜곡되는 신호들을 보상해주는 방법을 사용하였다. 그러나 리피터 또는 자동 이퀄라이저와 같은 자동 회로(Active circuit)는 자동 회로를 구현할 수 있는 자동 인터포저 기판(Active interposer substrate) 상에서만 구현이 가능하고, 자동 인터포저 기판 상에서 구현이 가능하더라도 추가적인 구현상의 비용을 발생시키는 단점을 가지고 있다. 또한, 리피터 또는 자동 이퀄라이저와 같은 자동 회로는 자동 소자를 사용하기 때문에 고주파 대역의 신호의 보상이 어렵다는 단점을 가지고 있으며, 유리 인터포저 기판 상에서 구현이 불가능하다는 단점을 가지고 있다.There is a problem that the electrical signal flowing through the channel (metal wiring) on the interposer substrate of the 2.5-dimensional integrated circuit is largely distorted by the loss of the channel itself. In order to overcome this problem, conventionally, a repeater is inserted in the middle of a channel on the interposer substrate, or an active equalizer is added to both ends of the channel to compensate for distorted signals. However, an active circuit such as a repeater or an automatic equalizer can be implemented only on an active interposer substrate capable of implementing an automatic circuit, and even if it can be implemented on an automatic interposer substrate, . In addition, since an automatic circuit such as a repeater or an automatic equalizer uses an automatic device, it has a disadvantage that it is difficult to compensate a signal of a high frequency band and has a disadvantage that it can not be implemented on a glass interposer substrate.
리피터 또는 자동 이퀄라이저와 같은 자동 회로의 단점을 극복하기 위해서 수동 이퀄라이저(Passive equalizer)가 제안되었으나, 수동 이퀄라이저는 상대적으로 큰 면적을 필요로 하는 문제점이 존재한다.Passive equalizers have been proposed to overcome the disadvantages of automatic circuits such as repeaters or automatic equalizers, but there is a problem that passive equalizers require a relatively large area.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 인터포저 기판 상의 나선 형태 메탈의 자체 기생 성분을 이용하는 이퀄라이저를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an equalizer using self-parasitic components of a spiral metal on an interposer substrate.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 인터포저 기판 상의 나선 형태 메탈의 자체 기생 성분을 이용하는 이퀄라이저를 포함하는 2.5차원 집적 회로를 제공하는 것이다.One object of the present invention is to provide a 2.5-dimensional integrated circuit including an equalizer using self-parasitic components of a spiral-shaped metal on an interposer substrate.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 인터포저 기판 상의 나선 형태 메탈의 자체 기생 성분을 이용하는 이퀄라이저의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an equalizer using a parasitic component of a spiral metal on an interposer substrate.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 인터포저 기판 상의 나선 형태 메탈의 자체 기생 성분을 이용하는 이퀄라이저를 포함하는 2.5차원 집적 회로의 제조 방법을 제공하는 것이다.It is an object of the present invention to provide a method for manufacturing a 2.5-dimensional integrated circuit including an equalizer using self-parasitic components of a spiral-shaped metal on an interposer substrate.
상술한 본 발명의 일 목적을 달성하기 위하여, 이퀄라이저(Equalizer)는 제1 말단 및 제2 말단을 포함하는 인터포저 기판(Interposer substrate) 상의 절연층(Insulation layer) 상부에 위치하는 나선(Spiral) 형태 제1 메탈; 제1 연결부 및 제2 연결부를 포함한다. 상기 제1 연결부는 상기 절연층 상의 전기적 신호가 흐르는 제2 메탈과 전기적으로 연결되는 제1 면; 및 상기 제1 면에 대향하며, 상기 나선 형태 제1 메탈의 제1 말단과 전기적으로 연결되는 제2 면을 포함한다. 상기 제2 연결부는 상기 절연층 상의 접지 전압이 연결되는 제3 메탈과 전기적으로 연결되는 제3 면; 및 상기 제3 면에 대향하며, 상기 나선 형태 제1 메탈의 제2 말단과 전기적으로 연결되는 제4 면을 포함한다.In order to accomplish one object of the present invention, an equalizer has a spiral form located on an insulation layer on an interposer substrate including a first end and a second end. A first metal; And includes a first connecting portion and a second connecting portion. Wherein the first connection portion is electrically connected to a second metal through which an electrical signal on the insulation layer flows; And a second surface opposite the first surface and electrically connected to the first end of the helical first metal. The second connection portion is electrically connected to a third metal to which a ground voltage on the insulation layer is connected; And a fourth surface facing the third surface and electrically connected to the second end of the helical first metal.
일 실시예에서, 상기 나선 형태는 사각 나선 형태일 수 있다.In one embodiment, the helical shape may be in the form of a square spiral.
일 실시예에서, 상기 나선 형태는 3차원 나선 형태일 수 있다.In one embodiment, the spiral shape may be in the form of a three-dimensional spiral.
일 실시예에서, 상기 나선 형태 제1 메탈은 상기 인터포저 기판과 이격될 수 있다.In one embodiment, the helical first metal may be spaced from the interposer substrate.
일 실시예에서, 상기 나선 형태 제1 메탈은 저항(Resistor), 인덕터(Inductor) 및 커패시터(Capacitor)를 포함하는 수동 등가 회로로 모델링될 수 있다.In one embodiment, the spiral first metal may be modeled as a passive equivalent circuit comprising a resistor, an inductor and a capacitor.
일 실시예에서, 상기 수동 등가 회로는 고주파 대역 통과 필터(High Pass Filter(HPF))로 동작할 수 있다.In one embodiment, the passive equivalent circuit may operate as a high pass band pass filter (HPF).
일 실시예에서, 상기 나선 형태 제1 메탈의 턴(Turn) 수에 따라 상기 수동 등가 회로의 고주파 대역 통과 특성이 변할 수 있다.In one embodiment, the high frequency bandpass characteristics of the passive equivalent circuit may vary according to the number of turns of the spiral first metal.
일 실시예에서, 상기 나선 형태 제1 메탈의 단면 및 길이가 고정된 경우 상기 나선 형태의 턴 수에 따라 상기 수동 등가 회로의 저항의 저항 값은 유지되고, 상기 수동 등가 회로의 인덕터의 인덕턴스는 변할 수 있다.In one embodiment, if the cross-section and length of the spiral first metal are fixed, the resistance value of the resistor of the passive equivalent circuit is maintained according to the number of spiral turns, and the inductance of the inductor of the passive equivalent circuit varies .
상술한 본 발명의 일 목적을 달성하기 위하여, 이퀄라이저는 제1 말단 및 제2 말단을 포함하는 인터포저 기판 상의 절연층 상부에 위치하는 나선 형태 제1 메탈; 제1 연결부 및 제2 연결부를 포함한다. 상기 제1 연결부는 상기 절연층 상의 전기적 신호가 흐르는 제2 메탈과 전기적으로 연결되는 제1 면; 및 상기 제1 면에 대향하며, 상기 나선 형태 제1 메탈의 제1 말단과 전기적으로 연결되는 제2 면을 포함한다. 상기 제2 연결부는 상기 절연층 상의 전원 전압이 연결되는 제3 메탈과 전기적으로 연결되는 제3 면; 및 상기 제3 면에 대향하며, 상기 나선 형태 제1 메탈의 제2 말단과 전기적으로 연결되는 제4 면을 포함한다.In order to accomplish one object of the present invention, an equalizer includes: a spiral first metal located on an insulating layer on an interposer substrate including a first end and a second end; And includes a first connecting portion and a second connecting portion. Wherein the first connection portion is electrically connected to a second metal through which an electrical signal on the insulation layer flows; And a second surface opposite the first surface and electrically connected to the first end of the helical first metal. The second connection portion is electrically connected to a third metal to which a power supply voltage on the insulation layer is connected; And a fourth surface facing the third surface and electrically connected to the second end of the helical first metal.
상술한 본 발명의 일 목적을 달성하기 위하여, 2.5차원 집적 회로는 인터포저 기판; 상기 인터포저 기판 상에 위치하는 제1 절연층; 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하며 전기적 신호가 흐르는 제1 TSV(Through Silicon Via); 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하며 접지 전압 또는 전원 전압에 연결되는 제2 TSV; 상기 인터포저 기판과 상기 제1 TSV 사이에 위치하는 제2 절연층; 상기 인터포저 기판과 상기 제2 TSV 사이에 위치하는 제3 절연층; 상기 제1 절연층 상에 위치하며 상기 제1 TSV와 전기적으로 연결된 제1 메탈; 상기 제1 절연층 상에 위치하며 상기 제2 TSV와 전기적으로 연결된 제2 메탈 및 적어도 하나의 이퀄라이저를 포함한다. 상기 적어도 하나의 이퀄라이저는 제1 말단 및 제2 말단을 포함하는 상기 제1 절연층 상부에 위치하는 나선 형태 제3 메탈; 제1 연결부; 및 제2 연결부를 포함한다. 상기 제1 연결부는 상기 제1 메탈과 전기적으로 연결되는 제1 면; 및 상기 제1 면에 대향하며, 상기 나선 형태 제3 메탈의 제1 말단과 전기적으로 연결되는 제2 면을 포함한다. 상기 제2 연결부는 상기 제2 메탈과 전기적으로 연결되는 제3 면; 및 상기 제3 면에 대향하며, 상기 나선 형태 제3 메탈의 제2 말단과 전기적으로 연결되는 제4 면을 포함한다.In order to accomplish one object of the present invention, a 2.5-dimensional integrated circuit includes an interposer substrate; A first insulation layer located on the interposer substrate; A first TSV (Through Silicon Via) through which the interposer substrate and the first insulating layer vertically penetrate and an electrical signal flows; A second TSV vertically penetrating the interposer substrate and the first insulation layer and connected to a ground voltage or a power supply voltage; A second insulation layer positioned between the interposer substrate and the first TSV; A third insulating layer positioned between the interposer substrate and the second TSV; A first metal located on the first insulating layer and electrically connected to the first TSV; And a second metal and at least one equalizer located on the first insulating layer and electrically connected to the second TSV. Said at least one equalizer comprising: a spiral third metal located above said first insulating layer, said first metal comprising a first end and a second end; A first connection part; And a second connection portion. The first connection portion includes a first surface electrically connected to the first metal; And a second surface opposite the first surface and electrically connected to the first end of the spiral third metal. The second connection portion being electrically connected to the second metal; And a fourth surface facing the third surface and electrically connected to the second end of the spiral third metal.
일 실시예에서, 2.5차원 집적 회로는 상기 나선 형태 제3 메탈, 상기 제1 연결부, 상기 제2 연결부, 상기 제1 메탈 및 상기 제2 메탈을 내부에 포함하며 제1 절연층의 상부에 위치하는 제4 절연층을 더 포함할 수 있다.In one embodiment, a 2.5-dimensional integrated circuit includes the spiral third metal, the first connection, the second connection, the first metal, and the second metal inside and is located on top of the first insulation layer And may further include a fourth insulating layer.
상술한 본 발명의 일 목적인 이퀄라이저를 제조하기 위하여, 먼저 인터포저 기판 상의 절연층 상의 전기적 신호가 흐르는 제1 메탈과 상기 절연층 상의 제1 연결부의 제1 면을 전기적으로 연결한다. 다음으로 상기 절연층 상의 접지 전압이 연결된 제2 메탈과 상기 절연층 상의 제2 연결부의 제1 면을 전기적으로 연결한다. 다음으로 상기 절연층 상부에 위치하는 나선 형태 제3 메탈의 제1 말단과 상기 제1 연결부 내에서 상기 제1 연결부의 제1 면에 대향하는 상기 제1 연결부의 제2 면을 전기적으로 연결한다. 다음으로 상기 나선 형태 제3 메탈의 제2 말단과 상기 제2 연결부 내에서 상기 제2 연결부의 제1 면에 대향하는 상기 제2 연결부의 제2 면을 전기적으로 연결한다.In order to manufacture an equalizer of one aspect of the present invention, first, a first metal through which an electrical signal flows on an insulating layer on an interposer substrate is electrically connected to a first surface of a first connecting portion on the insulating layer. And then electrically connects the second metal connected to the ground voltage on the insulating layer to the first surface of the second connecting portion on the insulating layer. Next, the first end of the spiral third metal located above the insulating layer is electrically connected to the second surface of the first connection portion facing the first surface of the first connection portion in the first connection portion. Next, the second end of the helical third metal is electrically connected to the second surface of the second connection portion facing the first surface of the second connection portion in the second connection portion.
상술한 본 발명의 일 목적인 이퀄라이저를 포함하는 2.5차원 집적 회로를 제조하기 위하여, 먼저 인터포저 기판 상에 제1 절연층을 형성한다. 다음으로 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하고 전기적 신호가 흐르는 제2 절연층으로 둘러싸인 제1 TSV 및 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하고 접지 전압 또는 전원 전압에 연결되는 제3 절연층으로 둘러싸인 제2 TSV를 형성한다. 다음으로 상기 제1 TSV와 전기적으로 연결되며 상기 제1 절연층 상에 위치하는 제1 메탈 및 상기 제2 TSV와 전기적으로 연결되며 상기 제1 절연층 상에 위치하는 제2 메탈을 형성한다. 다음으로 상기 제1 메탈과 상기 제1 절연층 상의 제1 연결부의 제1 면을 전기적으로 연결한다. 다음으로 상기 제2 메탈과 상기 제1 절연층 상의 제2 연결부의 제1 면을 전기적으로 연결한다. 다음으로 상기 제1 절연층 상부에 위치하는 나선 형태 제3 메탈의 제1 말단과 상기 제1 연결부 내에서 상기 제1 연결부의 제1 면에 대향하는 상기 제1 연결부의 제2 면을 전기적으로 연결한다. 다음으로 상기 나선 형태 제3 메탈의 제2 말단과 상기 제2 연결부 내에서 상기 제2 연결부의 제1 면에 대향하는 상기 제2 연결부의 제2 면을 전기적으로 연결한다. 다음으로 상기 나선 형태 제3 메탈, 상기 제1 연결부, 상기 제2 연결부, 상기 제1 메탈 및 상기 제2 메탈을 내부에 포함하며 제1 절연층의 상부에 위치하는 제4 절연층을 형성한다.In order to manufacture a 2.5-dimensional integrated circuit including the equalizer of the present invention, a first insulating layer is formed on an interposer substrate. A first TSV vertically penetrating the interposer substrate and the first insulating layer and surrounded by a second insulating layer through which an electrical signal flows, and a second TSV vertically penetrating the interposer substrate and the first insulating layer, A second TSV surrounded by a third insulating layer connected to the voltage is formed. Next, a first metal, which is electrically connected to the first TSV and is located on the first insulating layer, and a second metal, which is electrically connected to the second TSV and is located on the first insulating layer, are formed. Next, the first metal is electrically connected to the first surface of the first connection portion on the first insulation layer. Next, the second metal is electrically connected to the first surface of the second connection portion on the first insulation layer. Next, the first end of the spiral-shaped third metal located above the first insulating layer and the second end of the first connection portion facing the first surface of the first connection portion in the first connection portion are electrically connected do. Next, the second end of the helical third metal is electrically connected to the second surface of the second connection portion facing the first surface of the second connection portion in the second connection portion. Next, a fourth insulating layer including the spiral third metal, the first connecting portion, the second connecting portion, the first metal and the second metal and forming a fourth insulating layer on the first insulating layer is formed.
본 발명에서 제공하는 이퀄라이저는 인터포저 기판 상의 나선 형태 메탈 자체의 기생 성분을 이용하기 때문에 구현 시 별도의 부품이 필요하지 않고, 나선형 구조를 사용함에 따라 적은 면적이 필요할 뿐 아니라, 유연한 신호 손실 보상이 가능하다.Since the equalizer provided in the present invention utilizes the parasitic component of the spiral metal itself on the interposer substrate, no separate parts are required for implementation, a spiral structure requires a small area, and flexible signal loss compensation It is possible.
도 1은 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저이다.
도 2는 본 발명의 일 실시예에 따른 3차원 나선 형태 메탈을 포함하는 인터포저 기판 상의 이퀄라이저이다.
도 3은 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저의 등가 회로이다.
도 4는 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저의 주파수 특성 그래프이다.
도 5는 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 추가적인 절연층을 포함하는 인터포저 기판 상의 이퀄라이저를 포함하는 2.5차원 집적 회로이다.
도 8은 본 발명의 일 실시예에 따른 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 삽입 손실 곡선과 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 삽입 손실 곡선이다.
도 9는 본 발명의 일 실시예에 따른 고정된 단면 및 길이의 메탈을 이용하여 턴 수를 변화시켜 생성한 나선 형태 메탈의 예들이다.
도 10은 본 발명의 일 실시예에 따른 고정된 단면 및 길이의 메탈을 이용하여 턴 수를 변화시켜 생성한 나선 형태 메탈을 포함하는 이퀄라이저를 포함하는 2.5차원 집적 회로의 신호 손실 그래프이다.
도 11은 본 발명의 일 실시예에 따른 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 상의 채널의 아이 다이어그램(Eye diagram) 및 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 채널의 아이 다이어그램이다.
도 12는 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저를 제조하는 순서도이다.
도 13은 본 발명의 일 실시예에 따른 이퀄라이저를 포함하는 2.5차원 집적 회로를 제조하는 순서도이다.Figure 1 is an equalizer on an interposer substrate according to one embodiment of the present invention.
Figure 2 is an equalizer on an interposer substrate comprising a three-dimensional spiral-shaped metal in accordance with an embodiment of the present invention.
3 is an equivalent circuit of an equalizer on an interposer substrate according to an embodiment of the present invention.
4 is a graph of frequency characteristics of an equalizer on an interposer substrate according to an embodiment of the present invention.
Figure 5 is an equalizer on an interposer substrate according to one embodiment of the present invention.
6 and 7 are 2.5-dimensional integrated circuits including an equalizer on an interposer substrate including an additional insulating layer according to an embodiment of the present invention.
8 is an insertion loss curve of a channel through which a signal flows on a 2.5-dimensional integrated circuit including an equalizer and an insertion loss curve of a channel through which a signal flows on a 2.5-dimensional integrated circuit including an equalizer according to an embodiment of the present invention.
FIG. 9 is an example of a spiral-shaped metal generated by changing the number of turns using a metal having a fixed cross-section and a length according to an embodiment of the present invention.
10 is a signal loss graph of a 2.5-dimensional integrated circuit including an equalizer including a spiral metal generated by changing the number of turns using a metal having a fixed cross section and a length according to an embodiment of the present invention.
11 is an eye diagram of a channel on a 2.5-dimensional integrated circuit including an eye diagram and an equalizer of a channel on a 2.5-dimensional integrated circuit not including an equalizer according to an embodiment of the present invention.
12 is a flow chart for manufacturing an equalizer on an interposer substrate according to an embodiment of the present invention.
13 is a flowchart illustrating a process for fabricating a 2.5-dimensional integrated circuit including an equalizer according to an embodiment of the present invention.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Similar reference numerals have been used for the components in describing each drawing.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having", etc., are intended to specify the presence of stated features, integers, steps, operations, components, parts, or combinations thereof, But do not preclude the presence or addition of other features, numbers, steps, operations, elements, parts or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.
도 1은 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저이다.Figure 1 is an equalizer on an interposer substrate according to one embodiment of the present invention.
도 1을 참조하면, 이퀄라이저(110)는 나선(Spiral) 형태 제1 메탈(111), 제1 연결부(121) 및 제2 연결부(122)를 포함한다. 제1 연결부(121)는 제1 면(123) 및 제2 면(124)을 포함한다. 제2 연결부(122)는 제3 면(125) 및 제4 면(126)을 포함한다.Referring to FIG. 1, the
-x 방향으로 바라본 이퀄라이저(110a)는 나선 형태 제1 메탈(111)을 포함한다. -x 방향으로 바라본 이퀄라이저(110a)는 제1 연결부(121) 및 제2 연결부(122)를 포함하나 -x 방향에서는 시각적으로 드러나지 않는다. 나선 형태 제1 메탈(111)은 제1 말단(112) 및 제2 말단(113)을 포함한다.The
+x 방향으로 바라본 이퀄라이저(110b)는 나선 형태 제1 메탈(111), 제1 연결부(121) 및 제2 연결부(122)를 포함한다. 나선 형태 제1 메탈(111)은 제1 말단(112)과 제2 말단(113)을 포함하나, 제1 연결부(121) 및 제2 연결부(122)에 가려져 +x 방향에서는 시각적으로 드러나지 않는다.The
나선 형태 제1 메탈(111)의 제1 말단(112)은 제1 연결부(121)의 제2 면(124)과 전기적으로 연결된다. 나선 형태 제1 메탈(111)의 제2 말단(113)은 제2 연결부(122)의 제4 면(126)과 전기적으로 연결된다.The
제1 연결부(121)의 제1 면(123)은 인터포저 기판(142) 상의 절연층(141) 상의 전기적 신호가 흐르는 제2 메탈(131)과 전기적으로 연결된다. 제2 연결부(122)의 제3 면(125)은 인터포저 기판(142) 상의 절연층(141) 상의 접지 전압(GND; 151)이 연결된 제3 메탈(132)과 전기적으로 연결된다.The
도 2는 본 발명의 일 실시예에 따른 3차원 나선 형태 메탈을 포함하는 인터포저 기판 상의 이퀄라이저이다.Figure 2 is an equalizer on an interposer substrate comprising a three-dimensional spiral-shaped metal in accordance with an embodiment of the present invention.
도 2를 참조하면, 이퀄라이저(210)는 3차원 사각 나선 형태 제1 메탈(211), 제1 연결부 (221) 및 제2 연결부(222)를 포함한다.Referring to FIG. 2, the
이퀄라이저의 입체도(210a)는 3차원 사각 나선 형태 제1 메탈(211), 제1 연결부(221) 및 제2 연결부(222)의 구조를 입체적으로 도시한다.Dimensional diagram 210a of the equalizer three-dimensionally shows the structures of the three-dimensional rectangular helical
도 2의 나머지 구조는 도 1을 참조하여 이해할 수 있으므로 설명을 생략한다.The remaining structure of FIG. 2 can be understood with reference to FIG. 1, and a description thereof will be omitted.
도 3은 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저의 등가 회로이다.3 is an equivalent circuit of an equalizer on an interposer substrate according to an embodiment of the present invention.
도 3을 참조하면, 전기적 신호가 흐르는 제2 메탈(311)과 접지 전압이 연결된 제3 메탈(312) 간의 인터포저 기판 상의 이퀄라이저의 등가 회로(300)는 직렬 연결된 인덕터(L; 321)와 저항(R; 322) 구조에 커패시터(C; 323)를 병렬 연결한 회로이다.3, an
도 4는 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저의 주파수 특성 그래프이다.4 is a graph of frequency characteristics of an equalizer on an interposer substrate according to an embodiment of the present invention.
도 4를 참조하면, 인터포저 기판 상의 이퀄라이저의 등가 회로(300)에서 커패시터(323)의 크기가 큰 경우의 인터포저 기판 상의 이퀄라이저의 주파수 응답(Frequency response; 411)에서는 주파수가 높아질수록 이득(Gain)이 떨어지는 것을 볼 수 있다.4, in the
나선 형태 제1 메탈(111)을 제2 메탈(132) 및 제3 메탈(133)에 비해 얇게 생성하고, 나선 형태 제1 메탈(111)이 나선 형태를 취하고, 나선 형태 제1 메탈(111)이 인터포저 기판(142)으로부터 이격된 구조를 가짐으로써 인터포저 기판 상의 이퀄라이저의 등가 회로(300)는 고주파 대역 통과 필터(High Pass Filter(HPF))에 가까운 주파수 응답(412)을 가지게 된다.The spiral
도 5는 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저이다.Figure 5 is an equalizer on an interposer substrate according to one embodiment of the present invention.
도 5를 참조하면, 이퀄라이저(510)는 나선 형태 제1 메탈(511), 제1 연결부(521) 및 제2 연결부(522)를 포함한다. 제1 연결부(521)는 제1 면(523) 및 제2 면(524)을 포함한다. 제2 연결부(522)는 제3 면(525) 및 제4 면(526)을 포함한다.Referring to FIG. 5, the
나선 형태 제1 메탈(511)의 제1 말단은 제1 연결부(521)의 제2 면(524)과 전기적으로 연결된다. 나선 형태 제1 메탈(511)의 제2 말단은 제2 연결부(522)의 제4면(526)과 전기적으로 연결된다.The first end of the helical
제1 연결부(521)의 제1 면(523)은 인터포저 기판(542) 상의 절연층(541) 상의 전기적 신호가 흐르는 제2 메탈(531)과 전기적으로 연결된다. 제2 연결부(522)의 제3 면(525)은 인터포저 기판(542) 상의 절연층(541) 상의 전원 전압(VDD; 551)이 연결되는 제3 메탈(532)과 전기적으로 연결된다.The
나선 형태 제1 메탈(511)에 대해서는 도 1을 참조하여 이해할 수 있으므로 설명을 생략한다.The spiral-shaped
도 6 및 도 7은 본 발명의 일 실시예에 따른 추가적인 절연층을 포함하는 인터포저 기판 상의 이퀄라이저를 포함하는 2.5차원 집적 회로이다.6 and 7 are 2.5-dimensional integrated circuits including an equalizer on an interposer substrate including an additional insulating layer according to an embodiment of the present invention.
도 6을 참조하면, 이퀄라이저를 포함하는 2.5차원 집적 회로(600)는 이퀄라이저(610), 인터포저 기판(642), 제1 절연층(641), 제2 절연층 (651), 제3 절연층(652), 제4 절연층(671), 제2 메탈(631), 제3 메탈(632), 제1 TSV(661) 및 제2 TSV(662)를 포함한다.Referring to FIG. 6, a 2.5-dimensional
이퀄라이저(610)는 나선 형태 제1 메탈(611), 제1 연결부(621) 및 제2 연결부(622)를 포함한다. 제1 연결부(621)는 제1 면(623) 및 제2 면(624)을 포함한다. 제2 연결부(622)는 제3 면(625) 및 제4 면(626)을 포함한다.The
인터포저 기판(642) 상에 제1 절연층(641)이 위치하고, 인터포저 기판(642) 및 제1 절연층(641)을 수직으로 관통하여 제1 TSV(661) 및 제2 TSV(662)가 위치한다. 제1 TSV(661)와 인터포저 기판(642) 간에는 제2 절연층(651)이 위치하며, 제2 TSV(662)와 인터포저 기판(642) 간에는 제3 절연층(652)이 위치한다. 제2 메탈(631)과 제3 메탈(632)은 제1 절연층(641) 상에 위치한다. 제1 연결부(621), 제2 연결부(622) 및 나선 형태 제1 메탈(611)은 제1 절연층(641) 상부에 위치한다. 제4 절연층(671)은 나선 형태 제1 메탈(611), 제1 연결부(621), 제2 연결부(622), 제2 메탈(631) 및 제3 메탈(632)을 내부에 포함하며, 제1 절연층(641)의 상부에 위치한다.A first insulating layer 641 is disposed on the
제1 TSV(661)의 제1 면은 전기적 신호와 연결되어 있으며, 제1 TSV(661)의 제2 면은 제2 메탈(631)과 전기적으로 연결되어 있다. 제2 TSV(662)의 제1 면은 접지 전압(GND; 681)과 전기적으로 연결되어 있으며, 제2 TSV(662)의 제2 면은 제3 메탈(632)과 전기적으로 연결되어 있다.The first surface of the
제1 연결부(621)의 제1 면(623)은 제2 메탈(631)과 전기적으로 연결된다. 제2 연결부(622)의 제3 면(625)은 제3 메탈(632)과 전기적으로 연결된다.The
나선 형태 제1 메탈(611)의 제1 말단은 제1 연결부(621)의 제2 면(624)과 전기적으로 연결된다. 나선 형태 제1 메탈(611)의 제2 말단은 제2 연결부(622)의 제4면(626)과 전기적으로 연결된다.The first end of the helical
나선 형태 제1 메탈(611)에 대해서는 도 1을 참조하여 이해할 수 있으므로 설명을 생략한다.Since the spiral-shaped
도 7을 참조하면, 이퀄라이저를 포함하는 2.5차원 집적 회로(700)가 포함하는 이퀄라이저(710)의 제2 연결부(722)의 제3 면(725)은 도 6 의 접지 전압(681)이 아닌 전원 전압(VDD; 781)에 전기적으로 연결 될 수 있다. 다시 말하면, 제2 TSV(762)의 제1 면은 전원 전압(VDD; 781)과 전기적으로 연결될 수 있으며, 제2 TSV(762)의 제2 면은 제3 메탈(732)과 전기적으로 연결될 수 있으며, 제3 메탈(732)은 제2 연결부(722)의 제3 면(725)과 전기적으로 연결될 수 있다.7, the third surface 725 of the
도 7의 나머지 구조는 도 6을 참조하여 이해할 수 있으므로 설명을 생략한다.Since the remaining structure of FIG. 7 can be understood with reference to FIG. 6, description thereof will be omitted.
도 8는 본 발명의 일 실시예에 따른 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 삽입 손실 곡선과 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 삽입 손실 곡선이다.8 is an insertion loss curve of a channel through which a signal flows on a 2.5-dimensional integrated circuit not including an equalizer according to an embodiment of the present invention and an insertion loss curve of a channel through which a signal flows on a 2.5-dimensional integrated circuit including an equalizer.
도 8을 참조하면, 점선(811)은 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 삽입 손실(S21) 곡선을 나타낸다. 실선(812)은 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 삽입 손실 곡선을 나타낸다. 2.5차원 집적 회로가 이퀄라이저를 포함하게 되면 전체적인 삽입 손실 곡선의 편평도(Flatness)가 증가한다. 편평도는 2.5차원 집적 회로 상의 채널에0.1 GHz 신호를 전달한 경우의 삽입 손실과 2.5차원 집적 회로 상의 채널에 5 GHz 신호를 전달한 경우의 삽입 손실의 차의 역수로 정의한다. 편평도가 클수록 신호의 왜곡이 적다는 것을 의미한다.Referring to FIG. 8, a
2.5차원 집적 회로가 이퀄라이저를 포함하게 되면 0.1GHz의 신호에 대해서는 삽입 손실이 증가하지만, 점선(811)의 편평도(1/10.6(dB)=0.0943)에 비해 실선(812)의 편평도(1/7.1(dB)=0.1408)가 증가하여 주파수에 대한 신호의 왜곡이 적어진다.When the 2.5-dimensional integrated circuit includes the equalizer, the insertion loss is increased for the signal of 0.1 GHz, but the flatness of the
도 9는 본 발명의 일 실시예에 따른 고정된 단면 및 길이의 메탈을 이용하여 턴 수를 변화시켜 생성한 나선 형태 메탈의 예들이다.FIG. 9 is an example of a spiral-shaped metal generated by changing the number of turns using a metal having a fixed cross-section and a length according to an embodiment of the present invention.
도 9를 참조하면, 고정된 단면 및 길이의 메탈(911)을 이용하여 3번의 턴(Turn)이 존재하도록 생성한 나선 형태 메탈(912)에 비해 4 번의 턴이 존재하도록 생성한 나선 형태 메탈(913)은 같은 저항 값(resistance)을 가지지만 상대적으로 큰 인덕턴스(inductance)를 가지게 된다.Referring to FIG. 9, a spiral metal (912) generated so as to have four turns as compared with the
인터포저 기판 상의 채널들은 서로 다른 채널의 길이, 드라이버 간의 성능 오차 등의 이유로 신호의 손실 정도가 서로 다른 경우가 대부분이다. 각 채널의 신호 손실 정도에 따라 보상 정도를 달리해서 이퀄라이저를 설계해야 한다. 고정된 구조의 수동 이퀄라이저의 경우 고정된 신호 보상 정도를 가지기 때문에 보상 정도의 변경이 어렵지만, 본 발명의 나선형 메탈 구조를 포함하는 이퀄라이저를 이용하게 되면 이퀄라이저에 포함되는 저항의 저항 값을 유지하면서 이퀄라이저에 포함되는 인덕터의 인덕턴스를 변화시킬 수 있게 되어 유연한 신호 보상이 가능해진다.Most of the channels on the interposer substrate have different signal loss due to different channel lengths, performance errors between drivers, and the like. Equalizers must be designed with different degrees of compensation depending on the degree of signal loss of each channel. In the case of the passive equalizer having a fixed structure, it is difficult to change the degree of compensation because it has a fixed degree of signal compensation. However, when the equalizer including the spiral metal structure of the present invention is used, It is possible to change the inductance of the included inductor, thereby enabling flexible signal compensation.
도 10은 본 발명의 일 실시예에 따른 고정된 단면 및 길이의 메탈을 이용하여 턴 수를 변화시켜 생성한 나선 형태 메탈을 포함하는 이퀄라이저를 포함하는 2.5차원 집적 회로의 신호 손실 그래프이다.10 is a signal loss graph of a 2.5-dimensional integrated circuit including an equalizer including a spiral metal generated by changing the number of turns using a metal having a fixed cross section and a length according to an embodiment of the present invention.
도 10은 고정된 단면 및 길이의 메탈(911)을 이용하여 0 번의 턴이 존재하도록 생성한 메탈을 포함하는 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 제1 삽입 손실 곡선(1010)을 포함한다. 도 10은 고정된 단면 및 길이의 메탈(911)을 이용하여 2 번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 제2 삽입 손실 곡선(1020)을 포함한다. 도 10은 고정된 단면 및 길이의 메탈(911)을 이용하여 4번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 신호가 흐르는 채널의 제3 삽입 손실 곡선(1030)을 포함한다.10 illustrates a first insertion loss curve 1010 of a channel through which a signal flows on a 2.5-dimensional integrated circuit including an equalizer including a metal generated so that zero turns are made using a
상기 0번의 턴이 존재하도록 생성한 메탈을 포함하는 이퀄라이저와 상기 2번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저는 같은 저항 값을 가지나, 상기 2번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저의 인덕턴스가 상기 0번의 턴이 존재하도록 생성한 메탈을 포함하는 이퀄라이저의 인덕턴스보다 크다. 제1 삽입 손실 곡선(1010)의 편평도보다 제2 삽입 손실 곡선(1020)의 편평도가 크므로, 제1 삽입 손실 곡선(1010)의 신호 보상 정도보다 제2 삽입 손실 곡선(1020)의 신호 보상 정도가 큰 것을 알 수 있다.The equalizer including the metal generated so that the zero turn exists and the spiral metal generated so that the two turns exist have the same resistance value but the spiral metal Is larger than the inductance of the equalizer including the metal generated so that the zero turn is present. The degree of signal compensation of the second
상기 2번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저와 상기 4번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저는 같은 저항 값을 가지나, 상기 4번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저의 인덕턴스가 상기 2번의 턴이 존재하도록 생성한 나선 형태 메탈을 포함하는 이퀄라이저의 인덕턴스보다 크다. 제2 삽입 손실 곡선(1020)의 편평도보다 제3 삽입 손실 곡선(1030)의 편평도가 크므로, 제2 삽입 손실 곡선(1020)의 신호 보상 정도보다 제3 삽입 손실 곡선(1030)의 신호 보상 정도가 큰 것을 알 수 있다.The equalizer including the spiral metal generated so as to make the two turns exist and the equalizer including the spiral metal generated so that the four turns have the same resistance value, The inductance of the equalizer including the shape metal is larger than the inductance of the equalizer including the spiral metal generated so that the two turns are present. Since the degree of flatness of the third
도 11은 본 발명의 일 실시예에 따른 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 상의 채널의 아이 다이어그램(Eye diagram) 및 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 채널의 아이 다이어그램이다.11 is an eye diagram of a channel on a 2.5-dimensional integrated circuit including an eye diagram and an equalizer of a channel on a 2.5-dimensional integrated circuit not including an equalizer according to an embodiment of the present invention.
도 11을 참조하면, 아이 다이어그램 (a)는 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 상의 채널의 아이 다이어그램이고, 아이 다이어그램 (b)는 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 채널의 아이 다이어그램이다.Referring to Fig. 11, the eye diagram (a) is an eye diagram of a channel on a 2.5-dimensional integrated circuit not including an equalizer, and the eye diagram (b) is an eye diagram of a channel on a 2.5-dimensional integrated circuit including an equalizer.
아이 다이어그램 (a)를 참조하면, 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 상의 채널에 10 Gbps의 신호를 전송시킬 경우 아이 다이어그램은 완전히 닫힌다.Referring to the eye diagram (a), when a signal of 10 Gbps is transmitted to a channel on a 2.5-dimensional integrated circuit not including an equalizer, the eye diagram is completely closed.
아이 다이어그램 (b)를 참조하면, 이퀄라이저를 포함하는 2.5차원 집적 회로 상의 채널에 10 Gbps의 신호를 전송 시킬 경우 직류 기준(DC level)에서는 0.16 (V)의 손해를 보지만, 신호 전달 특성이 향상되어 아이 다이어그램이 열린다. 본 발명의 일 실시예에 따른 이퀄라이저를 포함하는 2.5차원 집적 회로는 종래의 이퀄라이저를 포함하지 않는 2.5차원 집적 회로 대비 타이밍 지터(Timing jitter) 측면에서 63%의 이득, 개안 전압(Eye-opening voltage) 측면에서 11.4%의 이득을 가진다.Referring to the eye diagram (b), when a signal of 10 Gbps is transmitted to a channel on a 2.5-dimensional integrated circuit including an equalizer, a loss of 0.16 (V) is seen at a DC level (DC level) The eye diagram opens. The 2.5-dimensional integrated circuit including the equalizer according to an embodiment of the present invention has a gain of 63%, an eye-opening voltage in terms of timing jitter in comparison with a 2.5-dimensional integrated circuit not including a conventional equalizer, And a gain of 11.4% on the side.
도 12는 본 발명의 일 실시예에 따른 인터포저 기판 상의 이퀄라이저를 제조하는 순서도이다.12 is a flow chart for manufacturing an equalizer on an interposer substrate according to an embodiment of the present invention.
도 12를 참조하면, 인터포저 기판 상의 이퀄라이저의 제조 방법은 다음과 같다.Referring to FIG. 12, a method of manufacturing the equalizer on the interposer substrate is as follows.
먼저 인터포저 기판 상의 절연층 상의 전기적 신호가 흐르는 제1 메탈과 상기 절연층 상의 제1 연결부의 제1 면을 전기적으로 연결한다(단계 S1210).First, a first metal through which an electrical signal flows on the insulating layer on the interposer substrate is electrically connected to the first surface of the first connection portion on the insulating layer (step S1210).
다음으로 상기 절연층 상의 접지 전압이 연결된 제2 메탈과 상기 절연층 상의 제2 연결부의 제3 면을 전기적으로 연결한다(단계 S1220).Next, the second metal connected to the ground voltage on the insulating layer and the third surface of the second connecting portion on the insulating layer are electrically connected (Step S1220).
다음으로 상기 절연층 상부에 위치하는 나선 형태 제3 메탈의 제1 말단과 상기 제1 연결부 내에서 상기 제1 연결부의 제1 면에 대향하는 상기 제1 연결부의 제2 면을 전기적으로 연결한다(단계 S1230).Next, the first end of the spiral third metal located above the insulating layer is electrically connected to the second surface of the first connection portion facing the first surface of the first connection portion in the first connection portion Step S1230).
다음으로 상기 나선 형태 제3 메탈의 제2 말단과 상기 제2 연결부내에서 상기 제2 연결부의 제3 면에 대향하는 상기 제2 연결부의 제4 면을 전기적으로 연결한다(단계 S1240).Next, the second end of the helical third metal is electrically connected to the fourth surface of the second connection portion facing the third surface of the second connection portion in the second connection portion (step S1240).
S1240 단계를 완료하게 되면 나선 형태 제3 메탈을 포함하는 인터포저 기판 상의 이퀄라이저를 제조할 수 있다.When step S1240 is completed, an equalizer on the interposer substrate including the spiral third metal can be manufactured.
도 13은 본 발명의 일 실시예에 따른 이퀄라이저를 포함하는 2.5차원 집적 회로를 제조하는 순서도이다.13 is a flowchart illustrating a process for fabricating a 2.5-dimensional integrated circuit including an equalizer according to an embodiment of the present invention.
도 13을 참조하면, 이퀄라이저를 포함하는 2.5차원 집적 회로의 제조 방법은 다음과 같다.Referring to FIG. 13, a method of manufacturing a 2.5-dimensional integrated circuit including an equalizer is as follows.
먼저 인터포저 기판 상에 제1 절연층을 형성한다(단계 S1310).First, a first insulating layer is formed on the interposer substrate (step S1310).
다음으로 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하는 전기적 신호가 흐르는 제2 절연층으로 둘러싸인 제1 TSV(Through Silicon Via) 및 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하는 접지 전압 또는 전원 전압에 연결되는 제3 절연층으로 둘러싸인 제2 TSV를 형성한다(단계 S1320).Next, a first TSV (Through Silicon Via) surrounded by the interposer substrate and a second insulating layer through which an electrical signal passing vertically through the first insulating layer flows is passed through the interposer substrate and the first insulating layer vertically And a third insulating layer connected to the ground voltage or the power supply voltage (Step S1320).
상기 단계(S1320)는 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하는 제1 홀 및 제2 홀을 형성하는 단계; 상기 제1 홀의 내부 벽면에 밀착하여 파이프 구조의 상기 제2 절연층을 형성하는 단계; 상기 제2 홀의 내부 벽면에 밀착하여 파이프 구조의 상기 제3 절연층을 형성하는 단계; 상기 제2 절연층의 파이프 구조 내부 빈 공간에 제1 TSV를 형성하는 단계; 상기 제3 절연층의 파이프 구조 내부 빈 공간에 제2 TSV를 형성하는 단계를 통해 수행 될 수 있다.Forming a first hole and a second hole vertically through the interposer substrate and the first insulating layer; Forming a second insulating layer of a pipe structure in close contact with an inner wall surface of the first hole; Forming a third insulating layer of a pipe structure in close contact with an inner wall surface of the second hole; Forming a first TSV in a hollow space inside the pipe structure of the second insulation layer; And forming a second TSV in a hollow space inside the pipe structure of the third insulating layer.
상기 제1 홀 및 제2 홀을 형성하는 단계는 소형의 드릴납으로 회로 연결 기판을 천공하는 방식으로 수행될 수 있다. 그러나 일반적으로 고밀도 집적 회로에 포함되는 홀은 크기가 매우 작은데, 이 경우 드릴로 홀을 형성하는 기계적인 방법보다 레이저를 이용해 홀을 형성하는 방식이 더 적합할 수도 있다. 레이저로 천공된 홀은 홀 안 쪽에 일반적으로 낮은 표면 마감을 갖는다. 이 경우 홀을 형성하는 레이저는 홀의 깊이 또는 크기를 정밀하게 조절할 수 있다.The step of forming the first hole and the second hole may be performed by punching the circuit connecting substrate with a small drill lead. However, in general, holes included in a high-density integrated circuit are very small in size, and in this case, a method of forming a hole using a laser may be more suitable than a mechanical method of forming a hole by a drill. Laser drilled holes typically have a low surface finish inside the holes. In this case, the laser forming the hole can precisely control the depth or the size of the hole.
상기 제2 절연층을 형성하는 단계 및 상기 제3 절연층을 형성하는 단계는 절연 물질을 상기 제1 홀 및 상기 제2 홀의 내부 벽면에 증착시키는 방식으로 수행된다. 예를 들어 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등에 의하여 절연층을 상기 제1 홀 및 제2 홀의 내부 벽면에 증착할 수 있다.The forming of the second insulating layer and the forming of the third insulating layer are performed by depositing an insulating material on the inner wall surfaces of the first hole and the second hole. The insulating layer may be deposited on the inner wall surfaces of the first and second holes by, for example, a chemical vapor deposition (CVD) process or the like.
다음으로 상기 제1 TSV와 전기적으로 연결되며 상기 제1 절연층 상에 위치하는 제1 메탈 및 상기 제2 TSV와 전기적으로 연결되며 상기 제1 절연층 상에 위치하는 제2 메탈을 형성한다(단계 S1330).Next, a first metal, which is electrically connected to the first TSV and is located on the first insulating layer, and a second metal, which is electrically connected to the second TSV and is located on the first insulating layer, are formed S1330).
다음으로 상기 제1 메탈과 상기 제1 절연층 상의 제1 연결부의 제1 면을 전기적으로 연결한다(단계 S1340).Next, the first metal is electrically connected to the first surface of the first connection part on the first insulating layer (step S1340).
다음으로 상기 제2 메탈과 상기 제1 절연층 상의 제2 연결부의 제3 면을 전기적으로 연결한다(단계 S1350).Next, the second metal and the third surface of the second connection portion on the first insulation layer are electrically connected (Step S1350).
다음으로 상기 제1 절연층 상부에 위치하는 나선 형태 제3 메탈의 제1 말단과 상기 제1 연결부내에서 상기 제1 연결부의 제1 면에 대향하는 상기 제1 연결부의 제2 면을 전기적으로 연결한다(단계 S1360).Next, the first end of the spiral third metal located above the first insulating layer and the second end of the first connection portion facing the first surface of the first connection portion in the first connection portion are electrically connected (Step S1360).
다음으로 상기 나선 형태 제3 메탈의 제2 말단과 상기 제2 연결부내에서 상기 제2 연결부의 제3 면에 대향하는 상기 제2 연결부의 제4 면을 전기적으로 연결한다(단계 S1370).Next, the second end of the helical third metal is electrically connected to the fourth surface of the second connection portion facing the third surface of the second connection portion in the second connection portion (step S1370).
다음으로 상기 나선 형태 제3 메탈과 상기 제1 연결부, 상기 제2 연결부, 상기 제1 메탈 및 상기 제2 메탈을 내부에 포함하며 제1 절연층 상부에 위치하는 제4 절연층을 형성한다(단계 S1380).Next, a fourth insulating layer including the spiral third metal and the first connecting portion, the second connecting portion, the first metal, and the second metal and forming a fourth insulating layer on the first insulating layer is formed S1380).
상기 단계(S1380)를 거치면 본 발명의 일 실시예에 따른 이퀄라이저를 포함하는 2.5차원 집적 회로를 제조할 수 있다.After the step S1380, the 2.5-dimensional integrated circuit including the equalizer according to the embodiment of the present invention can be manufactured.
추가적인 부품을 필요로 하지 않고, 인터포저 기판 상의 나선형 메탈만으로 이퀄라이저를 구현하였기 때문에, 적은 비용으로 2.5차원 집적 회로의 신호 손실을 감소시킬 수 있으며, 채널의 신호 손실 정도에 따라 이퀄라이저에 포함되는 나선형 메탈의 턴 수를 변경함으로써 유연하게 신호 보상 정도를 조절 할 수 있다.Since the equalizer is implemented only by the spiral metal on the interposer substrate without requiring additional parts, it is possible to reduce the signal loss of the 2.5-dimensional integrated circuit at a low cost, and the spiral metal included in the equalizer The degree of signal compensation can be flexibly adjusted by changing the number of turns of the signal.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. It will be understood that the invention may be modified and varied without departing from the scope of the invention.
Claims (13)
제1 연결부; 및
제2 연결부를 포함하고,
상기 제1 연결부는
상기 절연층 상의 전기적 신호가 흐르는 제2 메탈과 전기적으로 연결되는 제1 면; 및
상기 제1 면에 대향하며, 상기 나선 형태 제1 메탈의 제1 말단과 전기적으로 연결되는 제2 면을 포함하고,
상기 제2 연결부는
상기 절연층 상의 접지 전압이 연결되는 제3 메탈과 전기적으로 연결되는 제3 면; 및
상기 제3 면에 대향하며, 상기 나선 형태 제1 메탈의 제2 말단과 전기적으로 연결되는 제4 면을 포함하는 이퀄라이저(Equalizer).A spiral first metal located above an insulation layer on an interposer substrate comprising a first end and a second end;
A first connection part; And
And a second connection portion,
The first connection part
A first surface electrically connected to a second metal through which an electrical signal on the insulating layer flows; And
And a second surface opposite the first surface and electrically connected to the first end of the helical first metal,
The second connection portion
A third surface electrically connected to a third metal to which a ground voltage on the insulating layer is connected; And
And a fourth surface opposite the third surface, the fourth surface electrically connected to the second end of the helical first metal.
상기 나선 형태는 사각 나선 형태인 것을 특징으로 하는 이퀄라이저.The method according to claim 1,
Wherein said helical shape is a square helical shape.
상기 나선 형태는 3차원 나선 형태인 것을 특징으로 하는 이퀄라이저.The method according to claim 1,
Wherein the spiral shape is a three-dimensional spiral shape.
상기 나선 형태 제1 메탈은 상기 인터포저 기판과 이격된 것을 특징으로 하는 이퀄라이저.The method according to claim 1,
Wherein the spiral first metal is spaced apart from the interposer substrate.
상기 나선 형태 제1 메탈은 저항(Resistor), 인덕터(Inductor) 및 커패시터(Capacitor)를 포함하는 수동 등가 회로로 모델링되는 것을 특징으로 하는 이퀄라이저.The method according to claim 1,
Wherein the spiral first metal is modeled as a passive equivalent circuit comprising a resistor, an inductor and a capacitor.
상기 수동 등가 회로는 고주파 대역 통과 필터(High Pass Filter(HPF))로 동작하는 것을 특징으로 하는 이퀄라이저.6. The method of claim 5,
Wherein the passive equivalent circuit operates as a high pass filter (HPF).
상기 나선 형태 제1 메탈의 턴(Turn) 수에 따라 상기 수동 등가 회로의 고주파 대역 통과 특성이 변하는 것을 특징으로 하는 이퀄라이저.The method according to claim 6,
Wherein the high frequency band pass characteristics of the passive equivalent circuit vary according to the number of turns of the spiral first metal.
상기 나선 형태 제1 메탈의 단면 및 길이가 고정된 경우 상기 나선 형태의 턴 수에 따라 상기 수동 등가 회로의 저항의 저항 값은 유지되고, 상기 수동 등가 회로의 인덕터의 인덕턴스는 변하는 것을 특징으로 하는 이퀄라이저.8. The method of claim 7,
Wherein the resistance value of the resistance of the passive equivalent circuit is maintained according to the number of spiral turns when the cross-section and length of the spiral first metal are fixed, and the inductance of the inductor of the passive equivalent circuit is changed. .
제1 연결부; 및
제2 연결부를 포함하고,
상기 제1 연결부는
상기 절연층 상의 전기적 신호가 흐르는 제2 메탈과 전기적으로 연결되는 제1 면; 및
상기 제1 면에 대향하며, 상기 나선 형태 제1 메탈의 제1 말단과 전기적으로 연결되는 제2 면을 포함하고,
상기 제2 연결부는
상기 절연층 상의 전원 전압이 연결되는 제3 메탈과 전기적으로 연결되는 제3 면; 및
상기 제3 면에 대향하며, 상기 나선 형태 제1 메탈의 제2 말단과 전기적으로 연결되는 제4 면을 포함하는 이퀄라이저(Equalizer).A spiral first metal located above an insulation layer on an interposer substrate comprising a first end and a second end;
A first connection part; And
And a second connection portion,
The first connection part
A first surface electrically connected to a second metal through which an electrical signal on the insulating layer flows; And
And a second surface opposite the first surface and electrically connected to the first end of the helical first metal,
The second connection portion
A third surface electrically connected to a third metal to which a power supply voltage on the insulating layer is connected; And
And a fourth surface opposite the third surface, the fourth surface electrically connected to the second end of the helical first metal.
상기 인터포저 기판 상에 위치하는 제1 절연층(Insulation layer);
상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하며 전기적 신호가 흐르는 제1 TSV(Through Silicon Via);
상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하며 접지 전압 또는 전원 전압에 연결되는 제2 TSV;
상기 인터포저 기판과 상기 제1 TSV 사이에 위치하는 제2 절연층;
상기 인터포저 기판과 상기 제2 TSV 사이에 위치하는 제3 절연층;
상기 제1 절연층 상에 위치하며 상기 제1 TSV와 전기적으로 연결된 제1 메탈;
상기 제1 절연층 상에 위치하며 상기 제2 TSV와 전기적으로 연결된 제2 메탈; 및
적어도 하나의 이퀄라이저(Equalizer)를 포함하고,
상기 적어도 하나의 이퀄라이저는
제1 말단 및 제2 말단을 포함하는 상기 제1 절연층 상부에 위치하는 나선(Spiral) 형태 제3 메탈;
제1 연결부; 및
제2 연결부를 포함하고,
상기 제1 연결부는
상기 제1 메탈과 전기적으로 연결되는 제1 면; 및
상기 제1 면에 대향하며, 상기 나선 형태 제3 메탈의 제1 말단과 전기적으로 연결되는 제2 면을 포함하고,
상기 제2 연결부는
상기 제2 메탈과 전기적으로 연결되는 제3 면; 및
상기 제3 면에 대향하며, 상기 나선 형태 제3 메탈의 제2 말단과 전기적으로 연결되는 제4 면을 포함하는 2.5차원 집적 회로.An interposer substrate;
A first insulation layer located on the interposer substrate;
A first TSV (Through Silicon Via) through which the interposer substrate and the first insulating layer vertically penetrate and an electrical signal flows;
A second TSV vertically penetrating the interposer substrate and the first insulation layer and connected to a ground voltage or a power supply voltage;
A second insulation layer positioned between the interposer substrate and the first TSV;
A third insulating layer positioned between the interposer substrate and the second TSV;
A first metal located on the first insulating layer and electrically connected to the first TSV;
A second metal located on the first insulating layer and electrically connected to the second TSV; And
Comprising at least one equalizer,
The at least one equalizer
A spiral third metal located above the first insulating layer including a first end and a second end;
A first connection part; And
And a second connection portion,
The first connection part
A first surface electrically connected to the first metal; And
And a second surface opposite the first surface and electrically connected to the first end of the helical third metal,
The second connection portion
A third side electrically connected to the second metal; And
And a fourth surface facing the third surface and electrically connected to a second end of the helix-shaped third metal.
상기 나선 형태 제3 메탈, 상기 제1 연결부, 상기 제2 연결부, 상기 제1 메탈 및 상기 제2 메탈을 내부에 포함하며 제1 절연층의 상부에 위치하는 제4 절연층을 더 포함하는 것을 특징으로 하는 2.5차원 집적 회로.11. The method of claim 10,
And a fourth insulating layer that includes the spiral third metal, the first connecting portion, the second connecting portion, the first metal, and the second metal in the upper portion of the first insulating layer. Dimensional integrated circuit.
상기 절연층 상의 접지 전압이 연결된 제2 메탈과 상기 절연층 상의 제2 연결부의 제1 면을 전기적으로 연결하는 단계;
상기 절연층 상부에 위치하는 나선 형태 제3 메탈의 제1 말단과 상기 제1 연결부 내에서 상기 제1 연결부의 제1 면에 대향하는 상기 제1 연결부의 제2 면을 전기적으로 연결하는 단계;
상기 나선 형태 제3 메탈의 제2 말단과 상기 제2 연결부 내에서 상기 제2 연결부의 제1 면에 대향하는 상기 제2 연결부의 제2 면을 전기적으로 연결하는 단계를 포함하는 이퀄라이저 제조 방법.Electrically connecting a first metal through which an electrical signal on an insulation layer on an interposer substrate flows and a first surface of a first connection on the insulation layer;
Electrically connecting a second metal connected to a ground voltage on the insulating layer and a first surface of a second connecting portion on the insulating layer;
Electrically connecting a first end of a spiral third metal located on the insulating layer to a second surface of the first connection portion facing the first surface of the first connection portion in the first connection portion;
And electrically connecting a second end of the helical third metal to a second side of the second connection opposite the first side of the second connection in the second connection.
상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하고 전기적 신호가 흐르는 제2 절연층으로 둘러싸인 제1 TSV 및 상기 인터포저 기판과 상기 제1 절연층을 수직으로 관통하고 접지 전압 또는 전원 전압에 연결되는 제3 절연층으로 둘러싸인 제2 TSV를 형성하는 단계;
상기 제1 TSV와 전기적으로 연결되며 상기 제1 절연층 상에 위치하는 제1 메탈 및 상기 제2 TSV와 전기적으로 연결되며 상기 제1 절연층 상에 위치하는 제2 메탈을 형성하는 단계;
상기 제1 메탈과 상기 제1 절연층 상의 제1 연결부의 제1 면을 전기적으로 연결하는 단계;
상기 제2 메탈과 상기 제1 절연층 상의 제2 연결부의 제1 면을 전기적으로 연결하는 단계;
상기 제1 절연층 상부에 위치하는 나선 형태 제3 메탈의 제1 말단과 상기 제1 연결부 내에서 상기 제1 연결부의 제1 면에 대향하는 상기 제1 연결부의 제2 면을 전기적으로 연결하는 단계;
상기 나선 형태 제3 메탈의 제2 말단과 상기 제2 연결부 내에서 상기 제2 연결부의 제1 면에 대향하는 상기 제2 연결부의 제2 면을 전기적으로 연결하는 단계; 및
상기 나선 형태 제3 메탈, 상기 제1 연결부, 상기 제2 연결부, 상기 제1 메탈 및 상기 제2 메탈을 내부에 포함하며 제1 절연층의 상부에 위치하는 제4 절연층을 형성하는 단계를 포함하는 2.5차원 집적 회로 제조 방법.Forming a first insulation layer on an interposer substrate;
A first TSV surrounded vertically through the interposer substrate and the first insulating layer and surrounded by a second insulating layer through which an electrical signal flows, and a second TSV vertically penetrating the interposer substrate and the first insulating layer, Forming a second TSV surrounded by a third insulating layer to be connected;
Forming a first metal electrically connected to the first TSV and located on the first insulating layer and a second metal electrically connected to the second TSV and located on the first insulating layer;
Electrically connecting the first metal to a first surface of a first connection on the first insulation layer;
Electrically connecting the second metal to a first surface of a second connection on the first insulation layer;
Electrically connecting a first end of a spiral third metal located above the first insulating layer to a second end of the first connection portion facing the first surface of the first connection portion in the first connection portion, ;
Electrically connecting the second end of the helical third metal and the second surface of the second connection portion opposite to the first surface of the second connection portion within the second connection portion; And
And forming a fourth insulating layer including the spiral third metal, the first connecting portion, the second connecting portion, the first metal and the second metal in the upper portion of the first insulating layer A method for fabricating a 2.5-dimensional integrated circuit.
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| KR20130053587A KR101486789B1 (en) | 2013-05-13 | 2013-05-13 | Spiral-shaped equalizer on an interposer substrate, 2.5-dimensional integrated circuit including the same and the manufacturing thereof |
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|---|---|---|---|---|
| CN107039721A (en) * | 2017-04-19 | 2017-08-11 | 电子科技大学 | Miniaturization balanced device based on Novel spiral defect sturcture |
| US10566266B2 (en) | 2017-06-21 | 2020-02-18 | SK Hynix Inc. | Semiconductor device |
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Family Cites Families (2)
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| KR100368930B1 (en) * | 2001-03-29 | 2003-01-24 | 한국과학기술원 | Three-Dimensional Metal Devices Highly Suspended above Semiconductor Substrate, Their Circuit Model, and Method for Manufacturing the Same |
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-
2013
- 2013-05-13 KR KR20130053587A patent/KR101486789B1/en active IP Right Grant
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