KR20110042393A - Semiconductor appratus having through silicon via structure - Google Patents
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Abstract
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 실리콘 관통 비아(Through Silicon Via, TSV) 이퀄라이저에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor design techniques, and more particularly, to a through silicon via (TSV) equalizer.
반도체 집적회로는 지속적인 집적도 향상을 요구받고 있다. 단일 반도체 패키지의 용량을 향상시키기 위해서는 회로를 구현하기 위한 선폭을 줄이거나 칩의 평면적인 사이즈를 늘려야 한다. 하지만, 여러가지 제약으로 인하여 칩의 평면적인 사이즈를 늘리는 방안은 해결책이 될 수 없고, 회로 선폭을 줄이는 것 또한 한계가 있다.Semiconductor integrated circuits are required to continuously improve the degree of integration. To increase the capacity of a single semiconductor package, the line width for implementing the circuit must be reduced or the planar size of the chip must be increased. However, due to various limitations, increasing the planar size of the chip is not a solution, and reducing the circuit line width is also limited.
집적회로가 구현되는 칩(다이(die)라고도 함)를 3차원 형태로 스택하는 멀티-칩 패키지(Multi-Chip Package, MCP)는 회로 선폭을 줄이거나 칩의 평면적인 사이즈를 늘리지 않고도 단일 반도체 패키지의 용량을 쉽게 증대시킬 수 있는 방안이다.Multi-Chip Packages (MCPs) that stack chips (also known as dies) on which integrated circuits are implemented in three dimensions form a single semiconductor package without reducing circuit line width or increasing the planar size of the chip. This is an easy way to increase the capacity.
이전에는 멀티-칩 패키지를 제조하기 위하여 여러 개의 다이를 스택하고 다이들을 와이어 본딩(wire bonding)을 통해 연결하는 방식을 사용했으나, SI(Signal Integrity) 확보가 어려운 문제점이 따랐다.Previously, in order to manufacture a multi-chip package, a method of stacking multiple dies and connecting dies through wire bonding has been difficult, but it has been difficult to secure signal integrity (SI).
이에 최근에는 비아(via) 관통 방식을 이용한 3차원 패키지 기술에 대한 연구가 활발히 진행되고 있다. 이 기술은 통상 실리콘 관통 비아(Through Silicon Via, TSV)라 불리우는 구조를 이용하여 스택된 다수의 칩 간에 신호 및 전원을 공유한다. TSV 구조를 구현하기 위해서는 다수의 칩을 스택한 후 모든 칩들을 관통하는 비아를 형성한다. 즉, TSV가 스택된 다수의 칩을 물리적, 전기적으로 연결한다.Recently, studies on 3D package technology using via through methods have been actively conducted. This technology uses a structure commonly referred to as through silicon via (TSV) to share signals and power between multiple stacked chips. To implement the TSV structure, a plurality of chips are stacked and vias are formed through all the chips. That is, a plurality of chips stacked with TSVs physically and electrically connect.
도 1은 TSV 구조의 기본 개념을 설명하기 위한 도면으로, 이를 참조하면 앞서 설명한 TSV 구조를 이해하기 쉬울 것이다.1 is a view for explaining the basic concept of the TSV structure, referring to it will be easy to understand the TSV structure described above.
참고적으로, TSV 구조를 이용하여 스택된 칩 중 외부 제어기(controller)로부터 인가된 외부 신호를 버퍼링하는 칩을 마스터(master) 칩이라고 부른다. 그리고 TSV를 통해 마스터 칩과 물리적, 전기적으로 연결된 칩들을 슬레이브(slave) 칩이라고 부른다. 물론 외부 제어기 입장에서는 마스터/슬레이브를 구분할 수 없다. 여기서, 마스터 칩은 다시 네이티브 마스터(native master) 칩과 로직 마스터(logic master) 칩으로 구분하는데, 마스터 칩이 로직 기능과 함께 다른 기능을 수행하면 네이티브 마스터 칩이라 하고, 마스터 칩이 로직 기능만을 수행한다면 로직 마스터 칩이라 한다. 예컨대, TSV를 이용한 3차원 패키지 방식의 메모리 장치를 가정하여, 마스터 칩이 로직(주변회로)과 함께 메모리 코어(memory core)와 같이 다른 기능을 보유하고 있다면 이를 네이티브 마스터 칩이라 하고, 마스터 칩이 주 변회로 만으로 구성되어 있다면 이를 로직 마스터 칩이라 한다.For reference, a chip that buffers an external signal applied from an external controller among chips stacked using a TSV structure is called a master chip. Chips that are physically and electrically connected to the master chip through TSVs are called slave chips. Of course, from the external controller's point of view, master / slave cannot be distinguished. Here, the master chip is divided into a native master chip and a logic master chip. When the master chip performs other functions together with logic functions, it is called a native master chip, and the master chip performs only logic functions. If so, it is called a logic master chip. For example, assuming a three-dimensional packaged memory device using TSV, if the master chip has other functions such as a memory core together with logic (a peripheral circuit), it is called a native master chip, and the master chip is If it is composed of only peripheral circuits, it is called a logic master chip.
그런데, 도 2에 도시된 바와 같이 TSV는 얇은 실리콘산화막(SiO2)으로 실리콘 기판과 분리되어야 하며, 이는 용량성 효과(capacitive effect)를 유발한다. 따라서, 고속 신호가 전달될 때, 실리콘 기판에 의한 주파수 의존성 손실 뿐만 아니라 주파수 용량성 로딩 때문에 신호 손실이 발생하게 된다. 이러한 신호 손실은 고속 디지털 시스템에서 데이터 아이 축소와 타이밍 지터의 열화를 가져오게 된다. However, as shown in FIG. 2, the TSV should be separated from the silicon substrate by a thin silicon oxide film (SiO 2 ), which causes a capacitive effect. Thus, when high speed signals are delivered, signal losses occur due to frequency capacitive loading as well as frequency dependent losses by the silicon substrate. This signal loss leads to data eye shrinkage and timing jitter degradation in high-speed digital systems.
고속 입출력 채널에서의 주파수 의존성 손실(도 3 참조)을 보상하기 위해서는 등화 방식이 실질적인 손실 보상 기술로 이용되어 왔다. 다양한 등화 기술 중에서도 온-칩 수동 이퀄라이저가 제시되었다. 그러나, 이 온-칩 이퀄라이저는 다른 능동 회로에 비해 과도하게 큰 칩 면적을 차지하는 문제점이 있었다. 또한, 수동 소자를 칩 상에 구현할 경우, 공정상의 어려움으로 인하여 예측한 효과와 오차가 발생하는 단점이 있었다.The equalization scheme has been used as a practical loss compensation technique to compensate for the frequency dependent loss (see FIG. 3) in the high speed input / output channel. Among various equalization techniques, on-chip passive equalizers have been proposed. However, this on-chip equalizer has a problem of occupying an excessively large chip area compared to other active circuits. In addition, when the passive device is implemented on a chip, there are disadvantages in that the expected effects and errors occur due to process difficulties.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 칩 면적을 소모하면서 TSV 구조의 용량성 효과를 완화할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor device that can alleviate the capacitive effect of a TSV structure while consuming a small chip area.
또한, 본 발명은 공정 상의 문제점을 유발하는 수동 소자를 배제하면서 TSV 구조의 용량성 효과를 완화할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.In addition, an object of the present invention is to provide a semiconductor device that can mitigate the capacitive effect of the TSV structure while excluding a passive element causing a process problem.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 웨이퍼에 삽입된 칩 관통 비아; 상기 칩 관통 비아 둘레에 배치되어 상기 반도체 웨이퍼와 상기 칩 관통 비아를 분리하기 위한 절연막; 상기 반도체 웨이퍼의 표면 부분에 상기 칩 관통 비아를 둘러싸도록 배치된 오믹 콘택 영역; 및 상기 칩 관통 비아와 상기 오믹 콘택 영역을 전기적으로 연결하기 위한 연결 배선을 구비하는 반도체 장치가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a chip through via inserted into the semiconductor wafer; An insulating layer disposed around the chip through via to separate the semiconductor wafer from the chip through via; An ohmic contact region disposed on a surface portion of the semiconductor wafer to surround the chip through via; And a connection wiring for electrically connecting the chip through via and the ohmic contact region.
여기서, 상기 반도체 웨이퍼로 양면 실리콘 인터포저를 사용하는 것이 바람직하다.Here, it is preferable to use a double-sided silicon interposer as the semiconductor wafer.
또한, 상기 오믹 콘택 영역은 n타입 불순물이 도핑된 영역으로 구현할 수 있다.In addition, the ohmic contact region may be implemented as a region doped with n-type impurities.
오믹 콘택에 의한 의도적인 DC 감쇄를 이용하여 새로운 TSV 이퀄라이저를 제안한다. 오믹 콘택은 TSV와 웨이퍼 사이에 적은 저항으로 전류 전도를 제공하는 금속-반도체 접합으로, 오믹 콘택을 이용함으로써, TSV 구조의 용량성 효과를 보상하기 위하여 의도적으로 DC 감쇄를 유발한다. 결과적으로 전송 신호의 전압 마진 및 타이밍 마진을 확보하여 전송된 신호가 깨끗한 신호가 되도록 한다.A new TSV equalizer is proposed using intentional DC attenuation by ohmic contact. Ohmic contacts are metal-semiconductor junctions that provide current conduction with low resistance between the TSV and the wafer, and by using ohmic contacts, they intentionally cause DC attenuation to compensate for the capacitive effects of the TSV structure. As a result, the voltage margin and the timing margin of the transmission signal are secured so that the transmitted signal is a clean signal.
본 발명과 종래기술의 큰 차이점은 오믹 콘택(Ohmic contact)을 이용하여 TSV 이퀄라이저(Equalizer)를 구현했다는 점이다. 종래기술에서는 메탈 혹은 다른 물질을 이용하여 주로 손실이 적은 유전물질로 이루어진 층(Inter-metal dielectric, IMD)에 저항, 인덕터, 캐패시터 등의 수동 소자(passive device)를 구현하여 등화 효과를 얻었지만, 본 발명에서는 웨이퍼(wafer)와 TSV 사이에 오믹 콘택을 통한 저주파 신호 성분의 손실이 일어날 수 있는 경로를 의도적으로 설계해줌으로서 신호의 저주파 성분의 손실을 집중적으로 발생시키게 된다. 이렇게 되면 기존의 TSV의 용량성 효과를 보상해줄 수 있게 되어, 전압 마진 및 타이밍 마진을 확보할 수 있게 된다.The main difference between the present invention and the prior art is that a TSV equalizer is implemented using ohmic contact. In the prior art, a passive device such as a resistor, an inductor, or a capacitor is achieved in an inter-metal dielectric (IMD) layer mainly made of a low loss dielectric material using a metal or another material to obtain an equalization effect. In the present invention, by deliberately designing a path in which low-frequency signal components can be lost through ohmic contact between the wafer and the TSV, the loss of low-frequency components of the signal is intensively generated. This can compensate for the capacitive effect of the existing TSV, thereby securing a voltage margin and timing margin.
또한, 오믹 콘택은 실리콘 웨이퍼 공정 중에서도 용이하고 안정화된 공정을 이용하여 형성할 수 있다는 장점이 있다.In addition, the ohmic contact may be formed using an easy and stabilized process even in a silicon wafer process.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.Hereinafter, embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.
도 4는 본 발명의 일 실시예에 따른 TSV 구조의 평면 및 단면을 나타낸 도면이다.4 is a view showing a plane and a cross section of a TSV structure according to an embodiment of the present invention.
도 4를 참조하면, TSV가 비아-퍼스트(via-first) 공정으로 형성되고, 그 실리콘 기판 표면 부분에는 오믹 콘택(n+ doped well)이 형성되어 있어서 메탈(Al)을 통하여 실리콘 기판 - 여기에서는, 양면 실리콘 인터포저(double-sided silicon interposer)를 사용함 - 과 TSV를 이루고 있는 메탈(예컨대, 구리(Cu))이 전기적으로 연결된다.Referring to FIG. 4, the TSV is formed by a via-first process, and an ohmic contact (n + doped well) is formed on the surface of the silicon substrate so that the silicon substrate is formed through the metal (Al). The double-sided silicon interposer is used-and the metal (e.g., copper) forming the TSV is electrically connected.
이렇게 되면 실리콘 기판과 TSV의 메탈이 전기적으로 작은 저항을 통해 연결이 되며, 이에 의하여 저주파 신호 성분에 의도적인 손실을 가해줄 수 있게 된다. 결론적으로, TSV를 통과하는 신호의 주파수 응답이 평탄해지면서 전체적인 신호 전달 특성이 좋아져서 전압 마진(voltage margin)과 타이밍 마진(timing margin)을 확보할 수 있게 된다This allows the silicon substrate and the metal of the TSV to be electrically connected through a small resistor, which can intentionally damage the low frequency signal components. In conclusion, as the frequency response of the signal passing through the TSV becomes flat, the overall signal propagation characteristics are improved, thereby securing a voltage margin and a timing margin.
여기서, 오믹 콘택은 다양한 형태로 구현될 수 있으나, 본 실시예의 경우, 오믹 콘택이 TSV 주변을 둥글게 둘러싸도록 형성한 것으로, 종래기술을 나타낸 도 5와 비교하면 그 차이를 쉽게 알 수 있을 것이다.Here, the ohmic contact may be implemented in various forms, but in the present embodiment, the ohmic contact is formed so as to surround the TSV in a round shape, and the difference may be easily understood as compared with FIG. 5 showing the prior art.
한편, 오믹 콘택(Ohmic contact) 조건은 실리콘 기판이 n타입이냐 p타입이냐에 따라 적절하게 선택할 수 있으며, 이에 맞게 도핑(doping)을 수행하여 형성한 다.On the other hand, the ohmic contact conditions can be appropriately selected depending on whether the silicon substrate is n type or p type, and is formed by doping (doping) accordingly.
도 6은 전술한 실시예에 따른 GSG(Ground-Signal-Ground) 타입 신호 TSV 이퀄라이저의 등가회로 모델로서, 도 5에 도시된 종래기술에 대한 등가 회로 모델과 비교하여 오믹 콘택을 형성하는 n+ 웰의 저항(Rwell)이 추가되었다.FIG. 6 is an equivalent circuit model of a GSG (Ground-Signal-Ground) type signal TSV equalizer according to the above-described embodiment. A resistor (R well ) was added.
한편, 도 7은 전술한 실시예에 따른 신호 TSV 이퀄라이저의 시뮬레이션 결과를 나타낸 것으로, 오믹 콘택 폭(Wcontact)을 2.5㎛부터 22.5㎛까지 10㎛ 단위로 변화시키면서 삽입 손실(insertion loss)을 시뮬레이션하였다. 오믹 콘택이 없는 경우와 비교하여, 오믹 콘택 폭(Wcontact)이 2.5㎛부터 22.5㎛까지 증가할수록 DC 감쇄(저주파 신호 성분의 손실)의 양이 0.25dB부터 0.8dB까지 증가하는 것을 확인할 수 있다.Meanwhile, FIG. 7 illustrates simulation results of the signal TSV equalizer according to the above-described embodiment, and simulates insertion loss while changing the ohmic contact width (W contact ) in units of 10 μm from 2.5 μm to 22.5 μm. . As compared with the case where there is no ohmic contact, as the ohmic contact width W contact increases from 2.5 μm to 22.5 μm, the amount of DC attenuation (loss of low frequency signal component) increases from 0.25 dB to 0.8 dB.
도 8은 8개 적층된 신호 TSV 구조의 삽입 손실을 시뮬레이션한 결과를 나타낸 도면이다.8 is a diagram illustrating a simulation result of insertion loss of eight stacked signal TSV structures.
도 8을 참조하면, 오믹 콘택 영역을 TSV 이퀄라이저로 이용한 경우(실선), TSV 이퀄라이저를 채용하지 않은 경우에 비해 주파수 응답이 평탄해진 것을 확인할 수 있다.Referring to FIG. 8, it can be seen that the frequency response is flat when the ohmic contact region is used as the TSV equalizer (solid line), compared to the case where the TSV equalizer is not employed.
한편, 도 9a 및 도 9b는 8개 적층된 신호 TSV 구조의 20Gbps 동작을 시뮬레이션한 아이-다이어그램(eye-diagram)이다. 도 9a는 TSV 이퀄라이저를 채용하지 않은 경우를 나타내고, 도 9b는 오믹 콘택 영역을 이용한 TSV 이퀄라이저를 채용한 경우를 나타내고 있다(Wcontact=25㎛).9A and 9B are eye-diagrams simulating 20Gbps operation of eight stacked signal TSV structures. FIG. 9A shows a case where a TSV equalizer is not adopted, and FIG. 9B shows a case where a TSV equalizer using an ohmic contact region is employed (W contact = 25 mu m).
도 9a를 보면 신호의 아이(eye)가 완전하게 닫힌 반면, 도 9b와 같이 오믹 콘택 영역을 이용한 TSV 이퀄라이저를 채용하는 경우 눈에 띄게 아이-오프닝(eye-opening)이 정상화(20% Vin)되고, 피크-피크 지터 역시 32%로 개선됨을 확인할 수 있다.In FIG. 9A, the eye of the signal is completely closed, whereas when the TSV equalizer using the ohmic contact region is adopted as in FIG. 9B, the eye-opening is noticeably normalized (20% Vin). The peak-peak jitter is also improved to 32%.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 전술한 실시예에서는 오믹 콘택 영역을 n타입 불순물 도핑을 통해 구현하는 경우를 일례로 들어 설명하였으나, p타입 불순물 도핑을 통해 오믹 콘택 영역을 형성하는 경우에도 본 발명은 적용된다.For example, in the above-described embodiment, the case where the ohmic contact region is implemented through n-type impurity doping has been described as an example. However, the present invention is applied to the case where the ohmic contact region is formed through p-type impurity doping.
또한, 양면 실리콘 인터포저가 아닌 다른 웨이퍼를 사용하는 경우에도 본 발명은 적용될 수 있다.In addition, the present invention can be applied even when using a wafer other than the double-sided silicon interposer.
또한, 전술한 실시예에서는 오믹 콘택 영역을 웨이퍼의 전면 및 후면에 모두 형성하는 경우를 일례로 들어 설명하였으나, 경우에 따라 오믹 콘택 영역을 웨이퍼 한 쪽에만 형성할 수 있다.In addition, in the above-described embodiment, the ohmic contact region is formed on both the front and rear surfaces of the wafer as an example, but in some cases, the ohmic contact region may be formed on only one side of the wafer.
또한, 당연한 말이지만, TSV 및 연결 배선을 구성하는 물질은 다른 물질로 대체할 수 있다.In addition, as a matter of course, the materials constituting the TSV and the connection wiring may be replaced with other materials.
도 1은 TSV 구조의 기본 개념을 설명하기 위한 도면이다.1 is a view for explaining the basic concept of the TSV structure.
도 2는 종래기술에 따른 TSV 구조를 나타낸 도면이다.2 is a view showing a TSV structure according to the prior art.
도 3은 종래기술에 따른 TSV 구조의 고속 입출력 채널에서의 주파수 의존성 손실을 나타낸 특성도이다.3 is a characteristic diagram showing a frequency dependency loss in a fast input / output channel of a TSV structure according to the prior art.
도 4는 본 발명의 일 실시예에 따른 TSV 구조의 평면 및 단면을 나타낸 도면이다.4 is a view showing a plane and a cross section of a TSV structure according to an embodiment of the present invention.
도 5는 종래기술에 따른 TSV 구조의 평면 및 단면을 나타낸 도면이다.5 is a view showing a plane and a cross section of a TSV structure according to the prior art.
도 6은 본 발명의 일 실시예에 따른 GSG(Ground-Signal-Ground) 타입 신호 TSV 이퀄라이저의 등가회로 모델을 나타낸 도면이다.FIG. 6 illustrates an equivalent circuit model of a ground-signal-ground (GSG) type signal TSV equalizer according to an embodiment of the present invention.
도 7은 본 발명의 일 실시예에 따른 신호 TSV 이퀄라이저의 시뮬레이션 결과를 나타낸 도면이다.7 illustrates a simulation result of a signal TSV equalizer according to an embodiment of the present invention.
도 8은 8개 적층된 신호 TSV 구조의 삽입 손실을 시뮬레이션한 결과를 나타낸 도면이다.8 is a diagram illustrating a simulation result of insertion loss of eight stacked signal TSV structures.
도 9a 및 도 9b는 8개 적층된 신호 TSV 구조의 20Gbps 동작을 시뮬레이션한 아이-다이어그램(eye-diagram)이다.9A and 9B are eye-diagrams that simulate 20Gbps operation of eight stacked signal TSV structures.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
TSV: 실리콘 관통 비아TSV: Silicon Through Via
n+ doped well: 오믹 콘택을 제공하는 n웰n + doped well: n well providing ohmic contact
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| KR (1) | KR20110042393A (en) |
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