KR20140133003A - Multilayer ceramic capacitor - Google Patents
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- 239000003985 ceramic capacitor Substances 0.000 title claims abstract description 22
- 239000000919 ceramic Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052742 iron Inorganic materials 0.000 claims description 4
- 150000002736 metal compounds Chemical class 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 15
- 230000003068 static effect Effects 0.000 abstract description 9
- 230000005611 electricity Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 4
- 238000005245 sintering Methods 0.000 description 3
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
- H01G2/14—Protection against electric or thermal overload
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
- H03H2001/0021—Constructional details
- H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets
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- Ceramic Capacitors (AREA)
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Abstract
Description
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 정전기로부터 보호가 가능한 적층 세라믹 커패시터적층 세라믹 커패시터에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic capacitor, and more particularly, to a multilayer ceramic capacitor multilayer ceramic capacitor that can be protected from static electricity.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부단자를 구비한다.In general, an electronic component using a ceramic material such as a capacitor, an inductor, a piezoelectric element, a varistor, or a thermistor includes a ceramic body made of a ceramic material, internal electrodes formed inside the body, and external terminals Respectively.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 세라믹 시트, 일 세라믹 시트을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부단자를 포함한다. A multilayer ceramic capacitor in a ceramic electronic part includes a plurality of laminated ceramic sheets, an inner electrode disposed opposite to each other with the one ceramic sheet interposed therebetween, and an outer terminal electrically connected to the inner electrode.
이러한 적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
Such a multilayer ceramic capacitor is widely used as a component of a mobile communication device such as a computer, a PDA, and a mobile phone because of its small size, high capacity, and ease of mounting.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.In recent years, miniaturization and multifunctionalization of electronic products have led to the tendency that the chip components are also downsized and highly functional. Therefore, a multilayer ceramic capacitor is required to have a large-capacity high-capacity product with a small size.
대한민국 특허출원 공개특허공보 제 10-2012-0023399호(이하, 선행 문헌)를 참조하면, 커패시터의 용량을 높이기 위해 유전체층의 두께(내부전극 사이의 간격)를 소정 범위로 한정하고 있다. With reference to Korean Patent Application Laid-Open No. 10-2012-0023399 (hereinafter referred to as prior art), the thickness of the dielectric layer (the interval between the internal electrodes) is limited to a predetermined range in order to increase the capacitance of the capacitor.
그러나, 선행 문헌처럼 고용량 구현을 위해 내부전극 사이의 간격 조절한다고 하더라도, 내부전극이 직사각형 패턴으로 제작됨에 따라 정전기에 의해 1000V 이상의 순간전류가 인가되면 내부전극의 끝단에 전하가 집중되어 내부전극의 끝단과 외부단자 사이의 유전체층에 도 1 또는 도 2와 같이 크랙(crack)이 발생하는 문제가 있다.
However, even if the gap between the internal electrodes is adjusted to a high capacity as in the prior art, when the instantaneous current of 1000 V or more is applied by the static electricity due to the rectangular shape of the internal electrode, the charge is concentrated at the end of the internal electrode, There is a problem that a crack occurs in the dielectric layer between the external terminal and the external terminal as shown in FIG. 1 or FIG.
본 발명은, 커패시터 소자에 순간전류가 흐르더라도 내부전극의 끝단에 집중되는 전하를 분산시킬 수 있는 수단을 마련함으로써, 정전기로부터 안정성이 확보되는 적층 세라믹 커패시터를 제공하는데 그 목적이 있다.
It is an object of the present invention to provide a multilayer ceramic capacitor in which stability is secured from static electricity by providing a means for dispersing charge concentrated at the end of the internal electrode even if an instantaneous current flows through the capacitor element.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 일면에 1 내부전극이 형성된 세라믹 시트와 제2 내부전극이 형성된 세라믹 시트가 교대로 적층되어 이루어진 세라믹 본체; 및 상기 세라믹 본체의 일단부에 구비되어 상기 제1 내부전극과 연결된 제1 외부단자와, 상기 세라믹 본체의 타단부에 구비되어 상기 제2 내부전극과 연결된 제2 외부단자;를 포함하되, 상기 제1 내부전극 및/또는 제2 내부전극의 어느 일 측단에 써지(surge)부가 돌출 형성된, 적층 세라믹 커패시터를 제공한다.According to an aspect of the present invention, there is provided a ceramic body comprising: a ceramic body in which a ceramic sheet having one internal electrode formed on one surface thereof and a ceramic sheet having a second internal electrode formed thereon are alternately laminated; And a second external terminal provided at one end of the ceramic body and connected to the first internal electrode and a second external terminal provided at the other end of the ceramic body and connected to the second internal electrode, A surge portion is formed on one side of one internal electrode and / or the second internal electrode so as to protrude therefrom.
또한, 상기 써지(surge)부의 끝단이 상기 세라믹 본체 외부로 노출 형성되는, 적층 세라믹 커패시터를 제공한다.Further, the end of the surge part is exposed to the outside of the ceramic body, thereby providing a multilayer ceramic capacitor.
또한, 상기 써지(surge)부는 상기 제1 내부전극 및/또는 제2 내부전극의 장측단의 끝부분에 형성되는, 적층 세라믹 커패시터를 제공한다.Further, the surge portion is formed at an end portion of a long side end of the first inner electrode and / or the second inner electrode.
또한, 상기 제1 내부전극의 써지(surge)부와 상기 제2 외부단자 사이의 간격, 또는 상기 제2 내부전극의 써지(surge)부와 상기 제1 외부단자 사이의 간격은 100㎛ 내지 200㎛인, 적층 세라믹 커패시터를 제공한다.The distance between the surge portion of the first internal electrode and the second external terminal or the distance between the surge portion of the second internal electrode and the first external terminal is preferably from 100 mu m to 200 mu m In-layer laminated ceramic capacitor.
또한, 상기 제1 내부전극의 써지(surge)부와 상기 제2 내부전극의 써지(surge)부가서로 다른 방향을 향하도록 돌출 형성된, 적층 세라믹 커패시터를 제공한다.Also, a surge portion of the first internal electrode and a surge portion of the second internal electrode are protruded so as to face in different directions.
또한, 상기 제1 내부전극의 써지(surge)부와 상기 제2 내부전극의 써지(surge)부가같은 방향을 향하도록 돌출 형성된, 적층 세라믹 커패시터를 제공한다.Further, a surge portion of the first internal electrode and a surge portion of the second internal electrode are protruded so as to protrude in the same direction.
또한, 상기 써지(surge)부와 상기 제1 내부전극, 또는 상기 써지(surge)부와 상기 제1 내부전극은 일체로 형성되는, 적층 세라믹 커패시터를 제공한다.Also, the surge portion, the first internal electrode, or the surge portion and the first internal electrode are integrally formed.
또한, 상기 써지(surge)부는 Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물로 이루어지는, 적층 세라믹 커패시터를 제공한다.The surge portion may include at least one metal selected from the group consisting of Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd and Pt or a metal compound thereof .
또한, 상기 써지(surge)부의 너비는 20㎛ 내지 100㎛인, 적층 세라믹 커패시터를 제공한다.
Further, the width of the surge portion is 20 mu m to 100 mu m, and the multilayer ceramic capacitor is provided.
본 발명에 따른 적층 세라믹 커패시터에 따르면, 정전기의 의한 순간전류가 본체 내부로 흐르더라도 써지(surge)부에 의해 전하가 분산되어 내부전극의 끝단에 전하가 집중되는 것을 방지할 수 있다.
According to the multilayer ceramic capacitor of the present invention, even when the instantaneous current due to the static electricity flows into the main body, the charge is dispersed by the surge part, thereby preventing the charge from concentrating on the end of the internal electrode.
도 1 및 도 2는 종래 커패시터 소자에서 정전기에 의해 발생된 크랙(crack) 현상을 예시한 도면
도 3은 본 발명에 따른 적층 세라믹 커패시터의 사시도
도 4는 도 3의 I-I'선의 종단면도
도 5a는 도 4의 II-II'선의 횡단면도
도 5b는 도 4의 Ⅲ-Ⅲ'선의 횡단면도
도 6은 정전기 전압에 따른 OVLD발생율을 나타낸 그래프
도 7은 본 발명에 포함된 써지(surge)부의 너비(D)에 따른 OVLD발생율을 나타낸 그래프
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 횡단면도
도 9는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 사시도1 and 2 are views illustrating a crack phenomenon caused by static electricity in a conventional capacitor element
3 is a perspective view of a multilayer ceramic capacitor according to the present invention.
4 is a longitudinal sectional view taken along line I-I '
5A is a cross-sectional view taken along the line II-II '
5B is a cross-sectional view taken along line III-III '
6 is a graph showing the OVLD generation rate according to the electrostatic voltage
7 is a graph showing the OVLD generation rate according to the width (D) of the surge portion included in the present invention
8A and 8B are cross-sectional views of a multilayer ceramic capacitor according to another embodiment of the present invention
9 is a perspective view of a multilayer ceramic capacitor according to another embodiment of the present invention
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The advantages and features of the present invention and the techniques for achieving them will be apparent from the following detailed description taken in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. The present embodiments are provided so that the disclosure of the present invention is not only limited thereto, but also may enable others skilled in the art to fully understand the scope of the invention. Like reference numerals refer to like elements throughout the specification.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.The terms used herein are intended to illustrate the embodiments and are not intended to limit the invention. In this specification, the singular forms include plural forms unless otherwise specified in the text. The terms 'comprise', and 'comprising' as used herein do not exclude the presence or addition of one or more other elements, steps, operations, and elements, .
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
Hereinafter, the configuration and operation effects of the present invention will be described in more detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 적층 세라믹 커패시터의 사시도이고, 도 4는 도 3의 I-I'선의 단면도, 도 5a는 도 4의 II-II'선의 단면도, 그리고 도 5b는 도 4의 Ⅲ-Ⅲ'선의 단면도이다. 본 발명에 따른 적층 세라믹 커패시터의 평면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
3 is a cross-sectional view taken along line I-I 'of FIG. 3, FIG. 5A is a sectional view taken along line II-II' of FIG. 4, and FIG. 5B is a cross- 'Is a cross section of a line. 1 is a plan view of a multilayer ceramic capacitor according to the present invention. In addition, the components of the drawings are not necessarily drawn to scale; for example, the dimensions of some of the components of the drawings may be exaggerated relative to other components to facilitate understanding of the present invention.
도 3 내지 도 5를 참조하면, 본 발명에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110)와 상기 세라믹 본체(110) 양단부에 구비된 외부단자(121,122)를 포함할 수 있다. 3 to 5, the multilayer
상기 세라믹 본체(110)는 예를 들어, 티탄산 바륨(TiBa1)과 같은 강유전체 재료로 구성된 세라믹 시트가 복수 개 적층, 가압된 후 소결 공정을 통해 완성되는 것으로, 인접하는 세라믹 시트 사이는 그 경계를 구별할 수 없을 정도로 일체화되어 있다. 이에 따라 도면 상에서도 각각의 세라믹 시트의 구별없이 일체로 도시하였음을 밝혀둔다. The
상기 세라믹 시트는 일면에 제1 내부전극(111)이 형성된 것과 제2 내부전극(112)이 형성된 것으로 구성되고, 따라서, 복수 개의 세라믹 시트 적층 시 상기 제1 내부전극(111)이 형성된 세라믹 시트와 상기 제2 내부전극(112)이 형성된 세라믹 시트를 교대로 적층되어 상기 세라믹 본체(110)를 형성할 수 있다.The ceramic sheet has a first
상기 제1 및 제2 내부전극(111,112)은 세라믹 시트 상에 금속 페이스트를 소결시킨 금속 박막으로 이루어지며, 금속 페이스트로서는, 예컨대, Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물을 사용할 수 있다.The first and second
이러한 상기 제1 및 제2 내부전극(111,112)은 층간 방향을 달리하면서 일단이 상기 세라믹 본체(110) 외부로 노출되어 상기 한 쌍의 외부단자(121,122)와 교대로 연결될 수 있다. The first and second
예를 들어, 제1 내부전극(111)은 상기 한 쌍의 외부단자(121,122) 중 어느 하나, 즉 제1 외부단자(121)와 연결되어 (+)극성이 부여될 수 있고, 제2 내부전극(112)은 나머지 다른 하나, 즉 제2 외부단자(122)와 연결되어 (-)극성이 부여될 수 있다. 물론, 상기 제1 내부전극(111)과 상기 제2 외부단자(122), 그리고 상기 제2 내부전극(112)과 상기 제1 외부단자(121)가 서로 연결되거나, 상기 제1 내부전극(111)에 (-)극성이 부여되고 상기 제2 내부전극(112)에 (+)극성이 부여될 수도 있음은 물론이다. For example, the first
본 발명은, 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 어느 일 측단에 써지(surge)부(113)가 돌출 형성된 것을 특징으로 한다. 또는, 상기 제1 내부전극(111) 및 제2 내부전극(112) 모두에 상기 써지(surge)부(113)가 돌출 형성될 수 있다. The present invention is characterized in that a surge part (113) protrudes from one end of the first internal electrode (111) or the second internal electrode (112). Alternatively, the
여기서, 상기 써지(surge)부(113)는 세라믹 시트상에 상기 제1 내부전극(111) 또는 제2 내부전극(112)과 함께 금속 페이스트를 소결시킴으로써 형성될 수 있다. 따라서, 상기 써지(surge)부(113)는 상기 제1,2 내부전극(111,112)과 마찬가지로, 예컨대, Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물로 이루어질 수 있고, 상기 써지(surge)부(113)와 상기 제1 내부전극(111) 또는 상기 제2 내부전극(112)은 일체로 형성될 수 있다. The
그리고, 상기 써지(surge)부(113)의 끝단(113a)은 상기 세라믹 본체(110) 외부로 노출 형성될 수 있다. 이에 따라, 상기 써지(surge)부(113)의 끝단(113a)은 도 3에 도시된 것처럼 외부의 대기와 접촉하게 된다. The
이와 같은 구조에 따라 본 발명의 적층 세라믹 커패시터(100)에서는, 상기 써지(surge)부(113)에 의해 상기 제1 또는 제2 내부전극(112)의 표면적이 증대하게 되어 전하의 분산 효과를 기대할 수 있으며, 또한, 상기 써지(surge)부(113)의 끝단(113a)이 외부로 노출됨으로써 상기 제1 또는 제2 내부전극(112) 끝단에 집중된 전하는 대기중의 (+)전하와 쌍을 이루면서 외부로 방출하게 된다. According to this structure, in the multilayer
이처럼, 본 발명은 상기 써지(surge)부(113)에 의한 전하의 분산 및 방출 효과로 인해 커패시터 내부로 정전기가 흐르게 되더라도 도 1 및 도 2와 같은 크랙 현상을 방지할 수 있다.
As described above, even if the static electricity flows into the capacitor due to the dispersion and discharge effect of the charge by the
한편, 상기 써지(surge)부(113)는 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 측단 중 어느 부위에 형성되어도 무방하나, 상기 써지(surge)부(113)의 끝단(113a)이 세라믹 본체(110) 외부로 노출되도록 하기 위해서는 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 장측단(111a, 112a)에 형성되도록 하는 것이 바림직하며, 특히, 전하가 내부전극의 끝단에 형성됨을 고려해서 장측단 중에서도 그 끝부분에 형성되게 하는 것이 보다 바람직할 것이다.The
이때, 상기 제1 내부전극(111)의 장측단 끝부분에 형성된 써지(surge)부(113)와 상기 제2 외부단자(122) 사이의 간격(L), 또는 상기 제2 내부전극(112)의 장측단 끝부분에 형성된 써지(surge)부(113)와 상기 제1 외부단자(121) 사이의 간격(L)이 너무 좁으면 쇼트(short) 우려가 있으므로, 상기 간격(L)은 최소 100㎛미만이 되지 않도록 한다. 다만, 반대로 상기 간격(L)이 너무 크면 그에 대응하여 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 면적 또한 작아져 커패시턴스 용량이 저하되므로 상기 간격(L)은 200㎛를 초과하지 않도록 형성한다. At this time, a distance L between the
다만, 이러한 상기 간격(L)에 대한 수치범위는 0402사이즈의 커패시터 소자에서 쇼트 현상과 커패시턴스 용량을 고려하여 정한 적정값이므로, 적용되는 커패시터 소자의 사이즈에 따라 상기 수치범위는 얼마든지 달라질 수 있으며, 또한,본 발명의 목적에 벗어나지 않은 한 상기 수치범위를 벗어나는 값이라도 허용될 수 있음은 당업자 입장에서 자명할 것이다. However, since the numerical range for the interval L is an appropriate value determined in consideration of the shorting phenomenon and the capacitance capacity in the capacitor element of 0402 size, the numerical range may vary as much as the size of the applied capacitor element, It will also be apparent to those skilled in the art that values outside of the above numerical ranges may be allowed without departing from the scope of the present invention.
상기 써지(surge)부(113)의 너비(D)는 20㎛ 내지 100㎛가 되도록 설정한다. 상기 너비(D)가 너무 작으면 전술한 본 발명의 효과가 제대로 구현되기 힘들고, 반대로 너무 크면 제1 또는 제2 외부단자(121,122)와 쇼트가 발생할 수 있다. 다만, 이러한 상기 너비(D) 역시 0402사이즈의 커패시터 소자에서 정한 적정값이므로, 적용되는 커패시터 소자의 사이즈에 따라 그 범위는 얼마든지 달라질 수 있을 것이다.
The width (D) of the surge part (113) is set to be 20 mu m to 100 mu m. If the width D is too small, the effect of the present invention can not be achieved. On the other hand, if the width D is too large, a short circuit with the first or second
도 6은 본 발명의 적층 세라믹 커패시터와 써지(surge)부가 없는 일반 직사각형 패턴의 내부전극을 사용하는 종래 커패시터에서 정전기 전압에 따른 OVLD발생율을 나타낸 그래프이다. 여기서, 측정에 사용된 소자는 모두 0402사이즈, COG, 100pF 기종으로 같고, 본 발명의 상기 써지(surge)부(113)는 60㎛의 너비를 갖는 것을 사용하였다.6 is a graph showing the OVLD generation rate according to the electrostatic voltage in a conventional capacitor using a general rectangular patterned internal electrode without a multilayer ceramic capacitor and a surge of the present invention. Here, the elements used for the measurement were all 0402 size, COG, and 100pF, and the
도 6에서 보듯이, 써지(surge)부가 없는 종래 커패시터에서는 1200V의 정전기 전압이 인가되는 순간부터 OVLD가 발생하고, 정전기 전압이 점점 커질수록 OVLD발생율이 비례하여 증가하는 것을 알 수 있다. 그러나, 내부전극의 구조가 개선된 본 발명의 커패시터에서는 상기 써지(surge)부(113)에 의해 전하의 분산 및 방출이 이루어져 1800V의 정전기 전압에서도 OVLD가 발생하지 않는 것을 확인할 수 있다. As shown in FIG. 6, OVLD occurs from the moment when a static voltage of 1200 V is applied in a conventional capacitor without a surge, and the OVLD generation rate increases proportionally as the static voltage increases. However, in the capacitor of the present invention in which the structure of the internal electrode is improved, it is confirmed that the charge is dispersed and discharged by the
도 7은 본 발명의 적층 커패시터에서 상기 써지(surge)부(113)의 너비(D)에 따른 OVLD발생율을 나타낸 그래프이다. 정전기 전압은 도 6에서처럼 1000V를 시작으로 200V 단위로 높여가면서 측정하였고, 써지(surge)부(113)의 너비(D)은 전술한 수치범위, 즉 20㎛ 내지 100㎛ 범위내에서 20㎛단위로 측정하였다. 7 is a graph showing the OVLD generation rate according to the width D of the
도 7에서 보듯이, 써지(surge)부(113)의 너비(D)가 커질수록 써지(surge)부(113)에 의한 전하의 분산 및 방출 효과가 증대하여 같은 정전기 전압에서 OVLD의 발생율이 낮은 것을 확인 수 있다. 다만, 전술한대로, 상기 써지(surge)부(113)의 너비(D)가 너무 크면 쇼트 우려가 있으며, 또한, 용량산포가 저하되어 커패시터 특성이 나빠질 수 있다. As shown in FIG. 7, as the width D of the
한편, 도 3 내지 도 5에서는 상기 제1 내부전극(111)의 써지(surge)부(113)와 상기 제2 내부전극(112)의 써지(surge)부(113)가 서로 다른 방향을 향하도록 형성된 것을 예시하고 있으나, 도 8a,b에 도시된 것처럼, 상기 제1 내부전극(111)의 써지(surge)부(113)와 상기 제2 내부전극(112)의 써지(surge)부(113)가 같은 방향을 향하도록 형성할 수 있다.3 to 5, the
이러한 경우, 도 9와 같이, 세라믹 본체(110)의 한 쪽 측면에만 써지(surge)부(113)의 끝단(113a)이 노출되고 반대편 측면에 대해서는 절연성이 확보되므로, 도 9와 같은 구조의 커패시터를 사용하는 경우 기판내 소자 배치에 있어 보다 높은 자유도를 가질 수 있게 된다.
9, the
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
The foregoing detailed description is illustrative of the present invention. It is also to be understood that the foregoing is illustrative and explanatory of preferred embodiments of the invention only, and that the invention may be used in various other combinations, modifications and environments. That is, it is possible to make changes or modifications within the scope of the concept of the invention disclosed in this specification, the disclosure and the equivalent scope thereof, and the skill or knowledge of the art. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the present invention to other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the foregoing description of the invention is not intended to limit the invention to the precise embodiments disclosed. It is also to be understood that the appended claims are intended to cover such other embodiments.
100 : 적층 세라믹 커패시터 110 : 세라믹 본체
111 : 제1 내부전극 112 : 제2 내부전극
113 : 써지(surge)부 121 : 제1 외부단자
122 : 제2 외부단자100: Multilayer Ceramic Capacitor 110: Ceramic Body
111: first internal electrode 112: second internal electrode
113: surge part 121: first external terminal
122: second external terminal
Claims (9)
상기 세라믹 본체의 일단부에 구비되어 상기 제1 내부전극과 연결된 제1 외부단자와, 상기 세라믹 본체의 타단부에 구비되어 상기 제2 내부전극과 연결된 제2 외부단자;를 포함하되,
상기 제1 내부전극 및/또는 제2 내부전극의 어느 일 측단에 써지(surge)부가 돌출 형성된, 적층 세라믹 커패시터.
A ceramic body in which a ceramic sheet having one internal electrode formed on one surface thereof and a ceramic sheet having a second internal electrode formed thereon are alternately stacked; And
A first external terminal provided at one end of the ceramic body and connected to the first internal electrode and a second external terminal provided at the other end of the ceramic body and connected to the second internal electrode,
Wherein a surge portion is protruded on one side of the first internal electrode and / or the second internal electrode.
상기 써지(surge)부의 끝단이 상기 세라믹 본체 외부로 노출 형성되는, 적층 세라믹 커패시터.
The method according to claim 1,
And an end of the surge portion is exposed to the outside of the ceramic body.
상기 써지(surge)부는 상기 제1 내부전극 및/또는 제2 내부전극의 장측단의 끝부분에 형성되는, 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the surge portion is formed at an end of a long side end of the first inner electrode and / or the second inner electrode.
상기 제1 내부전극의 써지(surge)부와 상기 제2 외부단자 사이의 간격, 또는 상기 제2 내부전극의 써지(surge)부와 상기 제1 외부단자 사이의 간격은 100㎛ 내지 200㎛인, 적층 세라믹 커패시터.
The method of claim 3,
Wherein a distance between a surge portion of the first internal electrode and the second external terminal or a distance between a surge portion of the second internal electrode and the first external terminal is 100 占 퐉 to 200 占 퐉, Multilayer Ceramic Capacitors.
상기 제1 내부전극의 써지(surge)부와 상기 제2 내부전극의 써지(surge)부가서로 다른 방향을 향하도록 돌출 형성된, 적층 세라믹 커패시터.
The method according to claim 1,
And a surge portion of the first internal electrode and a surge portion of the second internal electrode protrude in different directions.
상기 제1 내부전극의 써지(surge)부와 상기 제2 내부전극의 써지(surge)부가같은 방향을 향하도록 돌출 형성된, 적층 세라믹 커패시터.
The method according to claim 1,
And a surge portion of the first internal electrode and a surge portion of the second internal electrode protrude in the same direction.
상기 써지(surge)부와 상기 제1 내부전극, 또는 상기 써지(surge)부와 상기 제1 내부전극은 일체로 형성되는, 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the surge portion, the first internal electrode, or the surge portion and the first internal electrode are integrally formed.
상기 써지(surge)부는 Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물로 이루어지는, 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the surge portion is made of at least one metal selected from the group consisting of Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd and Pt or a metal compound thereof.
상기 써지(surge)부의 너비는 20㎛ 내지 100㎛인, 적층 세라믹 커패시터.
The method according to claim 1,
Wherein a width of the surge portion is 20 占 퐉 to 100 占 퐉.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130052474A KR102057914B1 (en) | 2013-05-09 | 2013-05-09 | Multilayer ceramic capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130052474A KR102057914B1 (en) | 2013-05-09 | 2013-05-09 | Multilayer ceramic capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140133003A true KR20140133003A (en) | 2014-11-19 |
| KR102057914B1 KR102057914B1 (en) | 2019-12-20 |
Family
ID=52453775
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130052474A KR102057914B1 (en) | 2013-05-09 | 2013-05-09 | Multilayer ceramic capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102057914B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016178528A1 (en) * | 2015-05-07 | 2016-11-10 | 주식회사 이노칩테크놀로지 | Electric shock-prevention element and electronic device provided with same |
| WO2016178529A1 (en) * | 2015-05-07 | 2016-11-10 | 주식회사 이노칩테크놀로지 | Electric shock-prevention element and electronic device provided with same |
| WO2016178533A1 (en) * | 2015-05-07 | 2016-11-10 | 주식회사 이노칩테크놀로지 | Electric shock-prevention element and electronic device provided with same |
| CN107112130A (en) * | 2015-05-07 | 2017-08-29 | 摩达伊诺琴股份有限公司 | Prevent the device of electric shock and include the electronic installation for the device for preventing getting an electric shock |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001052955A (en) | 1999-08-05 | 2001-02-23 | Tokin Corp | Layered ceramic capacitor |
-
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| WO2016178528A1 (en) * | 2015-05-07 | 2016-11-10 | 주식회사 이노칩테크놀로지 | Electric shock-prevention element and electronic device provided with same |
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| CN107112130A (en) * | 2015-05-07 | 2017-08-29 | 摩达伊诺琴股份有限公司 | Prevent the device of electric shock and include the electronic installation for the device for preventing getting an electric shock |
| TWI619408B (en) * | 2015-05-07 | 2018-03-21 | 英諾晶片科技股份有限公司 | Device for preventing electric shock and electronic device having the same |
| CN107112130B (en) * | 2015-05-07 | 2019-12-24 | 摩达伊诺琴股份有限公司 | Electric shock prevention device and electronic device comprising same |
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| Publication number | Publication date |
|---|---|
| KR102057914B1 (en) | 2019-12-20 |
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