KR102057915B1 - Multilayer capacitor - Google Patents
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Abstract
본 발명은 적층 커패시터에 관한 것으로, 적층 커패시터의 고용량 및 소형화를 동시에 구현하면서 외부단자와 내부전극 사이의 연결 신뢰성을 향상시키기 위하여, 내부에 다수의 내부전극이 적층 배치된 세라믹 본체와, 상기 세라믹 본체 양측부에 구비된 한 쌍의 외부단자로 이루어진 적층 커패시터에 있어서, 일단이 어느 한쪽의 외부단자와 연결되는 제1 내부전극; 상기 제1 내부전극과 소정 간격을 두고 대향 배치되고, 일단이 다른 한쪽의 외부단자와 연결되는 제2 내부전극; 및 상하층의 상기 내부전극 사이에 배치되되, 적어도 두 장 이상이 연속하여 적층된 제3 내부전극;을 포함하는 적층 커패시터을 제시한다.
The present invention relates to a multilayer capacitor, in order to simultaneously realize high capacity and miniaturization of a multilayer capacitor, and to improve connection reliability between an external terminal and an internal electrode, a ceramic body in which a plurality of internal electrodes are stacked and disposed therein, and the ceramic body A multilayer capacitor comprising a pair of external terminals provided at both sides, the multilayer capacitor comprising: a first internal electrode having one end connected to one external terminal; A second internal electrode disposed to face the first internal electrode at a predetermined interval and having one end connected to the other external terminal; And a third internal electrode disposed between the internal electrodes of the upper and lower layers, wherein at least two or more sheets are sequentially stacked.
Description
본 발명은 적층 커패시터에 관한 것으로, 보다 상세하게는, 고용량 및 소형화된 적층 커패시터에 관한 것이다.
The present invention relates to a multilayer capacitor, and more particularly, to a high capacity and miniaturized multilayer capacitor.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부단자를 구비한다.In general, an electronic component using a ceramic material such as a capacitor, an inductor, a piezoelectric element, a varistor, or a thermistor is a ceramic body made of ceramic material, an internal electrode formed inside the body, and an external terminal provided on the surface of the ceramic body to be connected to the internal electrode. It is provided.
세라믹 전자부품 중 적층 커패시터는 적층된 복수의 세라믹 시트, 일 세라믹 시트을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부단자를 포함한다. 이러한 적층 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.The multilayer capacitor of the ceramic electronic component includes a plurality of stacked ceramic sheets, internal electrodes disposed to face each other with one ceramic sheet interposed therebetween, and external terminals electrically connected to the internal electrodes. The multilayer capacitor is widely used as a component of a mobile communication device such as a computer, a PDA, and a mobile phone due to its small size, high capacity, and easy mounting.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. In recent years, as electronic products are miniaturized and multifunctional, chip components are also miniaturized and highly functionalized. Therefore, a multilayer capacitor has a high capacity and a large capacity.
이에 따라, 세라믹 본체를 박막화하고 적층수를 높임이거나 내부전극의 설계를 개선하여 고용량을 구현하기 위한 제조공법들이 개발되고 있다. 그 중 하나로서 외부단자와 연결되지 않으면서 내부전극들 사이에 또 다른 내부전극를 배치한 적층 커패시터가 일반적으로 적용되고 있다. Accordingly, manufacturing methods for realizing high capacity by thinning the ceramic body and increasing the number of stacked layers or improving the design of the internal electrode have been developed. As one of them, a multilayer capacitor in which another internal electrode is disposed between internal electrodes without being connected to an external terminal is generally applied.
그러나, 이러한 구조의 종래 적층 커패시터는, 고내압의 커패시터를 설계하기 위해서, 내부전극들 사이에 위치된 세라믹층의 두께(이하, "소자 두께"라 한다)를 대폭 증가시켜야만 하기 때문에 소자 두께의 단위 두께당 파괴 전압치가 낮아지고, 소자 두께가 증가함에 따라 얻을 수 있는 정전용량도 저하되며, 제품의 소형화 추세에도 역행하는 문제가 발생하고 있다.However, in the conventional multilayer capacitor having such a structure, in order to design a capacitor with high breakdown voltage, a unit of device thickness is required because the thickness of the ceramic layer located between the internal electrodes (hereinafter, referred to as "element thickness") must be greatly increased. As the breakdown voltage value per thickness is lowered, and as the device thickness is increased, the attainable capacitance is also lowered, and the problem of reversing the trend of miniaturization of products is occurring.
그리고, 이와 같은 내부전극 설계에 20um이상 정도의 두꺼운 세라믹층과 10개 미만의 내부전극을 복수로 적층할 경우, 내부전극과 외부전극의 접촉성이 용이하지 못하여 ESR(Equivalent Serier Resistance)값을 증가시키는 원인이 될 수 있다.In addition, when a plurality of thick ceramic layers having a thickness of about 20 μm and less than 10 internal electrodes are stacked in the internal electrode design, the contact between the internal electrode and the external electrode is not easy and the ESR (Equivalent Serier Resistance) value is increased. It can be cause.
그리고, 적층 커패시터가 점차 소형화됨에 따라 내부전극과 외부전극간의 연결 신뢰성이 저하되어 외부단자가 세라믹 본체로부터 들뜨게되는 블리스터(blister) 등의 결함이 발생하는 문제가 발생하고 있다. 이는 결국, 적층 세라믹 커패시터의 신뢰성의 저하를 야기한다.
In addition, as the multilayer capacitor gradually decreases in size, the reliability of the connection between the internal electrode and the external electrode is lowered, thereby causing a defect such as a blister in which the external terminal is lifted from the ceramic body. This, in turn, causes a decrease in the reliability of the multilayer ceramic capacitor.
본 발명은 외부단자와 내부전극 사이의 연결 신뢰성이 향상된 적층 커패시터를 제시하여 상기와 같은 문제를 해결하고자 한다.
The present invention is to solve the above problems by providing a multilayer capacitor with improved connection reliability between the external terminal and the internal electrode.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 내부에 다수의 내부전극이 적층 배치된 세라믹 본체와, 상기 세라믹 본체 양측부에 구비된 한 쌍의 외부단자로 이루어진 적층 커패시터에 있어서, 일단이 어느 한쪽의 외부단자와 연결되는 제1 내부전극; 상기 제1 내부전극과 소정 간격을 두고 대향 배치되고, 일단이 다른 한쪽의 외부단자와 연결되는 제2 내부전극; 및 상하층의 상기 내부전극 사이에 배치되되, 적어도 두 장 이상이 연속하여 적층된 제3 내부전극;을 포함하는, 적층 커패시터를 제공한다.In order to achieve the above object, the present invention provides a multilayer capacitor including a ceramic body having a plurality of internal electrodes disposed therein and a pair of external terminals provided at both sides of the ceramic body. A first internal electrode connected to either external terminal; A second internal electrode disposed to face the first internal electrode at a predetermined interval and having one end connected to the other external terminal; And a third internal electrode disposed between the internal electrodes of the upper and lower layers, wherein at least two or more sheets are stacked in succession.
또한, 상기 제1 내부전극이 적어도 두 장 이상 연속하여 적층된, 적층 커패시터를 제공한다.The present invention also provides a multilayer capacitor in which at least two first internal electrodes are successively stacked.
또한, 상기 제2 내부전극이 적어도 두 장 이상 연속하여 적층된, 적층 커패시터를 제공한다.The present invention also provides a multilayer capacitor in which at least two second internal electrodes are successively stacked.
또한, 상기 제 1 및 제2 내부전극이 적어도 두 장 이상 연속하여 적층된, 적층 커패시터를 제공한다.The present invention also provides a multilayer capacitor in which at least two first and second internal electrodes are successively stacked.
또한, 제 2 항 내지 4 항 중 어느 한 항에 있어서, 연속하여 적층된 상기 제1 내부전극 또는 제2 내부전극 사이의 간격(t)은 1 내지 50㎛인, 적층 커패시터를 제공한다.
Further, the multilayer capacitor according to any one of claims 2 to 4, wherein a distance t between the first internal electrodes or the second internal electrodes stacked in succession is 1 to 50 µm.
본 발명에 따른 적층 커패시터에 의하면, 제1 내부전극이나 제2 내부전극, 또는 제1 및 제2 내부전극을 연속하여 적층함으로써 내부전극과 외부단자간의 연결 신뢰성을 향상시킬 수 있고, 이에 따라, 상하층의 제1,2 내부전극들 사이에 외부단자와 연결되지 않는 제3 내부전극을 구비하여 고용량의 커패시턴스를 확보하는 동시에 제품을 소형화시킬 수 있다. According to the multilayer capacitor according to the present invention, by stacking the first internal electrode, the second internal electrode, or the first and second internal electrodes in succession, the connection reliability between the internal electrode and the external terminal can be improved. A third internal electrode which is not connected to an external terminal is provided between the first and second internal electrodes of the layer to secure a high capacitance and at the same time reduce the size of the product.
또한, 외부단자와 접합하는 제1 내부전극이나 제2 내부전극, 또는 제1 및 제2 내부전극의 일단면이 넓어지게 됨에 따라 내부전극과 외부단자간의 접촉저항을 낮추고, 이에 따라, ESR(Equivalent Serier Resistance) 및 Q값 특성을 개선시킬 수 있다.
In addition, as one end surface of the first internal electrode, the second internal electrode, or the first and second internal electrodes that are joined to the external terminals becomes wider, the contact resistance between the internal electrodes and the external terminals is reduced, and accordingly, ESR (Equivalent) Serier Resistance) and Q value characteristics can be improved.
도 1은 본 발명에 따른 적층 커패시터의 외관 사시도
도 2는 본 발명에 따른 적층 커패시터의 횡단면도
도 3은 본 발명의 다른 실시예에 따른 적층 커패시터의 횡단면도
도 4는 본 발명의 또 다른 실시예에 따른 적층 커패시터의 횡단면도1 is an external perspective view of a multilayer capacitor according to the present invention;
2 is a cross-sectional view of a multilayer capacitor according to the present invention.
3 is a cross-sectional view of a multilayer capacitor according to another embodiment of the present invention.
4 is a cross-sectional view of a multilayer capacitor according to another embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, techniques for achieving them, and the like will become apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. This embodiment may be provided to make the disclosure of the present invention complete, and to fully inform the scope of the invention to those skilled in the art. Like reference numerals refer to like elements throughout the specification.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, 'comprise' and / or 'comprising' refers to a component, step, operation and / or element that is mentioned in the presence of one or more other components, steps, operations and / or elements. Or does not exclude additions.
도 1은 본 발명에 따른 적층 커패시터의 외관 사시도이고, 도 2는 본 발명에 따른 적층 커패시터의 횡단면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 1 is an external perspective view of a multilayer capacitor according to the present invention, and FIG. 2 is a cross-sectional view of the multilayer capacitor according to the present invention. In addition, the components of the drawings are not necessarily drawn to scale, and for example, the size of some of the components of the drawings may be exaggerated relative to other components to facilitate understanding of the present invention.
도 1 및 도 2를 참조하면, 본 발명에 따른 적층 커패시터(100)는 세라믹 본체(110)와, 상기 세라믹 본체(110) 내부에 적층 배치된 다수의 제1 내지 제3 내부전극(121,122,123), 그리고 한 쌍의 외부단자(130)를 포함할 수 있다.1 and 2, the
상기 세라믹 본체(110)는 복수의 세라믹 시트를 적층한 후에 소결시킨 것으로, 인접하는 세라믹 시트끼리는 경계를 확인할 수 없을 정도로 일체화되어 있다. 여기서, 상기 세라믹 시트는 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있으나 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.The
그리고, 상기 세라믹 본체(110)의 외형과 치수에는 특별히 제한은 없으며, 용도에 따라 적당히 설정할 수 있다. 통상적으로 외형은 직육면체 형상으로 하고, 치수는 가로×세로×두께가 대략 0.2~5.0[㎜]×0.15~5.6[㎜]×0.1~1.9[㎜]가 될 수 있다.
In addition, there is no restriction | limiting in particular in the external shape and dimension of the said ceramic
상기 외부단자(130)는 상기 세라믹 본체(110) 양측부에 구비되어 상기 세라믹 본체(110)의 측면으로 노출되는 상기 제1 및 제2 내부전극(121,122)의 일단(121a,122a)과 각각 전기적으로 연결된다. 따라서, 상기 외부단자(130)에 소정의 전압을 인가하면 서로 대향하는 상기 제1 및 제2 내부전극(121,122) 사이에는 전하가 축적되고, 적층 커패시터의 정전용량은 상기 제1 및 제2 내부전극(121,122)의 면적과 비례하게 된다.The
이러한 상기 외부단자(130)는 상기 세라믹 본체(110)의 측단부에 도전성 페이스트를 도포하고, 도전성 페이스트가 도포된 세라믹 본체(110)를 소성하여 도전성 페이스트 내의 금속분말을 소결시킴으로써 형성될 수 있다. 여기서, 상기 도전성 페이스트 내에는 Cu, Ag, Pt 및 이들의 합금의 금속분말이 포함될 수 있다.
The
상기 세라믹 본체(110) 내부에 구비된 상기 제1 내지 제3 내부전극(121,122,123)은, 복수의 세라믹 시트의 적층 과정에서 일 세라믹 시트 사이에 형성된 것으로, 소결에 의하여 일 세라믹 시트를 사이에 두고 상기 세라믹 본체(110) 내부에 형성된다. 이에 따라, 각 내부전극은 세라믹 시트에 의해 서로 전기적으로 절연된다.The first to third
이러한 상기 제1 내지 제3 내부전극(121,122,123)은 도전성 페이스트를 사용하여 세라믹 시트 상에 스크린 인쇄를 실시하여 소정 패턴을 가지는 도전막 형태로 구비된다. 여기서, 상기 도전성 페이스트는 전도성이 우수한 금속으로 형성될 수 있으며, 그 종류에 대해서는 특별히 제한되지 않으나 예를 들면, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다. The first to third
상기 제1 내부전극(121)과 제2 내부전극(122)은 서로 다른 극성을 갖는 한 쌍의 전극으로, 상기 제1 및 제2 내부전극(121,122)은 일 세라믹 시트 상에 함께 인쇄되고, 상기 제3 내부전극(123)은 상기 제1 및 제2 내부전극(121,122)이 인쇄된 세라믹 시트와 다른 일 세라믹 시트 상에 인쇄된다. 이와 같이, 상기 제1 및 제2 내부전극(121,122)이 인쇄된 복수 개의 세라믹 시트와 제3 내부전극(123)이 인쇄된 복수 개의 세라믹 시트를 교대로 적층, 가압한 후 소정의 조건에 따라 이를 소성하면 상기 세라믹 본체(110)를 얻을 수 있다.
The first
상기 제1 및 제2 내부전극(121,122)의 인쇄 패턴을 보다 구체적으로 살펴보면, 상기 제1 및 제2 내부전극(121,122)의 각 일단(121a, 122a)은 상기 세라믹 본체(110)의 외측으로 노출되어 상기 세라믹 본체(110) 좌우측부에 위치하는 상기 외부단자(130)와 각각 접속한다. Looking at the printing patterns of the first and second
즉, 도 2에 도시된 바와 같이, 상기 제1 내부전극(121)의 일단(121a)은 상기 세라믹 본체(110)의 좌측부에 구비된 외부단자(130)와 접속되고, 상기 제2 내부전극(122)의 일단(122a)은 상기 세라믹 본체(110)의 우측부에 구비된 외부단자(130)와 접속될 수 있다. 물론 이와 반대로, 상기 제1 내부전극(121)의 일단(121a)이 상기 세라믹 본체(110)의 우측부에 구비된 외부단자(130)와 접속되고, 상기 제2 내부전극(122)의 일단(122a)이 상기 세라믹 본체(110)의 좌측부에 구비된 외부단자(130)와 접속될 수 있음은 당연하다.That is, as shown in FIG. 2, one
그리고, 상기 제1 및 제2 내부전극(121,122)은 각 타단(121b,122b)이 소정 간격을 두고 이격된 상태로 대향 배치된다. 이러한 상기 제1 및 제2 내부전극(121,122) 사이의 이격 거리는 상기 제3 내부전극(123)의 길이에 따라 임의적으로 조절될 수 있다. The first and second
상기 제3 내부전극(123)은 상하층의 상기 제1 및 2 내부전극들(121,122) 사이에 사이에 배치되고, 세라믹 시트의 중앙 부분에 인쇄되어 상기 외부단자(130)의 어느 한쪽과도 접속하지 않는다. The third
그리고, 상기 제3 내부전극(123)의 양단(123a)은 각각 상기 제1 내부전극(121) 및 제 2내부전극의 각 타단(121b,122b)과 오버랩된다. 이로써, 상기 제1 및 제2 내부전극(121,122), 그리고 제3 내부전극(123)은 제1 내부전극(121)과 제2 내부전극(122) 사이에 직렬로 접속된 복수의 용량 성분을 가질 수 있다. Both ends 123a of the third
이러한 상기 제3 내부전극(123)은 보다 높은 용량을 얻기 위하여 적어도 두 장 이상이 연속하여 적층된 형태로 설계될 수 있다. The third
마찬가지로, 상기 제1 및 제2 내부전극(121,122)을 일 세라믹 시트의 양면에 인쇄,형성하여 상기 제1 및 제2 내부전극(121,122)이 연속적으로 적층되도록 설계할 수 있다. 또는, 본 발명의 다른 실시예로서 도 3과 도 4와 같이, 상기 제1 내부전극(121)이나 제2 내부전극(122)을 연속적으로 적층되도록 설계할 수 있다. Similarly, the first and second
상기 제1 내부전극(121)(또는 제2 내부전극(122))을 연속적으로 적층하기 위해서는, 양면에 상기 제1 내부전극(121)(또는 제2 내부전극(122))이 인쇄된 복수 개의 세라믹 시트와 어떠한 내부전극도 인쇄되지 않은 세라믹 시트를 교대로 적층한다.In order to continuously stack the first internal electrode 121 (or the second internal electrode 122), a plurality of first internal electrodes 121 (or second internal electrodes 122) printed on both surfaces thereof may be formed. The ceramic sheet and the ceramic sheet on which no internal electrodes are printed are alternately stacked.
이와 같이, 본 발명의 적층 커패시터(100)는 제1 내부전극(121)이나 제2 내부전극(122), 또는 제1 및 제2 내부전극(121,122)을 연속하여 적층함으로써 내부전극과 외부단자간의 연결 신뢰성을 향상시키고, 이에 따라, 상하층의 제1,2 내부전극들(121,122) 사이에 외부단자(130)와 연결되지 않는 제3 내부전극(123)을 구비함으로써 고용량의 커패시턴스를 확보하는 동시에 제품을 소형화시킬 수 있다. As described above, the
또한, 외부단자(130)와 접합하는 제1 내부전극(121)이나 제2 내부전극(122), 또는 제1 및 제2 내부전극(121,122)의 일단면이 넓어지게 됨에 따라, 내부전극과 외부단자간의 접촉저항을 낮출 수 있고, 이로 인하여, ESR(Equivalent Serier Resistance) 및 Q값 특성을 개선할 수 있다.
In addition, as one end surface of the first
여기서, 연속하여 적층되는 상기 제1 내부전극(121)(또는 제2 내부전극(122))의 개수가 많을수록 전술한 효과가 두드러지게 되나, 너무 많으면 적층 커패시터를 소형화하는데 어려움이 따르므로, 연속하여 적층되는 상기 제1 내부전극(121)(또는 제2 내부전극(122))의 개수는 이를 고려하여 적절하게 선택하는 것이 중요하다. In this case, the larger the number of the first internal electrodes 121 (or the second internal electrodes 122) stacked in succession becomes, the above-mentioned effect becomes more prominent. It is important to properly select the number of the first internal electrodes 121 (or the second internal electrodes 122) to be stacked in consideration of this.
한편, 연속하여 적층되는 상기 제1 내부전극(121)(또는 제2 내부전극(122)) 사이의 간격(t)은 1 내지 50㎛ 인 것이 바람직하다. 상기 간격(t)이 너무 작으면 전극간의 쇼트(short) 현상이 발생할 수 있고, 상기 간격(t)이 너무 크면 적층 커패시터의 소형화가 어려우므로, 간격(t)의 값은 상기 범위내에서 적절한 값을 가지도록 한다. On the other hand, it is preferable that the interval t between the first internal electrodes 121 (or the second internal electrodes 122) sequentially stacked is 1 to 50 μm. If the interval t is too small, a short phenomenon may occur between the electrodes, and if the interval t is too large, it is difficult to miniaturize the multilayer capacitor. Therefore, the value of the interval t is an appropriate value within the above range. To have.
다만, 상기 수치범위는 전극간의 단락을 회피하면서 본 발명의 효과가 구현되는 최적의 값을 한정하기 위한 것으로, 간격(t)이 상기 수치범위를 약간 벗어나더라도 본 발명의 목적에 부합되면 허용될 수 있음은 자명하다.
However, the numerical range is intended to limit the optimal value to implement the effect of the present invention while avoiding a short circuit between the electrodes, even if the interval (t) slightly outside the numerical range may be acceptable if the purpose of the present invention. It is self-evident.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
The foregoing detailed description illustrates the present invention. In addition, the foregoing description merely shows and describes preferred embodiments of the present invention, and the present invention can be used in various other combinations, modifications, and environments. That is, changes or modifications may be made within the scope of the concept of the invention disclosed in this specification, the scope equivalent to the disclosed contents, and / or the skill or knowledge in the art. The above-described embodiments are for explaining the best state in carrying out the present invention, the use of other inventions such as the present invention in other state known in the art, and the specific fields of application and uses of the present invention. Various changes are also possible. Accordingly, the detailed description of the invention is not intended to limit the invention to the disclosed embodiments. Also, the appended claims should be construed to include other embodiments.
100 : 본 발명에 따른 적층 커패시터
110 : 세라믹 본체
121 : 제1 내부전극
122 : 제2 내부전극
123 : 제3 내부전극
130 : 외부단자100: multilayer capacitor according to the present invention
110: ceramic body
121: first internal electrode
122: second internal electrode
123: third internal electrode
130: external terminal
Claims (5)
일단이 어느 한쪽의 외부단자와 연결되는 제1 내부전극;
상기 제1 내부전극과 소정 간격을 두고 대향 배치되고, 일단이 다른 한쪽의 외부단자와 연결되는 제2 내부전극; 및
상하층의 상기 제1 내부전극 및 제2 내부전극 사이에 배치되되, 적어도 두 장 이상이 연속하여 적층되며, 니켈(Ni) 및 구리(Cu) 중에서 선택되는 1종 이상을 포함하는 제3 내부전극;
을 포함하고,
상기 제 1 및 제2 내부전극이 적어도 두 장 이상 연속하여 적층되며,
연속하여 적층된 상기 제1 내부전극 또는 제2 내부전극 사이의 간격(t)은 1 내지 50㎛인 적층 커패시터.A multilayer capacitor comprising a ceramic body having a plurality of internal electrodes stacked therein and a pair of external terminals provided at both sides of the ceramic body,
A first internal electrode whose one end is connected to either external terminal;
A second internal electrode disposed to face the first internal electrode at a predetermined interval and having one end connected to the other external terminal; And
A third internal electrode disposed between the first internal electrode and the second internal electrode of the upper and lower layers, wherein at least two or more sheets are successively stacked, and including at least one selected from nickel (Ni) and copper (Cu); ;
Including,
The first and second internal electrodes are stacked in succession of at least two sheets,
The multilayer capacitor having a thickness (t) between the first internal electrode or the second internal electrode stacked in succession is 1 to 50 μm.
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