KR101539852B1 - Multi-Layered Ceramic Electronic Component - Google Patents

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KR101539852B1
KR101539852B1 KR1020130113127A KR20130113127A KR101539852B1 KR 101539852 B1 KR101539852 B1 KR 101539852B1 KR 1020130113127 A KR1020130113127 A KR 1020130113127A KR 20130113127 A KR20130113127 A KR 20130113127A KR 101539852 B1 KR101539852 B1 KR 101539852B1
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김성우
최재열
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이종호
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극을 포함하는 제1 액티브층; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치되며, 상기 제1 및 제2 내부 전극에 비해 상대적으로 폭이 좁게 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 액티브층; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극 및 상기 제3 및 제4 내부 전극과 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품을 제공한다.The present invention relates to a ceramic body comprising a plurality of dielectric layers stacked; A first active layer including a plurality of first and second internal electrodes disposed alternately through both end faces of the ceramic body with the dielectric layer interposed therebetween; And a plurality of third and fourth internal electrodes arranged to be alternately exposed through both end faces of the ceramic body with the dielectric layer interposed therebetween and having a width relatively narrower than that of the first and second internal electrodes, An active layer; And first and second external electrodes formed on both end faces of the ceramic body and connected to the first and second internal electrodes and the third and fourth internal electrodes; The multilayer ceramic electronic component comprising:

Description

적층 세라믹 전자부품 {Multi-Layered Ceramic Electronic Component}Multi-Layered Ceramic Electronic Component [0002]

본 발명은 적층 세라믹 전자부품에 관한 것이다.
The present invention relates to a multilayer ceramic electronic component.

세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors or thermistors.

이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.Among these ceramic electronic components, a multi-layered ceramic capacitor (MLCC) has advantages of small size, high capacity and easy mounting.

이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.Such a multilayer ceramic capacitor is a chip-type capacitor that is mounted on a circuit board of various electronic products such as a computer, a personal digital assistant (PDA), or a mobile phone and plays an important role in charging or discharging electricity. And have various sizes and laminated shapes.

특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.Particularly, with the recent miniaturization of electronic products, multilayer ceramic capacitors used in such electronic products are required to be miniaturized and have a high capacity.

이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.In order to miniaturize the product, a multilayer ceramic capacitor in which a large number of dielectric layers are laminated is manufactured to reduce the thickness of the dielectric layer and the internal electrode.

그런데, 종래의 적층 세라믹 커패시터는 제조 공정 중 유전체층을 적층하는 단계에서, 고온/고압의 프레스 조건이 적용되는 제조 공법의 특성상 하부에 위치한 내부 전극이 한쪽 방향으로 유동되는 얼라이먼트 틀어짐이 발생하여 칩의 한쪽 마진 감소가 발생할 수 있으며, 이는 적층 세라믹 커패시터의 신뢰성을 열화시키는 원인이 되는 것이다.
However, in the conventional multilayer ceramic capacitor, in the step of laminating the dielectric layers during the manufacturing process, due to the nature of the manufacturing method to which the high temperature / high pressure pressing condition is applied, the alignment of the inner electrode located at the bottom is caused to occur in one direction, A margin reduction may occur, which causes deterioration of the reliability of the multilayer ceramic capacitor.

하기 특허문헌 1 및 2는 적층 세라믹 커패시터를 개시하고 있으나, 특허문헌 1은 내부 전극이 용량부와 상대적으로 폭이 좁은 리드부로 구성된 것이며, 특허문헌 2는 적층 어긋남을 방지하기 위해 더미 전극을 추가한 사항을 개시한다.
Patent Documents 1 and 2 disclose a multilayer ceramic capacitor. However, Patent Document 1 discloses a multilayer ceramic capacitor in which the internal electrode is composed of a lead portion having a width narrower than that of the capacitor portion. Patent Document 2 discloses a multilayer ceramic capacitor in which a dummy electrode is added And

국내특허등록공보 10-0587006호Korean Patent Registration No. 10-0587006 일본특허공개공보 2005-056880호Japanese Patent Application Laid-Open No. 2005-056880

당 기술분야에서는, 적층 세라믹 전자부품의 제조 공정 중 유전체층을 적층하는 단계에서 하부의 얼라이먼트 틀어짐이 발생하여도 일정 수준 이상의 칩 마진을 확보할 수 있도록 하는 새로운 방안이 요구되어 왔다.
There is a need in the art for a new method of ensuring a chip margin of a certain level or more even if a lower alignment error occurs in the step of laminating the dielectric layers in the manufacturing process of the multilayer ceramic electronic component.

본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극을 포함하는 제1 액티브층; 상기 제1 액티브층 하부에 위치하며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치되며, 상기 제1 및 제2 내부 전극에 비해 상대적으로 폭이 좁게 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 액티브층; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극 및 상기 제3 및 제4 내부 전극과 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품을 제공한다.According to an aspect of the present invention, there is provided a ceramic body comprising: a ceramic body having a plurality of dielectric layers stacked; A first active layer including a plurality of first and second internal electrodes disposed alternately through both end faces of the ceramic body with the dielectric layer interposed therebetween; A plurality of third internal electrodes disposed below the first active layer and alternately exposed through both end faces of the ceramic body with the dielectric layer interposed therebetween, A second active layer including a fourth internal electrode; And first and second external electrodes formed on both end faces of the ceramic body and connected to the first and second internal electrodes and the third and fourth internal electrodes; The multilayer ceramic electronic component comprising:

본 발명의 일 실시 예에서, 상기 세라믹 본체의 폭-두께 단면에서, 상기 제2 액티브층은 상기 제1 액티브층의 중앙에 위치하도록 형성될 수 있다.In an embodiment of the present invention, in the width-thickness cross-section of the ceramic body, the second active layer may be formed to be located at the center of the first active layer.

본 발명의 일 실시 예에서, 상기 세라믹 본체의 폭-두께 단면에서, 상기 제2 액티브층은 상기 제1 액티브층의 폭 방향으로 오프셋되게 배치될 수 있다.In an embodiment of the present invention, in the width-thickness cross-section of the ceramic body, the second active layer may be disposed offset in the width direction of the first active layer.

본 발명의 일 실시 예에서, 상기 세라믹 본체의 폭 방향 마진부를 A로, 상기 제1 액티브층과 상기 제2 액티브층의 폭 차이를 B로 할 때. 2.5≤A/B≤5.0의 범위를 만족할 수 있다.In one embodiment of the present invention, when the width direction margin portion of the ceramic body is denoted by A and the width difference between the first active layer and the second active layer is denoted by B, 2.5 ≤ A / B ≤ 5.0.

본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극은 상기 제1 및 제2 내부 전극에 비해 그 폭이 20 내지 40 ㎛ 작게 형성될 수 있다.In one embodiment of the present invention, the third and fourth internal electrodes may be formed to have a width of 20 to 40 탆 smaller than the first and second internal electrodes.

본 발명의 일 실시 예에서, 상기 제2 액티브층의 상기 제3 및 제4 내부 전극은 3층 내지 20층의 유전체층과 내부 전극을 적층하여 구성될 수 있다.In an embodiment of the present invention, the third and fourth internal electrodes of the second active layer may be formed by laminating three to twenty dielectric layers and internal electrodes.

본 발명의 일 실시 예에서, 상기 세라믹 본체의 상하에 형성된 유전체 커버층을 더 포함할 수 있다.
In one embodiment of the present invention, the dielectric body may further include dielectric cover layers formed on and under the ceramic body.

본 발명의 일 실시 예에 따르면, 세라믹 본체의 하부는 상부 및 중앙부에 비해 폭이 좁은 내부 전극을 형성함으로써, 제조 공정 중 유전체층을 적층하는 단계에서 하부의 얼라이먼트 틀어짐이 발생하여 칩 마진 감소가 발생하더라도 일정 수준 이상의 폭 방향 마진부를 확보하여 칩의 기계적 강도 및 절연성을 확보함으로써, 적층 세라믹 커패시터의 신뢰성이 저하되는 것을 방지할 수 있는 효과가 있다.
According to an embodiment of the present invention, the lower portion of the ceramic body is formed with internal electrodes having a narrower width than the upper and middle portions, so that a lower alignment error occurs in the step of laminating the dielectric layers in the manufacturing process, There is an effect that the reliability of the multilayer ceramic capacitor can be prevented from being deteriorated by securing the mechanical strength and the insulation of the chip by securing the width direction margin portion of a certain level or more.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 유전체층, 제1 및 제2 내부전극, 제3 및 제4 내부전극 및 하부 커버층 중 일부를 나타낸 분해사시도이다.
도 4는 도 1의 세라믹 본체의 단면을 나타낸 측면도이다.1 is a perspective view showing a schematic structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a sectional view taken along the line A-A 'in Fig.
3 is an exploded perspective view showing a dielectric layer, first and second inner electrodes, third and fourth inner electrodes, and a part of a lower cover layer in the multilayer ceramic capacitor of FIG.
Fig. 4 is a side view showing a cross section of the ceramic body of Fig. 1;

이하, 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.Therefore, the shapes and sizes of the elements in the drawings and the like can be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings denote the same elements.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.In the drawings, like reference numerals are used throughout the drawings.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, to include an element throughout the specification does not exclude other elements unless specifically stated otherwise, but may include other elements.

본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.The present invention relates to a ceramic electronic component, and a ceramic electronic component according to an embodiment of the present invention includes a multilayer ceramic capacitor, an inductor, a piezoelectric element, a varistor, a chip resistor or a thermistor, The multilayer ceramic capacitor will be described.

또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 외부전극이 형성된 면을 좌우 측면으로 설정하여 설명하기로 한다.
In the present embodiment, for convenience of description, the surface on which the external electrodes of the ceramic body are formed is set as left and right sides.

도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 본체(110)와, 세라믹 본체(110) 내에 형성되며 제1 및 제2 내부 전극(121, 122)을 포함하는 제1 액티브층과, 상시 제1 액티브층 하부에 위치하며, 제3 및 제4 내부 전극(123, 124)을 포함하는 제2 액티브층과, 제1 및 제2 외부 전극(131, 132)을 포함한다.1 to 4, a multilayer ceramic capacitor 100 according to the present embodiment includes a ceramic body 110 in which a plurality of dielectric layers 111 are stacked, A first active layer including two internal electrodes 121 and 122 and a second active layer located below the first active layer and including third and fourth internal electrodes 123 and 124, And second external electrodes 131 and 132. [

상기 제1 액티브층은 복수의 제1 및 제2 내부전극(121, 122)을 포함하며, 세라믹 본체(110)의 상부 및 중앙부의 위치에 배치된다.The first active layer includes a plurality of first and second internal electrodes 121 and 122 and is disposed at a position of the upper and middle portions of the ceramic body 110.

상기 제2 액티브층은 복수의 제3 및 제4 내부전극(123, 124)을 포함하며, 상기 제1 액티브층의 하부, 즉 세라믹 본체(110)의 하부에 배치된다. 이때, 제3 및 제 4 내부 전극(123, 124)은 제1 및 제2 내부 전극(121, 122)에 비해 상대적으로 폭이 좁게 형성된다.The second active layer includes a plurality of third and fourth internal electrodes 123 and 124, and is disposed below the first active layer, that is, below the ceramic body 110. At this time, the third and fourth internal electrodes 123 and 124 are formed to be narrower in width than the first and second internal electrodes 121 and 122, respectively.

따라서, 제조 공정 중 유전체층을 적층하는 단계에서 하부의 얼라이먼트 틀어짐이 발생하여 칩 마진 감소가 발생하더라도 칩의 하부는 일정 수준 이상의 폭 방향 마진부를 확보하여 칩의 기계적 강도 및 절연성을 확보함으로써, 적층 세라믹 커패시터의 신뢰성이 저하되는 것을 방지할 수 있는 효과가 있다.Therefore, even if a lower alignment error occurs in the step of laminating the dielectric layers during the manufacturing process, the lower margin of the chip ensures a widthwise margin of a certain level or more to secure the mechanical strength and insulation of the chip, It is possible to prevent the reliability of the display device from deteriorating.

이때, 제3 및 제4 내부 전극(123, 124)은 바람직하게 제1 및 제2 내부 전극(121, 122)에 비해 그 폭이 20 내지 40 ㎛ 더 작게 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In this case, the third and fourth inner electrodes 123 and 124 may be formed to have a width of 20 to 40 mu m smaller than the first and second inner electrodes 121 and 122, It is not.

또한, 상기 제2 액티브층의 제3 및 제4 내부 전극(123, 124)은 바람직하게 3층 내지 20층의 유전체층과 내부 전극을 적층하여 구성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the third and fourth internal electrodes 123 and 124 of the second active layer may be formed by laminating three to twenty dielectric layers and internal electrodes, but the present invention is not limited thereto.

또한, 상기 제2 액티브층은 상기 제1 액티브층의 중앙에 위치하도록 형성될 수 있으며, 필요시 상기 제1 액티브층의 폭 방향으로 오프셋되게 배치될 수 있다.In addition, the second active layer may be formed to be positioned at the center of the first active layer, and may be disposed offset, if necessary, in the width direction of the first active layer.

또한, 세라믹 본체(110)의 폭 방향 마진부를 A로, 상기 제1 액티브층과 상기 제2 액티브층의 폭 차이를 B로 할 때, 설계 마진 대비 하부 틀어짐 정도를 나타내는 A/B는, 2.5≤A/B≤5.0의 범위를 만족할 수 있다.
Further, A / B, which indicates the degree of undercut relative to the design margin when the width direction margin portion of the ceramic body 110 is A and the width difference between the first active layer and the second active layer is B, A / B? 5.0 can be satisfied.

하기 표 1은 본 발명이 적용되는 20개의 시료에 대한 설계 마진 대비 하부 틀어짐 정도를 측정하여 나타낸 것이다.
Table 1 below shows measurement results of the degree of subtle shear versus design margin for 20 samples to which the present invention is applied.

　 설계마진(%)Design margin (%) 하부 틀어짐(%)Lower strain (%) 설계마진/하부틀어짐Design margins / bottom distortion 최소at least 100 100 17 17 5.9 5.9 최대maximum 100 100 45 45 2.2 2.2 평균Average 100 100 30 30 3.3 3.3 1 One 100 100 42 42 2.4 2.4 2 2 100 100 31 31 3.2 3.2 3 3 100 100 25 25 3.9 3.9 4 4 100 100 40 40 2.5 2.5 5 5 100 100 45 45 2.2 2.2 6 6 100 100 37 37 2.7 2.7 7 7 100 100 17 17 5.9 5.9 8 8 100 100 40 40 2.5 2.5 9 9 100 100 17 17 5.9 5.9 10 10 100 100 25 25 3.9 3.9 11 11 100 100 37 37 2.7 2.7 12 12 100 100 23 23 4.4 4.4 13 13 100 100 17 17 5.9 5.9 14 14 100 100 42 42 2.4 2.4 15 15 100 100 17 17 5.9 5.9 16 16 100 100 28 28 3.5 3.5 17 17 100 100 28 28 3.5 3.5 18 18 100 100 34 34 3.0 3.0 19 19 100 100 37 37 2.7 2.7 20 20 100 100 20 20 5.1 5.1

상기 표 1을 참조하면, 적층 단계에서의 하부 틀어짐이 발생되는 수준은 설계 마진 대비 17 내지 45 %의 수준으로 설계 마진/하부 틀어짐의 범위(A/B)는 2.2 내지 5.9일 수 있다.Referring to Table 1, the level at which the undercut in the lamination step is generated is 17 to 45% of the design margin, and the range of the design margin / undercut (A / B) is 2.2 to 5.9.

다만, 상기 A/B가 2.5 미만인 시료 1, 5 및 14의 경우 상기 제2 액티브층의 면적이 적층 오차 범위와 동일하게 되는 문제점이 발생할 수 있다.However, in the case of Samples 1, 5 and 14 in which the A / B is less than 2.5, the area of the second active layer may be equal to the stacking error range.

또한, 상기 A/B가 5.0을 초과하는 시료 7, 9, 13, 15 및 20의 경우 상기 제2 액티브층을 적용함으로써 얻고자 하는 작용, 즉 제조 공정 중 유전체층 적층 단계에서 하부의 얼라이먼트 틀어짐이 발생하여 칩 마진 감소가 발생하는 경우 일정 수준의 폭 방향 마진부를 확보하고자 하는 작용이 크게 나타나지 않아 적층 세라믹 커패시터의 신뢰성이 저하되는 것을 방지하는 효과가 미비하게 나타날 수 있다.Further, in the case of Samples 7, 9, 13, 15 and 20 in which the A / B ratio exceeds 5.0, the action to be obtained by applying the second active layer, that is, the lower alignment slippage in the dielectric layer stacking step Therefore, when the chip margin is reduced, the effect of securing a certain level of widthwise margin does not appear. Therefore, the effect of preventing the reliability of the multilayer ceramic capacitor from deteriorating may be insufficient.

따라서, 본 발명의 설계 마진 대비 하부 틀어짐 정도를 나타내는 A/B의 바람직한 범위는, 2.5≤A/B≤5.0 임을 알 수 있다.
Therefore, it can be understood that the preferable range of A / B, which indicates the degree of subtle deformation relative to the design margin of the present invention, is 2.5? A / B? 5.0.

세라믹 본체(110)는 복수의 유전체층(111)을 적층하여 형성할 수 있다.The ceramic body 110 may be formed by laminating a plurality of dielectric layers 111.

이때, 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.At this time, the plurality of dielectric layers 111 constituting the ceramic body 110 may be integrated so that the boundaries between the adjacent dielectric layers 111 can not be confirmed in the sintered state.

또한, 세라믹 본체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.The shape of the ceramic body 110 is not particularly limited, but may be generally rectangular parallelepiped.

또한, 세라믹 본체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(1)를 구성할 수 있다.The dimensions of the ceramic body 110 are not particularly limited. For example, the ceramic body 110 may be formed to have a size of 0.6 mm x 0.3 mm or the like to constitute the multilayer ceramic capacitor 1 having a high capacity of 1.0 mm or more.

또한, 필요시 세라믹 본체(110)의 최외곽 면, 도면 상으로 상하면에 소정 두께의 유전체 커버층(113, 114)을 형성할 수 있다.In addition, dielectric cover layers 113 and 114 having a predetermined thickness can be formed on the outermost surface of the ceramic body 110, as shown in FIG.

이때, 유전체 커버층(113, 114)은 필요시 2 개 이상을 상하 방향으로 적층하여 형성할 수 있다.At this time, the dielectric cover layers 113 and 114 can be formed by stacking two or more dielectric layers in the vertical direction if necessary.

이 유전체 커버층(113, 114)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부전극을 포함하지 않는다는 점에서 차이를 갖는다.
The dielectric cover layers 113 and 114 have the same composition as that of the dielectric layer 111 and do not include internal electrodes.

이러한 세라믹 본체(110)를 구성하는 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.The dielectric layer 111 constituting the ceramic body 110 may include a ceramic powder, for example, a BaTiO 3 ceramic powder.

BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.The BaTiO 3 based ceramic powder, some employ such a BaTiO 3 Ca or Zr (Ba 1 -x Ca x) TiO 3, Ba (Ti 1 - y Ca y) O 3, (Ba 1 - x Ca x) (Ti 1 - y Zr y ) O 3, or Ba (Ti 1 - y Zr y ) O 3 , but the present invention is not limited thereto.

세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The average particle diameter of the ceramic powder may be 0.8 탆 or less, more preferably 0.05 to 0.5 탆, but the present invention is not limited thereto.

유전체층(111)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.The dielectric layer 111 may further include at least one of a transition metal oxide, a carbide, a rare earth element, or Mg and Al together with a ceramic powder, if necessary.

또한, 유전체층(111)의 두께는 적층 세라믹 커패시터(1)의 용량 설계에 따라 임의로 변경할 수 있다.The thickness of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor 1. [

본 실시 형태에서 유전체층(111)의 두께는 각각 1.0 ㎛ 이하로 구성할 수 있으며, 바람직하게는 0.01 내지 1.0 ㎛이나, 본 발명이 이에 한정되는 것은 아니다.
In the present embodiment, the thickness of the dielectric layer 111 may be 1.0 μm or less, preferably 0.01 to 1.0 μm, but the present invention is not limited thereto.

제1 및 제2 내부전극(121, 122)과 제3 및 제4 내부전극(123, 124)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.The first and second inner electrodes 121 and 122 and the third and fourth inner electrodes 123 and 124 may be formed of a conductive paste containing a conductive metal.

이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
At this time, the conductive metal may be Ni, Cu, Pd, or an alloy thereof, but the present invention is not limited thereto.

제1 및 제2 내부전극(121, 122)과 제3 및 제4 내부전극(123, 124)은 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄하고, 이 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층한 후 소성하여 세라믹 본체(110)로 형성할 수 있다.The first and second internal electrodes 121 and 122 and the third and fourth internal electrodes 123 and 124 are formed on the ceramic green sheet forming the dielectric layer 111 by a printing method such as a screen printing method or a gravure printing method An internal electrode layer may be printed with a conductive paste, the ceramic green sheets printed with the internal electrode layers may be alternately laminated and then fired to form the ceramic body 110.

따라서, 이렇게 제1 및 제2 내부전극(121, 122)과 제3 및 제4 내부전극(123, 124)이 중첩되는 영역에 의하여 정전용량을 형성하게 된다.Thus, the electrostatic capacitance is formed by the region where the first and second internal electrodes 121 and 122 and the third and fourth internal electrodes 123 and 124 are overlapped.

이때, 제1 및 제2 내부전극(121, 122)과 제3 및 제4 내부전극(123, 124)은 서로 다른 극성을 갖는 내부전극이 상하 방향을 따라 세라믹 본체(110)의 양측 면을 통해 번갈아 노출되도록 구성할 수 있다.At this time, the first and second inner electrodes 121 and 122 and the third and fourth inner electrodes 123 and 124 are connected to each other through the two side surfaces of the ceramic body 110 along the vertical direction, Alternately, they can be configured to be exposed.

또한, 제1 및 제2 내부전극(121, 122)과 제3 및 제4 내부전극(123, 124)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The thicknesses of the first and second inner electrodes 121 and 122 and the third and fourth inner electrodes 123 and 124 may be determined depending on the application. For example, considering the size of the ceramic body 110 And may be determined to be in the range of 0.2 to 1.0 mu m, but the present invention is not limited thereto.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111, 112 ; 유전체층 113, 114 ; 유전체 커버층
121 , 122 ; 제1 및 제2 내부전극 123, 124 ; 제3 및 제4 내부 전극
131, 132 ; 제1 및 제2 외부전극100; A multilayer ceramic capacitor 110; Ceramic body
111, 112; Dielectric layers 113 and 114; Dielectric cover layer
121, 122; First and second internal electrodes 123 and 124; The third and fourth internal electrodes
131, 132; The first and second outer electrodes

Claims (8)

복수의 유전체층이 적층된 세라믹 본체;
상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극을 포함하는 제1 액티브층;
상기 제1 액티브층 하부에 위치하며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치되며, 상기 제1 및 제2 내부 전극에 비해 상대적으로 폭이 좁게 형성된 복수의 제3 및 제4 내부 전극을 포함하는 제2 액티브층; 및
상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극 및 상기 제3 및 제4 내부 전극과 각각 연결된 제1 및 제2 외부 전극; 을 포함하며,
상기 세라믹 본체의 폭 방향 마진부를 A로, 상기 제1 액티브층과 상기 제2 액티브층의 폭 차이를 B로 할 때, 2.5≤A/B≤5.0의 범위를 만족하는 적층 세라믹 전자부품.
A ceramic body in which a plurality of dielectric layers are stacked;
A first active layer including a plurality of first and second internal electrodes disposed alternately through both end faces of the ceramic body with the dielectric layer interposed therebetween;
A plurality of third internal electrodes disposed below the first active layer and alternately exposed through both end faces of the ceramic body with the dielectric layer interposed therebetween, A second active layer including a fourth internal electrode; And
First and second external electrodes formed on both end faces of the ceramic body and connected to the first and second internal electrodes and the third and fourth internal electrodes, respectively; / RTI >
Wherein a width direction margin portion of the ceramic body is A, and a width difference between the first active layer and the second active layer is B, the multilayer ceramic electronic device satisfies a relationship of 2.5? A / B? 5.0.
제1항에 있어서,
상기 세라믹 본체의 폭-두께 단면에서, 상기 제2 액티브층은 상기 제1 액티브층의 중앙에 위치하도록 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein in the width-thickness cross-section of the ceramic body, the second active layer is formed to be located at the center of the first active layer.
삭제delete 제1항에 있어서,
상기 세라믹 본체의 폭-두께 단면에서, 상기 제2 액티브층은 상기 제1 액티브층의 폭 방향으로 오프셋되게 배치된 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein in the width-thickness cross-section of the ceramic body, the second active layer is arranged offset in the width direction of the first active layer.
삭제delete 제1항에 있어서,
상기 제3 및 제4 내부 전극은 상기 제1 및 제2 내부 전극에 비해 그 폭이 20 내지 40 ㎛ 작게 형성되는 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the third and fourth internal electrodes are formed to have a width of 20 to 40 mu m smaller than the first and second internal electrodes.
제1항에 있어서,
상기 제2 액티브층의 상기 제3 및 제4 내부 전극은 3층 내지 20층의 유전체층과 내부 전극을 적층하여 구성된 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the third and fourth internal electrodes of the second active layer are formed by laminating three to twenty dielectric layers and internal electrodes.
제1항에 있어서,
상기 세라믹 본체의 상하에 형성된 유전체 커버층을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.The method according to claim 1,
And a dielectric cover layer formed on and under the ceramic body.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR20190106622A (en) 2018-03-09 2019-09-18 삼성전기주식회사 Multilayered capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297566A (en) * 1998-04-07 1999-10-29 Murata Mfg Co Ltd Multilayer ceramic electronic component
JP2000040634A (en) * 1998-07-24 2000-02-08 Matsushita Electric Ind Co Ltd Manufacture of laminated ceramic capacitor
JP2006324576A (en) * 2005-05-20 2006-11-30 Tdk Corp Laminated electronic component
JP2012190874A (en) * 2011-03-09 2012-10-04 Taiyo Yuden Co Ltd Multilayer ceramic capacitor and manufacturing method therefor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297566A (en) * 1998-04-07 1999-10-29 Murata Mfg Co Ltd Multilayer ceramic electronic component
JP2000040634A (en) * 1998-07-24 2000-02-08 Matsushita Electric Ind Co Ltd Manufacture of laminated ceramic capacitor
JP2006324576A (en) * 2005-05-20 2006-11-30 Tdk Corp Laminated electronic component
JP2012190874A (en) * 2011-03-09 2012-10-04 Taiyo Yuden Co Ltd Multilayer ceramic capacitor and manufacturing method therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101740825B1 (en) * 2015-12-04 2017-05-26 삼성전기주식회사 Multilayer capacitor and board having the same
US10283268B2 (en) 2015-12-04 2019-05-07 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor and board having the same

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