KR20140122435A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20140122435A
KR20140122435A KR1020130039101A KR20130039101A KR20140122435A KR 20140122435 A KR20140122435 A KR 20140122435A KR 1020130039101 A KR1020130039101 A KR 1020130039101A KR 20130039101 A KR20130039101 A KR 20130039101A KR 20140122435 A KR20140122435 A KR 20140122435A
Authority
KR
South Korea
Prior art keywords
particles
semiconductor device
manufacturing
forming
material layer
Prior art date
Application number
KR1020130039101A
Other languages
English (en)
Other versions
KR101961387B1 (ko
Inventor
하태정
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130039101A priority Critical patent/KR101961387B1/ko
Priority to US13/972,793 priority patent/US9105575B2/en
Publication of KR20140122435A publication Critical patent/KR20140122435A/ko
Application granted granted Critical
Publication of KR101961387B1 publication Critical patent/KR101961387B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Abstract

본 기술은 반도체 장치의 제조 방법에 관한 것이다. 본 기술에 따른 반도체 장치의 제조 방법은, 친수성 표면을 갖는 절연층들 사이에 일 방향으로 서로 평행하게 연장되며, 소수성 표면을 갖는 제1 배선들을 형성하는 단계; 상기 절연층들의 상부에 친수성 표면을 갖는 입자들을 자기정렬 방식으로 형성하여 상기 제1 배선들을 일정한 간격으로 노출시키는 단계; 노출된 상기 제1 배선들의 상부에 가변 저항 소자들을 형성하는 단계; 및 상기 입자들을 제거하는 단계를 포함할 수 있다. 본 기술에 따르면, 포토리소그래피 및 식각 공정 없이 미세 패턴을 형성할 수 있으며, 이에 따라 반도체 장치의 제조 공정을 단순화함과 동시에 제조 비용도 절감할 수 있을 뿐만 아니라 식각 손상을 원천적으로 방지할 수 있다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 인가되는 전압 또는 전류에 따라 저항이 변화되어 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항층을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화되어 적어도 서로 다른 두 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
그 중에서 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 필라멘트(Filament) 형태의 전류 통로가 생성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 형태의 전류 통로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 형태의 전류 통로가 소멸된 경우 저항이 높은 상태가 된다.
본 발명의 일 실시예는, 포토리소그래피 및 식각 공정 없이 미세 패턴을 형성함으로써 제조 공정을 단순화함과 동시에 제조 비용도 절감할 수 있을 뿐만 아니라 식각 손상을 원천적으로 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 친수성 표면을 갖는 절연층들 사이에 일 방향으로 서로 평행하게 연장되며, 소수성 표면을 갖는 제1 배선들을 형성하는 단계; 상기 절연층들의 상부에 친수성 표면을 갖는 입자들을 자기정렬 방식으로 형성하여 상기 제1 배선들을 일정한 간격으로 노출시키는 단계; 노출된 상기 제1 배선들의 상부에 가변 저항 소자들을 형성하는 단계; 및 상기 입자들을 제거하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 친수성 표면을 갖는 절연층들 사이에 일 방향으로 서로 평행하게 연장되며, 소수성 표면을 갖는 제1 배선들을 형성하는 단계; 상기 절연층들의 상부에 친수성 표면을 갖는 제1 입자들을 자기정렬 방식으로 형성하여 상기 제1 배선들을 일정한 간격으로 노출시키는 단계; 노출된 상기 제1 배선들의 상부에 제1 물질층을 형성하는 단계; 및 상기 제1 입자들을 제거하는 단계를 포함할 수 있다.
본 기술에 따르면, 포토리소그래피 및 식각 공정 없이 미세 패턴을 형성할 수 있으며, 이에 따라 반도체 장치의 제조 공정을 단순화함과 동시에 제조 비용도 절감할 수 있을 뿐만 아니라 식각 손상을 원천적으로 방지할 수 있다.
도 1a 내지 도 7b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a 내지 도 14b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15a 내지 도 16b는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이(MCA)를 나타내는 사시도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 7b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 여기서, 도 Na(N=1~7)는 레이아웃을 나타내는 평면도이고, 도 Nb(N=1~7)는 도 Na(N=1~7)의 A-A' 선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 제1 절연층(110)을 형성한다. 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판 또는 SOI(Silicon-On-Insulator) 기판을 기반으로 할 수 있으며, 본 단면도에는 도시되지 않았으나 반도체 장치를 구동하기 위한 주변 회로를 포함할 수 있다. 한편, 제1 절연층(110)은 친수성(Hydrophilic) 표면을 갖는 절연 물질로 형성하되, 예컨대 실리콘 산화물(SiO2) 등과 같은 산화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 제1 절연층(110)을 선택적으로 식각하여 트렌치를 형성한 후, 이 트렌치 내에 제1 배선(120)을 형성한다. 제1 배선(120)은 소수성(Hydrophobic) 표면을 갖는 도전 물질로 형성하되, 예컨대 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물을 증착하여 형성할 수 있다. 구체적으로 제1 배선(120)은 전술한 바와 같은 도전 물질을 상기 트렌치를 매립하는 두께로 증착한 후, 제1 절연층(110)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 제1 배선(120)은 제1 절연층(110)들 사이에서 복수 개가 서로 평행하게 일 방향으로 연장될 수 있으며, 후술하는 친수성 입자의 크기가 제한적이므로 각각의 제1 배선(120) 및 이들 사이의 제1 절연층(110)의 폭은 15nm 이하가 되도록 할 수 있다.
도 2a 및 도 2b를 참조하면, 제1 절연층(110) 및 제1 배선(120) 상에 친수성 입자(130)들을 도포한다. 친수성 입자(130)는 친수성 표면을 갖는 입자로서 실질적으로 구(Sphere) 형태를 가질 수 있으며, 스핀 코팅(Spin Coating) 방식을 통해 단분자층으로 도포될 수 있다. 특히, 표면이 소수성인 제1 배선(120)과 친수성 입자(130) 사이에는 반발력이 작용하고, 표면이 친수성인 제1 절연층(110)과 친수성 입자(130) 사이에는 정전기적 인력이 작용함에 따라 친수성 입자(130)는 제1 절연층(110)의 상부에 자기정렬(Self-Aligned)될 수 있다. 한편, 친수성 입자(130)는 제1 절연층(110)이 연장되는 방향 및 이와 교차하는 방향으로 인접하는 것끼리 서로 연결될 수 있으며, 이에 따라 친수성 입자(130)들이 맞닿은 곳 부근의 제1 배선(120)은 친수성 입자(130)들에 의해 덮일 수 있다. 결국 제1 배선(120)은 친수성 입자(130)들에 의해 일정한 간격으로 노출될 수 있다.
여기서, 친수성 입자(130)는 폴리에틸렌 옥사이드(Polyethylene Oxide; PEO) 등과 같은 친수성 중합체(Polymer) 또는 미셀(Micelle)일 수 있다. 구체적으로 보면, 친수성인 머리 부분과 소수성인 꼬리 부분을 갖는 양친매성(Amphipathic) 물질, 예컨대 계면활성제(Surfactant)를 물 또는 알콜류의 친수성 용매에 녹이면, 친수성인 머리 부분은 극성 분자 간의 정전기적 인력에 의해 밖으로 향하고 소수성인 꼬리 부분은 친수성 분자와의 반발력에 의해 안으로 향하여 열역학적으로 안정하게 회합되는데, 이에 따라 생성된 회합체를 미셀이라고 한다.
도 3a 및 도 3b를 참조하면, 친수성 입자(130)들이 형성된 결과물 상에 제1 물질층(140)을 형성한다. 제1 물질층(140)은 단차 피복성(Step Coverage)이 불량한 스퍼터링(Sputtering) 등의 물리 증착(Physical Vapor Deposition; PVD) 방식을 통해 증착될 수 있으며, 이에 따라 친수성 입자(130)들 및 이들 사이로 노출된 제1 배선(120)의 상부에 증착된 제1 물질층(140)은 서로 분리될 수 있다. 한편, 제1 물질층(140)은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물 또는 도핑된 실리콘 중 어느 하나 이상을 포함하는 전극층일 수 있다.
도 4a 및 도 4b를 참조하면, 제1 물질층(140) 상에 제2 물질층(150)을 형성한다. 제2 물질층(150)은 단차 피복성이 불량한 스퍼터링 등의 물리 증착(PVD) 방식을 통해 증착될 수 있으며, 이에 따라 친수성 입자(130)들 및 이들 사이로 노출된 제1 배선(120)의 상부에 증착된 제2 물질층(150)은 서로 분리될 수 있다. 한편, 제2 물질층(150)은 산소 공공(Vacancy)이나 이온의 이동에 의해 전기저항이 변하는 물질 또는 상변화(Phase Change)에 의해 전기저항이 변하는 물질을 포함하는 가변 저항층일 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질로는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질 및 티타늄 산화물(TiO2, Ti4O7), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO) 등이 있다. 또한, 상변화에 의해 전기저항이 변하는 물질로는 열에 의해 결정질 상태와 비정질 상태 상호 간에 전환될 수 있는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe)와 같은 칼코게나이드(Chalcogenide) 계열의 물질 등이 있다.
도 5a 및 도 5b를 참조하면, 제2 물질층(150) 상에 제3 물질층(160)을 형성한다. 제3 물질층(160)은 단차 피복성이 불량한 스퍼터링 등의 물리 증착(PVD) 방식을 통해 증착될 수 있으며, 이에 따라 친수성 입자(130)들 및 이들 사이로 노출된 제1 배선(120)의 상부에 증착된 제3 물질층(160)은 서로 분리될 수 있다. 한편, 제3 물질층(160)은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물 또는 도핑된 실리콘 중 어느 하나 이상을 포함하는 전극층일 수 있다.
도 6a 및 도 6b를 참조하면, 300℃ 이상의 열처리 공정 또는 리프트 오프(Lift-off) 등의 공정을 수행하여 친수성 입자(130)들을 제거한다. 이때 친수성 입자(130)들의 상부에 증착된 제1 내지 제3 물질층(140, 150, 160)은 친수성 입자(130)들과 함께 제거될 수 있으며, 본 공정 결과 제1 배선(120) 상에 제1 내지 제3 물질층(140, 150, 160)이 순차로 적층된 기둥(Pillar) 형태의 구조물이 잔류할 수 있다. 한편, 잔류하는 구조물은 복수 개가 매트릭스(Matrix) 형태로 배열될 수 있고, 그 높이는 오버행(Overhang)이 발생하는 것을 방지하기 위해 친수성 입자(130)의 반경 이하가 되도록 할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 내지 제3 물질층(140, 150, 160)이 적층된 구조물들 사이의 공간을 매립하는 제2 절연층(170)을 형성한다. 제1 배선(120) 상에 적층된 제1 내지 제3 물질층(140, 150, 160)은 인가되는 전압 또는 전류에 따라 저항이 변화되어 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항 소자를 구성할 수 있으며, 제2 절연층(170)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 제3 물질층(160)의 상부에 접속되는 제2 배선(180)을 형성한다. 제2 배선(180)은 도전 물질, 예컨대 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물을 증착하여 형성할 수 있다. 한편, 제2 배선(180)은 제1 배선(120)과 교차하는 방향으로 복수 개가 서로 평행하게 연장될 수 있다.
도 8a 내지 도 14b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 여기서, 도 Na(N=8~14)는 레이아웃을 나타내는 평면도이고, 도 Nb(N=8~14)는 도 Na(N=8~14)의 A-A' 선에 따른 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 1a 및 도 1b의 공정을 수행한 후, 도 8a 및 도 8b의 공정을 수행한다.
도 8a 및 도 8b를 참조하면, 제1 절연층(110) 및 제1 배선(120) 상에 제1 친수성 입자(132)들을 도포한다. 제1 친수성 입자(132)는 친수성 표면을 갖는 입자로서 폴리에틸렌 옥사이드(PEO) 등과 같은 친수성 중합체 또는 미셀일 수 있다. 한편, 제1 친수성 입자(132)는 실질적으로 구 형태를 가질 수 있고, 스핀 코팅 방식을 통해 단분자층으로 도포될 수 있다. 특히, 제1 친수성 입자(132)는 표면이 친수성인 제1 절연층(110)의 상부에 자기정렬될 수 있으며, 제1 절연층(110)이 연장되는 방향 및 이와 교차하는 방향으로 인접하는 것끼리 서로 연결될 수 있다. 이에 따라 제1 친수성 입자(132)들이 맞닿은 곳 부근의 제1 배선(120)은 제1 친수성 입자(132)들에 의해 덮이게 되고, 결국 제1 배선(120)은 제1 친수성 입자(132)들에 의해 일정한 간격으로 노출될 수 있다.
이어서, 제1 친수성 입자(132)들이 형성된 결과물 상에 제1 물질층(140)을 형성한다. 제1 물질층(140)은 단차 피복성이 불량한 스퍼터링 등의 물리 증착(PVD) 방식을 통해 증착될 수 있으며, 이에 따라 제1 친수성 입자(132)들 및 이들 사이로 노출된 제1 배선(120)의 상부에 증착된 제1 물질층(140)은 서로 분리될 수 있다. 한편, 제1 물질층(140)은 금속, 금속 질화물 또는 도핑된 실리콘 중 어느 하나 이상을 포함하는 전극층일 수 있다.
도 9a 및 도 9b를 참조하면, 300℃ 이상의 열처리 공정 또는 리프트 오프 등의 공정을 수행하여 제1 친수성 입자(132)들을 제거한다. 이때 제1 친수성 입자(132)들의 상부에 증착된 제1 물질층(140)은 제1 친수성 입자(132)들과 함께 제거될 수 있으며, 본 공정 결과 제1 배선(120) 상에 잔류하는 제1 물질층(140)은 복수 개가 매트릭스 형태로 배열될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 절연층(110) 및 제1 배선(120) 상에 제2 친수성 입자(134)들을 도포한다. 제2 친수성 입자(134)는 친수성 표면을 갖는 입자로서 폴리에틸렌 옥사이드(PEO) 등과 같은 친수성 중합체 또는 미셀일 수 있다. 한편, 제2 친수성 입자(134)는 실질적으로 구 형태를 가질 수 있고, 스핀 코팅 방식을 통해 단분자층으로 도포될 수 있다. 특히, 제1 물질층(140)에 의해 단차가 발생함에 따라 제2 친수성 입자(134)는 제1 친수성 입자(132)가 제거된 제1 절연층(110)의 상부에 자기정렬될 수 있으며, 제1 절연층(110)이 연장되는 방향 및 이와 교차하는 방향으로 인접하는 것끼리 서로 연결될 수 있다.
이어서, 제2 친수성 입자(134)들이 형성된 결과물 상에 제2 물질층(150)을 형성한다. 제2 물질층(150)은 단차 피복성이 불량한 스퍼터링 등의 물리 증착(PVD) 방식을 통해 증착될 수 있으며, 이에 따라 제2 친수성 입자(134)들 및 이들 사이로 노출된 제1 물질층(140)의 상부에 증착된 제2 물질층(150)은 서로 분리될 수 있다. 한편, 제2 물질층(150)은 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질 또는 상변화에 의해 전기저항이 변하는 물질을 포함하는 가변 저항층일 수 있다.
도 11a 및 도 11b를 참조하면, 300℃ 이상의 열처리 공정 또는 리프트 오프 등의 공정을 수행하여 제2 친수성 입자(134)들을 제거한다. 이때 제2 친수성 입자(134)들의 상부에 증착된 제2 물질층(150)은 제2 친수성 입자(134)들과 함께 제거될 수 있으며, 본 공정 결과 제1 물질층(140) 상에 제2 물질층(150)이 잔류할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 절연층(110) 및 제1 배선(120) 상에 제3 친수성 입자(136)들을 도포한다. 제3 친수성 입자(136)는 친수성 표면을 갖는 입자로서 폴리에틸렌 옥사이드(PEO) 등과 같은 친수성 중합체 또는 미셀일 수 있다. 한편, 제3 친수성 입자(136)는 실질적으로 구 형태를 가질 수 있고, 스핀 코팅 방식을 통해 단분자층으로 도포될 수 있다. 특히, 제1 및 제2 물질층(140, 150)에 의해 단차가 발생함에 따라 제3 친수성 입자(136)는 제2 친수성 입자(134)가 제거된 제1 절연층(110)의 상부에 자기정렬될 수 있으며, 제1 절연층(110)이 연장되는 방향 및 이와 교차하는 방향으로 인접하는 것끼리 서로 연결될 수 있다.
이어서, 제3 친수성 입자(136)들이 형성된 결과물 상에 제3 물질층(160)을 형성한다. 제3 물질층(160)은 단차 피복성이 불량한 스퍼터링 등의 물리 증착(PVD) 방식을 통해 증착될 수 있으며, 이에 따라 제3 친수성 입자(136)들 및 이들 사이로 노출된 제2 물질층(150)의 상부에 증착된 제3 물질층(160)은 서로 분리될 수 있다. 한편, 제3 물질층(160)은 금속, 금속 질화물 또는 도핑된 실리콘 중 어느 하나 이상을 포함하는 전극층일 수 있다.
도 13a 및 도 13b를 참조하면, 300℃ 이상의 열처리 공정 또는 리프트 오프 등의 공정을 수행하여 제3 친수성 입자(136)들을 제거한다. 이때 제3 친수성 입자(136)들의 상부에 증착된 제3 물질층(160)은 제3 친수성 입자(136)들과 함께 제거될 수 있으며, 본 공정 결과 제2 물질층(150) 상에 제3 물질층(160)이 잔류할 수 있다.
도 14a 및 도 14b를 참조하면, 제1 내지 제3 물질층(140, 150, 160)이 적층된 구조물들 사이의 공간을 매립하는 제2 절연층(170)을 형성한다. 제1 배선(120) 상에 적층된 제1 내지 제3 물질층(140, 150, 160)은 가변 저항 소자를 구성할 수 있으며, 제2 절연층(170)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 제3 물질층(160)의 상부에 접속되는 제2 배선(180)을 형성한다. 제2 배선(180)은 도전 물질, 예컨대 금속 또는 금속 질화물을 증착하여 형성할 수 있다. 한편, 제2 배선(180)은 제1 배선(120)과 교차하는 방향으로 복수 개가 서로 평행하게 연장될 수 있다.
이상의 제2 실시예에서는 복수의 물질층이 적층된 구조물을 형성함에 있어서, 각 물질층의 증착 시마다 마스크 역할을 하는 친수성 입자들을 도포하고 제거하는 것을 반복함으로써 증착 시에 오버행이 발생하는 것을 더욱 효과적으로 방지할 수 있다.
도 15a 내지 도 16b는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 여기서, 도 Na(N=15~16)는 레이아웃을 나타내는 평면도이고, 도 Nb(N=15~16)는 도 Na(N=15~16)의 A-A' 선에 따른 단면도이다. 본 실시예를 설명함에 있어서, 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 15a 및 도 15b를 참조하면, 반도체 장치를 구동하기 위한 주변 회로와 같은 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 제1 절연층(110)들 및 이들 사이에서 일 방향으로 서로 평행하게 연장되는 제1 배선(120)들을 형성한다. 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 SOI 기판을 기반으로 할 수 있으며, 제1 절연층(110)은 친수성 표면을 갖는 산화막 계열의 물질을 증착하여 형성할 수 있다. 한편, 제1 배선(120)은 소수성 표면을 갖는 도전 물질로 형성하되, 예컨대 금속 또는 금속 질화물을 증착하여 형성할 수 있다.
이어서, 에치백(Etch-back) 등의 공정을 수행하여 제1 절연층(110)의 상부를 일부 제거한다. 제1 절연층(110)은 1nm 내지 5nm의 깊이로 제거될 수 있으며, 이에 따라 제1 절연층(110)의 상면이 제1 배선(120)의 상면보다 낮아져 제1 절연층(110)과 제1 배선(120) 간에 단차가 발생할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 절연층(110) 및 제1 배선(120) 상에 실질적으로 구 형태를 갖는 친수성 입자(130)들을 도포한다. 친수성 입자(130)는 친수성 표면을 갖는 입자로서 폴리에틸렌 옥사이드(PEO) 등과 같은 친수성 중합체 또는 미셀일 수 있으며, 스핀 코팅 방식을 통해 단분자층으로 도포될 수 있다. 특히, 친수성 입자(130)는 표면이 친수성인 제1 절연층(110)의 상부에 자기정렬될 수 있고, 제1 절연층(110)이 연장되는 방향 및 이와 교차하는 방향으로 인접하는 것끼리 서로 연결될 수 있다. 한편, 이후에는 전술한 제1 실시예 또는 제2 실시예와 같은 후속 공정이 진행될 수 있다.
이상의 제3 실시예에서는 배선들 사이의 절연층이 리세스(Recess)되도록 함으로써 마스크 역할을 하는 친수성 입자들이 절연층 상에 더욱 잘 정렬되도록 할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이(MCA)를 나타내는 사시도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 일 방향으로 서로 평행하게 연장되는 복수의 비트라인(BL), 비트라인(BL)과 이격되어 비트라인(BL)과 교차하는 방향으로 서로 평행하게 연장되는 복수의 워드라인(WL), 및 비트라인(BL)과 워드라인(WL)의 각 교차점에 배열되는 메모리 셀(MC)을 포함하는 크로스 포인트 셀 어레이(Cross Point Cell Array)를 구성할 수 있으며, 메모리 셀(MC)은 인가되는 전압 또는 전류에 따라 저항이 변화되어 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항층을 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 18을 참조하면, 메모리 셀 어레이(300)는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀들이 매트릭스 형태로 배열된 것으로서, 비트라인 디코더(310), 워드라인 디코더(320), 제어 회로(330), 전압 생성 회로(340) 및 판독 회로(350)가 메모리 셀 어레이(300)의 주변에 배치될 수 있다.
비트라인 디코더(310)는 메모리 셀 어레이(300)의 각 비트라인에 연결되며, 어드레스 신호에 대응하는 비트라인을 선택한다. 이와 마찬가지로 워드라인 디코더(320)는 메모리 셀 어레이(300)의 각 워드라인에 연결되며, 어드레스 신호에 대응하는 워드라인을 선택한다. 즉, 비트라인 디코더(310) 및 워드라인 디코더(320)를 통해 메모리 셀 어레이(300) 내에서 특정 메모리 셀을 선택할 수 있다.
제어 회로(330)는 어드레스 신호, 제어 입력 신호 및 기입 시의 데이터 입력 등에 기초하여 비트라인 디코더(310), 워드라인 디코더(320) 및 전압 생성 회로(340)를 제어하며, 특히 메모리 셀 어레이(300)의 기입, 소거 및 판독 동작을 제어한다. 또한, 제어 회로(330)는 일반적인 어드레스 버퍼 회로, 데이터 입출력 버퍼 회로 및 제어 입력 버퍼 회로의 기능도 수행할 수 있다.
전압 생성 회로(340)는 메모리 셀 어레이(300)의 기입, 소거 및 판독 시에 필요한 각각의 전압을 생성하여 비트라인 및 워드라인에 공급한다. 한편, 판독 회로(350)는 선택된 메모리 셀의 저항 상태를 감지하여 그에 저장된 데이터를 판별하며, 최종적으로 판별 결과를 제어 회로(330)에 전달한다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 구성도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치(1000)는 데이터 저장 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 이들의 동작에 필요한 전원을 공급하는 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다. 이러한 전자 장치(1000)는 데이터에 대해 입력, 처리, 출력, 통신, 저장 등의 조작을 수행할 수 있는 장치로서, 컴퓨터(Computer), 서버(Server), 태블릿 PC(Tablet Personal Computer), 휴대용 컴퓨터(Portable Computer), PDA(Personal Digital Assistant), 무선 전화(Wireless Phone), 휴대 전화(Mobile Phone), 스마트폰(Smart Phone), 디지털 음악 재생기기(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV 시스템(Audio Visual System), 스마트 TV(Smart Television) 등일 수 있다.
데이터 저장 시스템(1100)은 데이터를 저장하기 위한 구성으로 전원 공급과 무관하게 저장된 데이터를 보유할 수 있는 가변 저항 메모리 장치(1110), 및 외부로부터 입력되는 명령에 따라 가변 저항 메모리 장치(1110)에 저장된 데이터의 입출력을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다. 이러한 데이터 저장 시스템(1100)은 하드 디스크 드라이브(Hard Disk Drive; HDD), SSD(Solid State Drive), USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등일 수 있다.
가변 저항 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있으며, 전술한 실시예들에 따른 방법에 의해 제조된 반도체 장치 중 어느 하나를 포함할 수 있다. 한편, 메모리 컨트롤러(1120)는 중앙 처리 장치(1200)에 의해 해석된 명령에 따라 가변 저항 메모리 장치(1110)와 사용자 인터페이스(1300) 사이에서 데이터의 교환을 제어할 수 있다.
중앙 처리 장치(1200)는 사용자 인터페이스(1300)를 통해 입력된 명령어의 해석, 및 데이터 저장 시스템(1100)에 저장된 자료의 연산, 비교 등의 처리를 수행할 수 있다. 이러한 중앙 처리 장치(1200)는 마이크로프로세서(Micro Processor Unit; MPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 어플리케이션 프로세서(Application Processor; AP), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
사용자 인터페이스(1300)는 전자 장치(1000)와 외부 장치 간에 명령 및 데이터 등을 교환하기 위한 것으로서, 키패드(Keypad), 키보드(Keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 각종 디스플레이(Display) 장치, 각종 휴먼 인터페이스 장치(Human Interface Device; HID) 또는 통신 장치일 수 있다. 상기 통신 장치는 유선 네트워크와 연결할 수 있는 모듈 또는 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다.
여기서, 유선 네트워크와 연결할 수 있는 모듈은 유선 랜(Local Area Network; LAN), USB(Universal Serial Bus), 이더넷(Ethernet), 전력선 통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크와 연결할 수 있는 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드분할 다중접속(Code Division Multiple Access; CDMA), 시분할 다중접속(Time Division Multiple Access; TDMA), 주파수분할 다중접속(Frequency Division Multiple Access; FDMA), 무선 랜(Wireless LAN), 와이브로(Wireless Broadband Internet; WiBro), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), RFID(Radio Frequency IDentification), NFC(Near Field Communication), 지그비(Zigbee), 블루투스(Bluetooth), LTE(Long Term Evolution), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드분할 다중접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 포토리소그래피(Photolithography) 및 식각 공정 없이 미세 패턴(Pattern)을 형성할 수 있으며, 이에 따라 반도체 장치의 제조 공정을 단순화함과 동시에 제조 비용도 절감할 수 있을 뿐만 아니라 식각 손상을 원천적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판
110 : 제1 절연층
120 : 제1 배선
130 : 친수성 입자
140 : 제1 물질층
150 : 제2 물질층
160 : 제3 물질층
170 : 제2 절연층
180 : 제2 배선

Claims (20)

  1. 친수성 표면을 갖는 절연층들 사이에 일 방향으로 서로 평행하게 연장되며, 소수성 표면을 갖는 제1 배선들을 형성하는 단계;
    상기 절연층들의 상부에 친수성 표면을 갖는 입자들을 자기정렬 방식으로 형성하여 상기 제1 배선들을 일정한 간격으로 노출시키는 단계;
    노출된 상기 제1 배선들의 상부에 가변 저항 소자들을 형성하는 단계; 및
    상기 입자들을 제거하는 단계를 포함하는
    반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 입자들은, 미셀(Micelle) 또는 친수성 중합체인
    반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 입자들은, 구 형태를 갖는
    반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 입자들은, 인접하는 것끼리 서로 연결되는
    반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 배선들을 형성하는 단계 후에,
    상기 절연층들의 상부를 일부 제거하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 가변 저항 소자들은, 노출된 상기 제1 배선들의 상부에 제1 전극층, 가변 저항층 및 제2 전극층을 순차로 증착하여 형성하는
    반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 가변 저항 소자들은, 물리 증착 방식으로 형성하는
    반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 입자들을 제거하는 단계는,
    열처리 공정 또는 리프트 오프 공정을 수행하는 단계를 포함하는
    반도체 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 입자들을 제거하는 단계 후에,
    상기 제1 배선들과 교차하는 방향으로 서로 평행하게 연장되며, 상기 가변 저항 소자들의 상부에 접속되는 제2 배선들을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  10. 친수성 표면을 갖는 절연층들 사이에 일 방향으로 서로 평행하게 연장되며, 소수성 표면을 갖는 제1 배선들을 형성하는 단계;
    상기 절연층들의 상부에 친수성 표면을 갖는 제1 입자들을 자기정렬 방식으로 형성하여 상기 제1 배선들을 일정한 간격으로 노출시키는 단계;
    노출된 상기 제1 배선들의 상부에 제1 물질층을 형성하는 단계; 및
    상기 제1 입자들을 제거하는 단계를 포함하는
    반도체 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 배선들을 형성하는 단계 후에,
    상기 절연층들의 상부를 일부 제거하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 제1 입자들을 제거하는 단계 후에,
    상기 제1 입자들이 제거된 상기 절연층들의 상부에 친수성 표면을 갖는 제2 입자들을 자기정렬 방식으로 형성하는 단계;
    상기 제1 물질층의 상부에 제2 물질층을 형성하는 단계; 및
    상기 제2 입자들을 제거하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 입자들을 제거하는 단계 후에,
    상기 제2 입자들이 제거된 상기 절연층들의 상부에 친수성 표면을 갖는 제3 입자들을 자기정렬 방식으로 형성하는 단계;
    상기 제2 물질층의 상부에 제3 물질층을 형성하는 단계; 및
    상기 제3 입자들을 제거하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1, 제2 또는 제3 입자들은, 미셀(Micelle) 또는 친수성 중합체인
    반도체 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 제1, 제2 또는 제3 입자들은, 구 형태를 갖는
    반도체 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 제1, 제2 또는 제3 입자들은, 인접하는 것끼리 서로 연결되는
    반도체 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 제1 및 제3 물질층은, 전극층이고,
    상기 제2 물질층은, 가변 저항층인
    반도체 장치의 제조 방법.
  18. 제13 항에 있어서,
    상기 제1, 제2 또는 제3 물질층은, 물리 증착 방식으로 형성하는
    반도체 장치의 제조 방법.
  19. 제13 항에 있어서,
    상기 제1, 제2 또는 제3 입자들을 제거하는 단계는,
    열처리 공정 또는 리프트 오프 공정을 수행하는 단계를 포함하는
    반도체 장치의 제조 방법.
  20. 제13 항에 있어서,
    상기 제3 입자들을 제거하는 단계 후에,
    상기 제1 배선들과 교차하는 방향으로 서로 평행하게 연장되며, 상기 제3 물질층의 상부에 접속되는 제2 배선들을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
KR1020130039101A 2013-04-10 2013-04-10 반도체 장치의 제조 방법 KR101961387B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130039101A KR101961387B1 (ko) 2013-04-10 2013-04-10 반도체 장치의 제조 방법
US13/972,793 US9105575B2 (en) 2013-04-10 2013-08-21 Method for fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130039101A KR101961387B1 (ko) 2013-04-10 2013-04-10 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20140122435A true KR20140122435A (ko) 2014-10-20
KR101961387B1 KR101961387B1 (ko) 2019-03-25

Family

ID=51687076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130039101A KR101961387B1 (ko) 2013-04-10 2013-04-10 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US9105575B2 (ko)
KR (1) KR101961387B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080193658A1 (en) * 2007-02-08 2008-08-14 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
KR20120020265A (ko) * 2010-08-30 2012-03-08 한국과학기술원 블록공중합체를 이용한 상변화 메모리 소자 제조방법 및 이에 의하여 제조된 상변화 메모리 소자
JP2012186365A (ja) * 2011-03-07 2012-09-27 Toshiba Corp 記憶装置およびその製造方法
US20130078570A1 (en) * 2011-09-26 2013-03-28 Atsushi Hieno Method of forming pattern and laminate

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749881B2 (en) 2005-05-18 2010-07-06 Intermolecular, Inc. Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080193658A1 (en) * 2007-02-08 2008-08-14 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
KR20120020265A (ko) * 2010-08-30 2012-03-08 한국과학기술원 블록공중합체를 이용한 상변화 메모리 소자 제조방법 및 이에 의하여 제조된 상변화 메모리 소자
JP2012186365A (ja) * 2011-03-07 2012-09-27 Toshiba Corp 記憶装置およびその製造方法
US20130078570A1 (en) * 2011-09-26 2013-03-28 Atsushi Hieno Method of forming pattern and laminate

Also Published As

Publication number Publication date
KR101961387B1 (ko) 2019-03-25
US9105575B2 (en) 2015-08-11
US20140308796A1 (en) 2014-10-16

Similar Documents

Publication Publication Date Title
US9159768B2 (en) Semiconductor device and electronic device including the same
US9385311B2 (en) Semiconductor device and electronic device including the same
US20180108836A1 (en) Methods for Resistive Random Access Memory (RRAM)
CN106611767A (zh) 电子设备及其制造方法
US20190131348A1 (en) Semiconductor memory device including a line-type selection interconnection, and an electronic system including semiconductor memory device
KR20130120696A (ko) 가변 저항 메모리 장치 및 그 제조 방법
US9196659B2 (en) Method for fabricating an electronic device with anti-oxidation layers
CN112993155B (zh) 电子器件及其制造方法
CN110047871A (zh) 电子设备
KR101977271B1 (ko) 반도체 장치의 제조 방법
US9153780B2 (en) Semiconductor device and method of fabricating the same
KR101961387B1 (ko) 반도체 장치의 제조 방법
WO2017052583A1 (en) Thermally insulated resistive random access memory
CN114678466A (zh) 电子设备及其制造方法
KR20140065942A (ko) 가변 저항 메모리 장치 및 그 제조 방법
US20130175496A1 (en) Semiconductor memory device, memory chip, memory module, memory system and method for fabricating the same
US20220190030A1 (en) Pillar select transistor for 3-dimensional cross point memory
US20220190035A1 (en) Deck select transistor for three-dimensional cross point memory
JP2006324425A (ja) 記憶素子の製造方法
KR20230060165A (ko) 전자 장치 및 그 제조 방법
CN114695314A (zh) 电子器件
KR20160110012A (ko) 저항성 메모리 아키텍처 및 디바이스들

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant