KR20140118012A - 파워소자 칩 및 그 제조방법 - Google Patents

파워소자 칩 및 그 제조방법 Download PDF

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Abstract

파워소자 및 그 제조방법에 관해 개시되어 있다. 일 실시예에 의한 파워소자 칩은 복수의 섹터로 구분된 복수의 단위 파워소자와 상기 복수의 단위 파워소자의 제1 전극에 연결된 제1 패드와, 상기 복수의 단위 파워소자의 제2 전극에 연결된 제2 패드를 포함하고, 상기 제1 및 제2 패드 중 적어도 하나는 상기 복수의 섹터와 동수로 분할되어 있다. 이러한 파워소자 칩에서, 상기 단위 파워소자는 다이오드일 수 있다. 상기 복수의 단위 파워소자에 제3 전극이 더 구비될 수 있고, 상기 제3 전극에 연결된 제3 패드가 더 구비될 수도 있다. 이 경우, 상기 단위 파워소자는 HEMT일 수 있다. 상기 분할된 복수의 패드 중 불량섹터에 연결된 패드는 본딩 과정에서 자동으로 제외된다.

Description

파워소자 칩 및 그 제조방법{Power device chip and method of manufacturing the same}
본 개시는 파워소자의 수율 개선과 관련된 것으로써, 보다 자세하게는 주어진 웨이퍼 결함이 존재하는 환경에서 수율을 높일 수 있는 파워소자 칩 및 그 제조방법에 관한 것이다.
파워소자에서 칩 사이즈는 흐르는 전류에 비례할 수 있다. 곧, 대전류용 파워소자일 경우, 대전류를 감당할 수 있도록 칩 사이즈도 증가하게 된다. 예컨대, 100암페어(A) 이상의 전류가 흐르는 소자를 구현하기 위해, 100mm2 의 면적을 갖는 칩이 사용될 수 있다. 전류가 100A보다 작을 경우, 칩 사이즈는 100mm2보다 작을 수 있다.
파워소자를 비롯해서 반도체 소자를 만드는 과정에서 여러 원인으로 웨이퍼에 결함(defect)이 포함될 수 있다. 그러므로 반도체 소자의 수율을 높이기 위해서는 웨이퍼의 결함을 줄이는 것이 선행되어야 한다. 그렇지만, 웨이퍼의 결함을 완전히 제거하기는 현실적으로나 기술적으로 어렵다. 웨이퍼의 결함이 적정 수준으로 관리되는 상황이라면, 반도체 소자의 칩 사이즈가 작을 수록 수율은 증가될 수 있다. 이러한 사실은 파워소자의 경우에도 적용될 수 있다. 그러나 파워소자의 경우, 서두에서 설명한 바와 같이 고전압 및/또는 대전류의 환경에서 사용되므로, 일반 메모리 반도체 소자처럼 칩 사이즈를 줄이기 어렵다. 그러므로 파워소자의 경우, 주어진 웨이퍼 결함이 존재하는 상황에서 고전압 및/또는 대전류의 환경에 적합한 칩 사이즈를 유지하면서 수율(yield)도 높일 수 있는 방안을 찾는 다면, 수율 개선과 함께 제품의 가격도 낮출 수 있어 경쟁력이 높아질 수 있다. 8인치 웨이퍼를 이용하여 파워소자를 만드는 경우, 파워소자의 칩 사이즈가 100mm2이면, 웨이퍼의 결함이 100개 이내일 때, 73%정도의 수율을 확보할 수 있는 것으로 알려져 있다.
파워소자의 수율 개선을 위해, 현재는 칩에서 브레이크 다운이 발생된 부분의 소스, 드레인 및 게이트 핑거(finger)를 잘라내고(cutting), 나머지 부분을 사용한다. 그러나 이러한 방법은 브레이크 다운이 발생된 부분을 찾는 과정이 선행되어야 하는데, 브레이크 다운이 발생된 부분을 찾기가 쉽지 않다. 또한 대전류에 감당할 수 있도록 두꺼운 금속과 두꺼운 유전체가 사용되는 바, 커팅 공정이 어렵다. 이에 따라 브레이크 다운이 발생된 부분을 균일하게 잘라내기 어렵고, 결과적으로 잘라낸 부분은 고전압에 취약할 수 있다.
본 개시는 수율(yield)을 개선할 수 있는 파워소자 칩을 제공한다.
본 개시는 이러한 파워소자 칩의 제조방법을 제공한다.
일 실시예에 의한 파워소자 칩은 복수의 섹터로 구분된 복수의 단위 파워소자와 상기 복수의 단위 파워소자의 제1 전극에 연결된 제1 패드와, 상기 복수의 단위 파워소자의 제2 전극에 연결된 제2 패드를 포함하고, 상기 제1 및 제2 패드 중 적어도 하나는 상기 복수의 섹터와 동수로 분할되어 있다.
이러한 파워소자 칩에서, 상기 단위 파워소자는 다이오드일 수 있다.
상기 복수의 단위 파워소자에 제3 전극이 더 구비될 수 있고, 상기 제3 전극에 연결된 제3 패드가 더 구비될 수도 있다. 이 경우, 상기 단위 파워소자는 HEMT일 수 있다.
상기 제1 및 제2 패드는 상기 복수의 단위 파워소자의 옆에 또는 위쪽에 구비될 수 있다.
상기 제1 내지 제3 패드는 상기 복수의 단위 파워소자의 옆에 또는 위쪽에 구비될 수 있다.
상기 제1 패드는 소스패드이고, 상기 제1 전극에 접촉된 소스 전극패드와, 상기 소스 전극패드에 연결된 소스 콘택패드를 포함할 수 있다.
상기 제2 패드는 드레인 패드이고, 상기 제2 전극에 접촉된 드레인 전극패드와, 상기 드레인 전극패드에 연결된 드레인 콘택패드를 포함할 수 있다.
상기 제3 전극은 게이트 전극이고, 상기 제1 및 제2 전극 중 소스전극으로 사용되는 전극의 양측에 각각 구비된 제1 및 제2 게이트 전극을 포함할 수 있다.일 실시예에 의한 파워소자 칩의 제조방법은 기판 상에 적어도 제1 및 제2 전극을 갖는 단위 파워소자를 복수개 형성하는 과정과, 상기 복수의 단위 파워소자들을 복수의 섹터로 구분하는 과정과, 상기 복수의 단위 파워소자들의 상기 제1 전극에 연결되는 제1 패드를 형성하는 과정과, 상기 복수의 단위 파워소자들의 상기 제2 전극에 연결되는 제2 패드를 형성하는 과정과, 상기 제1 및 제2 패드 중 적어도 하나를 상기 섹터의 수와 동수로 분할하는 과정을 포함한다.
이러한 제조방법에서, 상기 단위 파워소자는 다이오드로 형성할 수 있다.
상기 복수의 단위 파워소자에 제3 전극을 더 형성할 수 있고, 상기 제3 전극에 연결되는 제3 패드를 더 형성할 수도 있다.
상기 제1 및 제2 패드는 상기 복수의 단위 파워소자의 옆에 또는 위쪽에 형성할 수 있다. 제1 및 제2 패드 중 하나는 다른 면에 형성할 수도 있다.
상기 제1 내지 제3 패드는 상기 복수의 단위 파워소자의 옆에 또는 위쪽에 형성할 수 있다. 상기 제1 내지 제3 패드 중 적어도 하나는 다른 면에 형성할 수 있다.
상기 복수의 단위 파워소자들을 복수의 섹터로 구분하는 과정에서 웨이퍼 결함이 없을 때 정해지는 섹터 수보다 많은 수의 섹터로 구분할 수 있다.
상기 제조방법은 상기 제1 및 제2 패드 사이의 브레이크다운 전압(breakdown voltage)을 측정하여 상기 복수의 섹터 중 불량섹터를 식별하는 과정과, 상기 분할된 복수의 패드 중 상기 불량섹터에 연결된 패드를 제외한 나머지 패드에 본딩을 실시하는 과정을 더 포함할 수 있다.
상기 제1 패드는 소스패드이고, 상기 제1 패드를 형성하는 과정은 상기 제1 전극을 덮는 소스 전극패드를 형성하는 과정과, 상기 소스 전극패드에 연결되는 소스 콘택패드를 형성하는 과정을 포함할 수 있다. 이때, 상기 소스 전극패드와 상기 소스 콘택패드는 동시에 형성될 수도 있다.
상기 제2 패드는 드레인 패드이고, 상기 제2 패드를 형성하는 과정은, 상기 제2 전극을 덮는 드레인 전극패드를 형성하는 과정과, 상기 드레인 전극패드에 연결되는 드레인 콘택패드를 형성하는 과정을 포함할 수 있다. 이때, 상기 드레인 전극패드와 상기 드레인 콘택패드는 동시에 형성될 수도 있다.
상기 제3 전극은 게이트 전극이고, 상기 제3 전극을 더 형성하는 과정은 상기 제1 및 제2 전극 중 소스전극으로 사용되는 전극의 양측에 각각 제1 및 제2 게이트 전극을 형성하는 과정을 포함할 수 있다.
일 실시예에 의한 파워소자 칩은 복수의 단위소자들을 복수의 섹터로 구분한 다음, 불량 섹터, 곧 절연파괴 전압(breakdown voltage, BV)이 설정값보다 작은 섹터는 와이어 본딩 공정에서 제외시키고, 상기 불량섹터를 대신할 여분의 섹터에 추가로 와이어 본딩을 실시할 수 있다. 이를 위해 적어도 드레인 패드는 상기 섹터 수와 동일한 수로 분할되어 있다. 이러한 방법으로 수율을 높임과 동시에 종래의 불량 부분을 제거하기 위한 커팅 공정을 생략할 수 있다. 또한, 섹터별로 BV를 측정하므로, 결함 부위를 쉽게 확인할 수 있다.
도 1 일 실시예에 의한 파워소자(HEMT) 칩의 평면도이다.
도 2는 도 1의 제1 부분을 확대한 평면도이다.
도 3은 도 2를 3-3'방향으로 절개한 단면도이다.
도 4는 도 1의 제2 부분을 확대한 평면도이다.
도 5는 다른 실시예에 의한 파워소자(다이오드) 칩의 평면도이다.
도 6은 도 5의 제3 부분을 확대한 평면도이다.
도 7은 또 다른 실시예에 의한 파워소자(HEMT) 칩에서 드레인 패드를 길이에 방향으로 절개한 단면을 나타낸 단면도이다.
도 8은 도 7의 단면을 갖는 파워소자 칩에서 소스 패드의 길이 방향으로 절개한 단면을 나타낸 단면도이다.
도 9는 도 7 및 도 8의 단면을 갖는 파워소자 칩의 평면도이다.
도 10은 또 다른 실시예에 의한 파워소자(다이오드) 칩에서 선택된 하나의 전극 패드의 길이 방향으로 절개한 단면을 나타낸 단면도이다.
도 11은 도 10의 단면을 갖는 파워소자 칩에서 다른 전극 패드를 길이 방향으로 절개한 단면을 나타낸 단면도이다.
도 12는 도 10 및 도 11의 단면을 갖는 파워소자 칩의 평면도이다.
도 13 내지 도 15는 일 실시예에 의한 파워소자 칩의 제조방법을 단계별로 나타낸 평면도들이다.
도 16 내지 도 18은 도 3에 도시한 파워소자의 제조 방법을 단계별로 나타낸 단면도이다.
이하, 일 실시예에 의한 파워소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 일 실시예에 의한 파워소자 칩을 설명한다.
도 1은 일 실시예에 의한 파워소자 칩의 평면을 보여준다. 도 1을 참조하면, 상부 화합물 반도체층(10) 상에 복수의 소스전극패드(12)와 복수의 드레인 전극패드(14)가 존재한다. 소스전극패드(12)와 드레인 전극패드(14)는 상부 화합물 반도체층(10) 상에 구비되지만, 상부 화합물 반도체층(10)과 직접 접촉되지 않을 수 있다. 후술되지만, 상부 화합물 반도체층(10)과 소스 및 드레인 전극패드(12, 14) 사이에 소스전극과 드레인 전극이 구비될 수 있다. 소스전극패드(12)의 수와 드레인 전극패드(14)의 수는 동일할 수 있다. 단위 파워소자에 하나의 소스전극패드(12)와 하나의 드레인 전극패드(14)가 포함될 수 있다. 하나의 파워소자 칩에 복수의 단위 파워소자가 포함될 수 있다. 소스전극패드(12)와 드레인 전극패드(14)는 상부 화합물 반도체층(10) 상에서 교번 배열되어 있다. 또한 복수의 소스전극패드(12)와 복수의 드레인 전극패드(14)는 접촉되지 않으면서 깍지 낀 손가락 형태로 배열되어 있다. 파워소자 칩의 활성영역은 복수의 섹터로 구분될 수 있다. 예를 들면, 상부 화합물 반도체층(10)은 복수의 섹터(SA1, SA2…SAm, SA(m-1)…SA(n-1), SAn)(m, n은 양의 정수)로 구분할 수 있다. 각 섹터에 복수의 단위 파워소자가 포함될 수 있고, 각 섹터에 포함된 단위 파워소자의 수는 동일할 수 있다. 따라서 각 섹터에는 동일한 수의 소스전극패드(12)와 드레인 전극패드(14)이 포함될 수 있다. 소스전극패드(12)와 소스전극과 일대 일로 대응되고, 드레인 전극패드(14)는 드레인 전극과 일대 일로 대응될 수 있다. 따라서 각 섹터에 포함되는 소스전극의 수와 드레인 전극의 수는 동일할 수 있다.
상부 화합물 반도체층(10) 상에는 소스 및 드레인 전극패드(12, 14)와 함께 복수의 소스 콘택패드(26)와 복수의 드레인 콘택패드(28)가 존재한다. 복수의 소스 콘택패드(26)는 서로 이격되어 있다. 복수의 드레인 콘택패드(28)도 서로 이격되어 있다. 소스 콘택패드(26)의 수와 드레인 콘택패드(28)의 수는 동일할 수 있다. 드레인 콘택패드(28)의 수는 섹터(SA1, SA2…SAm, SA(m-1)…SA(n-1), SAn)의 수와 동일할 수 있다. 따라서 드레인 콘택패드(28)와 섹터(SA1, SA2…SAm, SA(m-1)…SA(n-1), SAn)는 일대 일로 대응할 수 있고, 소스 콘택패드(26)도 마찬가지이다. 각 드레인 콘택패드(28)는 각 섹터의 드레인 전극(24)과 연결된다. 그리고 각 소스 콘택패드(26)는 각 섹터의 소스 전극(22)과 연결된다. 소스 콘택패드(26)와 드레인 콘택패드(28)는 소스 및 드레인 전극(22, 24)의 옆에 구비될 수 있다. 그러나 소스 콘택패드(26)와 드레인 콘택패드(28)는 소스 및 드레인 전극(22, 24)의 위쪽 또는 아래쪽에 구비될 수도 있다.
도 2는 도 1의 제1 부분(A1)을 확대하여 보여준다. 도 2를 참조하면, 각 드레인 콘택패드(28)에 복수의 드레인 전극패드(14)가 연결되어 있다. 드레인 콘택패드(28)와 드레인 전극패드(14)는 동일하거나 다른 물질로 형성될 수 있다. 또한 드레인 콘택패드(28)와 드레인 전극패드(14)는 한 공정에서 동시에 형성된 것일 수 있다. 드레인 콘택패드(28)와 드레인 전극패드(14)를 통칭해서 드레인 패드라 할 수 있다. 드레인 전극패드(14) 사이에 소스 전극패드(12)가 하나씩 존재한다. 각 드레인 전극패드(14) 아래에 드레인 전극(24)이 존재한다. 드레인 전극(24)은 드레인 콘택패드(28)와 이격되어 있다. 복수의 소스전극패드(12) 각각의 아래에 소스전극(22)과 제1 및 제2 게이트 전극(30a, 30b)이 구비되어 있다. 제1 및 제2 게이트 전극(30a, 30b)은 소스전극(22) 양쪽에 각 하나씩 존재한다. 소스전극(22)과 제1 및 제2 게이트 전극(30a, 30b)은 드레인 콘택패드(28)와 이격되어 있다. 소스 전극(22), 드레인 전극(24), 제1 게이트 전극(30a) 및 제2 게이트 전극(30b)의 배열은 스트라이프(stripe) 형태가 될 수 있다.
도 3은 도 2의 특정부분을 3-3' 방향으로 절개한 단면을 보여준다.
도 3을 참조하면, 상부 화합물 반도체층(10) 상에 소스 전극(22) 및 드레인 전극(24)이 이격되어 구비되어 있다. 소스전극(22) 왼쪽에 제1 게이트 전극(30a)이 형성되어 있다. 제1 게이트 전극(30a)과 소스전극(22)은 이격되어 있다. 소스 전극(22)과 드레인 전극(24) 사이의 상부 화합물 반도체층(10) 상에 제2 게이트 전극(30b)이 존재한다. 제2 게이트 전극(30b)는 드레인 전극(24)보다 소스 전극(22)에 가까이 위치한다. 제1 및 제2 게이트 전극(30a, 30b)은 소스전극(22)을 중심으로 좌우 대칭일 수 있다. 소스전극(22)은 제1 및 제2 게이트 전극(30a, 30b)보다 높을 수 있다. 제1 및 제2 게이트 전극(30a, 30b)의 높이는 같거나 다르게 형성할 수 있다. 소스 전극(22), 드레인 전극(24), 제1 게이트 전극(30a) 및 제2 게이트 전극(30b) 사이에 층간 절연층(110)이 존재한다. 층간 절연층(110)은 반도체 소자에 사용되는 통상의 층간 절연물질로 형성될 수 있다. 제1 및 제2 게이트 전극(30a, 30b)은 층간 절연층(110)으로 덮여 있다. 소스전극(22)과 드레인 전극(24)의 측면은 층간 절연층(110)으로 덮여 있다. 층간 절연층(110) 상에 소스전극(22)의 상부면을 덮는 소스 전극패드(12)와 드레인 전극(24)의 상부면을 덮는 드레인 전극패드(14)가 존재한다. 소스 전극패드(12)의 폭은 소스전극(22)의 폭보다 넓을 수 있다. 제1 및 제2 게이트 전극(30a, 30b)도 소스 전극패드(12) 아래에 위치할 수 있다. 드레인 전극패드(14)의 폭은 드레인 전극(24)의 폭보다 넓을 수 있다. 소스 전극패드(12)와 드레인 전극패드(14)는 나란히 배열될 수 있다.
한편, 제1 및 제2 게이트 전극(30a, 30b)과 상부 화합물 반도체층(10) 사이에 노멀리 오프(normally off)를 위한 다양한 형태 변형이나 층의 추가나 층의 부분적 변화가 있을 수 있다. 그리고 상부 화합물 반도체층(10) 아래에 2DEG(100)를 포함하는 하부 화합물 반도체층(C1)이 존재할 수 있다. 하부 화합물 반도체층(C1)은 기판(S1) 상에 형성되어 있다. 파워소자 칩, 예컨대 HEMT 칩에서 2DEG(100)를 포함하는 하부 화합물 반도체층(C1)은 구성은 널리 알려져 있는 바, 이에 대한 추가 설명은 생략한다.
도 4의 (a)는 도 1의 제2 부분(A2)을 확대하여 보여준다. 도 4의 (a)를 참조하면, 제1 및 제2 게이트 전극(30a, 30b)은 소스 콘택패드(26) 아래를 지나 게이트 패드(32)에 연결된다. 제1 및 제2 게이트 전극(30a, 30b)과 게이트 패드(32)는 패드라인(L1)으로 연결된다. 제1 및 제2 게이트 전극(30a, 30b)과 패드라인(L1)과 게이트 패드(32)는 소스 콘택패드(26)에 접촉되지 않는다. 소스전극(22)은 소스 콘택패드(26)와 이격되어 있다. 소스 콘택패드(26)에 복수의 소스 전극패드(12)가 연결되어 있다. 소스 콘택패드(26)와 소스 전극패드(12)를 통칭해서 소스패드라 할 수도 있다. 소스 콘택패드(26)와 소스 전극패드(12)는 동일한 물질 또는 다른 물질로 형성될 수 있다. 소스 콘택패드(26)와 소스 전극패드(12)는 한 공정에서 동시에 형성된 것일 수 있다. 소스 전극패드(12) 사이에 드레인 전극패드(14)가 하나씩 존재한다. 드레인 전극패드(14)는 소스 콘택패드(26)와 이격되어 있다.
도 4의 (b)는 (a)에서 소스 전극패드(12)와 드레인 전극패드(14)와 소스 콘택패드(26)를 제거한 결과물의 평면도이다. 도 4의 (b)를 참조하면, 소스전극(22)과 드레인 전극(24)과 제1 및 제2 게이트 전극(30a, 30b) 사이의 위치관계를 보다 명확히 알 수 있다. 또한, 제1 및 제2 게이트 전극(30a, 30b)과 패드라인(L1)과 게이트 패드(32)의 연결관계를 보다 명확히 알 수 있다.
다음, 도 5는 다른 실시예에 의한 파워소자 칩으로써, 파워 다이오드 칩의 평면을 보여준다. 도 5를 참조하면, 하부층(120) 상에 복수의 제1 전극(P1)과 복수의 제2 전극(N1)이 배열되어 있다. 제1 및 제2 전극(P1, N1)의 배열은 도 1의 소스 전극(22) 및 드레인 전극(24)의 배열과 동일할 수 있고, 도 1에서 설명한 바와 같은 복수의 섹터(SA1, SA2,…SAm-1, SAm,…SAn-1, SAn)로 구분될 수 있다. 하부층(120) 상에는 섹터의 수와 동수로 제1 전극패드(26P)가 구비되어 있고, 섹터의 수와 동수로 제2 전극패드(28N)도 구비되어 있다. 제1 및 제2 전극패드(26P, 28N)는 제1 및 제2 전극(P1, N1)을 사이에 두고 마주한다. 각 섹터에는 복수의 제1 전극(P1)과 복수의 제2 전극(N1)이 포함되어 있다. 각 섹터에서 복수의 제1 전극(P1)은 각 섹터에 대응하는 제1 전극패드(26P)에 연결되고, 복수의 제2 전극(N1)은 각 섹터에 대응하는 제2 전극패드(28N)에 연결된다.
도 5의 일부(A3)을 확대하여 도시한 도 6을 참조하면, 하부층(120)은 제1 하부층(120a)과 제2 하부층(120b)을 포함한다. 제1 하부층(120a) 상에 제1 전극(P1)이 구비되고, 제2 하부층(120b) 상에 제2 전극(N1)이 구비된다. 제1 하부층(120a)과 제2 하부층(120b) 중 하나는 P형 반도체층이고, 나머지는 N형 반도체층일 수 있다. 따라서 제1 하부층(120a)은 P형 반도체층일 수 있고, 제1 전극(P1)은 다이오드의 P형 전극일 수 있다. 이때, 반도체층은 화합물 반도체층일 수도 있다.
도 5 및 도 6을 참조하여 설명한 다이오드는 쇼트키(Schottky) 다이오드일 수도 있다.
도 7은 다른 실시예에 의한 파워소자 칩(HEMT 칩)을 보여준다. 도 7은 드레인 패드가 드레인 전극 위에 구비된 경우를 보여준다. 도 7을 참조하면, 기판(S1) 상에 복수의 단위 파워소자(U1)가 존재한다. 참조번호 34, 36, 38은 각각 단위 파워소자의 소스전극, 게이트 전극 및 드레인 전극일 수 있다. 단위 파워소자(U1)는 층간 절연층(40)으로 덮여 있다. 평평한 표면의 층간 절연층(40)에 드레인 전극(38)이 노출되는 제1 비어홀(42)이 형성되어 있다. 제1 비어홀(42)은 도전성 플러그(44)로 채워진다. 층간 절연층(40) 상에 도전성 플러(44)와 접촉되는 복수의 이격된 드레인 패드(46)가 존재한다. 드레인 패드(46)는 와이어 본딩을 위한 것이다. 하나의 드레인 패드(46)에 복수의 단위 파워소자가 연결된다. 하나의 드레인 패드(46)에 연결된 복수의 단위 파워소자는 한 섹터를 이룬다.
도 8은 다른 실시예에 의한 파워소자 칩을 보여준다. 도 7과 도 8은 동일한 파워소자 칩에 대해서 서로 다른 위치에서 절개한 단면을 보여준다. 도 8은 소스패드(52)의 길이 방향으로 절개한 단면을 보여준다. 도 7과 다른 부분에 대해서만 설명한다.
도 8을 참조하면, 층간 절연층(40)에 단위 파워소자(U1)의 소스 전극(34)이 노출되는 제2 비어홀(48)이 형성되어 있다. 제2 비어홀(48)은 도전성 플러그로 채워져 있다. 제2 비어홀(48)을 채우는 도전성 플러그는 도 7의 제1 비어홀(42)을 채우는 도전성 플러그(50)와 동일할 수 있다. 층간 절연층(40) 상에 제2 비어홀(50)과 접촉되는 복수의 소스 패드(52)가 존재한다. 복수의 소스 패드(52)는 각각 복수의 섹터에 대응된다. 하나의 소스 패드(52)에 복수의 단위 파워소자(U1)가 연결된다.
도 9는 도 7 및 도 8의 단면을 갖는 파워소자 칩의 평면을 보여준다. 도 7은 도 9를 7-7' 방향으로 절개한 단면을, 도 8은 도 9를 8-8' 방향으로 절개한 단면을 보인 것이다.
도 9를 참조하면, 소스전극(34), 게이트 전극(36) 및 드레인 전극(38)은 스트라이프 형태로 배열되어 있다. 복수의 소스 패드(52)가 소스 전극(34), 게이트 전극(36) 및 드레인 전극(38)의 한쪽을 덮고, 복수의 드레인 패드(46)가 소스 전극(34), 게이트 전극(36) 및 드레인 전극(38)의 다른 쪽을 덮고 있다. 각 소스 패드(52)는 각 섹터에 포함된 복수의 소스 전극(34)과 도전성 플러그(50)를 통해 연결된다. 그리고 각 드레인 패드(46)는 각 섹터에 포함된 복수의 드레인 전극(38)과 도전성 플러그(44)를 통해 연결된다. 층간 절연층(40) 상에는 게이트 전극(36)에 연결되는 게이트 패드도 구비될 수 있으나, 편의 상 도시하지 않았다.
도 10은 또 다른 실시예에 의한 파워소자 칩(다이오드 칩)을 보여준다. 도 10을 참조하면, 기판(S1) 상에 제1 반도체층(62)과 제2 반도체층(62a)을 포함하는 단위 파워소자(다이오드)가 복수개 존재한다. 제1 반도체층(62)은 P형 또는 N형 반도체층일 수 있는데, 예를 들면 III-V족 화합물 반도체층일 수 있다. 제2 반도체층(62a)은 제1 반도체층(62)가 반대되는 타입의 반도체층일 수 있다. 따라서 제1 및 제2 반도체층(62, 62a)은 PN 접합을 이룰 수 있다. 제1 반도체층(62) 상에 제3 전극(64)이 형성되어 있다. 제1 반도체층(62)이 P형 반도체일 때, 제3 전극(64)은 P형 전극일 수 있다. 제2 반도체층(62a) 상에 제4 전극(66)이 존재한다. 제4 전극(66)은 제3 전극(64)과 반대되는 타입의 전극일 수 있다. 따라서 제3 전극(64)이 P형 전극일 때, 제4 전극(64)은 N형 전극일 수 있다. 제1 및 제2 반도체층(62, 62a)과 제3 및 제4 전극(64, 66)은 층간 절연층(70)으로 덮여 있다. 층간 절연층(70)은 제4 전극(66)이 노출되는 제3 비어홀(72)을 포함한다. 제3 비어홀(72)은 도전성 플러그(74)로 채워져 있다. 층간 절연층(70) 상에 도전성 플러그(74)와 접촉되는 복수의 제3 전극패드(76)가 구비되어 있다. 복수의 제3 전극패드(76)는 서로 이격되어 있다. 하나의 제3 전극패드(76)에 복수의 단위 파워소자가 대응된다. 하나의 제3 전극패드(76)에 하나의 섹터가 대응된다.
도 11은 또 다른 실시예에 의한 파워소자 칩을 보여준다. 도 10과 도 11의 단면은 동일한 파워 다이오드 칩을 보여주는데, 도 11은 도 10과 다른 위치에서 절개한 단면을 보여준다. 따라서 도 10과 다른 부분에 대해서만 설명한다.
도 11을 참조하면, 층간 절연층(70)에 제3 전극(64)이 노출되는 제4 비어홀(78)이 형성되어 있다. 제4 비어홀(78)은 도전성 플러그(80)로 채워진다. 층간 절연층(70) 상에 제4 비어홀(78)을 덮고, 도전성 플러그(80)와 접촉되는 제4 전극패드(82)가 존재한다. 제4 전극패드(82)에 와이어 본딩이나 플립칩 본딩이 이루어질 수 있다. 제3 전극패드(76)에도 그러한 본딩이 이루어질 수 있다.
도 12는 도 10 및 도 11의 단면을 갖는 파워 다이오드 칩의 평면을 보여준다. 도 10은 도 12를 10-10' 방향으로 절개한 단면을, 도 11은 도 12를 11-11' 방향으로 절개한 단면을 보인 것이다.
도 12를 참조하면, 제3 및 제4 전극(64, 66)은 스트라이프 형태로 배열되어 있다. 제3 및 제4 전극패드(76, 82)는 제3 및 제4 전극(64, 66)과 수직한 방향으로 나란히 배열되어 있다. 제3 전극패드(76)는 제3 및 제4 전극(64, 66)의 한쪽을 덮고, 제4 전극패드(82)는 제3 및 제4 전극(64, 66)의 다른 쪽을 덮는다.
다음, 도 13 내지 도 15를 참조하여 일 실시예에 의한 파워소자 칩의 제조방법을 설명한다.
도 13을 참조하면, 하부층(90) 상에 제1 및 제2 패드층(92, 94)을 형성한다. 제1 및 제2 패드층(92, 94)은 이격되어 있고, 평행하게 형성된다. 하부층(90)은 복수의 단위 파워소자를 포함할 수 있다. 이때, 복수의 단위 파워소자들은 복수의 섹터로 구분할 수 있다. 이 과정에서 파워소자 칩이 형성되는 웨이퍼가 갖는 결함 밀도를 고려하여 여분의 섹터가 더 포함되도록 구분할 수 있다. 예컨대, 100A 이상의 전류에 적합한 파워소자 칩의 경우, 상기 복수의 단위 파워소자들을 10개의 섹터로 구분하여 각 섹터당 10A의 전류가 흐르게 할 수 있다. 그런데 웨이퍼 결함 밀도를 고려한 불량 섹터 발생 확률이 30%정도라고 하면, 이를 감안한 여분의 섹터까지 포함하여 상기 복수의 단위 파워소자들을 13개의 섹터로 구분할 수 있다.
이렇게 섹터로 구분된 복수의 단위 파워소자는 제1 및 제2 패드층(92, 94)에 연결될 수 있다. 상기 단위 파워소자가 소스, 드레인 및 게이트 전극을 포함하는 소자일 때, 하부층(90)은 화합물 반도체층일 수도 있고, 층간 절연층 일 수도 있다. 상기 단위 파워소자가 게이트 전극을 포함하지 않는 소자인 경우, 예컨대 파워 다이오드인 경우, 하부층(90)은 전극 접촉면을 갖는 P형 반도체층과 전극 접촉면을 갖는 N형 반도체층을 포함할 수 있다. 이 경우, 제1 패드층(92)은 상기 P형 반도체층과 상기 N형 반도체층 중 어느 하나에 형성될 수 있고, 제2 패드층(94)은 나머지 반도체층 상에 형성될 수 있다.
도 14를 참조하면, 제1 패드층(92)은 복수의 패드층(92A1, 92A2…92Am,…92An)(m, n은 양의 정수)으로 분할된다. 제1 패드층(92)은 상기 섹터수와 동일한 수로 분할될 수 있다. 제1 패드층(92)은 드레인 패드일 수 있다. 제2 패드층(94)은 분할하지 않을 수 있다. 그러나 도 15에 도시한 바와 같이, 제1 패드층(92)과 동수의 복수의 패드층(94A1, 94A2,…94Am,…94An)(m, n은 양의 정수)으로 분할할 수도 있다.
다음에는 불량 섹터의 발견과 불량 섹터를 제외한 본딩 과정을 설명한다.
도 14를 참조한다. 프로브 카드(probe card)와 스위칭 매트릭스(switching matrix)를 이용한 전기적 측정방법으로 각 섹터별 BV를 측정한다. 곧, 각 섹터에 연결된 패드층(92A1, 92A2…92Am,…92An)과 제2 패드층(94) 사이에 BV를 측정한다. 이러한 측정은 웨이퍼 레벨에서 자동적으로 수행될 수 있는 바, 측정시간을 줄일 수 있다. BV 측정결과 BV가 설정값 이하인 불량섹터를 알 수 있고, 분할된 패드층(92A1, 92A2…92Am,…92An) 중에서 상기 불량섹터에 연결된 패드가 어느 것인지 알 수 있다. 예를 들어, 둘째 패드층(92A2)과 m번째 패드층(92Am)를 통해 측정한 BV가 설정값(기준값)보다 낮을 경우, 둘째 패드층(92A2)과 m번째 패드층(92Am)에 연결된 섹터를 불량 섹터로 간주할 수 있다.
이러한 측정결과를 이용하여 정상섹터와 불량섹터의 분포를 알 수 있는 섹터 맵(sector map)을 만들 수 있고, 상기 섹터 맵을 와이어 본딩 장치에 입력함으로써, 불량섹터에 연결된 패드층은 와이어 본딩에서 자동적으로 제외될 수 있다. 이에 따라 파워소자 칩의 수율이 증가될 수 있고, 와이어 본딩 과정에서 불량섹터를 제외하는 것으로 불량섹터의 사용을 방지할 수 있는 바, 종래와 같은 커팅 공정은 필요치 않게 된다.
다음에는 도 16 내지 도 18을 참조하여 도 3에 도시한 파워소자의 제조방법을 설명한다.
도 16을 참조하면, 기판(S1) 상에 하부 화합물 반도체층(C1)을 형성한다. 하부 화합물 반도체층(C1)은 복수의 층을 포함할 수 있다. 상기 복수의 층에는 한 층 이상의 화합물 반도체층이 포함될 수도 있다. 하부 화합물 반도체층(C1)은, 예를 들면 III-V족 화합물 반도체를 포함할 수 있다. 하부 화합물 반도체층(C1) 상에 상부 화합물 반도체층(10)이 형성된다. 상부 화합물 반도체층(10)은 하부 화합물 반도체층(C1)과 밴드갭이 다를 수 있다. 상부 화합물 반도체층(10)의 밴드 갭은 하부 화합물 반도체층(C1)보다 클 수 있다. 이에 따라 상부 화합물 반도체층(10)이 형성되면서 하부 화합물 반도체층(C1)에 2DEG(100)가 나타난다. 2DEG(100)는 상부 및 하부 화합물 반도체층(10, C1)의 계면 아래에 분포될 수 있다.
다음, 도 17을 참조하면, 상부 화합물 반도체층(10) 상에 이격되는 제1 및 제2 게이트 전극(30a, 30b)을 형성한다. 제1 및 제2 게이트 전극(30a, 30b) 사이에는 후속 공정에서 소스전극이 형성된다. 그러므로 제1 및 제2 게이트 전극(30a, 30b)을 형성할 때는 이를 감안하여 제1 및 제2 게이트 전극(30a, 30b)이 적정 간격을 갖도록 형성한다. 제1 및 제2 게이트 전극(30a, 30b)은 같은 높이로 형성하지만, 서로 다른 높이로 형성할 수도 있다. 제1 및 제2 게이트 전극(30a, 30b)의 물질은 통상의 파워소자에 포함된 게이트 전극의 물질이 사용될 수 있으나, 이러한 물질로 제한되지 않는다. 제1 및 제2 게이트 전극(30a, 30b)이 형성되면서 제1 및 제2 게이트 전극(30a, 30b)에 대응되는 하부 화합물 반도체층(C1)의 영역은 디플리션 영역이 된다. 이에 따라 하부 화합물 반도체층(C1)의 제1 및 제2 게이트 전극(30a, 30b) 아래에 대응되는 영역에서 2DEG는 사라지거나 다른 영역보다 전자밀도가 낮아질 수 있다. 이때, 제1 및 제2 게이트 전극(30a, 30b)은 p형 전극일 수 있다. 하부 화합물 반도체층(C1)에 상기 디플리션 영역을 형성하기 위해, 제1 및 제2 게이트 전극(30a, 30b)과 상부 화합물 반도체층(10) 사이에 디플리션층을 더 형성할 수도 있다. 또는 하부 화합물 반도체층(C1)에 상기 디플리션 영역을 형성하기 위해, 상부 화합물 반도체층(10)에 리세스(recess)를 형성하거나 소정 영역을 산화시킬 수도 있다.
계속해서, 상부 화합물 반도체층(10) 상에 제1 및 제2 게이트 전극(30a, 30b)을 덮는 층간 절연층(110)을 형성한다. 이어서 층간 절연층(110)에 제5 비어홀(88)과 제6 비어홀(98)을 형성한다. 제5 비어홀(88)과 제6 비어홀(98)은 이격되어 있다. 제5 비어홀(88)은 제1 및 제2 게이트 전극(30a, 30b) 사이에 형성한다. 제6 비어홀(98)은 제2 게이트 전극(30b)의 우측에 형성할 수 있다. 제5 비어홀(88)의 폭(W1)과 제6 비어홀(98)의 폭(W2)은 동일할 수도 있고, 다를 수도 있다. 제6 비어홀(98)의 폭(W2)은 제5 비어홀(88)의 폭(W1)보다 클 수도 있다. 제1 및 제6 비어홀(88, 98)은 마스크를 이용한 사진 및 식각 공정을 이용하여 형성할 수 있다.다음, 도 18을 참조하면, 층간 절연층(110)의 제5 비어홀(88)을 제1 전도성 물질(120)로 채우고, 제6 비어홀(98)은 제2 전도성 물질(130)로 채운다. 제1 및 제2 전도성 물질(120, 130)은 동일한 물질일 수 있고, 동시에 형성될 수 있다. 제1 전도성 물질(120)은 도 3의 소스전극(22)을 형성할 수 있다. 제2 전도성 물질(130)은 도 3의 드레인 전극(24)을 형성할 수 있다. 층간 절연층(110) 상에 제1 전도성 물질(120)을 덮는 제1 전극패드층(140)과 제2 전도성 물질(130)을 덮는 제2 전극패드층(150)을 형성한다. 제1 및 제2 전극패드층(140, 150)은 서로 이격된다. 제1 전극패드층(140)은 도 3의 소스 전극패드(12)로 사용될 수 있다. 제2 전극패드층(150)은 도 3의 드레인 전극패드(14)로 사용될 수 있다. 제1 및 제2 전극패드층(140, 150)의 폭은 같거나 다를 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
10:상부 화합물 반도체층 12:소스 전극패드
14:드레인 전극패드 22, 34:소스전극
24, 38:드레인 전극 26:소스 콘택패드
28:드레인 콘택패드 36:게이트 전극
30a, 30b:제1 및 제2 게이트 전극 32:게이트 패드
40, 70, 110:층간 절연층
42, 48, 72, 78, 88, 98:제1 내지 제4 비어홀
46:드레인 패드 44, 50, 74, 80:도전성 플러그
52:소스패드 62, 62a:제1 및 제2 반도체층
64, 66:제3 및 제4 전극 26P, 28N, 76, 82:제1-제4 전극 패드
90, 120:하부층92, 94:제1 및 제2 패드층
92A1, 92A2…92Am,…92An:제1 패드층의 분할된 층들
94A1, 94A2,…94Am,…94An:제2 패드층의 분할된 층들
100:2DEG 120a, 120b:제1 및 제2 하부층
120, 130:제1 및 제2 전도성 물질 140, 150:제1 및 제2 전극패드층
A1-A3:제1-제3 부분 C1:하부 화합물 반도체층
L1:패드라인 P1, N1:제1 및 제2 전극
S1:기판SA1…SAn:섹터
SA1, SA2…San:제1 내지 제n 섹터 U1:단위 파워소자
W1:제5 비어홀의 폭 W2:제6 비어홀의 폭

Claims (28)

  1. 복수의 섹터로 구분된 복수의 단위 파워소자
    상기 복수의 단위 파워소자의 제1 전극에 연결된 제1 패드 및
    상기 복수의 단위 파워소자의 제2 전극에 연결된 제2 패드를 포함하고,
    상기 제1 및 제2 패드 중 적어도 하나는 상기 복수의 섹터와 동수로 분할된 파워소자 칩.
  2. 제 1 항에 있어서,
    상기 단위 파워소자는 다이오드인 파워소자 칩.
  3. 제 1 항에 있어서,
    상기 복수의 단위 파워소자에 제3 전극이 더 구비된 파워소자 칩.
  4. 제 3 항에 있어서,
    상기 제3 전극에 연결된 제3 패드가 더 구비된 파워소자 칩.
  5. 제 3 항에 있어서,
    상기 단위 파워소자는 HEMT인 파워소자 칩.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 패드는 상기 복수의 단위 파워소자의 옆에 구비된 파워소자 칩.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 패드는 상기 복수의 단위 파워소자의 위쪽에 구비된 파워소자 칩.
  8. 제 4 항에 있어서,
    상기 제1 내지 제3 패드는 상기 복수의 단위 파워소자의 옆에 구비된 파워소자 칩.
  9. 제 4 항에 있어서,
    상기 제1 내지 제3 패드는 상기 복수의 단위 파워소자의 위쪽에 구비된 파워소자 칩.
  10. 제 3 항에 있어서,
    상기 제1 패드는 소스패드이고,
    상기 제1 전극에 접촉된 소스 전극패드 및
    상기 소스 전극패드에 연결된 소스 콘택패드를 포함하는 파워소자 칩.
  11. 제 3 항에 있어서,
    상기 제2 패드는 드레인 패드이고,
    상기 제2 전극에 접촉된 드레인 전극패드 및
    상기 드레인 전극패드에 연결된 드레인 콘택패드를 포함하는 파워소자 칩.
  12. 제 3 항에 있어서,
    상기 제3 전극은 게이트 전극이고, 상기 제1 및 제2 전극 중 소스전극으로 사용되는 전극의 양측에 각각 구비된 제1 및 제2 게이트 전극을 포함하는 파워소자 칩.
  13. 기판 상에 적어도 제1 및 제2 전극을 갖는 단위 파워소자를 복수개 형성하는 단계
    상기 복수의 단위 파워소자들을 복수의 섹터로 구분하는 단계
    상기 복수의 단위 파워소자들의 상기 제1 전극에 연결되는 제1 패드를 형성하는 단계
    상기 복수의 단위 파워소자들의 상기 제2 전극에 연결되는 제2 패드를 형성하는 단계 및
    상기 제1 및 제2 패드 중 적어도 하나를 상기 섹터의 수와 동수로 분할하는 단계를 포함하는 파워소자 칩의 제조방법.
  14. 제 13 항에 있어서,
    상기 단위 파워소자는 다이오드인 파워소자 칩의 제조방법.
  15. 제 13 항에 있어서,
    상기 복수의 단위 파워소자에 제3 전극을 더 형성하는 파워소자 칩의 제조방법.
  16. 제 15 항에 있어서,
    상기 제3 전극에 연결되는 제3 패드를 더 형성하는 파워소자 칩의 제조방법.
  17. 제 15 항에 있어서,
    상기 단위 파워소자는 HEMT인 파워소자 칩의 제조방법.
  18. 제 13 항에 있어서,
    상기 제1 및 제2 패드는 상기 복수의 단위 파워소자의 옆에 형성하는 파워소자 칩의 제조방법.
  19. 제 13 항에 있어서,
    상기 제1 및 제2 패드는 상기 복수의 단위 파워소자의 위쪽에 형성하는 파워소자 칩의 제조방법.
  20. 제 16 항에 있어서,
    상기 제1 내지 제3 패드는 상기 복수의 단위 파워소자의 옆에 형성하는 파워소자 칩의 제조방법.
  21. 제 16 항에 있어서,
    상기 제1 내지 제3 패드는 상기 복수의 단위 파워소자의 위쪽에 형성하는 파워소자 칩의 제조방법.
  22. 제 13 항에 있어서,
    상기 복수의 단위 파워소자들을 복수의 섹터로 구분하는 단계는,
    웨이퍼 결함이 없을 때 정해지는 섹터 수보다 많은 수의 섹터로 구분하는 파워소자 칩의 제조방법.
  23. 제 13 항에 있어서,
    상기 제1 및 제2 패드 사이의 브레이크다운 전압(breakdown voltage)을 측정하여 상기 복수의 섹터 중 불량섹터를 식별하는 단계 및
    상기 분할된 복수의 패드 중 상기 불량섹터에 연결된 패드를 제외한 나머지 패드에 본딩을 실시하는 단계를 더 포함하는 파워소자 칩의 제조방법.
  24. 제 15 항에 있어서,
    상기 제1 패드는 소스패드이고,
    상기 제1 패드를 형성하는 단계는,
    상기 제1 전극을 덮는 소스 전극패드를 형성하는 단계 및
    상기 소스 전극패드에 연결되는 소스 콘택패드를 형성하는 단계를 포함하는 파워소자 칩의 제조방법.
  25. 제 15 항에 있어서,
    상기 제2 패드는 드레인 패드이고,
    상기 제2 패드를 형성하는 단계는,
    상기 제2 전극을 덮는 드레인 전극패드를 형성하는 단계 및
    상기 드레인 전극패드에 연결되는 드레인 콘택패드를 형성하는 단계를 포함하는 파워소자 칩의 제조방법.
  26. 제 15 항에 있어서,
    상기 제3 전극은 게이트 전극이고,
    상기 제3 전극을 더 형성하는 단계는,
    상기 제1 및 제2 전극 중 소스전극으로 사용되는 전극의 양측에 각각 제1 및 제2 게이트 전극을 형성하는 단계를 포함하는 파워소자 칩의 제조방법.
  27. 제 24 항에 있어서,
    상기 소스 전극패드와 상기 소스 콘택패드는 동시에 형성하는 파워소자 칩의 제조방법.
  28. 제 25 항에 있어서,
    상기 드레인 전극패드와 상기 드레인 콘택패드는 동시에 형성하는 파워소자 칩의 제조방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130228788A1 (en) * 2012-03-01 2013-09-05 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6530068B1 (en) 1999-08-03 2003-03-04 Advanced Micro Devices, Inc. Device modeling and characterization structure with multiplexed pads
US6809348B1 (en) 1999-10-08 2004-10-26 Denso Corporation Semiconductor device and method for manufacturing the same
KR100390939B1 (ko) 2000-12-18 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴
US6545543B2 (en) * 2001-07-06 2003-04-08 Remec, Inc. Small aspect ratio MMIC power amplifier layout
JP2008097541A (ja) 2006-10-16 2008-04-24 Renesas Technology Corp レイアウト検証方法およびレイアウト検証装置
US20090079439A1 (en) 2007-09-20 2009-03-26 United Microelectronics Corp. Efuse system and testing method thereof
JP5712516B2 (ja) * 2010-07-14 2015-05-07 住友電気工業株式会社 半導体装置
US8194490B2 (en) 2010-09-08 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse memory arrays

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130228788A1 (en) * 2012-03-01 2013-09-05 Kabushiki Kaisha Toshiba Semiconductor device

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