KR20140110838A - 정전기 방전 보호를 위한 수직 절환 포메이션 - Google Patents
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Abstract
여기에서 개시된 실시예는, 일반적으로, ESD 및 다른 과전압 이벤트에 대한 수직 및/또는 듀얼 절환 보호를 달성하기 위한 절환가능 유전체 재료를 채용한 구조물, 방법, 및 장치에 관한 것이다.
Description
여기에서 개시된 실시예들은 일반적으로 ESD 및 다른 과전압 이벤트에 대해서 수직 절환 보호를 달성하기 위한 전압 절환가능 유전체 재료를 채용하는 구조물, 방법 및 장치에 관한 것이다.
전자 장치는 종종 여러 구성요소(예를 들어, 집적 회로, 수동형 구성요소, 칩, 등으로서, 이하에서 "칩"이라 한다)를 조립 및 연결함으로써 제조된다. 많은 구성요소, 특히 반도체가, 과전압 조건이라고 지칭되는 장치에 대해서 과다 전압을 인가하는 의사(spurious) 전기 이벤트에 대해서 민감하다. 과전압 조건의 공급원(source)의 예에는 정전기 방전(ESD), 역기전력(back electromotive force)(EMF), 전광(lightning), 태양풍, 전기 모터 및 전자석과 같은 절환된 전자기적 유도 로드(induction load), 절환된 큰 저항의 로드, 큰 전류 변화, 전자기적 펄스, 등이 포함된다. 과전압 조건은, 반도체 IC 칩과 같은, 능동 및/또는 수동 전자 구성요소 또는 회로 요소를 포함하는 장치에서 고전압을 초래할 수 있고, 그러한 고전압은 구성요소를 통해서 또는 그 내부에서 큰 전류 유동을 유발할 수 있다. 큰 전류 유동은 능동 또는 수동 구성요소 또는 회로 요소의 기능을 효과와 관련하여 파괴할 수 있고 또는 그러한 기능에 달리 부정적인 영향을 미칠 수 있을 것이다.
일부 칩들은, 각각의 전자 장치의 동작 또는 칩의 패키징 중에 예측될 수 있는 일부 과전압 이벤트(예를 들어, 가벼운(mild) ESD 이벤트)에 대한 "온-칩(on-chip)" 보호를 포함한다(예를 들어, Human Body Model 이벤트에 대한 보호).
칩이 패키지화될 수 있을 것이다(예를 들어, 기판에 부착될 수 있을 것이다). 패키지화된 칩은, 보다 심각한(예를 들어, 더 높은 전압) 과전압 이벤트에 대해서 패키지화된 칩을 보호하는, 부가적인(예를 들어, 엑스-칩(ex-chip)) 과전압 보호 장치에 연결될 수 있을 것이다. 온-칩 및 오프-칩 과전압 보호 장치들이 전기적으로 소통하는 한, 오프-칩 과전압 보호 장치가 온-칩 과전압 보호 장치를 "보호"하여야 할 것이다. 구분된(discrete) 구성요소를 이용하는 오프-칩 과전압 보호 장치는 기판의 제조 중에 부가하기가 어렵다. 또한, 온-칩 보호는 전체 시스템 또는 하위시스템에 걸쳐서 최적화하기가 어렵다. ESD 테스팅에 대한 재원(specification)의 예는 IEC 61000-4-2 및 JESD22-A114E를 포함한다.
인쇄회로기판, 인쇄된 와이어링 보드, 또는 유사한 기판(이하에서 또한 PCB로 지칭한다)이 전자 구성요소를 조립, 지지 및 연결하기 위해서 이용될 수 있을 것이다. 전형적으로, PCB는 유전체 재료로 이루어진 기판, 그리고 여러 부착된 구성요소, 칩 등 사이에서 전기 전도성을 제공하기 위한 하나 이상의 전도성 리드(lead)를 포함한다. 전형적으로, 금속 리드의 패턴이 (예를 들어, 실크-스크리닝과 같은 인쇄 기술을 이용하여) 유전체 기판 상에 도금되어(plated) 전기 전도성을 제공한다. 그 대신에, 금속 층(예를 들어, Cu, Ag, Au의 층)이 기판 상으로 도포되고 그리고 후속하여 금속 층의 부분이 제거되어(예를 들어, 에칭되어) 희망하는 패턴을 초래한다. 전도성 패턴 및/또는 유전체 재료의 복수 층이 PCB 상에 배치될 수 있을 것이다. 그러한 층은 비아(via)를 이용하여 연결될 수 있을 것이다. 14 또는 그 초과의 층을 포함하는 인쇄된 회로 기판은 드물지 않다.
전형적으로, PCB는, 칩, 패키지 또는 다른 집적된 장치와 같은, 여러 가지 집적된 전자 구성요소를 지지 및 연결하기 위해서 일반적으로 이용된다. PCB는 또한, 레지스터, 커패시터, 인덕터, 등과 같은 구분된 구성요소를 지지 및 연결할 수 있을 것이고, 그리고 집적된 그리고 구분된 구성요소들 사이에서 연결을 제공할 수 있을 것이다. PCB 내의 전도성 패턴 및/또는 층 그리고 전자 장치 내의 다른 구성요소 또는 지역은 종종, 구성요소를 손상시킬 수 있거나 달리 부정적인 영향을 미칠 수 있는 과전압 이벤트를 전도하기 위한 경로를 제공한다.
전자 장치에 대한 과전압 보호를 제공하기 위한 여러 구조물, 방법 및 장치(예를 들어, PCB에 표면 장착된, 구분된 서지 억제 구성요소)가 종래 기술에 존재하나, 그들은 일반적으로 제조, 성능, 동작 특성 및 비용에 있어서 다양한 제약을 가진다. 개선된 과전압 보호 구조물, 방법 및 장치가 요구된다.
이하의 구체적인 설명과 함께 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 여러 실시예를 추가적으로 설명하기 위한 그리고 여기에서 개시된 예시적인 실시예에 따른 여러 원리 및 장점을 설명하기 위한 역할을 한다.
도 1은 전자 구성요소의 ESD 보호를 위해서 이용될 수 있는 VSD 재료를 포함하는 수평적 절환 VSDM 포메이션을 도시한다.
도 2는 전자 구성요소의 ESD 보호를 위해서 이용될 수 있는 VSD 재료를 포함하는 수평 절환 원통형 포메이션을 도시한다.
도 3은 여러 실시예에 따라서 이용되는 PCB 및 연관된 방향 기준을 도시한다.
도 4a는, 실시예에 따른, 기판 장치 내에 집적될 수 있고 그리고 VSD 재료를 이용하는 수직 절환을 달성하기 위해서 구성된 VSDM 포메이션을 도시한다.
도 4b는, 실시예에 따른, 수직 절환을 달성하도록 구성되고 PCB 또는 다른 기판 내에 집적될 수 있는 VSD 재료 층을 포함하는 VSDM 포메이션을 도시한다.
도 5는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSDM 포메이션을 도시한다.
도 6은, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSDM 포메이션을 도시한다.
도 7은, 실시예에 따른, 수직 절환 VSDM 포메이션 내의, 층상형 인터커넥트와 같은, 하나 이상의 전도성 구조물을 생산하기 위한 방법을 도시한다.
도 8은, 실시예에 따른, 수직 절환 VSDM 포메이션을 위한 샘플 응답 전압 엔벨로프(envelope)를 포함하는 그래프를 도시한다.
도 9는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 10은, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 11은, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 12a는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 12b는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 13은, 실시예에 따른, 수직 절환을 달성하도록 구성되고 그리고 PCB 또는 다른 기판 내에 집적될 수 있는 VSD 재료 포메이션을 포함하는 VSDM 포메이션을 도시한다.
도 14는, 실시예에 따른, 수직 절환을 달성하도록 구성되고 그리고 PCB 또는 다른 기판 내에 집적될 수 있는 VSD 재료 포메이션을 포함하는 VSDM 포메이션을 도시한다.
도 15a는, 실시예에 따른, 하나 이상의 회로 요소와 함께 VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 15b는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 16은, 실시예에 따른, 복수의 VSD 재료 구조물을 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 17은, 실시예에 따른, VSD 재료를 이용하여 수직 및 수평 모두의 절환을 달성하도록 구성된 양방향 절환 VSD 재료 포메이션을 도시한다.
도 1은 전자 구성요소의 ESD 보호를 위해서 이용될 수 있는 VSD 재료를 포함하는 수평적 절환 VSDM 포메이션을 도시한다.
도 2는 전자 구성요소의 ESD 보호를 위해서 이용될 수 있는 VSD 재료를 포함하는 수평 절환 원통형 포메이션을 도시한다.
도 3은 여러 실시예에 따라서 이용되는 PCB 및 연관된 방향 기준을 도시한다.
도 4a는, 실시예에 따른, 기판 장치 내에 집적될 수 있고 그리고 VSD 재료를 이용하는 수직 절환을 달성하기 위해서 구성된 VSDM 포메이션을 도시한다.
도 4b는, 실시예에 따른, 수직 절환을 달성하도록 구성되고 PCB 또는 다른 기판 내에 집적될 수 있는 VSD 재료 층을 포함하는 VSDM 포메이션을 도시한다.
도 5는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSDM 포메이션을 도시한다.
도 6은, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSDM 포메이션을 도시한다.
도 7은, 실시예에 따른, 수직 절환 VSDM 포메이션 내의, 층상형 인터커넥트와 같은, 하나 이상의 전도성 구조물을 생산하기 위한 방법을 도시한다.
도 8은, 실시예에 따른, 수직 절환 VSDM 포메이션을 위한 샘플 응답 전압 엔벨로프(envelope)를 포함하는 그래프를 도시한다.
도 9는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 10은, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 11은, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 12a는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 12b는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 13은, 실시예에 따른, 수직 절환을 달성하도록 구성되고 그리고 PCB 또는 다른 기판 내에 집적될 수 있는 VSD 재료 포메이션을 포함하는 VSDM 포메이션을 도시한다.
도 14는, 실시예에 따른, 수직 절환을 달성하도록 구성되고 그리고 PCB 또는 다른 기판 내에 집적될 수 있는 VSD 재료 포메이션을 포함하는 VSDM 포메이션을 도시한다.
도 15a는, 실시예에 따른, 하나 이상의 회로 요소와 함께 VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 15b는, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 16은, 실시예에 따른, 복수의 VSD 재료 구조물을 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션을 도시한다.
도 17은, 실시예에 따른, VSD 재료를 이용하여 수직 및 수평 모두의 절환을 달성하도록 구성된 양방향 절환 VSD 재료 포메이션을 도시한다.
여러 실시예의 특징을 규정하는 청구항으로 명세서가 결론지어지지만, 유사한 참조 번호들이 이월되어 기재된(carried forward) 도면과 함께 이하의 설명에 대한 고려로부터 발명을 보다 잘 이해할 수 있을 것이다.
여기에서 개시된 여러 실시예에 따른 기판 장치, 전자 구성요소 및/또는 전자 장치를 ESD로부터 그리고 다른 과전압 이벤트로부터 보호하는 것은, 각각의 기판 및/또는 장치에서 전압 절환가능 유전체 재료("VSD 재료" 또는 "VSDM")를 통합하는 것을 포함할 수 있을 것이다. 당업자는, 과전압 이벤트가 복수 이벤트를 포함하지만, 과전압 이벤트를 전반적으로 설명하기 위해서 ESD(정전기 방전)를 여기에서 이용한 것임을 이해할 것이다.
일 실시예에서, VSD 재료는, 접지로 또는 다른 미리 규정된 지점까지 장치를 통해서 ESD 신호의 적어도 일부를 전도하도록 구성된 층 또는 다른 구조물과 같이 장치 내에 매립된다.
일 실시예에서, 필터와 같은 회로 요소가 수직 절환 VSDM 포메이션과 전자 구성요소 사이에 배치되어, ESD 이벤트에 의해서 생성된 고주파수 전압 성분이 전자 구성요소에 도달하는 것을 감소시키거나 방지한다. 회로 요소는 층, 구조물, 또는 비아로서 기판 장치 내에 매립될 수 있고, 또는 표면 장착형 구성요소로서 기판에 대해서 부착될 수 있을 것이다.
여기에서 개시된 여러 실시예들에 따른 VSD 재료는 전압의 함수로서 비선형적인 저항을 나타내는 재료이다. VSD 재료가 비선형적인 저항을 나타내는 한편, 비선형적인 저항을 나타내는 모든 재료가 VSD 재료인 것은 아니다. 예를 들어, 온도의 함수로서 저항이 변화되나 전압의 함수로서 실질적으로 변화하지 않는 재료는, 여기에서 개시된 실시예의 목적을 위한 VSD 재료로서 해석되지 않을 것이다. 여러 실시예에서, VSD 재료는, 전압 그리고, 전류, 에너지 필드 밀도, 광 또는 다른 전자기적 복사선 입력과 같은 부가적인 동작 매개변수, 및/또는 다른 유사한 매개변수의 함수로서, 비선형적인 저항 변경을 나타낸다.
VSD 재료에 의해서 나타나는 전압의 함수로서의 저항의 변경은 높은 저항 상태로부터 낮은 저항 상태로의 전이를 포함한다. 그러한 전이는, "특성적인(characteristic) 전압", "특성적인 전압 레벨", "절환 전압", 또는 "절환 전압 레벨"로서 다양하게 지칭될 수 있는, 특유의(specific) 전압 값 주위에서 발생된다. 특성적인 전압은 다양한 VSD 재료의 포뮬메이션(formulation)에서 달라질 수 있을 것이나, 주어진 포뮬레이션의 경우에 비교적 안정적이다. 특정 포뮬레이션에 대한 특성적인 전압은, 광학적(optical), 적외선, 자외선, 또는 마이크로파를 포함하는 여러 파장에서의 입사 전자기적 에너지 및/또는 온도와 같은 부가적인 매개변수와 커플링된 전압의 함수가 될 수 있을 것이다.
주어진 VSD 재료 조성의 경우에, 특성적인 전압은, 단위 길이당 전압과 관련하여(in terms of) 표현된 상응하는 "특성적인 전기 필드" 또는 "특성적인 필드"와 관련하여 규정될 수 있을 것이다(예를 들어, mil당 볼트(V/mil), 마이크로미터당 볼트(V/um), 등).
달리 명백하게 표시되어 있지 않은 경우에, "VSD 재료의 구조물", "VSD 재료 구조물" 또는 "VSDM 구조물"이라는 용어는, 전기적인 절환 기능을 수행할 수 있는 특유의 물리적 치수를 가지는 VSD 재료의 임의 부피를 지칭하도록 의도된 것이다. VSD 재료의 구조물의 예에는, VSD 재료의 층(기판 상에 배치되든지 또는 단독형(stand-alone) 층으로서 경화되든지), 둘 이상의 전극 사이에서 경계 지어지는 VSD 재료의 부피, 둘 이상의 절연 또는 반도체 구조물에 의해서 경계 지어지는 VSD 재료의 부피, 또는 충분히 큰 전압 변동에 응답하여 실질적으로 비전도성 상태와 실질적으로 전도성 상태 사이에서 절환될 수 있는 VSD 재료의 임의의 다른 요소 또는 구성이 포함된다.
하나의 구현예에서, VSD 재료 구조물은, 제 1 특성적인 전압과 상이한 특성적인 전압을 가지는 VSD 재료의 2개의 상이한 부피들 사이에서 제 1의 특성적인 전압을 가지는 제 1 VSD 재료의 부피를 경계 짓는 것에 의해서 생산될 수 있을 것이다(VSD 재료의 2개의 다른 부피의 특성적인 전압은 서로 동일하거나 동일하지 않을 수 있을 것이다).
하나의 구현예에서, VSD 재료 구조물은, (a) 상이한 특성적인 전압을 가지는 VSD 재료의 부피와 (b) 하나 이상의 전극, 절연 구조물, 및/또는 반도체 구조물 사이에서 제 1 특성적인 전압을 가지는 VSD 재료의 부피를 경계 짓는 것에 의해서 생산될 수 있을 것이다.
VSD 재료 구조물의 예는 구리 호일 상에 배치된 VSD 재료의 층이다(그러나 구리 호일은 배제한다). VSD 재료의 층 및 구리 호일 모두를 포함하는 컴파운드(compound) 포메이션이 "VSDM 의 포메이션"으로 표시될 수 있을 것이다. VSDM의 보다 복잡한 포메이션이 이하에서 설명된다.
VSD 재료 구조물의 다른 예는, PCB 내의 수평 층으로서 배치되고 그리고 PCB의 2개의 인접한 수평 층들(즉, VSD 재료 구조물 위의 수평 층 및 VSD 재료 구조물 아래의 수평 층) 사이에서 경계 지어지는 VSD 재료의 코팅, 시트 또는 다른 레이아웃이다. 이러한 VSD 재료 구조물과 경계 짓는 2개의 인접한 수평 층들 모두를 포함하는 컴파운드 포메이션이 VSDM의 포메이션의 예가 될 수 있을 것이다.
VSD 재료 구조물의 다른 예는, PCB 내의 수평 층 내에 배치되고 그리고 PCB의 동일한 수평 층 내에 배치된 4개의 구조물들(예를 들어, 직사각형 VSD 재료 구조물의 윤곽을 형성하는 4개의 에칭된 채널) 사이에서 그리고 2개의 인접한 수평 층들(예를 들어, 위쪽의 전도성 층 및 아래쪽의 절연 층) 내에 배치된 2개의 전극들 사이에서 경계 지어지는 VSD 재료의 부피이다. 이러한 VSD 재료 구조물 및 경계를 형성하는 4개의 구조물 및 2개의 전극 모두를 포함하는 컴파운드 포메이션이 VSDM의 포메이션의 예가 될 수 있을 것이다.
(예를 들어, 전압이 VSD 재료의 층의 두께를 가로질러 또는 VSD 재료 구조물의 다른 갭을 가로질러 인가될 때) 전압이 인가되는 2개의 지점들 사이의 기지의(known) 거리를 가지는 VSD 재료의 구조물의 경우에, 특성적인 전압이 특유의 전압 값으로서 규정될 수 있을 것이다(예를 들어, 이러한 VSD 재료 구조물에 대한 특성적인 전압이 볼트 단위의 특별한 값으로서 특정될 수 있을 것이다).
결과적으로, VSD 재료 구조물의 특성적인 전압은, VSD 재료가 특정의 기지의 치수적인 특성(예를 들어, 특유의 두께를 가지는 VSD 재료의 구조물로서, 상기 구조물을 가로질러 전압 절환이 발생될 수 있다)을 가지는 특유의 부피로서 간주될 때, 특유의 전압 값으로서 표현된 특성적인 전압으로서, 또는 단위 길이당 전압 값으로서 표현된 특성적인 전기 필드와 관련하여 규정될 수 있을 것이다. 여러 문맥에서, 본원에서의 설명은, 여러 실시예와 관련하여 VSD 재료의 특성적인 전압 또는 특성적인 필드를 언급할 것이고, 그리고 각각의 경우에 상응하는 특성적인 필드(단위 길이당 볼트와 관련됨) 또는 특성적인 전압(볼트와 관련됨)이 VSD 재료의 각각의 구조물의 치수적인 특성을 고려하는 것에 의한 적절한 변환을 통해서 얻어질 수 있을 것이다. 예를 들어, VSD 재료 구조물 내에서 생성된 균일한 특성적인 전기 필드의 경우에, 해당 VSD 재료 구조물의 특성적인 전압은, 절환이 가로질러 발생될 상응하는 갭(mil)을 해당 VSD 재료의 특성적인 필드(V/mil)에 곱함으로써 얻어질 수 있을 것이다. 보다 일반적인 의미에서, VSD 재료 구조물 내에서 생성되는 불균일한 특성적인 전기 필드의 경우에, 해당 VSD 재료 구조물의 특성적인 전압은, 절환이 가로질러 발생될 갭을 통해서 해당 VSD 재료의 특성적인 필드를 적분함으로써 얻어질 수 있을 것이다. 일부 실시예에서, VSD 재료의 일부 포뮬레이션 및 절환이 가로질러 발생될 갭의 물리적 특성에 대해서, 그러한 갭을 가로지르는 VSD 재료의 특성적인 전압은 각각의 갭의 크기와 직접적으로 또는 선형적으로 상호관련되지 않을 수 있을 것이다(예를 들어, 그러한 실시예에서, 각각의 특성적인 전압이 직접적인 측정을 통해서 또는 보다 복잡한 시뮬레이션 또는 개산(approximation)을 통해서 값이 얻어질 수 있을 것이다).
일반적으로, VSD 재료 구조물의 특성적인 전압은, 전압이 인가되는 2 지점들 사이에 배치된 VSD 재료 구조물의 양, 횡단 면적, 부피, 깊이, 두께 폭 및/또는 길이의 함수가 될 수 있을 것이고, 그리고 가능하게는 또한 VSD 재료 구조물과 관련된 상대적인 형상, 기하형태, 밀도 변동, 및 다른 유사한 변수의 함수가 될 수 있을 것이다.
VSD 재료는 각각의 특성적인 전압 레벨 이하의 전압에서 실질적으로 비-전도적(즉, 실질적으로 절연성)이고, 그러한 경우에 VSD 재료는 실질적으로 절연체 또는 유전체로서 거동한다. 이러한 상태는 실질적으로 비전도적 또는 절연적 상태로서 지칭될 수 있을 것이다. VSD 재료의 특성적인 전압 레벨 이하의 전압은 (적어도 특성적인 전압 레벨 이상의 전압에 대해서) 저 전압으로서 지칭될 수 있을 것이다. 특성적인 전압 레벨 이하의 그러한 동작 체제(regime)에서, 하나 이상의 실시예에서 제공된 VSD 재료가 또한, 반도체 제조 프로세스에서 기판으로서 역할하기에 적합한 반도체 재료와 유사하게, 반도체의 속성을 가지는 것으로 이해될 수 있을 것이다. 여러 실시예에 따른 VSD 재료는, 전압의 크기가 특성적인 전압 레벨 이하일 때, 양의 전압 및 음의 전압 모두에 대해서 실질적으로 절연체로서 거동할 수 있을 것이다.
특성적인 전압 레벨 보다 높은 전압에서, 여기에서 개시된 여러 실시예에 따른 VSD 재료는 실질적으로 전기 저항을 가지지 않음으로써 또는 비교적 낮은 저항을 가짐으로써 전도체로서 실질적으로 거동한다. 이는, 실질적으로 전도성 상태인 것으로 지칭될 수 있을 것이다. 특성적인 전압 레벨 이상의 전압은 고 전압으로서 지칭될 수 있을 것이다. VSD 재료는, 전압의 크기가 특성적인 전압 레벨 이상일 때, 양의 전압 및 음의 전압 모두에 대해서 전도적이 되거나 실질적으로 전도적이 된다. 특성적인 전압은, 인가되는 전압의 극성에 의존하여, 양 또는 음이 될 수 있을 것이다. VSD 재료가 해당되는 특성적인 전압을 초과하는 전압에 응답하여 실질적으로 전도적이 되기 시작할 때, VSD 재료를 "온 절환(switch on)"이라 할 수 있을 것이다. 해당되는 특성적인 전압을 초과하는 전압의 제거 후에 VSD 재료가 실질적으로 비-전도적이 되기 시작할 때, VSD 재료를 "오프 절환"이라 할 수 있을 것이다. VSD 재료가 온 또는 오프 절환될 때, VSD 재료가 단순히 "절환"이라고 지칭될 수 있을 것이다.
이상적인 모델에서, 여기에서 개시된 여러 실시예에서 제공된 VSD 재료의 동작은 특성적인 전압 이하의 전압에서 무한한 저항을 가지는 것으로, 그리고 특성적인 전압 이상의 전압에서 제로 저항을 가지는 것으로 개산된다. 그러나, 정상 동작 조건에서, 그러한 VSD 재료는 전형적으로 특성적인 전압 이하의 전압에서 높은, 그러나 유한한 저항을 자지고, 그리고 특성적인 전압 이상의 전압에서 비제로(nonzero)의 저항을 가진다. 예로서, 특별한 VSD 재료의 경우에, 저 전압에서의 저항 대 고 전압에서의 저항의 비율이 큰 값(예를 들어, 103, 106, 109, 1012, 또는 그 이상의 범위)에 접근할 것으로 예상될 수 있을 것이다. 이상적인 모델에서, 그러한 비율은 무한한 것으로서, 또는 달리 매우 높은 것으로서 개산될 수 있을 것이다.
여기에서 개시된 여러 실시예에서 제공된 VSD 재료는, 저 전압 체제 및 고 전압 체제 모두에서 그 동작에 있어서 높은 반복가능성(즉, 가역성)을 나타낸다. 일부 실시예에서, VSD 재료는 특성적인 전압 레벨 이하의 전압에서 실질적으로 절연체 또는 유전체로서 거동한다(즉, 실질적으로 비전도적이고 그리고 매우 높은 또는 실질적으로 무한한 전기 저항을 나타낸다). 이어서, 특성적인 전압 레벨 이상의 전압에서 동작될 때, VSD 재료는 실질적으로 전도적으로 절환되고, 이어서 다시 특성적인 전압 이하의 전압에서 실질적으로 절연체 또는 유전체가 다시 된다. 특성적인 전압 이하의 전압과 특성적인 전압 이상의 전압 사이에서 입력 전압 레벨이 전이되는 경우에, VSD 재료가 이러한 2가지 동작 상태들 사이에서 무한한 횟수로 계속 교번적이(alternate) 될 수 있다. 이러한 2가지 작동 상태들 사이에서 전이되는 동안, VSD 재료는 특정 레벨의 이력(hysteresis)을 체험할 수 있을 것이고, 그러한 이력은 VSD 재료의 특성적인 전압 레벨, 절환 응답 시간, 또는 다른 동작적인 특성을 특정 범위까지 변화시킬 수 있을 것이다.
여기에서 개시된 실시예에 따른, VSD 재료가 실질적으로 절연적일 때의 제 1(낮은) 전압 체제와 VSD 재료가 실질적으로 전도적일 때의 제 2(높은) 전압 체제 사이에서의 전이는 실질적으로 예측가능하고 그리고 제한된 신호 진폭의 엔벨로프 및 제한된 절환 시간의 범위로 일반적으로 한정되는 것으로 예측된다. 이상적인 모델에서, 특성적인 전압 이상으로 상승하는 입력 스텝 기능(input step function) 신호에 응답하여 실질적인 절연 상태로부터 실질적인 전도 상태로 전이하기 위해서 VSD 재료가 취하는 시간이 제로로서 개산될 수 있을 것이다. 즉, 전이가 실질적으로 순간적인 것으로 개산될 수 있을 것이다. 유사하게, 이상적인 모델에서, 특성적인 전압 이하로 하강하는 입력 스텝 기능 신호에 응답하여 실질적인 전도 상태로부터 실질적인 비-전도 상태로 전이하기 위해서 VSD 재료가 취하는 시간이 제로로서 개산될 수 있을 것이다. 이러한 역방향 전이가 또한 실질적으로 순간적인 것으로서 개산될 수 있을 것이다. 그러나, 정상 동작 조건하에, 이러한 전이 시간 모두는 VSD 재료에 대해서 비-제로이다. 일반적으로, 그러한 전이 시간은 짧고 그리고 바람직하게 가능한 한 짧다(예를 들어, 약 10-6초, 10-9초, 10-12초, 또는 그 미만의 범위). VSD 재료의 포뮬레이션 및 특성에 관한 추가적인 상세 내용이 Kosowsky 등에게, "Formulations for Voltage Switchable Dielectric Material Having a Stepped Voltage Response and Methods for Making the Same"이라는 명칭으로 2011년 1월 18일에 허여된 미국 특허 제 7,872,251 호에 개시되어 있고, 이러한 특허는 그 전체가 본원에서 참조로서 포함된다.
실질적으로 전도적인 상태에 있을 때, 전자 구성요소를 보호하기 위해서, 여러 실시예에 따른 VSD 재료가 각각의 회로, 기판 또는 전자 장치 내의 접지에 대해서 또는 다른 미리 결정된 지점에 대해서 전기 신호를 지향시킬 수 있을 것이다. 여러 실시예에서, 미리 결정된 지점이 접지, 가상 접지, 쉴드(shield), 안전 접지, 등이다. 여기에서 개시된 여러 실시예에 따른 VSD 재료에 의해서 보호되고 및/또는 VSD 재료와 함께 동작할 수 있는 전자 구성요소의 예에는 (a) 회로 요소, 회로 구조물, 표면 장착형 전기 구성요소(예를 들어, 저항, 커패시터, 인덕터), PCB 또는 다른 회로 기판, 전자 장치, 전자 하위시스템, 전자 시스템, (b) 임의의 다른 전기, 자기, 마이크로전기기계적 구조물(MEMS) 또는 유사 요소, 구조물, 구성요소, 시스템 및/또는 장치, (c) 데이터를 프로세싱 또는 전송하고 그리고 전기 신호를 이용하여 동작하는 또는 전기 신호에 의해서 손상될 수 있는 임의의 다른 유닛, 및 (d) 상기 (a), (b) 및/또는 (c)에서 식별된 전술한 것의 임의 조합이 포함된다.
일반적으로, VSD 재료는, 손상되기 전에, 가능하게는 비가역적으로 손상되기 전에, 높은 신호 전압, 전류 세기, 및 에너지 또는 파워 레벨의 존재 하에서 전류를 전도하거나 달리 동작할 수 있는 제한된 능력을 가질 수 있을 것이다. 부가적으로, 만약 정상적으로 동작 재원 내에 있는 전기 신호가 너무 지속된다면, VSD 재료가 또한 손상될 수 있을 것이다(예를 들어, 그러한 신호를 전도하는 동안에 VSD 재료가 가열될 수 있을 것이고 그리고 결과적으로 고장날 수 있을 것이다). 예를 들어, 100 나노초 미만으로 지속하는 10 KV의 전압 레벨을 가지는 입력 신호에 노출될 때 VSD 재료가 정상적으로 기능할 수 있을 것이나, 만약 신호가 몇 밀리초 초과 동안 계속적으로 인가된다면 손상될 수 있을 것이다. VSD 재료가 손상되기 시작하지 않으면서 높은 전압, 전류, 파워 또는 에너지 레벨을 견딜 수 있는 능력은, VSD 재료의 특별한 조성, 상응하는 VSD 재료 구조물의 특유의 특성(예를 들어, 큰 물리적 치수를 가지는 VSD 재료 구조물이 보다 높은 전류 밀도를 전도할 수 있을 것이다), 상응하는 회로 아키텍처, 다른 ESD 보호 구성요소의 존재, 및 VSD 재료가 포함되는 장치의 특성과 같은, 여러 인자들에 의존할 수 있을 것이다.
여러 실시예에 따른 VSD 재료가 폴리머 복합체이고, 그리고 금속, 반도체, 세라믹, 등과 같은 미립자 재료를 포함할 수 있을 것이다. 여러 실시예에 따라 이용될 수 있는 VSD 재료의 여러 조성의 예가, 예를 들어, 2010년 11월 23일자로 출원되고 명칭이 "Formulations for Voltage Switchable Dielectric Materials Having a Stepped Voltage Response and Methods for Making the Same"인 미국 특허출원 제 l2/953,309 호, 2010년 7월 7일자로 출원되고 명칭이 "Light-Emitting Diode Device For Voltage Switchable Dielectric Material Having High Aspect Ratio Particles"인 미국 특허출원 제 12/832,040 호, 및 2010년 3월 3일자로 출원되고 명칭이 "Voltage Switchable Dielectric Material Having High Aspect Ratio Particles"인 미국 특허출원 제 12/717, 102 호, 그리고 2011년 7월 19일자로 허여되고 명칭이 "Electronic Device For Voltage Switchable Dielectric Material Having High Aspect Ratio Particles" 인 미국 특허 제 7,981,325 호에 개시되어 있다.
여러 실시예에 따른 VSD 재료가 매트릭스 재료 및 매트릭스 재료 내에 분산된 하나 이상의 유기질 및/또는 무기질 입자를 포함할 수 있을 것이다.
여러 실시예에 따른 VSD 재료에 포함되는 매트릭스 재료의 예에는, 실리콘 폴리머, 페놀 수지, 에폭시(예를 들어, EPON Resin 828, 액체 에폭시 수지로부터 유도된 이관능성(difunctional) 비스페놀 A/에피클로로히드린), 폴리 우레탄, 폴리(메트)아크릴레이트, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리아크릴아미드, 폴리이미드, 폴리에틸렌, 폴리프로필렌, 폴리페닐렌 옥사이드, 폴리술폰, 세라머(ceramer) (졸겔(solgel)/폴리머 복합체), 및 폴리페닐렌 술폰과 같은 유기 폴리머가 포함될 수 있을 것이다. 이러한 매트릭스 재료의 다른 예는, 실록산, 및 폴리포스파진과 같은 무기 폴리머를 포함한다.
여러 실시예에 따른 VSD 재료에 포함되는 입자의 예에는, 구리, 알루미늄, 니켈, 은, 금, 티타늄, 스테인리스 스틸, 크롬, 다른 금속 합금, T, Si, NiO, SiC, ZnO, BN, C(다이아몬드, 나노 튜브, 및/또는 풀러렌의 형태를 포함), ZnS, Bi2O3, Fe2O3, CeO2, TiO2, A1N, 및 인듐 디셀레니드(diselenide)의 화합물을 포함하는, 전도성 및/또는 반전도성 재료가 포함될 수 있을 것이다. 일부 실시예에서, TiO2 가 예를 들어 W03 로 도핑되거나 도핑되지 않을 수 있고, 여기에서 도핑은 표면 코팅을 포함할 수 있을 것이다. 그러한 입자는 구형으로부터, 고종횡비 입자들을 포함하는 매우 세장형까지의 범위의 형상을 가질 수 있을 것이고, 상기 고종횡비 입자들은 탄소 나노튜브(단일 벽 또는 복수-벽), 풀러렌(fullerene), 금속 나노로드(nanorod), 또는 금속 나노와이어를 포함한다. 나노로드 및/또는 나노와이어를 형성하는 물질의 예는 붕소 질화물, 안티몬 주석 산화물, 티탄 이산화물, 은, 구리, 주석, 및 금을 포함한다 .
여러 실시예에 따른 VSD 재료에 포함된 일부 입자의 종횡비는 3:1, 10:1, 100:1, 및 1000:1 초과의 종횡비를 가질 수 있을 것이다. 고종횡비의 재료를 종종 "고종횡비" 입자 또는 "HAR" 입자로 지칭한다. 탄소 나노튜브는, 종횡비가 약 1000:1 및 초과인, 수퍼(super) HAR 입자의 예이다. 여러 실시예에 따른 VSD 재료에 포함될 수 있는 그보다 낮은 종횡비를 가지는 재료는 카본 블랙(약 10:1의 L/D) 입자, 및 탄소 섬유(약 100:1의 L/D)를 포함한다.
여러 실시예에 따른 VSD 재료에 포함되는 입자가, 500 nm 이하, 또는 심지어 그 미만(예를 들어, 가장 작은 치수가 100 nm 또는 50 nm 미만인 입자)의 가장 작은 치수를 특징으로 하는 일부 나노스케일 입자를 포함하는, 여러 크기를 가질 수 있을 것이다.
여러 실시예에 따른 VSD 재료에 포함되는 입자가 유기 재료를 포함할 수 있을 것이다. VSD 재료 내에 유기 재료를 포함시키는 것은, 개선된 열 팽창 계수 및 열 전도도, 양호한 유전 상수, 향상된 파단 인성, 양호한 압축 강도, 및 개선된 금속에 대한 부착 능력을 VSD 재료로 제공할 수 있을 것이다. 여러 실시예에 따른 VSD 재료에 포함될 수 있는 유기 반도체의 예가 전기적으로 반전도성인 탄소 나노튜브 및 풀러렌(예를 들어, C60 및 C70)과 같은 탄소의 형태를 포함한다. 일부 실시예에서, 공유 결합된 화학물질 그룹 또는 모이어티(moiety)를 포함하도록 기능화되도록(functionalized), 풀러렌 및 나노튜브가 개질될(modified) 수 있다. 여러 실시예에 따른 VSD 재료에 포함될 수 있는 다른 유기 반도체의 예에는, 폴리-3-헥 실티오펜, 폴리티오펜, 폴리악틸렌(polyacteylene), 폴리(3,4-에틸렌디옥시티오펜), 폴리(스티렌숲포네이트), 펜타센(pentacene), (8-히드록시퀴노리노라토(hydroxyquinolinolato) 알루미늄(III), 및 N,N'-디페-[(나프탈레닐)-N, N'디페닐]-1,1'-비페닐-4,4'-디아민[NPD]가 포함된다. 유기 반도체는 티오펜의 모노머, 올리고머, 및 폴리머, 아날린(analine), 페닐렌, 비닐렌, 플루오렌, 나프탈렌, 피롤, 아세틸렌, 카르바졸, 피롤리돈, 시아노 재료, 안트라센, 펜타센, 루브렌, 페릴렌, 및 옥사디졸(oxadizole)로부터 유도될 수 있다. 이러한 유기 재료의 일부는 폴리티오펜과 같은 광-활성 유기 재료일 수 있을 것이다.
VSD 재료 폴리머계 소정 내의 입자들의 분산에 대해서 언급하면, 입자를 "실질적으로 균일하게" 분산시키는 것은, 평균적으로 각각의 입자가 재료 내에서 균일하게 및/또는 무작위적으로 분산된다는 것을 의미하나, 폴리머 조성의 제한된 하위부분 내에서, 그러한 입자의 불균일한 및/또는 비-무작위적인 집결(agglomeration)이 발생할 가능성이 있다는 것은 확실하다. 사실상, 광범위한 혼합 후에도, 일반적으로, 입자의 그러한 집결을 가질 수 있는 비제로의 통계학적인 가능성이 존재할 것이고, 이는, VSD 재료가 기판에의 도포 전에 액체 형태 또는 반-액체 형태로 존재할 때, (예를 들어, 코팅을 통해서) 기판 상으로 배치된 후, 및/또는 (기판 상에서 또는 다른 곳에서) 경화된 후를 포함하여, VSD 재료의 모든 상(phase)을 통해서 일어날 수 있을 것이다. 그러나, 전체적으로, VSD 재료의 전체적인 양(또는 그러한 VSD 재료의 충분히 큰 하위부분)을 고려할 때, 각각의 입자가 혼합물 내에서 균일하게 및/또는 무작위적으로 분산된 것으로 간주될 수 있을 것이고, 그리고 각각의 VSD 재료의 거동을 모델링하는데 있어서, 입자가 균일하게 및/또는 무작위적으로 분산된 것으로 모델링될 수 있을 것이다.
여러 실시예에서, 전극들 사이의 거리가 감소됨에 따라, VSD 재료와 접촉하는 2개의 전극들 사이에 배치된 VSD 재료 구조물의 특성적인 전압이 감소된다. 충분히 큰 전압 변동에 응답하여 VSD 재료가 실질적으로 전도적인 상태와 실질적으로 비전도적인 상태 사이에서 가로질러 절환될 수 있는 전극들 사이의 거리가 "두께", "유효 두께", "갭", "절환 갭", 또는 "유효 갭"으로서 표시될 수 있을 것이다. 만약 2개의 전극이 실질적으로 수평인 평면 내에 배치된다면, VSD 재료 구조물에 대한 유효 갭이 수평적인 것으로 간주될 수 있을 것이고, 또는 만약 2개의 전극이 상이한 수직 평면들 내에 배치된다면 및/또는 전압 절환이 수직 방향으로 주로 발생된다면, 수직적인 것으로 간주될 수 있을 것이다.
도 1은 전자 구성요소의 ESD 보호를 위해서 이용될 수 있는 VSD 재료를 포함하는 수평적인 절환 구조물(100)을 도시한다. 도 1의 실시예에서, 전극(120 및 122)이 비아(130 및 132)와 각각 전기적으로 접촉한다.
일반적으로, "전극"이라는 용어는 임의의 전도성 구조물일 수 있고 또는 임의의 전도성 구조물을 포함할 수 있을 것이다. 그러한 전극 또는 전도성 구조물의 예가 패드, 리드, 트레이스, 비아(예를 들어, 관통 홀, 막힌 비아, 또는 매립형 비아), 와이어, 전도성 필름, 신호 층, 전도성 층, 전도성 PCB 층(예를 들어, 전도성 프리-프레그(pre-preg) 또는 충진재 층), 또는 임의 기판(예를 들어, 그러한 기판이 임의의 PCB 또는 반도체 패키징을 포함할 수 있다) 내에서 전도적이 되도록 또는 전기적 상호연결 기능을 제공하도록 디자인된 임의의 다른 전도체를 포함한다.
여러 구현예에서, 전기 연결이 비아(130 및/또는 132)에 대해서 구축될 수 있다면, 하나의 또는 양 전극(120 및 122)이 생략될 수 있을 것이다. 전극(120 및/또는 122)이 구리 또는 임의의 다른 적합한 전도성 재료로 제조될 수 있을 것이다. 전극(120 및/또는 122)이 침착(deposition), 스크린 인쇄, 부착, 또는 기계적, 화학적, 또는 다른 임의의 기타 본딩 접근방식을 통해서 제조될 수 있을 것이다.
여러 실시예에서, 전극(120 및 122)은 절연 층과 같은 재료 캡슐화 또는 포메이션에 의해서 커버될 수 있을 것이다. 도 2에서, 전극(120 및 122)이 절연 층(170) 내에 매립된 것으로 도시되어 있다.
비아(130 및 132)는, VSD 재료(140)의 층을 완전히 또는 부분적으로 관통할 수 있는, 또는 완전히 가로지를 수 있는 전도성 구조물이다. 비아(130 및/또는 132)가 관통 홀, 막힌 홀, 매립형 비아, 트레이스, 또는 전도적으로 디자인된 그리고 전자 장치 내에서의 신호 전파를 돕도록 디자인된 임의의 다른 전도성 구조물일 수 있을 것이다. 비아(130 및/또는 132)가 구리 또는 임의의 다른 적합한 전도성 재료로 제조될 수 있을 것이다. 비아(130 및/또는 132)가 침착, 스크린 인쇄, 부착, 또는 기계적, 화학적, 또는 다른 임의의 기타 본딩 접근방식을 통해서 제조될 수 있을 것이다. 비아(130 및/또는 132)가 중실형(solid)(예를 들어, 중실형 금속 구조물), 중공형(예를 들어, 전도성 원통형 포메이션)일 수 있고, 또는 부분적으로 중공형이고 그리고 적합한 전도성 재료로 부분적으로 충진될 수 있을 것이다(예를 들어, 전도성 재료로 부분적으로 충진된 중공형의 전도성 원통형 포메이션).
일 실시예에서, 엄격하게 전도적인 것 대신에, 비아(130 및/또는 132)가 VSD 재료로 부분적으로 또는 완전하게 충진된다. 그러한 실시예에서, 각각의 비아가 실질적으로 절연적인 구조물로서 정상적으로 작용할 수 있으나, 각각의 VSD 재료의 특성적인 전압을 초과하는 전압에 응답하여 실질적으로 전도적이 될 수 있다는 의미에서, 비아(130 및/또는 132)가 수직 또는 수평 절환 포메이션으로서 역할을 할 수 있을 것이다. 그러한 실시예에서, 절환이 각각의 비아를 따라서 수직으로 또는 각각의 비아를 가로질러 수평으로 발생될 수 있을 것이다.
도 1의 실시예에서, VSD 재료(140)의 층이 기판(160) 상에 배치된다. 기판(160)은 전도성 기판(예를 들어, 구리 또는 다른 전도성 재료의 층, 시트 또는 호일), 또는 절연성 기판(예를 들어, PCB 프리-프레그 층)일 수 있을 것이다. 일 실시예에서, 기판(160)이, VSD 재료의 층과 같은, 가변적인 전도성을 가지는 기판일 수 있을 것이다.
도 1의 실시예에서, 전압 공급원이 전극들(120 및 122) 사이에 전압차를 생성하도록, 전압 공급원이 연결될 수 있을 것이다. 도 1에서, 전압 공급원(110)은, 전류 공급원일 수도 있는, 또는 임의의 다른 전기 에너지 공급원일 수 있는, 단독형 전압 공급원으로서 도시되어 있다. 그러한 배열은, 전압 공급원(110)에 의해서 생성되는 전압을 증가시키는 것에 의해서 의도적으로 활성화되도록 VSD 재료가 의도된, 테스팅 셋업에서 또는 특유의 아키텍처 레이아웃에서 직면할 수 있을 것이다. 도 1에서, 전압 공급원(110)이, 전극(120)과 전기적으로 접촉하는 비아(130)에 대해서 연결되는 것으로, 그리고 접지가, 전극(122)과 전기적으로 접촉하는 비아(132)에 대해서 연결되는 것으로 도시되어 있다. 여러 대안적인 적용예 및 실시예에서, 전압 공급원(110)이 비아(132)에 대해서 적용될 수 있고 그리고 접지가 비아(130)에 대해서 적용될 수 있을 것이다.
그러나, 보다 일반적인 의미에서, 전극들(120 및 122) 사이에 인가되는 전압이, 도 1의 실시예에 도시된 ESD 펄스(112)에 의해서 설명되는 바와 같은, ESD 이벤트에 의해서 생성된 전압을 포함하는, 임의의 전압 신호 또는 다른 전기 신호일 수 있을 것이다. 모바일 폰과 같은 최종 사용자 장치에 의해서 일반적으로 체험되는 정상 동작 상황에서, ESD 펄스(112)가 높은 전압 크기(예를 들어, 몇백 볼트 초과, 그리고 가능하게는 몇천 볼트) 및 짧은 지속 시간(예를 들어, 나노초 내지 마이크로초)을 가지는 것으로 예상될 수 있을 것이다. 짧은 지속 시간에도 불구하고, ESD 펄스(112)에 의해서 생성된 전기 전류가, 가능하게는 10 암페어 초과의 큰 진폭(amplitude; 크기)에 도달하는 것으로 예상될 수 있을 것이다. 만약 도 1의 실시예의 구조물이 ESD 보호를 위해서 이용된다면, 전극(120 또는 122)이 접지 평면(또는 보호되는 회로 또는 장치 내의 다른 미리 결정된 지점)에 대해서 직접적으로 또는 간접적으로 연결될 수 있을 것이고, 그리고 만약 ESD 펄스(112)가 다른 전극에 도달한다면, ESD 펄스(112)가 접지 또는 미리 결정된 지점에 대해서 연결된 전극을 통해서 접지로 또는 상기의 미리 결정된 지점으로 안내될 수 있을 것이다.
만약 전압 공급원(110)에 의해서 (또는 대안적으로 ESD 펄스(112)에 의해서) 인가된 전압이 VSD 재료(140)의 특성적인 전압을 초과하지 않는다면, VSD 재료(140)는 실질적으로 비전도적으로 유지되고, 그리고 전극들(120 및 122) 사이에서 VSD 재료(140)를 통해서 실질적인 전류가 전도되지 않는다(가능한 경우에, 특정 양의 누설 전류를 제외하며, 여기에서, 구조물(100)이 내부에 배치될 수 있는 전자 장치의 성능에 영향을 미치지 않도록 하기 위해서 VSD 재료(140)가 최소화하도록 정상적으로 디자인된다).
전압 공급원(110) 및 ESD 펄스(112)가 대안적으로(alternative) 존재할 수 있고 그리고 전반적인 설명을 목적으로 이용될 수 있다는 것을 도식적으로 설명하기 위해서, 전압 공급원(110) 및 ESD 펄스(112)의 각각과 전극들(120 및 122) 사이의 연결 라인을 파선(dashed line)으로 도시하였다. 일반적으로, 임의 전압 공급원, ESD 신호, 또는 다른 전기 공급원, 과다전압 신호, 또는 전압 포텐셜이 2개의 전극들(120 및 122) 사이에 적용될 수 있을 것이다. 2개의 전극 중 어느 하나가 또한 접지에, 또는 다른 기준 전압 레벨을 가지는 지점에 연결될 수 있을 것이다. 유사하게, 전압 공급원(110)의 극성이 전극들(120 및 122) 사이에서 어느 한 방향이 될 수 있을 것이다.
만약, 전압 공급원(110)에 의해서 (또는 대안적으로 ESD 펄스(112)에 의해서) 인가된 전압이 VSD 재료(140)의 특성적인 전압을 초과한다면, VSD 재료(140)가 절환되고 그리고 실질적으로 전도적이 되기 시작하며, 그리고 상당량의 전류가 VSD 재료(140)를 통해서 전극들(120 및 122) 사이에서 전도된다.
도 1의 실시예에서, VSD 재료(140)가 "수평"방향 또는 "측" 방향으로 절환되는 것이라 할 수 있다. 이러한 수평 방향 또는 측방향은 기판(160)에 대해서 규정되는데, 이는 VSD 재료(140)를 통한 전류의 유동이, 주로 기판(160)의 주요 평면과 실질적으로 평행한 방향으로, 비아(130) 및 비아(132) 사이에서 발생되기 때문이다. 일 실시예에서, 기판(160)이 PCB 내의 층 내에 위치되고, 그러한 경우에 수평적인 절환은, VSD 재료(140)를 통한 전기 전류의 유동이 주로 PCB의 주요 표면(또는, 구성요소가 양 측부에 부착되는 경우에는, 표면들)과 실질적으로 평행한 방향으로 발생된다는 것을 의미하고, 상기 PCB의 주요 표면에는 구성요소 및 전기적 요소의 대부분이 장착된다.
여러 실시예에서, 전극들(120 및 122) 사이에 인가되는 전압의 극성에 의존하여, VSD 재료(140)가 전극들(120 및 122) 사이에서 양 방향들을 따른 전기 전류의 유동을 수용하도록 디자인된다. 도 1의 실시예에서, VSD 재료(140)의 수평적인 절환 방향이 화살표(142)에 의해서 표시된다. 기판(160)(예를 들어, PCB 또는 PCB 코어)이, 보다 큰 2D 평면(즉, 구성요소가 부착되는 PCB의 표면 또는 표면들에 의해서 규정되는 평면)과 보다 작은 높이 치수를 가지는, 실질적으로 3 차원적인 구조물이기 때문에, 전극들(120 및 122) 사이의 수평적인 전류 유동이, 보다 큰 2D 평면과 실질적으로 평행한 임의 방향으로 발생될 수 있을 것이다. 달리 설명하면, 도 1의 실시예가, 수평 절환이 좌측-대-우측 또는 우측-대-좌측 전류 유동을 암시한다는 것을 나타내는 것으로 보이지만, 사실상, 장치 패키징 또는 PCB와 같은 실제 기판의 3D 치수를 고려하면, 기판(160)의 주요 표면에 의해서 형성된 2D 평면과 실질적으로 평행한 임의 방향으로 전류 유동이 발생될 수 있을 것이다.
도 3의 실시예를 참조하면, 수평 절환은, 전류가 도 3에 도시된 X-Y 평면과 실질적으로 평행한 임의 방향으로 유동할 수 있다는 것을 의미한다. 매체를 통한 전류의 유동이 일반적으로 전하의 3D 유동을 포함하는 것을 인식하면, 수평방향 절환이, 모든 전하가 반드시 엄격한 수평적 및 평면적 방향만으로 유동하여야 한다는 것을 의미하지 않는다. 그 대신에, 수평적 절환 또는 수평 방향으로 발생되는 절환에 대한 언급은, 전하의 이동이 기판의 주요 2D 평면에 실질적으로 평행한 평면을 따라서 주로 발생되나, 전류 유동의 적어도 일부가 특정 양의 수직 이동을 나타낼 수 있다는 것도 확실히 가능하고 그리고 예상된다는 것을 의미한다. 시뮬레이션 또는 분석이 마이크로-레벨로 실시된다면, 전하의 수직 이동은 검출하기가 보다 용이할 수 있을 것이다. 그럼에도 불구하고, 일반적으로, 수평 절환은, 비아(130 및 132)와 같은 적어도 2개의 전도성 구조물이 기판에 대해서 실질적으로 수직인 치수로 배치되고, 그리고 전류 유동이 주로 기판의 주요 2D 평면과 실질적으로 평행한 방향을 따라서 2개의 비아들 사이에서 발생된다는 것을 의미한다.
도 1의 실시예에서, 전극들(120 및 122) 사이의 거리가 VSD 재료(140)의 갭을 규정한다. 이러한 갭은 도 1에서 갭(150)으로서 표시되어 있다. 일반적으로, 수평 절환 VSDM 포메이션에 대한 수평방향 갭은 VSD 재료의 구조물을 가로지르는 가장 짧은 전기 경로에 의해서 결정되고, 그리고 도 1에서, 이러한 최단 전기 경로는 VSD 재료(140)와의 계면에서 전극(120 및 122)의 엣지에 의해서 결정된다. 만약 실시예에서 전극(120 및 122)이 서로를 향해서 연장하지 않는다면, 도 1에 도시된 그러한 갭(150)은 비아들(130 및 132) 사이의 거리 보다 작게 되고, 그 대신에 VSD 재료(140)는 비아들(130 및 132) 사이의 수평 갭에서 절환될 수 있을 것이다.
일 실시예에서, VSD 재료(140)의 특성적인 필드가 볼트/mil로 규정된다. 그러한 실시예에서, 갭(150)에 대한 특유의 갭 크기를 규정하는 것에 의해서, 비아들(130 및 132) 사이에 배치된 VSD 재료(140)의 구조물에 대한 특성적인 전압이 실제 볼트로 결정될 수 있을 것이다.
도 1의 실시예에 도시된 구조물이 직사각형 구조물을 포함한다(예를 들어, VSD 재료(140)의 층이 직사각형 구조물로서 구축될 수 있을 것이다). 일 실시예에서, 도 1의 실시예에 도시된 구조물이 곡선형 구조물을 포함한다(예를 들어, VSD 재료(140)의 층이 실질적으로 원통형인 포메이션으로서 구축될 수 있을 것이다).
도 2는, 전자 구성요소의 ESD 보호를 위해서 이용될 수 있는, 전도성 평면(230) 및 전도성 평면(232)으로 표시된, 2개의 전도성 평면들(예를 들어, 구리 평면들) 사이에 배치된 VSD 재료(240)를 포함하는 수평 절환 원통형 구조물(200)을 도시한다. 구조물(200)은 일반적으로 도 1의 실시예의 구조물과 동등하나, 도 1에 도시된 여러 양태가 어떻게 곡선형 아키텍처에서 구현될 수 있는지를 설명한다. 일 실시예에 따라서, 전도성 평면(230) 및 전도성 평면(232)은 VSD 재료의 부피에 의해서 분리된 실질적으로 동심적인 전도성 구조물이다. 간결함을 위해서, 기판 및 전극을 도 2의 실시예에서 도시하지 않았다.
일 실시예에서, 도 2에 도시된 구조물(200)은 PCB 내에서 구현된 구조물의 횡단면을 나타낸다. 도 3의 실시예를 참조하면, 전도성 평면(230 및 232) 사이에서 도 2에 도시된 환형부가 도 3에 도시된 X-Y 평면과 실질적으로 평행하게 배치될 수 있을 것이다. 3D 사시도에서, 전도성 평면(230) 및 전도성 평면(232)이 수직 방향으로 연장하고, 상기 수직 방향은, PCB의 경우에, 도 3의 실시예에서 도시된 Z-방향과 실질적으로 평행할 것이다.
도 2의 실시예에서, 전압 공급원(210) 또는 ESD 신호(212)가 전도성 평면(230) 및 전도성 평면(232) 사이에 전압을 생성할 수 있을 것이다. 만약 이러한 전압이 VSD 재료(240)의 특성적인 전압을 초과한다면, VSD 재료가 온으로 절환될 수 있고, 그리고 VSD 재료는 실질적으로 비전도성으로부터 실질적으로 전도적이 될 것이다. 그러한 경우에, 전도성 평면(230) 및 전도성 평면(232) 사이에서 상당한 전류가 유동할 것이다. 도 2에 도시된 바와 같은 동심적인 구조물의 경우에, 전류 유동은 라인(242)에 의해서 표시된 방사상 방향으로 주로 발생할 것이다. 도 3의 실시예를 참조하면, 도 2에 도시된 구조물에 대한 수평적인 절환은, 전류가 도 3에 도시된 X-Y 평면에 실질적으로 평행한 평면을 주로 따라서 전도성 평면(230) 및 전도성 평면(232) 사이에서 유동할 것임을 의미한다. 다시, 도 1의 실시예와 관련하여 설명한 바와 같이, 수평 절환은, 기판의 주요 2D 치수와 실질적으로 평행한 평면을 따라서 전류가 유동하는 것으로 엄격하게 제한된다는 것을 의미하지 않는다. 그 대신에, 주어진 비아의 3D 양태, VSD 재료 구조물, 및 마이크로-레벨 효과에서, 특정 양의 전류 유동이 수직 치수를 따라서 발생될 수 있다는 것을 예상할 수 있을 것이다. 그럼에도 불구하고, 수평 절환은, 전류 유동이 사실상 기판의 주요 2D 평면에 평행한 방향으로 주로 발생될 수 있다는 것을 의미하며, 그에 따라 유용한 전기적 기능이 VSD 재료(240)를 통한 수평 방향으로 유동하는 전류를 이용하여 달성될 수 있을 것이다.
일 실시예에서, VSD 재료(240)의 특성적인 필드가 볼트/mil로 규정된다. 그러한 실시예에서, 갭(250)에 대한 특유의 갭 크기를 규정하는 것에 의해서, 전도성 평면(230) 및 전도성 평면(232) 사이에 배치된 VSD 재료(240)의 구조물에 대한 특성적인 전압이 실제 볼트로 결정될 수 있을 것이다. 도 2의 실시예로부터의 구조물(200)의 곡면형 아키텍처는 도 1의 실시예로부터의 구조물(100)의 직사각형 아키텍처 보다 복잡하고, 결과적으로, 실제 특성적인 전압을 볼트로 결정하는 것이 구조물(200)의 경우에 더 어렵다. 그럼에도 불구하고, 일 실시예에서, VSD 재료(240)의 특성적인 전압이 갭(250)의 크기와 상호관련되고, 그리고 볼트값으로서 어느 정도의 확신(a degree of certainty)을 가지고 결정될 수 있을 것이다.
도 3은 여러 실시예와 관련하여 사용되는 PCB 및 그와 연관된 방향적 기준을 도시한다. 도 3에 도시된 PCB(300)는 X 축 및 Y 축으로서 규정된 주요 수평 평면, 및 Z-축에 의해서 규정된 수직 치수를 가진다. 이러한 기준 좌표 시스템은 물리적 공간 내의 PCB의 실제 배향과 독립적으로 규정되고, 그에 따라 공간 내에서의 PCB의 회전은 여기에서 규정된 수평 평면 및 수직 치수 협의(convention)를 변화시키지 않는다. 이러한 기준 시스템은, 도 3에 도시된 PCB(300)와 같은, PCB에 대해서 본원에서 보다 구체적으로 설명될 것이나, 유사하게 임의의 다른 기판에 대해서도 적용될 수 있을 것이다.
일반적으로, VSDM 포메이션에 의해서 ESD 또는 다른 과전압 이벤트에 대해서 보호될 수 있는, 또는 VSDM 포메이션이 내부로 통합될 수 있는 "기판 장치"는 임의 PCB, PCB의 임의의 단일 층 또는 복수의 층의 세트, 반도체 장치의 패키지, LED 기판, 집적 회로(IC) 기판, 둘 이상의 전자 구성요소, 장치 또는 기판을 연결하는 인터포저(interposer) 또는 임의의 다른 플랫폼(여기에서 그러한 연결은 수직 및/또는 수평적일 수 있을 것이다), 임의의 다른 적층형 패키징 포맷(예를 들어, 인터포저, 웨이퍼-레벨 패키지, 패키지-인-패키지, 시스템-인-패키지, 또는 적어도 2개의 패키지 또는 하위패키지의 임의의 다른 적층된 조합), 또는 VSD 재료 포메이션이 부착되거나 VSD 재료 포메이션이 내부에 통합될 수 있는 임의의 다른 기판을 의미한다. 간결함을 위해서, 기판 장치가 종종 "기판"으로 표시될 수 있을 것이다.
이러한 기준 좌표 시스템을 이용하여, 도 2의 실시예에서 라인(142)에 의해서 그리고 도 3의 실시예에서 라인(242)에 의해서 규정된 수평 절환 방향은, 도 3에서 도시된 X-Y 평면에 의해서 규정된, PCB(300)의 주요 2D 평면과 실질적으로 평행한 평면을 따라서 우세적으로(preponderantly) 위치될 것이다.
도 4a는, 실시예에 따라, VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 그리고 PCB, 가요성 회로, 또는 반도체 칩의 패키징과 같은 기판 장치에서 집적될 수 있는 VSDM 포메이션(400)을 도시한다. 적어도 하나의 층이 VSD 재료의 층인 복수의 층을 포함하는 VSDM 포메이션이 종종 VSDM 포메이션으로서, 또는 단순히 VSDM 포메이션으로서 지칭될 수 있을 것이다. 포메이션(400)은 PCB 내의, 반도체 패키지의, 또는 다른 기판 장치의 여러 층을 보여주는 횡단면도일 수 있을 것이다. 일반적으로, 수직 절환을 달성하도록 구성된 VSDM 포메이션이 또한 "수직 절환 VSDM 포메이션"으로서 지칭될 수 있을 것이다.
특정 수직 절환 VSDM 포메이션이 Shocking Technologies, Inc.에 의해서 2009년 4월 2일자로 출원된 미국 특허출원 제 12/417,589 호에 개시되어 있으며, 그러한 특허출원 전체가 본원에서 참조로서 포함된다.
도 4a에 도시된 포메이션(400)은, PCB에 포함된 절연 층인 2개의 기판 층(460 및 462), VSD 재료(440)의 층, 전도성 구조물(430), 및 전도성 층(432)을 포함한다.
전도성 구조물(430)이 비아(예를 들어, 레이저 드릴링 가공된 비아), 패드, 트레이스, 또는 전도적이 되도록 그리고 전기 신호의 전파를 돕도록 디자인된 임의의 다른 구조물일 수 있을 것이다.
전도성 층(432)이 PCB 내에 통합된 단일 층 또는 접지 층일 수 있을 것이다. 하나의 실시예에서, 전도성 층(432)은, VSD 재료(440)가 그 상부에 초기에 배치되는 전도성 기판이다(예를 들어, VSD 재료(440)가 상부에 코팅되고 경화된 구리 호일).
도 4a에 도시된 VSDM 포메이션(400)은, Z 축에 의해서 표시된 바와 같이, PCB의 수직 치수를 따라서 배치된다. 도 3의 실시예를 참조하면, 도 4a에 도시된 Z 축이 도 3에 도시된 Z-축과 동일하다.
도 1 및 도 2의 실시예와 관련된 수평 절환에 대한 설명과 유사하게, 수직 절환은, 전류의 유동이 기판의 수직 방향에 실질적으로 평행한 방향으로 발생될 수 있다는 것을 의미한다.
도 3의 실시예를 참조하면, 도 4a의 실시예에 도시된 구조물에 대한 수직 절환은, VSD 재료(440)의 특성적인 전압을 초과하는 전압에 응답하여 실질적으로 전도적이 되도록 VSD 재료(440)가 온으로 절환되는 경우에, 도 3에 도시된 Z-축과 실질적으로 평행한 방향을 주로 따라서 전도성 구조물(430)과 전도성 층(432) 사이에서 전류가 유동할 것임을 의미한다. 다시, 수평 절환과 관련하여 도 1 및 2의 실시예와 함께 설명한 바와 같이, 수직 절환은, 기판의 Z-축(또는 수직 축)과 실질적으로 평행한 평면을 따라서 전류가 유동하는 것으로 엄격하게 제한된다는 것을 의미하지 않는다. 그 대신에, 전도체의 3D 물리적 양태, PCB 레이아웃의 3D 구조물, VSD 재료 구조물의 3D 물리적 특성 및 형상, 그리고 VSD 재료 자체 내의 마이크로-레벨 효과(예를 들어, VSD 재료 내에 분산된 입자들 사이의 및/또는 그 내부의 전류 전파)가 주어지면, 특정 양의 전류 유동이, VSD 재료 내의 적어도 지역적인 부피 내에서, 수직 치수를 따라서 발생될 수 있다는 것을 예상할 수 있을 것이다. 그럼에도 불구하고, 수평 절환은, 전류 유동이 PCB 기판 또는 다른 기판의 Z-축(또는 수직 축)에 실질적으로 평행한 방향으로 주로 발생될 수 있다는 것을 의미하며, 그에 따라 유용한 전기적 기능이 VSD 재료(440)를 통한 수평 방향으로 유동하는 전류를 이용하여 달성될 수 있을 것이다.
하나의 구현예에서, VSDM 포메이션(400)은, 전도성 구조물(430) 및 VSD 재료(440)와 접촉하여 배치되는, 층상형 인터커넥트(434)를 더 포함한다. 층상형 인터커넥트(434)는, 도 4a에 도시된 VSD 재료(440)와 전도성 구조물(430) 사이의 경계와 같은, 전도성 구조물과 VSD 재료 포메이션 사이의 경계에서 횡단면적 전도 면적을 증가시키기 위해서 여러 실시예에서 부가될 수 있는 전도성 피쳐(feature)이다. 그러한 경계에서 층상형 인터커넥트를 부가하는 것은, 특히 경계가 전기 필드 또는 전류의 농도를 초래할 수 있는 작은 물리적 피쳐를 가지는 경우에, 더 높은 전류를 반송하기 위한 각각의 전도성 구조물의 용량을 향상시킬 수 있을 것이다. 이는, 예를 들어, VSD 재료(440)와 접촉하는 지점에서 전도성 구조물(430)이 작은 횡단면 면적을 가지는 경우에, 보다 바람직할 수 있을 것이다.
일반적으로, 도 4a에 도시된 층상형 인터커넥트(434)와 같은, 전도성 피쳐와 VSD 재료의 구조물 사이에 배치된 층상형 인터커넥트는, 전도성 구조물과 VSD 재료 사이의 향상된 전류 유동, 전도성 구조물과 VSD 재료 사이의 계면에 대한 개선된 기계적인 성질(예를 들어, 개선된 접착 또는 본딩, 보다 양호한 열적 계수 매칭(matching) 등), 전도성 구조물과 VSD 재료 사이의 개선된 전기적 연결, 그리고 기타 유사한 장점을 제공할 수 있을 것이다.
여러 실시예에서, 전도성 구조물(430)과 VSD 재료(440) 사이에 부가적인 전기 경로를 (예를 들어, 수직으로) 제공하기 위해서, 층상형 인터커넥트(434)가 VSD 재료(440)로부터 전도성 구조물(430)을 전체적으로 또는 부분적으로 분리하도록 배치될 수 있고, 또는 전도성 구조물(430)의 다른 경계에 배치될 수 있을 것이다.
일 실시예에서, 층상형 인터커넥트(434)는 전도성 구조물(430)과 VSD 재료(440)를 물리적으로 분리한다. 그러한 실시예를 제조하기 위해서, 층상형 인터커넥트(434)가 VSD 재료(440)의 상단에 형성될 수 있고, 그리고 전도성 구조물(430)이 이어서 층상형 인터커넥트(434) 위에 형성될 수 있으며, 그에 따라 전도성 구조물(430)에 의한 층상형 인터커넥트(434)의 완전한 관통을 피할 수 있다.
일 실시예에서, 층상형 인터커넥트(434)가 VSD 재료(440)와 물리적으로 접촉하고, 그리고 층상형 인터커넥트(434)가 VSD 재료(440)와의 계면에서 전도성 구조물(430)의 일부를 캡슐화한다. 그러한 실시예를 제조하기 위해서, 층상형 인터커넥트(434)가 VSD 재료(440)의 상단에 형성될 수 있고, 그리고 전도성 구조물(430)이 이어서 층상형 인터커넥트(434) 위에 형성될 수 있으며, 그에 따라 (예를 들어, 층상형 인터커넥트(434) 전체를 통해서 VSD 재료(440)까지 홀을 레이저 드릴링함으로써 그리고 이어서 전도성 비아를 형성하기 위해서 전도성 재료로 상기 홀을 충진함으로써) 전도성 구조물(430)과 VSD 재료(440) 사이의 직접적인 물리적 접촉을 구축하기 위해서 층상형 인터커넥트(434)를 관통한다.
도 4b는, 실시예에 따른, PCB 또는 다른 기판에 통합될 수 있고 그리고 수직 절환을 달성하도록 구성된 VSD 재료 층(498)을 포함하는 VSDM 포메이션(490)을 도시한다. 일 실시예에서, 도 4b에 도시된 VSDM 포메이션(490)은 도 4a에 도시된 구조물(430)의 구조적 구성요소 및 많은 수의 부가적인 피쳐 및 층을 포함한다.
도 4b에 도시된 VSDM 포메이션(490)은, 프리-프레그 충진제(480), 코어(482), 프리프레그 충진제(484), 코어(486), 및 프리-프레그 충진제(488)로서 도시된, 일반적으로 절연성(또는 유전체)인 많은 수의 기판 층을 포함한다.
도 4b에 도시된 VSDM 포메이션(490)은 또한, 전도성 층(L1 내지 L6)으로서 표시되고, 그리고 전도성 층(470, 472, 474, 476, 478 및 479)으로서 번호가 부여된, 많은 수의 전도성 신호 층을 포함한다. 이러한 신호 층은 PCB 기판 내에서, 또는 PCB에 부착된 구성요소 및 회로 요소의 내외로 전기 신호를 전도할 수 있을 것이고, 또는 접지 또는 다른 전압 기준 지점으로서 작용할 수 있을 것이다.
도 4b에 도시된 VSDM 포메이션(490)은 또한, 전도성 구조물(450 및 452)로서 표시된, 2개의 전도성 구조물을 포함한다. 전도성 구조물(450 및 452) 중 어느 하나 또는 양자 모두가 비아, 패드, 트레이스, 또는 전도적이 되도록 그리고 전기 신호의 전파를 돕도록 디자인된 임의의 다른 구조물일 수 있을 것이다. 도 4b에 도시된 VSDM 포메이션(490)은, Z 축에 의해서 표시된 바와 같은, PCB의 수직 치수를 따라서 배치된다. 도 3의 실시예를 참조하면, 도 4a에 도시된 Z-축은 도 3에 도시된 Z-축과 동일하다.
도 4b의 실시예에서, 층상형 인터커넥트(499)가 전도성 구조물(452)과 VSD 재료(498) 사이의 계면에 배치된다. 여러 구현예에서, 층상형 인터커넥트(499)가 도 4a의 실시예로부터의 층상형 인터커넥트(434)와 유사할 수 있을 것이다. 층상형 인터커넥트(499)가, 도 4a의 실시예로부터의 층상형 인터커넥트(434)와 관련하여 설명된 것을 포함하여, 전도성 구조물(452)과 VSD 재료(498) 사이의 계면에 대해서 여러 가지 장점을 제공할 수 있을 것이다.
만약 VSD 재료 층(498)이 특성적인 전압을 초과하는 전도성 구조물(452)과 전도성 층(474) 사이의 전압에 노출된다면, VSD 재료 층(498) 내에 포함되는 VSD 재료가 온으로 절환될 것이고, 그리고 실질적으로 전도적이 되기 시작할 것이다. 그러한 경우에, 전류가, 전도성 구조물(452)과 전도성 층(474) 사이에서, 주로 수직 방향으로 유동할 것이다. 만약 이러한 것이 발생된다면, VSD 재료 층(498)이 수직으로 절환된다.
일 실시예에서, 도 1 및 도 2의 실시예에 따라서 제공된 설명과 유사하게, VSD 재료 층(498)의 특성적인 전압은, 볼트로 측정할 때, VSD 재료의 갭 크기와 상호 관련된다. 도 4b의 실시예의 경우에, 이러한 갭 크기는 전도성 구조물(452)과 전도성 층(474) 사이의 거리와 실질적으로 동일할 것이고, 이는 또한 실질적으로 VSD 재료 층(498)의 두께가 되도록 이루어진다. VSD 재료에 대한 특성적인 전압에 대해서 갭 크기를 관련시키는 정확한 공식(formula)이 수 많은 변수에 따라서 달라질 수 있을 것이지만(예를 들어, 정확한 VSD 재료 포뮬레이션, VSD 재료 구조물 또는 층의 완전한 부피, 절환이 통해서 이루어지는 VSD 재료 구조물의 실제 형상, VSD 재료에 연결된 임의 회로 요소의 임피던스 등), 여러 실시예에서 사용되는 VSD 재료 포뮬레이션의 경우에, 일반적으로 VSD 재료의 갭이 작을수록 작은 특성적인 전압을 초래한다. 작은 특성적인 전압은 특정 적용예(예를 들어, VSD 재료가 낮은 전압에 응답하여 절환되는 것으로 예상될 수 있는 적용예)에서 바람직할 수 있을 것이다.
그러나, 일반적인 디자인 고려사항으로서, VSD 재료의 갭의 크기를 감소시키는 것은, VSD 재료 구조물이 너무 작아지고, 그리고 결과적으로 그 동작 특성의 일부 또는 전부를 상실하는 위험에 대해서 반드시 균형을 이루어야 한다(balance)(예를 들어, 너무 얇은 VSD 재료 구조물은, 급속하게 계속되는(rapid succession) 유사한 트리거 전압에 노출될 때, 감소된 반복 항상성(consistency)을 나타낼 수 있고, 열을 소산시킬 수 있는 용량의 감소를 체험할 수 있고, 또는 높은 단락 또는 연소(burnout) 위험에 노출될 수 있을 것이다).
수평 절환에 대비할 때 수직 절환의 장점은, 특정 제조 분위기에서, 수평 절환 포메이션에 대비하여 수직 절환 포메이션의 갭 크기를 제어하기가 보다 쉬울 수 있다는 것이다. 예를 들어, 도 1의 실시예로부터의 갭(150) 및 도 2의 실시예로부터의 갭(250)과 같은, 수평 VSD 재료 갭을 생산하기 위한 제조 비용을 억제하면서 현재의 기술에 의해서 달성될 수 있는 공차(tolerance)가 충분히 작지 않을 수 있고, 또는 큰 부피의 상용 제조 라인을 통해서 이동하는 PCB를 가로질러 정확하게 유지하기가 어려울 수 있을 것이다. 결과적으로, 상이한 PCB 기판 상의, 심지어 동일한 PCB 기판 상의 수평 절환 VSDM 포메이션이 그들의 각각의 특성적인 전압 및/또는 동작 견고성에 있어서 바람직하지 못한 큰 통계학적 변동을 나타낼 수 있을 것이고, 그러한 변동은 현재의 생산 라인에서 배치된 표준 제조 기술 및 프로세스를 이용하여 해결하기가 보다 어려울 수 있을 것이다.
대조적으로, 일부 실시예에서, 도 4a에 도시된 VSD 재료 포메이션(400)과 같은, VSDM 포메이션과 연관된 수직 공차가 정확하게 유지하기 용이할 수 있을 것이다. 예를 들어, 만약 VSD 재료(440)를 전도성 층(432) 상에 배치하는 프로세스가 VSD 재료(440)에 대한 일정하고 정확한 두께를 보장할 수 있다면, 갭(442)이 그에 상응하는 일정하고 정확한 갭 크기를 가질 수 있을 것이다. 실질적으로, 이는, 적절한 검사, 계측 및 모니터링 프로세스와 커플링된 진보된 코팅 기술을 채용하는 것에 의해서 달성될 수 있다.
수평 절환과 대비할 때 수직 절환의 다른 장점은, 수직 절환을 실행하기 위해서 이용되는 VSD 재료 구조물이 보다 큰 횡단면 면적으로 생성될 수 있다는 것이고, VSD 재료가 실질적으로 전도적이 될 때 그러한 면적을 가로질러 전류가 유동한다. 큰 횡단면 면적은 일반적으로 더 큰 전류를 반송할 수 있을 것이고, 그에 따라 각각의 VSD 재료 구조물에 대한 보다 양호한 성능 특성 및 내구성을 초래한다. 예를 들어, 도 1의 실시예로부터의 VSD 재료(140)의 횡단면적 절환 면적이 수직 방향으로 측정된 VSD 재료 층의 두께에 비례하고, 그러한 두께는 일반적으로 작고 그리고 보다 작은 횡단면 면적을 생성하려는 경향을 가질 것이다. 대조적으로, 도 9의 실시예로부터의 VSD 재료(940)의 횡단면적 절환 면적이 X-Y 평면에서 결정된 바와 같은 전극(920)의 표면적에 비례하고, 그러한 표면적은 보다 큰 횡단면 면적을 생성하는 경향을 가질 것이다.
도 1의 실시예에서 기판(160) 상의 VSD 재료(140) 또는 도 4a의 실시예에서의 전도성 층(432) 상의 VSD 재료(440)와 같이, VSD 재료의 층을 기판 상에 배치하기 위해서, VSD 재료가 기판 상에 코팅되고 경화될 수 있을 것이다. 예로서, 도 4a의 실시예를 참조하여, 기판 층(432) 상에 VSD 재료(440)의 층을 배치하기 위해서, VSD 재료가 전도성 재료 시트(예를 들어, 구리) 상에 코팅되고 경화될 수 있고, 이어서 결과적인 경화된 VSDM 포메이션이 PCB 내의 컴파운드 층으로서 도입될 수 있으며, 재료의 전도성 시트가 전도성 층(432)이 되고 그리고 VSD 재료의 층이 VSD 재료(440)가 된다. 도 4a에 도시된 피쳐의 나머지가 제조 프로세스 중의 여러 제조 단계를 통해서 형성될 수 있을 것이다.
달리 명백하게 표시하는 바가 없으면, "VSD 재료 포메이션", "VSDM 포메이션", "VSD 재료의 포메이션", "VSDM의 포메이션", "VSD 재료 스택업(stackup)", 또는 "VSDM 스택업"이라는 용어는, (a) 적어도 하나의 VSD 재료 구조물, 및 (b) (i) 절연 요소(예를 들어, PCB 내의 프리-프레그 또는 다른 절연 층 또는 구조물, 반도체 패키지 내의 절연 층 또는 구조물, 등), (ii) 전극(예를 들어, PCB 내의 전도성 비아 또는 반도체 패키지 내의 전도성 커넥터), (iii) 반도체 요소(예를 들어, 반도체 재료로(out of) 구축된 구조물), 및/또는 (iv) 상이한 VSD 재료 구조물, 중 하나 이상을 포함하는 임의 조합, 배열 또는 다른 구조물을 지칭하도록 의도된 것이다. 보다 단순한 구성의 VSD 재료 포메이션의 예는 구리 호일 상에 배치된 VSDM 구조물(예를 들어, VSD 재료의 층), 및 호일 자체의 조합이다.
보다 복잡한 구성의 VSDM 포메이션의 다른 예로서, 도 4a의 실시예의 VSDM 포메이션(400), 도 4b의 실시예의 VSDM 포메이션(490), 도 5의 실시예의 VSDM 포메이션(500), 도 6의 실시예의 VSD 재료 포메이션(600), 도 9의 실시예의 VSD 재료 포메이션(900), 도 10의 실시예의 VSD 재료 포메이션(1000), 도 11의 실시예의 VSD 재료 포메이션(1100), 도 12a의 실시예의 VSD 재료 포메이션(1200), 도 13의 실시예의 VSD 재료 포메이션(1300), 도 14의 실시예의 VSD 재료 포메이션(1400), 도 15a의 실시예의 VSD 재료 포메이션(1500), 도 16의 실시예의 VSD 재료 포메이션(1600), 및 도 17의 실시예의 양방향적 절환 구조물(1700)을 포함하는, 여러 실시예와 함께 본원에서 개시되고 및/또는 청구된 수직 절환 VSDM 포메이션이 있다.
VSD 재료의 층과 같이, 기판 상에 VSD 재료 구조물을 코팅하고 경화시키는 것은 일련의 단계를 통해서 이루어질 수 있을 것이다. 예를 들어, 도 4a의 실시예를 참조하면, 최종적으로 전도성 층(432)이 되는 VSD 재료(440)와 같은, VSD 재료의 층을 기판 상에 배치하기 위해서, 이하의 단계와 같은 일련의 단계가 이용될 수 있을 것이다:
(1) VSD 재료가 액체 또는 반-액체 상태에 있는 동안 VSD 재료를 기판 상으로 분배하는 단계(예를 들어, VSD 재료 내에 분산된 입자 및 다른 재료로 인해서, VSD 재료의 점도가 물과 같은 보다 순수한 액체의 점도 보다 더 높아지는 경향을 가질 것이고, 그에 따라 보다 서서히 유동할 것이다);
(2) VSD 재료의 두께를 기판의 표면에 걸쳐 희망하는 범위 및 공차 범위 내에서 유지하면서, 기판 상의 층으로 VSD 재료를 확산시키는 단계(spread);
(3) VSD 재료의 두께가 희망하는 범위 및 공차 내에서 실질적으로 유지되도록 보장하기 위해서, 코팅된 기판의 보다 큰 표면을 가로질러 VSD 재료의 층의 두께를 모니터링, 검사 및/또는 테스트하는 단계;
(4) VSD 재료를 열에 노출시켜 경화시키는 단계(예를 들어, 적절한 범위 내에서 온도가 제어되는 및/또는 변화되는 오븐을 통해서 기판 상에 코팅된 VSD 재료를 이동시킴으로써);
(5) 이전의 제조 단계에서 이용되었고 그리고 후속 프로세싱을 돕기 위해서 해당 시점에서 제거하도록 디자인된 범위까지 솔벤트 및 다른 재료를 제거하는 단계; 및
(6) 두께, 항상성, 결함 밀도, 절환 전압, 물리적 복원성(resiliency), 접착, 가요성 또는 다른 물리적 속성, 열적 내구성 또는 다른 열적 속성, 및/또는 다른 관련 매개변수와 관련하여 예상되는 특성 및 공차를 VSD 재료의 경화된 층이 나타내도록 보장하기 위해서, 기판 상에 배치된 VSD 재료의 경화된 층을 포함하는 결과적인 VSD 재료 포메이션을 모니터링, 검사 및/또는 테스트하는 단계.
코팅에 더하여, VSD 재료의 층과 같은 VSD 재료 구조물을 기판 상에 배치하기 위해서 다른 방법이 이용될 수 있을 것이다. 그러한 다른 방법에는, 침착, 스크린 인쇄, 다이(die) 코팅, 콤마(comma) 코팅, 라미네이션, 기계적인 접착(예를 들어, 층 내에서 VSD 재료를 미리-경화하고 이어서 기판에 부착하는 것에 의한), 또는 기계적, 화학적, 또는 기타의 임의의 다른 본딩 접근방식을 통한 것이 포함된다. 이용되는 접근방식과 관계없이, 결과적인 VSD 재료 포메이션은 (전도적이든지 또는 아니든지 간에) 기판의 상단에 배치된 VSD 재료의 층을 포함할 수 있을 것이며, 상기 VSD 재료는 경화된 상태이고 그리고 전압 절환 기능을 실시할 수 있을 것이다.
일 실시예에서, 미리(ahead of time) 기판 상에서 경화된 VSD 재료의 층을 포함하는 VSD 재료 포메이션을 생성하고 이어서 VSD 재료 포메이션을 PCB로 통합시키는 대신에, VSD 재료가 PCB의 실제 제조 프로세스 중에 PCB의 층 상으로 코팅될 수 있을 것이다. 도 4b를 참조하면, 예를 들어, 전도성 층(L3 474)이 VSDM 포메이션(490)의 제조 중에 프리-프레그 충진제(484)에 부착될 수 있고, 이어서 VSD 재료(498)의 층이 전도성 층(L3 474) 상에 배치되고 경과될 수 있을 것이다. 이어서, 층상형 인터커넥트(434)가 VSD 재료(498)의 상단에 형성될(예를 들어, 스크린 인쇄될) 수 있을 것이다. 이어서, 코어(482)가 VSD 재료(498)의 층에 부착될 수 있고, 전도성 구조물(452)이 후속하여 코어(482) 내에 형성되거나 부착 전에 코어(482) 내에서 미리 생성된다.
도 5는, 실시예에 따라서, VSD 재료를 이용하는 수직 절환을 달성하도록 구성된 VSDM 포메이션(500)을 도시한다. 도 5의 VSDM 포메이션(500)은, PCB, 가요성 회로, 또는 반도체 칩의 패키징과 같은 기판 장치에 통합될 수 있을 것이다.
도 5의 VSDM 포메이션(500)은, PCB 또는 다른 전극 내의 전도성 신호 층일 수 있는, 전도성 층(520 및 522)의 세트를 포함한다. 도 5의 VSDM 포메이션은 VSD 재료(540)의 층을 더 포함한다.
층상형 인터커넥트(530)가 전도성 층(520)과 VSD 재료(540) 사이에 배치된다. 층상형 인터커넥트(532)가 VSD 재료(540)와 전도성 층(522) 사이에 배치된다. 대안적인 구현예에서, 층상형 인터커넥트(530 및 532) 중 어느 하나 또는 양자 모두가 존재하지 않을 수 있고, 그러한 경우에 VSD 재료(540)가 전도성 층 중 하나 또는 양자 모두와 직접적으로 물리적으로 접촉한다.
여러 실시예에서, "층상형 인터커넥트"는 하나 이상의 VSDM 구조물을 포함하는 전기 경로를 따라서 전압 및/또는 전류를 전송하기 위한 VSDM 포메이션 수직 절환과 관련하여 이용되거나, 또는 그 일부로서 이용될 수 있을 것이다. 일부 실시예에서, 층상형 인터커넥트가 수평 방향으로(예를 들어, 수평 층 내에서) 전도를 제공하도록 배치된다. 일부 실시예에서, 층상형 인터커넥트가 수직 방향으로(예를 들어, 하나 이상의 수평 층을 가로질러, 및/또는 둘 이상의 수평 층들 사이에서) 전도를 제공하도록 배치된다. 일부 실시예에서, 층상형 인터커넥트는 수평 및 수직 모두로, 및/또는 비스듬하게 전도를 제공하도록 배치된다.
여러 구현예에서, 도 5로부터의 층상형 인터커넥트(530 또는 532)와 같은, 층상형 인터커넥트가, 열 및/또는 압력을 이용하는 스크린 인쇄, 스텐실 인쇄, 침착, 부착, 라미네이션을 통한 것, 임의의 다른 물리적 부착(예를 들어, 아교접착(gluing) 또는 본딩)을 통한 것, 또는 기판 내로 층상형 인터커넥트를 미리-구축하는 것에 의한 것(예를 들어, PCB 내의 층, 구조물, 전도성 코어 또는 프리-프레그로서 또는 반도체 패키지 내의 층 또는 전도성 구조물로서 층상형 인터커넥트를 배치하는 것)을 포함하는, 임의의 적합한 프로세스를 이용하여 생산될 수 있을 것이다. 일 실시예에서, VSD 재료의 층에 부착된 기판(예를 들어, VSD 재료의 층을 위한 기판으로서 이용된 구리 호일)이 층상형 인터커넥트로서 작용할 수 있을 것이고, 그에 따라 PCB 또는 다른 기판 내의 수평적 전도도를 제공할 수 있을 것이다. 일반적으로, 여러 수직 절환 VSDM 포메이션 실시예와 함께 이용하기에 적합한 층상형 인터커넥트가 임의의 기계적, 화학적, 또는 다른 적합한 침착 프로세스를 통해서 생산될 수 있을 것이다.
여러 실시예에서, 층상형 인터커넥트가 소정 범위의(a range of) 임피던스를 가질 수 있을 것이다. 예를 들어, 일부 구현예에서, 층상형 인터커넥트가 무시할 수 있는 임피던스를 가지는 것이 바람직할 수 있을 것이다(예를 들어, 매우 낮은 저항을 가지고 어떠한 실질적인 전압 강하도 도입하지 않는 높은 전도성 필름). 다른 예로서, 더 높은 임피던스를 가지도록 그리고 전류가 통과하여 유동할 때 특유의 전압 강하를 도입하도록 층상형 인터커넥트가 의도적으로 구축될 수 있을 것이다(예를 들어, 층 인터커넥트가 매립형 회로 요소가 되도록 디자인될 수 있고, 또는 매립형 회로 요소를 포함하도록 디자인될 수 있을 것이다). 정상적으로 무시할 수 있는 것으로 간주되지 않는 저항을 가지는 층상형 인터커넥트의 예로서, 25 내지 1000 오옴의 저항을 가지는 전도성 필름이 있을 수 있다. 하나의 실시예에서, 층상형 인터커넥트가 도 15a의 실시예로부터의 요소(1592)가 되도록 구축될 수 있을 것이고, 또는 도 15a의 실시예로부터의 요소(1592)로서 동작하도록 모델링될 수 있을 것이다.
무시할 수 없는 전기 저항을 가지는 층상형 인터커넥트가, 탄소 충진형 에폭시를 이용하여, 또는 구리에 침착된 니켈-크롬 합금(예를 들어, 구리 호일 상에 열적으로 침착된 박막 저항 층)으로서 여러 실시예와 관련하여 제조될 수 있을 것이다.
여러 실시예에서, 층상형 인터커넥트가 높은 유전 상수의 재료 또는 재료들의 조합으로부터 제조될 수 있을 것이고, 이는 높은 커패시턴스를 가지는 층상형 인터커넥트를 제공할 수 있을 것이다.
여러 실시예에서, 층상형 인터커넥트가, 전류를 전도할 수 있고 그리고 기판 적용예와 관련하여 이용하기에 적합한 임의 재료 또는 재료들의 조합으로 제조될 수 있을 것이다.
층상형 인터커넥트(530 또는 532)와 같은, 본 실시예와 관련된 층상형 인터커넥트를 제조하기 위해서 이용될 수 있는 재료의 예에는, "3M(TM) Z-Axis Electrically Conductive Tape 9703"이라는 상표명으로 3M Corporation이 제조 및 판매하는 Z-축 전도성 테입이 있다. 실질적으로 수평인 층으로서 배치될 때, Z-축 전도성 테입이 Z-축을 따른 이방성 수직 전도도를 나타내고, 그에 따라 그 테입은, Z-축을 따른 전류 전파시에 실질적으로 전도적이 되나, 수평적으로는 실질적으로 절연적이 된다.
층상형 인터커넥트(530 또는 532)와 같은, 본 실시예와 관련된 층상형 인터커넥트를 제조하기 위해서 이용될 수 있는 재료의 다른 예로서, 은 페이스트, 구리 페이스트, 다른 금속 타입의 페이스트, 은 코팅된 구리 층, 탄소 층, 페로익(ferroic) 재료 또는 페라이트를 포함하는 화합물, 전도성 에폭시 또는 폴리머, 또는 전류를 전도할 수 있는 임의의 다른 재료 층, 구조물 또는 커넥터가 있다. 일반적으로, 층상형 인터커넥트가 이방성 전도도를 가지지 않는 경우에, 각각의 실시예의 특별한 아키텍처에 의존하여, 전류를 수평, 수직 및/또는 비스듬한 방향으로 전도하기 위해서, 층상형 인터커넥트가 여러 실시예에서 수직 절환 VSDM 포메이션과 함께 이용될 수 있을 것이다.
도 5의 실시예에서, 전압 공급원이 전도성 층(520 및 522) 사이에 연결될 수 있을 것이다. 전압 공급원(510)이 단독형 전압 공급원으로서 도 5에 도시되어 있으며, 그러한 전압 공급원은 또한 전류 공급원, 또는 임의의 다른 전기 에너지 공급원이 될 수 있을 것이다. 그러한 배열은, 전압 공급원(510)에 의해서 발생되는 전압을 증가시킴으로써 VSD 재료가 의도적으로 활성화되도록 의도되는 테스팅 셋업에서 또는 특유의 아키텍처 레이아웃에서 발견할 수 있을 것이다.
그러나, 보다 일반적인 의미에서, 전도성 층들(520 및 522) 사이에 인가되는 전압이, 도 5의 실시예에서 도시된 ESD 펄스(512)에 의해서 설명되는 바와 같은, ESD 방전에 의해서 발생되는 전압을 포함하는, 임의의 전압 신호 또는 다른 전기적 신호일 수 있을 것이다. 모바일 폰과 같은 최종 사용자 장치에서 일반적으로 체험되는 정상 동작 상황에서, ESD 펄스(512)가 높은 전압 크기(예를 들어, 몇백 볼트 초과, 가능하게는 몇천 볼트) 및 짧은 지속 시간(예를 들어, 나노초 내지 마이크로초)을 가지는 것이 예상될 수 있을 것이다. 짧은 지속 시간에도 불구하고, ESD 펄스(512)에 의해서 생성된 전기 전류가, 가능하게는 10 암페어 초과의 큰 진폭에 도달하는 것으로 예상될 수 있을 것이다. 만약 도 5의 실시예의 구조물이 ESD 보호를 위해서 이용된다면, 전도성 층들(520 및 522) 중 하나가 접지 평면(또는 보호되는 회로 또는 장치 내의 다른 미리 결정된 지점)에 대해서 연결될 수 있을 것이고, 그리고 ESD 펄스(512)가 접지 또는 미리 결정된 지점에 도달하도록 안내될 수 있을 것이다.
만약 전압 공급원(510)에 의해서 (또는 대안적으로 ESD 펄스(512)에 의해서) 인가된 전압이 VSD 재료(540)의 특성적인 전압을 초과하지 않는다면, VSD 재료(540)는 실질적으로 비전도적으로 유지되고, 그리고 전도성 층들(520 및 522) 사이에서, 층상형 인터커넥트(530 및 532)를 통해서, 그리고 VSD 재료(540)를 통해서 실질적인 전류가 전도되지 않는다(가능한 경우에, 특정 양의 누설 전류를 제외하며, 여기에서, 500의 구조물이 내부에 배치될 수 있는 전자 장치의 성능에 영향을 미치지 않도록 하기 위해서 VSD 재료(540)가 누설 전류를 최소화되도록 정상적으로 디자인된다).
전압 공급원(510) 및 ESD 펄스(512)가 대안적으로 존재할 수 있고 그리고 전반적인 설명을 목적으로 이용될 수 있다는 것을 도식적으로 설명하기 위해서, 전압 공급원(510) 및 ESD 펄스(512)의 각각과 전도성 층들(520 및 522) 사이의 연결 라인을 파선으로 도시하였다. 일반적으로, 임의 전압 공급원, ESD 신호, 또는 다른 전기 공급원, 과다전압 신호, 또는 전압 포텐셜이 전도성 층들(520 및 522) 사이에 인가될 수 있을 것이다. 2개의 전도성 층 중 어느 하나가 또한 접지에, 또는 다른 기준 전압 레벨을 가지는 지점에 연결될 수 있을 것이다.
만약, 전압 공급원(510)에 의해서 (또는 대안적으로 ESD 펄스(512)에 의해서) 인가된 전압이 VSD 재료(540)의 특성적인 전압을 초과한다면, VSD 재료(540)가 절환되고 그리고 실질적으로 전도적이 되기 시작하며, 그리고 무시할 수 없는 전류가 VSD 재료(540)를 통해서 전도성 층들(520 및 522) 사이에서 전도된다.
만약 주어진 VSD 재료 구성에 대해서, VSD 재료의 특성적인 필드가 mil당 볼트(V/mil)와 관련하여(또는 단위 길이 당 볼트와 관련하여 달리) 규정된다면, 주어진 두께를 가지는 VSD 재료의 층에 대한 특성적인 전압이 특유의 전압 값으로서 결정될 수 있을 것이다. 예를 들어, 도 5의 실시예에서 갭(542)을 가로지르는 VSD 재료(540)의 층의 두께가 T로 표시되고 그리고 mil당 볼트로 표현된 VSD 재료의 특성적인 필드가 ECH로서 표시된다면, 볼트로 표현된 상응하는 특성적인 전압 값이 VCH로 표시되고 그리고 이하와 같이 표현될 수 있을 것이다:
VCH(V) = ECH(V/mil)*T(mil) (수학식 1)
만약 특성적인 필드(ECH)의 값이 일정한 것으로 가정된다면, 또는 각각의 두께(T)에 걸쳐서 일정한 것으로 개산될 수 있다면, 수학식 1의 공식은 일반적으로 트루(true)로 유지된다.
그러나, 일반적으로, 특성적인 필드(ECH)가 VSD 재료의 각각의 갭에 걸쳐서 일정하지 않을 수 있고, 그리고 VSD 재료 구조물의 두께에 걸쳐서 변화되는 값을 가질 수 있을 것이다. 특성적인 필드(ECH)가 VSD 포메이션의 절환 갭에 걸쳐서 일정하지 않는 범위까지, 특성적인 전압(VCH)이 상응하는 두께(T)에 걸쳐서 특성적인 필드(ECH)를 적분하는 것에 의해서 얻어질 수 있을 것이다.
수학식 1로부터, VSD 재료(540)의 층의 두께를 감소시키는 것에 의해서, VSD 재료 구조물(540)의 특성적인 전압이 상응하여 감소된다는 것을 확인할 수 있을 것이다. 모바일 폰을 위한 산업적인 적용예에서 VSD 재료(540)의 두께에 대해서 이용될 수 있는 예시적인 값이 2 mil 이하의 값을 포함한다. 특성적인 전압을 추가적으로 감소시키기 위해서, VSD 재료(540)의 층의 두께가 1 mil 이하로 감소될 수 있을 것이다.
만약 층상형 인터커넥트(530 및 532)의 그리고 전도성 층(520 및 522)의 임피던스를 무시할 수 있다면, 그러한 전도성 층 및 층상형 인터커넥트에 걸쳐서 상당한 전압 강하가 없을 것이고, 그에 따라 전압 공급원(510) 또는 ESD 펄스(512)에 의해서 생성된 전압이 VSD 재료(540)의 층의 특성적인 전압에 도달한 후에, VSD 재료(540)가 온으로 절환되고 그리고 실질적으로 전도적이 된다.
도 6은, 실시예에 따른, VSD 재료를 이용하여 수직 절환을 달성하기 위해서 구성된 VSDM 포메이션(600)을 도시한다. 도 6의 VSDM 포메이션은, PCB, 가요성 회로, 또는 반도체 칩의 패키징과 같은 기판 장치에 통합될 수 있을 것이다.
도 6의 VSDM 포메이션(600)은, PCB 또는 다른 전극 내의 전도성 신호 층일 수 있는, 전도성 층(620 및 622)의 세트를 포함한다. 도 6의 VSDM 포메이션(600)은, 'T'로 표시된 갭(642)과 실질적으로 동일한 두께를 가지는 층으로서 배치되는, VSD 재료 구조물(640)을 더 포함한다.
층상형 인터커넥트(630)가 전도성 층(620)과 VSD 재료 구조(540) 사이에 배치된다. 전도성 층(622)이 VSD 재료(640)와 물리적으로 그리고 전기적으로 접촉한다.
여러 실시예에 따라서, 강성 PCB 및 강성 반도체 패키지와 같은 통상적인 강성의 기판에 더하여, 수직 절환 VSDM 포메이션이 또한 가요성 회로, 가요성 기판, 가요성 반도체 패키징, 및 다른 가요성 장치 내에서 구현될 수 있을 것이다. 그러한 구현을 달성하기 위해서, 사용되는 VSD 재료의 포뮬레이션을 그에 따라 조정하여, 향상된 탄성 성질을 나타내도록 한다. 예를 들어, 일반적인 가이드라인으로서, (예를 들어, VSD 재료 내에 분산된 금속 입자를 감소 또는 제거하는 것에 의해서) VSD 재료 내의 금속 입자 성분을 감소시키는 것은 경화후의 VSD 재료의 취성을 감소시키고, 그에 따라 VSD 재료가 가요적인 적용예에 보다 적합하게 한다.
적절한 기계적 및/또는 환경적 내구성 속성을 가지는 하나 이상의 층의 부가에 의해서, 가요적인 적용예에서의 구현에 적합하도록 수직 절환 VSD 재료 포메이션을 추가적으로 구성할 수 있다. 예를 들어, 도 6의 실시예에 도시된 VSD 재료 포메이션(600)의 경우에, 2개의 부가적인 층이 폴리이미드 기판(680 및 682)으로서 부가되었다.
폴리이미드 재료는 일반적으로 경량이고 가요성을 가지며, 높은 기계적인 연신 및 인장 강도를 가지며, 그리고 열 및 화학적 반응에 대한 개선된 복원성(resilience)을 가지는 경향이 있다. 폴리이미드 재료는, 의료용 튜빙 적용예를 위한, 그리고 가요성, 낮은 중량 및 개선된 환경 복원성이 요구되는 다른 적용예를 위한, 디지털 반도체 및 MEMS 칩의 제조에서 절연 또는 부동화(passivation) 층으로서, 절연 필름으로서, 고온 접착제로서, 가요성 전기 케이블을 제조하기 위한 전자 산업에서 이용된다.
도 6의 실시예에 도시된 VSD 재료 포메이션(600)에 포함되는 폴리이미드 기판(680 및 682)과 같은, 내열성 재료를 포함하는 수직 절환 VSD 재료 포메이션에 대한 다른 적용예로서, 높은 분위기 온도(예를 들어, 높은 기후)를 가지는 지역에서 또는 환기가 제한된 장치(예를 들어, 폐쇄형 또는 매립형 전자 장치들 또는 냉각이 없거나 제한된 시스템) 내에서 동작하는 LED 패널 또는 전자적 적용예와 같은, 고온 적용예가 있다.
도 6에 도시된 VSDM 포메이션(600)의 동작적 및 전기적 거동은 도 5에 도시된 VSDM 포메이션(500)의 동작적 및 전기적 거동과 일반적으로 유사하다. 특히, 전압이 전도성 층들(620 및 622) 사이에 인가될 때, 그들 각각의 임피던스가 무시할 수 있는 경우에, 전도성 층(620 및 622) 내에서 또는 층상형 인터커넥트(630) 내에서 상당한 전압 강하가 발생되지 않을 것으로 예상되며, 그에 따라, 전압 공급원(610)(또는 대안적으로 ESD 펄스(612))에 의해서 인가되는 전압이 VSD 재료(640)의 특성적인 전압을 초과할 때, VSD 재료(640)가 온으로 절환되고 그리고 실질적으로 전도적이 된다. VSD 재료(640)의 특성적인 전압이 VSD 재료(640)의 두께(T)에 비례할 것이다.
도 7은, 실시예에 따른 층상형 인터커넥트 또는 다른 전극을 포함하는 수직 절환 VSDM 포메이션을 형성하는 방법을 도시한다. 도 7에 도시된 바와 같이, 방법(700)은, 수직 절환 VSDM 포메이션 내에, 하나 이상의 층상형 인터커넥트 또는 다른 전극과 같은 하나 이상의 전도성 구조물을 생성하기 위해서 이용될 수 있는 여러 단계를 포함한다. 결과적인 VSDM 포메이션을 다듬기 위해서(refine) 부가적인 선택적 단계가 적용될 수 있을 것이다.
VSD 재료를 전기도금하는 것에 의해서 LED 장치와 같은 여러 장치를 제조하기 위한 방법은, 명칭이 "Light-emitting device using voltage switchable dielectric material"인 미국 특허 제 7,825,491 호에 개시되어 있고, 상기 특허는 그 전체가 여기에서 참조로서 포함된다.
도 7의 실시예에서, 단계(710)에서, VSD 재료가 기판 또는 표면으로(예를 들어, 구리 호일로) 도포된다. 단계(720)에서, 비-전도성 재료의 층이 VSD 재료 위에 배치된다(예를 들어, 포토레지스트 재료의 층).
단계(730)에서, 층상형 인터커넥트 또는 다른 전극과 같은 하나 이상의 전도성 구조물을 형성하게 될 특유의 패턴으로 비-전도성 층이 패터닝된다. 예를 들어, 단계(730)에서의 패터닝이, VSD 재료(440)의 층의 상단에 배치되는, 도 4a의 실시예로부터의 층상형 인터커넥트(434)의 위치 및 형상을 규정할 수 있을 것이다. 일 실시예에서, 비전도성 층이 포토레지스트 층이고, 그리고 패턴은, 포토마스크를 통과한 레이저에 그러한 포토레지스트를 노광시킴으로써, 그리고 후속되는 에칭 프로세스에 의해서 생성된다. 당업계에 공지된 바와 같이, 양각(positive) 또는 음각 포토레지스트 프로세스가 이용될 수 있을 것이다. 단계(730)의 결과로서, VSD 재료의 하나 이상의 지역이 패턴의 하나 이상의 부분과 상응하는 비-전도성 층을 통해서 노출될 것이다.
단계(740)에서, VSD 재료의 특성적인 전압을 초과하는 전압이 인가되고, 그에 따라 VSD 재료를 실질적인 전도성으로 전환한다. 이러한 전압은 VSD 재료로 직접적으로 또는 VSD 재료가 상부에 배치되는 전도성 기판으로(예를 들어, 구리 호일로) 인가될 수 있을 것이다. 인가된 전압이 일정한 전압 또는 가변 전압(예를 들어, 펄스형)일 수 있을 것이다.
VSD 재료가 전도적인 동안, VSD 재료 패턴의 노출된 지역 내에 전도성 구조물(예를 들어, 도 4a의 실시예로부터의 층상형 인터커넥트(434)와 같은 층상형 인터커넥트)을 형성하기 위해서 이온 침착 프로세스가 단계(750)에서 이루어진다. 이온 매체를 노출된 VSD 재료의 패턴에 의해서 형성된 노출된 지역의 적어도 일부로 침착하기 위해서, 여러 가지 공지된 침착 프로세스가 실시될 수 있을 것이다. 하나의 구현예에서, 전기도금 프로세스가 실시되고, 여기에서 VSD 재료의 노출된 지역이 전해질 용액 내로 침잠된다.
대안적인 구현예로서, 분말 코팅 프로세스를 이용하여 이온 침착이 실시된다. 이러한 프로세스에서, 분말 입자가 대전되고 그리고 실질적으로 전도적인 상태에 있는 VSD 재료의 노출된 지역으로 도포된다. 분말의 도포는 노출된 지역 상에 분말을 침착시키는 것에 의해서, 또는 기판을 분말 배스(bath) 내에 침잠시키는 것에 의해서 이루어질 수 있을 것이다.
또한, 다른 구현예가 전기-스프레이 프로세스를 이용할 수 있을 것이다. 이온 매체가 용액 내의 대전된 입자의 형태로 수용될 수 있을 것이다. VSD 재료가 전도적인 동안에, 용액이 기판으로 도포될 수 있을 것이다. 스프레이의 적용이 잉크 또는 페인트의 이용을 포함할 수 있을 것이다.
진공 침착(예를 들어, 물리적 기상 증착(PVD) 또는 화학 기상 증착(CVD) 프로세스)과 같이, VSD 재료가 실질적으로 전도 상태에 있는 동안 VSD 재료의 노출된 지역 상에서 이온 침착을 실시하기 위해서, 다른 침착 기술이 여러 실시예에서 이용될 수 있을 것이다. 예를 들어, PVD에서, 금속 이온이 가스 이온과의 조합을 위해서 챔버 내로 도입된다. VSD 재료의 노출된 지역이 반대 전하를 가지도록 전도적이 될 수 있고, 그에 따라 챔버의 이온을 끌어 당기고 결합할 수 있을 것이다. CVD에서, 이온 재료의 필름이 기판의 표면 상의 VSD 재료에 도포될 수 있을 것이다.
단계(760)에서, 비-전도성 재료가 기판으로부터 선택적으로 제거되어, 형성된 전도성 구조물(예를 들어, 수직 절환 VSDM 포메이션 내에서 이용되는 층상형 인터커넥트 또는 다른 전극)을 남긴다. 하나의 구현예에서, 포토레지스트 재료가 비-전도성 재료로서 이용될 때, 베이스 용액(예를 들어, KOH), 또는 물이 기판으로 인가되어 포토레지스트 재료를 제거한다.
하나의 실시예에서, 포토레지스트 층의 제거 후에, 폴리싱 단계가 결과적인 VSDM 포메이션에 적용될 수 있을 것이다. 일 실시예에서, 화학적 기계적 폴리싱을 이용하여 결과적인 VSDM 포메이션의 기판을 폴리싱한다.
도 8은, 실시예에 따른, 도 5에 도시된 VSDM 포메이션(500) 또는 도 6에 도시된 VSDM 포메이션(600)과 같은, 수직 절환 VSDM 포메이션에 대한 샘플 응답 전압 엔벨로프를 가지는 그래프(800)를 도시한다. 도 8에 도시된 전압 응답 곡선(820)은, 전송 라인 펄스("TLP") 형태의 입력 전압을 반복적으로 인가하면서, 2 mil의 수직 갭을 가지는 VSD 재료의 층에 걸친 전압을 측정함으로써 획득되었다. 예를 들어, 도 5의 실시예에서, 이러한 측정은 전도성 층(522)에 대한 전도성 층(520)에서의 전압을 측정함으로써 달성될 수 있고, 이때 전압 공급원(510)이 TLP를 인가한다.
일 실시예에서, TLP에 응답한 VSDM 포메이션의 응답 전압의 측정이 이하와 같이 TLP 발생기 및 오실로스코프를 이용하여 처리될 수 있을 것이다:
(1) TLP 발생기는 VSDM 포메이션의 전극을 향해서 동축적인 케이블 전송 라인으로 펄스를 송신하고, 상기 VSDM 포메이션은 상응하는 특성적인 전압을 가지는 갭을 구비한다;
(2) 오실로스코프는 TLP를, VSDM 포메이션의 표적 전극을 향해서 이동할 때, 캡쳐한다;
(3) TLP은 VSDM 포메이션의 표적 전극에 도달한다. TLP로부터의 에너지의 일부가 반향(echo)으로서 역으로 반사된다;
(4) 오실로스코프가 반사 반향을 캡쳐한다; 그리고
(5) 컴퓨터를 이용하여 TLP 및 반사 신호를 처리하여, 각각의 갭에 걸친 VSDM 포메이션의 특성적인 전압의 값을 구한다.
상기 그래프의 부분(802)에 표시된 응답 곡선(820)이 보다 긴 시간 스케일에 걸쳐서 디스플레이된다. 그래프의 부분(804)에 도시된 응답 곡선(822)이 16 나노초의 보다 짧은 시간 스케일에 걸쳐서 디스플레이되는 응답 곡선(820)이다. TLP 전압 입력이 신호(810) 및 신호(812)로서 각각 도시되어 있다.
그래프(800)로부터 확인할 수 있는 바와 같이, 입력 신호(810)가 증가함에 따라, VSD 재료 층에 걸친 전압이 초기에 입력 전압을 추적하나(track), VSD 재료가 점점 더 많이 전류를 전도하기 시작함에 따라 발산(diverge)하기 시작한다. 일부 지점에서, VSD 재료가 절환되어 실질적으로 전도적이 되고, 그리고 입력 신호(810)가 계속 증가한다는 사실에도 불구하고 200 V 이하의 값으로 응답 신호가 안정화된다. VSD 재료 층의 특성적인 전압이 150 V 내지 220 V 사이가 되는 것으로 그래프(800)로부터 추정할 수 있을 것이다.
도 9는, 실시예에 따른, VSD 재료를 이용한 수직 절환을 달성하기 위해서 구성된 VSD 재료 포메이션(900)을 도시한다. ESD 또는 다른 과전압 이벤트에 대한 보호를 제공하기 위해서, 도 9의 수직 절환 VSD 재료 포메이션(900)이, PCB, 가요성 회로, 또는 반도체 칩의 패키징과 같은, 기판 장치를 포함하는 임의 전자 장치에 통합될 수 있을 것이다. 도 9는, PCB와 같은, 기판의 수직 방향을 따른 VSD 재료 포메이션의 단면도를 도시한다.
도 9의 VSD 재료 포메이션(900)은 전극(920 및 922)의 세트를 포함한다. 전극(920 및 922)은, 도 9의 실시예에서 층으로서 도시된, VSD 재료 구조물(940)과 접촉 배치된다. VSD 재료(940)의 층이 'T'로 표시된 갭(942)과 실질적으로 동일한 두께를 가진다. 상업적인 구현예의 경우에, T는, VSD 재료(940)에 대해서 요구되는 특성적인 전압 및 다른 물리적 또는 동작적 성질의 그리고 VSD 재료(940)의 포메이션에 의존하여, 소정 범위의 값을 가질 수 있을 것이다. T에 대한 특유의 예시적인 값에는 2 mil, 1.5 mil, 1 mil, 및 0.5 mil이 포함된다. 일반적으로, 작은 T 값이 VSD 재료 구조물(940)에 대해서 낮은 특성적인 전압을 제공하는 것으로 예상된다.
비아(930)가 VSD 재료(940)의 층을 통해서 교차하고 그리고 전극(922)과 접촉한다. 비아(930)는 실질적으로 전도적이다. 층상형 인터커넥트(970)가 전극(920 및 922)에 대향하여 수평 평면을 따라서 VSD 재료(940)의 층과 접촉되어 배치된다. 층상형 인터커넥트(970)를 구현하기 위해서 이용될 수 있는 여러 층상형 인터커넥트가, 수평 방향을 따른 유효 전류 유동을 방지하는 Z-축 층상형 인터커넥트가 이러한 특별한 구현예에 적합하지 않을 수 있다는 것을 제외하고, 도 5의 실시예와 관련하여 설명되었다.
층상형 인터커넥트(970)는 프리-프레그 층(980) 내에 배치된다. 프리-프레그(980)는 PCB와 같은 기판 장치의 일부이고 그리고 해당 기판의 다른 층, 즉 코어(982)와 물리적으로 접촉한다. 프리-프레그(980)가 실질적으로 절연적이다.
비아(930) 및 층상형 인터커넥트(970)가 실질적으로 전도적이고 그리고 일반적으로 무시할 수 있는 임피던스를 가지는 것으로 가정될 수 있을 것이다. 결과적으로, 전극(922)과 층상형 인터커넥트(970) 사이에서 상당한 손실 없이, 전압이 전파된다.
만약 VSD 재료 구조물(940)의 특성적인 전압을 초과하는 전압이 전압 공급원(910)에 의해서 또는 ESD 펄스(912)에 의해서 전극들(920 및 922) 사이에 인가된다면, VSD 재료(940)가 실질적으로 전도적이 된다. 전극(922) 및 층상형 인터커넥트(970)가 실질적으로 동일한 전압 레벨을 가질 것이기 때문에, VSD 재료(940)에 걸친 전류 유동이 전극(920)과 층상형 인터커넥트(970) 사이에서 수직 방향으로 주로 발생될 것이다. 이에 대한 하나의 이유는, 전류가 전파를 위해서 최소 임피던스를 가지는 경로를 선택하는 경향을 가지고, 그리고 층상형 인터커넥트(970)와 전극(920) 사이에서 수직으로 VSD 재료(940)의 층을 교차하는 것이 일반적으로 최소-임피던스 경로를 제공할 것이다.
VSD 재료 구조물(940)이 도 9의 실시예에서 수직으로 절환된다는 사실이, 전류가 갭(942)을 가로질러 Z-축을 따라서만 엄격하게 유동할 것임을 반드시 의미하지는 않는다. 그 대신에, 도 3의 실시예와 관련하여 구체적으로 설명한 바와 같은 여러 효과로 인해서, 특정 레벨의 전류 유동이 VSD 재료 구조물(940) 내에서 수평 방향으로 발생될 수 있을 것이다. 그러나 일반적으로, VSD 재료(940)가 도 9의 실시예에서 실질적으로 전도적이 되도록 절환될 때, 전류 유동이 각각의 기판의 Z-축(또는 수직 축)에 실질적으로 평행한 방향으로 주로 발생될 것이다.
도 9의 실시예의 VSD 재료 구조물(940) 내의 전류 유동이 갭(942)을 가로질러 실질적으로 수직 방향으로 발생될 것이기 때문에, VSD 재료 구조물(940)의 특성적인 전압이 갭(942)의 두께(T)에 의해서 결정될 것이다. VSD 재료의 일부 포뮬레이션에서, 이러한 특성적인 전압이 수학식 1에 따라서 결정될 수 있을 것이다.
도 9의 실시예에 도시된 수직 절환 VSDM 포메이션(900)의 장점은, 전극(920 및 922)이 수평 방향으로 제한된 정확도로 배치될 수 있다는 것이다. 이는, 전극(920)과 층상형 인터커넥트(970) 사이에 충분한 중첩이 존재하는 한, 그리고 전극(922)이 비아(930)와 양호하게 전기 접촉하는 한, 전극의 특유의 수평적인 배치가 중요하지 않기 때문이다.
도 9의 실시예에 도시된 수직 절환 VSDM 포메이션(900)의 다른 장점은, 전극(920 및 922)과 같은 금속 전극(예를 들어, 구리로 제조된다)이 외측 층 내에 배치될 수 있다는 것이고, 그에 따라 열 냉각 개선으로부터 이득을 취할 수 있는 LED 장치 또는 다른 장치에 대해서 열 소산 및/또는 파워의 전도를 촉진할 수 있다는 것이다.
여러 실시예에서, VSD 재료가 실질적으로 전도적일 때, 한차례 전류가 VSD 재료 구조물을 가로질러(예를 들어, 서로 전기적으로 접촉하는 전도성 피쳐의 세트를 통해서) 실질적으로 손실 없이 전도되고, 그리고 한차례 VSD 재료 구조물의 수직 두께에 걸쳐서 전도되는 일반적인 동작 원리를 준수하면서, 도 9에 도시된 수직 절환 VSDM 포메이션이 여러 다른 층 및 피쳐의 부가로 구현될 수 있을 것이고, 상기 여러 다른 층 및 피쳐 모두가 전도적, 절연적 및 반전도적이다. 이러한 일반적인 디자인 접근방식에서, VSD 재료의 특성적인 전압이 포메이션 VSD 재료의 수직 두께에 의해서 결정된다.
도 10은, 실시예에 따른, VSD 재료를 이용한 수직 절환을 달성하도록 구성된 VSD 재료 포메이션(1000)을 도시한다. 도 10의 수직 절환 VSD 재료 포메이션(1000)은, ESD 또는 다른 과전압 이벤트에 대한 보호를 제공하기 위해서, PCB, 가요성 회로, 또는 반도체 칩의 패키징과 같은, 기판 장치를 포함하는 임의 전자 장치에 통합될 수 있을 것이다. 도 10은, PCB와 같은, 기판의 수직 방향을 따른 VSD 재료 포메이션의 단면을 도시한다.
도 10의 VSD 재료 포메이션(1000)은, 도 9의 실시예의 단일 VSD 재료 구조물(940) 대신에, 도 10의 실시예에서 2개의 VSD 재료 구조물이 있다는 것을 제외하고, 도 9의 VSD 재료 포메이션(900)과 전반적으로 유사하고, 상기 2개의 VSD 재료 구조물은: 갭(1042)을 가로질러 수직 두께(T1)를 가지는 VSD 재료(1040)의 층, 및 갭(1046)을 가로질러 수직 두께(T2)를 가지는 VSD 재료(1044)의 층이다. 상업적인 구현예의 경우에, T1 및 T2는, VSD 재료 구조물(1040 및 1044)에 대해서 요구되는 특성적인 전압 및 다른 물리적 또는 동작적 성질에 의존하여 그리고 VSD 재료(1040 및 1044)의 포메이션에 의존하여, 소정 범위의 값을 가질 수 있을 것이다. 여러 실시예에서, VSD 재료(1040 및 1044)의 포뮬레이션이 동일하거나 동일하지 않을 수 있을 것이다. 유사하게, 여러 실시예에서, VSD 재료(1040 및 1044) 각각의 수직 두께(T1 및 T2)가 동일하거나 동일하지 않을 수 있을 것이다. T1 및 T2에 대한 특유의 예시적인 값에는 2 mil, 1.5 mil, 1 mil, 및 0.5 mil이 포함된다. 일반적으로, 작은 T1 및/또는 T2 값이 VSD 재료 구조물(1040 및/또는 1042)에 대해서 낮은 특성적인 전압을 제공하는 것으로 예상된다.
일반적으로, VSDM 포메이션(1000)을 만들기 위해서 이용되는 VSD 재료(1040 및 1044)와 같은, 수직 절환 VSDM 포메이션의 일부로서 VSD 재료 구조물의 컴파운드(compound) 세트를 생산하기 위해서 이용되는 둘 이상의 VSD 재료 구조물이, 유전 상수, 접착 특성, 경직성, 가요성, 조성 및 두께를 포함하는, 서로에 대해서 동일한, 실질적으로 동일한, 또는 상이한 성질을 가질 수 있을 것이다.
도 10의 VSD 재료 포메이션(1000)이 전극(1020 및 1022)의 세트를 포함한다. 전극(1020 및 1022)은, VSD 재료(1040)의 층으로서 도 10에 도시된, 제 1 VSD 재료 구조물과 접촉하여 배치된다. 비아(1030)가 VSD 재료(1040 및 1044)의 층을 통해서 교차하고 그리고 전극(1022)과 접촉한다. 비아(1030)는 실질적으로 전도적이다. 전도성 층(1070)이 전극(1020 및 1022)에 대향하여 수평 평면을 따라서 VSD 재료(1044)의 층과 접촉되어 배치된다. 전도성 층이 전도성 재료(예를 들어, 구리)로 제조될 수 있고, 또는 층상형 인터커넥트일 수 있다. 수평 방향을 따른 유효 전류 유동을 방지하는 Z-축 층상형 인터커넥트가 이러한 특별한 구현예에 적합하지 않을 수 있다는 것을 제외하고, 전도성 층(1070)을 실행시키는데 사용될 수 있는 다양한 층상형 인터커넥트가 도 5의 실시예와 관련하여 설명되었다.
전도성 층(1070)이 프리-프레그 층(1080)에 근접하여 배치된다. 프리-프레그(1080)는 PCB 또는 가요성 회로와 같은 기판 장치의 일부이고, 그리고 해당 기판의 다른 층, 즉 코어(1082)와 물리적으로 접촉한다. 프리-프레그(1080)가 실질적으로 절연적이다.
비아(1030) 및 전도성 층(1070)이 실질적으로 전도적이고 그리고 일반적으로 무시할 수 있는 임피던스를 가지는 것으로 가정될 수 있을 것이다. 결과적으로, 전극(1020)과 전도성 층(1070) 사이에서 상당한 손실 없이, 전압이 전파된다.
만약 VSD 재료 구조물(1040 및 1044)의 특성적인 전압을 초과하는 전압이 전압 공급원(1010)에 의해서 또는 ESD 펄스(1012)에 의해서 전극들(1020 및 1022) 사이에 인가된다면, VSD 재료(1040 및 1044)가 실질적으로 전도적이 된다. 전극(1022) 및 전도성 층(1070)이 실질적으로 동일한 전압 레벨을 가질 것이기 때문에, VSD 재료(1040 및 1044)에 걸친 전류 유동이 전극(1020)과 전도성 층(1070) 사이에서 수직 방향으로 주로 발생될 것이다. 이에 대한 하나의 이유는, 전류가 전파를 위해서 최소 임피던스를 가지는 경로를 선택하는 경향을 가지고, 그리고 전도성 층(1070)과 전극(1020) 사이에서 수직으로 VSD 재료(1040 및 1044)의 층을 교차하는 것이 일반적으로 최소-임피던스 경로를 제공할 것이다.
결과적으로, 도 10의 실시예에 도시된 VSDM 포메이션(1000)이 수직으로 절환될 것이고, 전류 유동이 각각의 기판의 Z-축(또는 수직 축)에 실질적으로 평행한 방향으로 주로 VSD 재료 구조물(1040 및 1044)을 통해서 발생된다.
도 10의 실시예의 VSD 재료 구조물(1040 및 1044) 내의 전류 유동이 갭(1042 및 1046)을 가로질러 수직 방향으로 실질적으로 발생되기 때문에, 2개의 상이한 VSD 재료 구조물(1040 및 1044)에 의해서 형성된 컴파운드 VSD 재료 구조물의 특성적인 전압이 2개의 VSD 재료의 포뮬레이션에 의해서 그리고 갭(1042)의 두께(T1) 및 갭(1046)의 두께(T2) 각각에 의해서 결정될 것이다. VSD 재료의 일부 포뮬레이션의 경우에, 이러한 컴파운드 특성적인 전압이 갭(1042) 및 갭(1046) 각각에 걸쳐서 VSD 재료 구조물(1040 및 1044)의 개별적인 특성적인 전압을 부가하는 것에 의해서 결정될 수 있을 것이다.
일반적으로, 수직 절환이 통해서 발생되는 VSD 재료의 둘 이상의 구조물의 컴파운드 포메이션에서, 서로 물리적으로 직접적으로 접촉하든지 또는 아니든지 간에, VSDM 구조물의 컴파운드 세트의 유효 특성적인 전압이 VSD 재료 구조물의 개별적인 두께와 상호 관련되고, 그에 따라 전체 컴파운드 두께가 증가함에 따라, 결과적인 컴파운드 특성적인 전압이 또한 증가하는 경향이 있다.
여러 실시예에서, 개별적인 VSD 재료 구조물이 실질적으로 전도적이 될 때, 전류가 둘 이상의 VSD 재료 구조물을 가로질러(예를 들어, 서로 전기적으로 접촉하는 전도성 피쳐의 세트를 통해서) 실질적으로 손실 없이 수직 양상(sense)으로 전도되고, 그리고 둘 이상의 VSD 재료 구조물의 두께에 걸쳐서 반대의 수직 양상으로 전도되는 일반적인 동작 원리를 준수하면서, 도 10에 도시된 수직 절환 VSDM 포메이션이 여러 다른 층 및 피쳐의 부가로 구현될 수 있을 것이고, 상기 여러 다른 층 및 피쳐 모두가 전도적, 절연적 및 반전도적이다. 이러한 일반적인 디자인 접근방식에서, VSD 재료 구조물의 컴파운드 세트의 특성적인 전압이 개별적인 VSD 재료 구조물의 전체 수직 두께에 의해서 그리고 VSD 재료의 각각의 특성적인 전압에 의해서 결정된다.
도 11은, 실시예에 따른, VSD 재료를 이용한 수직 절환을 달성하도록 구성된 VSD 재료 포메이션(1100)을 도시한다. 도 11의 수직 절환 VSD 재료 포메이션(1100)은, ESD 또는 다른 과전압 이벤트에 대한 보호를 제공하기 위해서, 기판 장치를 포함하는 임의 전자 장치에 통합될 수 있을 것이다. VSD 재료 포메이션(1100)이 여러 실시예에서 통합될 수 있는 기판 장치의 예에는 PCB 및 반도체 칩의 패키징이 포함된다. 도 11은 기판의 수직 방향을 따른 VSD 재료 포메이션의 단면을 도시한다.
도 11의 수직 절환 VSD 재료 포메이션(1100)은, 도 10의 실시예의 2개의 VSD 재료 구조물 대신에, 도 11의 실시예가 갭(1142)에 걸친 수직 두께(T)를 가지는 VSD 재료(1140)의 단일 층을 포함한다는 것을 제외하고, 도 10의 VSD 재료 포메이션(1000)과 전반적으로 유사하다. 그럼에도 불구하고, 여러 실시예에서, 도 10의 실시예와 관련하여 전반적으로 설명된 바와 같이, VSD 재료의 복수의 층이 이용될 수 있을 것이다. 상업적인 구현예의 경우에, T는, VSD 재료(1140)의 포뮬레이션에 의존하여 그리고 VSD 재료(1140) 대해서 요구되는 특성적인 전압 및 다른 물리적 또는 동작적 성질에 의존하여, 소정 범위의 값을 가질 수 있을 것이다. 제조 프로세스에서의 구현을 위해서 고려될 수 있는 두께(T)에 대한 구체적인 예시적인 값에는 2 mil, 1.5 mil, 1 mil, 0.5 mil, 및 0.2 mil이 포함된다. 일반적으로, 작은 T 값이 VSD 재료 구조물(1140)에 대해서 낮은 특성적인 전압을 제공하는 것으로 예상된다.
도 11의 VSD 재료 포메이션(1100)은 전극(1120 및 1122)의 세트를 포함한다. 전극(1120 및 1122)은 VSD 재료 구조물(1140)과 접촉하여 배치된다. 전극(1120 및 1122)에 대향하여 수평 평면을 따라서, 전도성 프리-프레그 층(1170)이 VSD 재료(1140)의 층과 접촉하여 배치된다. 전도성 프리-프레그 층이, PCB, 가요성 회로, 또는 반도체 장치의 패키징과 같은, 기판 장치 내의 층일 수 있을 것이다. 전도성 프리-프레그 층(1170)이, 전류를 최소 손실로 또는 손실 없이 전도하도록 구성된 전도성 구조물의 세트 및/또는 층이거나 그러한 세트 및/또는 층을 포함한다. 전도성 프리-프레그 층(1170)은 기판의 다른 층, 즉 코어(1182)와 물리적으로 접촉한다. 코어(1180)가 실질적으로 절연성이다.
만약 VSD 재료 구조물(1140)의 특성적인 전압을 초과하는 전압이 전압 공급원(1110)에 의해서 또는 ESD 펄스(1112)에 의해서 전극들(1120 및 1122) 사이에 인가된다면, VSD 재료(1140)가 실질적으로 전도적이 된다. VSD 재료(1140)에 걸친 전류 유동이 전극(1120)과 전도성 프리-프레그 층(1070) 사이에서, 그리고 전극(1122)과 프리-프레그 층(1170) 사이에서 수직 방향으로 주로 발생될 것이다. 전극(1120) 또는 전극(1122)으로부터, 특별히 수직인 양상으로 VSD 재료 구조물(1140)을 가로질러 전류가 유동하면, 전류는 최소 손실로 또는 손실 없이 전도성 프리-프레그 층(1170)을 따라서 전파될 것이고, 이어서 전류가 대향 수직 양상으로 VSD 재료 구조물(1140)을 가로질러, 2개의 전극 중 다른 하나(1120 또는 1122)를 향해서 유동한다. 왜 VSD 재료(1140)의 층을 가로질러 수직 방향으로 주로 전류가 전파되는지에 대한 이유는, 전류가 전파를 위해서 최소 임피던스를 가지는 경로를 선택하는 경향을 가지고, 그리고 어느 한 전극(1120 또는 1122)과 전도성 프리-프레그(1170) 사이에서 수직으로 VSD 재료(1140)의 층을 교차하는 것이 일반적으로 최소-임피던스 경로를 제공할 것이기 때문이다. 만약 2개의 전극(1120 및 1122) 사이의 거리가 감소되고 그에 따라 갭(1142)과 비교가능해진다면(comparable), VSD 재료(1140)가 수평 방향으로 보다 많은 전류를 전도할 수 있을 것이다. 이는, 일부 실시예에서, Z-축을 따라서 전류가 전파될 때 실질적으로 전도적이 되나 수평적으로는 실질적으로 절연적이 되도록 이방성 수평적 전도도를 나타내는 VSD 재료(1140)를 위한 조성물을 생산함으로써, 감소될 수 있을 것이다.
결과적으로, 도 11의 실시예에 도시된 VSDM 포메이션(1100)이 수직으로 절환될 것이고, 전류 유동이 각각의 기판의 Z-축(또는 수직 축)에 실질적으로 평행한 방향으로 주로 VSD 재료 구조물(1140)을 통해서 발생된다.
여러 실시예에서, 개별적인 VSD 재료 구조물이 실질적으로 전도적이 될 때, 전류가 먼저 하나 이상의 VSD 재료 구조물을 가로질러 전도되고, 이어서 손실 없이 또는 최소 손실로 수직 방향으로 전도되고, 그리고 이어서 개별적인 VSD 재료 구조물이 실질적으로 전도적으로 유지되는 동안 하나 이상의 VSD 재료 구조물의 두께에 걸쳐서 반대의 수직 양상으로 전도되는 일반적인 동작 원리를 준수하면서, 도 11에 도시된 수직 절환 VSDM 포메이션이 여러 다른 층 및 피쳐의 부가로 구현될 수 있을 것이고, 상기 여러 다른 층 및 피쳐 모두가 전도적, 절연적 및 반전도적이다. 이러한 일반적인 디자인 접근방식에서, VSD 재료의 하나 이상의 층의 특성적인 전압이 개별적인 VSD 재료 구조물의 전체 수직 두께에 의해서 그리고 각각의 VSD 재료의 특성적인 전압에 의해서 결정된다.
도 12a는, 실시예에 따른, VSD 재료를 이용한 수직 절환을 달성하도록 구성된 VSD 재료 포메이션(1200)을 도시한다. 도 12a의 실시예로부터의 수직 절환 VSD 재료 포메이션(1200)은, ESD 또는 다른 과전압 이벤트에 대한 보호를 제공하기 위해서, 기판 장치를 포함하는 임의 전자 장치에 통합될 수 있을 것이다. VSD 재료 포메이션(1200)이 여러 실시예에서 통합될 수 있는 기판 장치의 예에는 PCB 및 반도체 칩의 패키징이 포함된다. 도 12a은 기판 장치의 수직 방향을 따른 VSD 재료 포메이션의 단면을 도시한다.
도 12a의 수직 절환 VSD 재료 포메이션(1200)은, 갭(1242)에 걸친 수직 두께(T)를 가지는, VSD 재료(1240)의 층을 포함한다. 여러 실시예에서, 도 10의 실시예와 관련하여 전반적으로 설명된 바와 같이, VSD 재료의 복수의 층이 이용될 수 있을 것이다. 상업적인 구현예의 경우에, T는, VSD 재료(1240)의 포뮬레이션에 의존하여 그리고 VSD 재료(1240) 대해서 요구되는 특성적인 전압 및 다른 물리적 또는 동작적 성질에 의존하여, 소정 범위의 값을 가질 수 있을 것이다. 제조 프로세스에서의 구현을 위해서 고려될 수 있는 두께(T)에 대한 구체적인 예시적인 값에는 2 mil, 1.5 mil, 1 mil, 0.5 mil, 및 0.2 mil 또는 그 이하가 포함된다. 일반적으로, 작은 T 값이 VSD 재료 구조물(1240)에 대해서 낮은 특성적인 전압을 제공하는 것으로 예상된다.
도 12a의 VSD 재료 포메이션(1200)은, VSD 재료 구조물(1240)과 접촉 배치되는 전극(1220, 1122 및 1224)의 세트를 포함한다. 전도성 층(1270)이 프리-프레그 층(1230)에 인접하여 배치된다. 프리-프레그 층(1230)은 전도성 층(1270)과 VSD 재료(1240)의 층 사이에 배치된다. 층상형 인터커넥트(1280)가 VSD 재료(1240)의 층과 접촉하여 배치된다. 도 12a에 도시된 바와 같이, 일 실시예에서, 층상형 인터커넥트(1280)가 프리-프레그 층(1230) 내에 형성된다. 일 실시예에서, 층상형 인터커넥트(1280)가, 프리-프레그 층(1230)을 VSD 재료(1240)로부터 분리시키는 분리된 층(즉, 프리-프레그 층(1230) 내에 형성되지 않는다)으로서 배치될 수 있을 것이다. 프리-프레그 층(1230)이 PCB, 가요성 회로, 또는 반도체 장치의 패키징과 같은, 기판 장치 내의 층일 수 있을 것이다.
비아(1250)가 프리-프레그 층(1230)을 가로지르고 그리고 층상형 인터커넥트(1280)와 전기적으로 접촉하고, 그리고 전도성 층(1270)과 층상형 인터커넥트(1280) 사이의 전기 접촉을 구축한다.
도 12a의 실시예에서, 전극(1220 및 1224)이 접지에 연결된다. 일부 실시예에서, 하나의 또는 양 전극이, 가능하게는 전압 공급원에, 회로 요소 또는 구성요소에, 또는 ESD 펄스 또는 다른 전압이 지향될 수 있는 다른 기준 전압 포텐셜로 연결되는 것을 포함하여, 전기 회로 내의 상이한 지점에 연결될 수 있을 것이다.
만약 VSD 재료 구조물(1240)의 특성적인 전압을 초과하는 전압이 전도성 층(1270)에서 ESD 펄스(1212)(또는 전압 공급원)에 의해서 인가된다면, VSD 재료(1240)가 실질적으로 전도적이 된다. VSD 재료(1240)에 걸친 전류 유동이 층상형 인터커넥트(1280)와 전극(1220 및/또는 1224) 사이에서 주로 수직 방향으로 발생될 것이다.
결과적으로, 도 12a의 실시예에 도시된 VSDM 포메이션(1200)이 수직으로 절환될 것이고, 전류 유동이 각각의 기판의 Z-축(또는 수직 축)에 실질적으로 평행한 방향으로 주로 VSD 재료 구조물(1240)을 통해서 발생된다. ESD 신호(1212)에 응답하여 VSDM 포메이션(1200)을 통해서 유동하는 전류가 따르는 일반적인 전기 경로가 ESD 방전 경로(1290)로서 도 12a에 도시되어 있다.
도 12a의 실시예는 매립형 임피던스(1296)로서 표시된 회로 요소를 추가적으로 도시한다. 여러 실시예에서, 이러한 회로 요소는 VSDM 포메이션(1200) 내에 부분적으로 또는 완전히 포함될 수 있을 것이고, 또는 VSDM 포메이션(1200)과 소통할 수 있을 것이다(예를 들어, 상기 회로 요소가 VSDM 포메이션(1200)과 동일한 PCB 내에 매립될 수 있고, 또는 VSDM 포메이션(1200)이 포함되는 PCB에 표면-부착될 수 있을 것이다).
도 12a의 실시예에서, 매립형 임피던스(1296)가, VSDM 포메이션(1200) 내에 적어도 부분적으로 매립된 회로 요소로서 도시되어 있다. 특히, 도 12a는 프리-프레그 층(1230) 내에 적어도 부분적으로 매립된 것으로서 매립형 임피던스(1296)를 도시한다. 대안적인 또는 상보적인 실시예에서, 매립형 임피던스(1296)가 VSDM 포메이션(1200) 내의 또는 기판 내의 다른 위치에 배치될 수 있을 것이다. 예를 들어, 매립형 임피던스(1296)가 VSD 재료 구조물(1240) 내에, 다른 PCB 층 내에, 또는 반도체 패키지와 같은 다른 기판 내에 배치될 수 있을 것이다.
여러 실시예에서, 매립형 임피던스(1296)가 하나 이상의 회로 요소로 구성되거나, 또는 하나 이상의 회로 요소를 포함한다. 여러 실시예에서, 매립형 회로 요소 임피던스(1296)가 하나 이상의 저항, 하나 이상의 인덕터, 하나 이상의 커패시터, 하나 이상의 페로익 회로 요소(예를 들어, VSD 재료를 포함하거나 포함하지 않을 수 있는 매립형 페로익 회로 요소), 하나 이상의 다이오드, 하나 이상의 트랜지스터, 하나 이상의 필터(예를 들어, 하나 이상의 로우-패스, 밴드-패스, 하이-패스 필터 또는 필터 스테이지의 여러 조합), 임의의 다른 수동형 및 능동형 회로 요소 또는 전자 구성요소, 무시할 수 있는 임피던스를 가지는 임의의 층상형 인터커넥트, 무시할 수 없는 임피던스를 가지는 임의의 층상형 인터커넥트(예를 들어, 높은 유전체 재료의 층), 무시할 수 없는 임피던스를 가지는 임의의 전극 또는 다른 전도성 구조물, 및/또는 그 임의 조합을 포함할 수 있을 것이다.
매립형 임피던스(1296)가 VSD 재료 구조물(1240)과 함께 사용되어, 도 12a에 도시된 전자 구성요소(1298)와 같은, 전자 구성요소에 대한 부분적인 또는 전체적인 ESD 보호를 제공할 수 있을 것이다. 도 12a에서, 전자 구성요소(1298)가 전극(1228)을 통해서 매립형 임피던스에 연결되는 것으로 도시되어 있다. 매립형 임피던스(1296)는 또한 전도성 층(1270)과 전기적으로 접촉한다. VSD 재료(1240)가 없는 경우에, 전도성 층(1270)에 인가되는 ESD 펄스 또는 다른 큰 전압이 매립형 임피던스(1296)를 통해서 전자 구성요소(1298)로 큰 전압 및/또는 전류의 전파를 초래할 수 있을 것이다. 그러나, VSD 재료(1240)의 존재하에서, 수직 절환 VSDM 포메이션(1200)은, VSD 재료 구조물(1240)의 특성적인 전압을 초과하는 큰 전압에 응답하여 온으로 절환되고, 이어서 전자 구성요소(1298)에 도달할 수도 있는 ESD 펄스의 적어도 일부를 전극(1220)을 통해서 접지로 전향시킨다. 결과적으로, 수직 절환 구조물(1200)은, 전도성 층(1270)에 존재하는 손상을 가할 수 있는 ESD 펄스 또는 다른 과전압으로부터 전자 구성요소(1298)를 보호하기 위해서 매립형 임피던스(1296)를 채용한다.
도 12a에 도시된 전자 구성요소(1298)와 같은 전자 구성요소를 위한 부분적인 또는 전체적인 ESD 보호를 제공하기 위한 수직 절환 구조물(1200)의 일부로서 VSD 재료 구조물(1240)과 함께 이용될 수 있는 전기 회로의 아키텍처 및 동작이 2011년 4월 28일자로 출원되고 명칭이 "Embedded Protection Against Spurious Electrical Events" 인 미국 출원 제 13/096,860 호에 구체적으로 기재되어 있고, 상기 출원 전체는 여기에서 참조로서 포함된다. 본원에서 개시되고 및/또는 청구된 수직 절환 VSDM 구조물이 미국 출원 제 13/096,860 호에서 개시되고 및/또는 청구된 실시예와 함께 이용되어, 전자 구성요소를 위한 ESD 및 기타 과전압 이벤트에 대한 향상된 보호를 제공할 수 있을 것이다.
일 실시예에서, 전자 구성요소(1298)가 VSDM 포메이션(1200) 내에 매립될 수 있을 것이다. 일 실시예에서, VSDM 포메이션(1200)이 내부에 포함되는 동일한 기판(예를 들어, 동일한 PCB) 내에 전자 구성요소(1298)가 매립될 수 있을 것이다. 일 실시예에서, VSDM 포메이션(1200)이 내부에 포함되는 동일한 기판에 전자 구성요소(1298)가 표면-부착될 수 있을 것이다. 일 실시예에서, VSDM 포메이션(1200)이 내부에 포함되는 기판과 전기적으로 접촉하는 다른 전자 장치 내에 전자 구성요소(1298)가 포함될 수 있을 것이다(예를 들어, 전자 구성요소(1298)를 포함하는 전자 장치에 부착된 커넥터 내에 VSDM 포메이션(1200)이 포함될 수 있을 것이다). 일 실시예에서, VSDM 포메이션(1200)이 전자 구성요소(1298)의 패키징 내에 포함되거나, 또는 전자 구성요소(1298)와 물리적으로 접촉하거나 전기적으로 소통하는 기판에 달리 부착되거나 통합될 수 있을 것이다.
여러 실시예에서, 전자 구성요소(1298)가 이하 중 임의의 하나 이상이 될 수 있을 것이다: 반도체 칩 또는 다른 집적 회로(IC)(예를 들어, 마이크로프로세서, 제어기, 메모리 칩, RF 회로, 베이스밴드 프로세서, 등), 발광 다이오드(LED), MEMS 칩 또는 구조물, 또는 전자 장치 내부에 배치되는 임의의 다른 구성요소 또는 회로 요소.
일 실시예에서, 매립된 임피던스(1296)가, 페로익 재료 내에 적어도 부분적으로 매립된 전도성 구조물을 포함하는 페로익 회로 요소를 이용하여 구현될 수 있을 것이다. 페로익 VSD 재료를 포함하고 그러한 매립형 구현예에 적합한 페로익 회로 요소가 2011년 5월 24일자로 출원된 미국 특허출원 제 13/115,068 호에 개시되어 있고, 그 출원 전체가 본원에서 참조로서 포함된다. 여러 실시예에서, 매립형 임피던스(1296)가 매립형 페로익 인덕터, 매립형 페로익 VSD 재료 인덕터, 매립형 페로익 커패시터, 매립형 페로익 VSD 재료 커패시터, 또는 임의의 다른 매립형 페로익 회로 요소 또는 매립형 페로익 VSD 재료 회로 요소로서 구현될 수 있을 것이다.
도 12b는, 실시예에 따른, VSD 재료를 이용하는 수직 절환을 달성하도록 구성된 VSD 재료 포메이션(1202)을 도시한다. 도 12b의 실시예에서, 매립형 임피던스(1296)가 매립형 임피던스(1297)로 대체되고, 전극(1228)이 전극(1229)으로 대체되고, 그리고 전자 구성요소(1298)가 전자 구성요소(1299)로 대체된 것을 제외하고, 도 12a 및 도 12b에 도시된 실시예는 전반적으로 동일하다. 도 12b에 도시된 바와 같이, 매립형 임피던스(1297)는 더 이상 프리-프레그 층(1230) 내에 매립되지 않고, 그 대신에 전도성 층(1270)에 의해서 프리-프레그 층(1230)으로부터 분리된다. 선택적인 전극(1229)이 매립형 임피던스(1297)를 전자 구성요소(1299)와 연결한다.
여러 실시예에서, 매립형 임피던스(1297) 및 전자 구성요소(1299)가 도 12b와 관련하여 설명되는 바와 같이 배치되는 것을 제외하고, 매립형 임피던스(1297) 및 전자 구성요소(1299)의 아키텍처, 구현예 및 기능이 매립형 임피던스(1296) 및 전자 구성요소(1298) 각각에 대한 도 12a의 실시예와 관련하여 설명한 것과 실질적으로 동일할 수 있을 것이다.
일 실시예에서, 도 12b에 도시된 매립형 임피던스(1297)가 VSDM 포메이션(1200) 내에 매립되지 않으나, VSDM 포메이션(1200)이 내부에 포함되는 동일한 기판(예를 들어, 동일한 PCB) 내에 매립된다. 일 실시예에서, VSDM 포메이션(1200)이 내부에 포함되는 동일한 기판에 매립형 임피던스(1297) 및/또는 전자 구성요소(1299)가 표면-부착될 수 있을 것이다. 일 실시예에서, VSDM 포메이션(1200)이 내부에 포함되는 기판과 전기적으로 접촉하는 다른 전자 장치 내에 매립형 임피던스(1297) 및 전자 구성요소(1299)가 포함될 수 있을 것이다(예를 들어, 매립형 임피던스(1297) 및/또는 전자 구성요소(1299)를 포함하는 전자 장치에 부착된 커넥터 내에 VSDM 포메이션(1200)이 포함될 수 있을 것이다). 일 실시예에서, VSDM 포메이션(1200) 및 매립형 임피던스(1297)가 전자 구성요소(1298)의 패키징 내에 포함되거나, 또는 전자 구성요소(1298)와 물리적으로 접촉하거나 전기적으로 소통하는 기판에 달리 부착되거나 통합될 수 있을 것이다.
도 13은, 실시예에 따른, PCB 내에 또는 다른 기판 내에 통합될 수 있고 그리고 수직 절환을 달성하기 위해서 구성될 수 있는 VSD 재료 층(1340)을 포함하는 VSDM 포메이션(1300)을 도시한다.
도 13에 도시된 VSDM 포메이션(1300)은 전도성 층(L1 내지 L6)으로서 표시되고, 그리고 전도성 층(1370, 1372, 1374, 1376, 1378 및 1379)으로서 번호가 부여된, 많은 수의 전도성 신호 층을 포함한다. 이러한 신호 층은 PCB 기판 내에서, 또는 PCB에 부착된 구성요소 및 회로 요소의 내외로 전기 신호를 전도할 수 있을 것이고, 또는 접지 또는 다른 전압 기준 지점으로서 작용할 수 있을 것이다. 이러한 신호 층은 각각의 기판 장치(도 13에서 구체적으로 식별되지 않음) 내로 구축된 많은 수의 실질적으로 절연적인 또는 유전체의 층에 의해서 분리된다. PCB의 경우에, 그러한 절연 층은 프리-프레그 충진제, 코어, 라미네이트형 층, 또는 임의의 다른 유사한 필름 또는 구조물을 포함할 수 있을 것이다. 도 13에 도시된 VSDM 포메이션(1300)은 PCB 또는 다른 기판의 수직 치수를 따라서 배치된다.
도 13에 도시된 VSDM 포메이션(1300)은 또한 비아(1350)를 포함한다. 여러 구현예에서, 비아(1350)는 비아, 패드, 트레이스, 또는 전도적이 되도록 그리고 전기 신호의 전파를 돕도록 디자인된 임의의 다른 구조물일 수 있을 것이다. 비아(1350)는 층(L1 1370) 및 층(L2 1372)과 전기 전도적이다.
도 13의 실시예로부터의 VSDM 포메이션(1300)은, VSD 재료 구조물(1340)로서 도시된, VSD 재료 구조물을 더 포함한다. VSD 재료 구조물(1340)은 수직 방향으로 배치되고 그리고 VSDM 포메이션(1300)의 복수의 전도성 층과 교차한다. 도 13에 도시된 바와 같이, VSD 재료 구조물(1340)은 전도성 층(L2 1374 및 L3 1376)과 교차한다. 여러 구현예에서, VSD 재료 구조물(1340)이, PCB, 가요성 회로, 또는 반도체 패키지와 같은, 기판 내의 둘 이상의 전도성 층 또는 다른 전도체 구조물과 교차할 수 있을 것이다. 일 실시예에서, PCB, 가요성 회로, 또는 반도체 패키지와 같은, 기판 내에서 이용가능한 비아(예를 들어, 매립형 비아) 또는 임의의 다른 부피를 VSD 재료로 충진하는 것에 의해서, VSD 재료 구조물(1340)이 생산될 수 있을 것이다. 일 실시예에서, (예를 들어, 기계적으로 또는 레이저를 이용하여) 기판 내에 홀을 형성하고 이어서 홀을 VSD 재료로 충진함으로써, VSD 재료 구조물(1340)이 생성된다. 일 실시예에서, 기판의 제조 중에 기판 내에 생성되는 빈 공간 내에 VSD 재료를 침착하는 것에 의해서 (예를 들어, 해당 PCB의 다른 인접한 층 내에 이전에 생성된 기존 갭 또는 홀의 정렬을 통해서 PCB 내에 수직 공동을 형성하고, 이어서 VSD 재료를 주입하고 그리고 상기 공동 내에서 VSD 재료를 경화시키는 것에 의해서) VSD 재료 구조물(1340)이 생산될 수 있을 것이다.
만약 ESD 펄스(1312)가 층(L1 1370)에 도달한다면 (또는 다른 전압 공급원이 층(L1 1370)으로 인가된다면), 각각의 전압이 최소 손실로 또는 손실 없이 층(L2 1372)으로 전파될 것이다. 층(L2 1372)에서, ESD 펄스(1312)에 응답하여 생성된 전압이 VSD 재료 구조물(1340)에 도달한다. 만약 VSD 재료 구조물(1340)에 도달한 전압이 특별한 수직 갭에 걸친 VSD 재료 구조물(1340)의 특성적인 전압을 초과한다면, VSD 재료가 온으로 절환될 것이고 그리고 갭 내에서 실질적으로 전도적이 될 것이다.
도 13의 실시예에서, 전도성 층(L3 1374)이 접지에 연결된다. 다른 구현예에서, 전도성 층(L3 1374)(또는 각각의 VSD 재료 구조물과 전기적으로 접촉하는 다른 전도성 구조물 또는 층)이, 임의 전압 기준 지점 또는 회로 요소 또는 구성요소와 같은, 다른 지점으로 연결될 수 있을 것이고, 상기 다른 지점을 향해서 ESD 신호가 전도될 수 있을 것이다.
도 13의 실시예에서 전도성 층(L3 1374)이 접지에 연결되고 그리고 ESD 펄스(1312)가 전도성 층(L2 1372)로 전파되기 때문에, VSD 재료 구조물(1340) 내의 수직 절환을 트리거링할 유효 갭이 실질적으로 갭(1342)이 되고, 상기 갭(1342)은, 전도성 층(L2 1372)과 접지된 층(L3 1374) 사이의 수직 간격에 의해서 대략적으로 결정되는, 실질적으로 'T'의 유효 두께를 가진다. 두께(T)는 (예를 들어, 수학식 1에 따라서) VSD 재료 구조물(1340)의 특성적인 전압을 적어도 부분적으로 결정할 것이다. 일부 구현예에서, 다른 실시예와 관련하여 본원에서 설명된 바와 같이, 하나 초과의 VSD 재료 구조물이 수직으로 적층될 수 있거나(인접하거나 물리적으로 분리된 층들이든지 관계없다), 또는 (예를 들어, 층상형 인터커넥트를 통해서) 수평으로 연결될 수 있을 것이다
도 13의 실시예에 도시된 VSD 재료 구조물(1340)이 온으로 일단 절환되고 갭(1342)에 걸쳐서 실질적으로 전도적이 되면, 전류가, 전도성 층(L2 1372)과 접지된 층(L3 1374) 사이에서, 주로 수직 방향으로 갭(1342)을 가로질러 유동할 것이다. 만약 이러한 것이 발생된다면, VSDM 포메이션(1300)이 수직으로 절환된 것이다.
도 14에 도시된 VSDM 포메이션(1400)은, 실시예에 따른, PCB 내에 또는 다른 기판 내에 통합될 수 있고 그리고 수직 절환을 달성하도록 구성될 수 있는 VSD 재료 포메이션(1440)을 포함한다. 도 14에 도시된 표상은 도 13으로부터의 VSDM 포메이션(1300)의 확대도이다.
도 14에 도시된 VSDM 포메이션(1400)은, 전도성 층(L1 내지 L3)으로서 표시되고, 그리고 전도성 층(1470, 1472, 및 1474)으로서 번호가 부여된, 3개의 전도성 신호 층을 포함한다. 전도성 층(1474)이 접지에 연결된다. 그 대신에, 전도성 층(1474)은 회로 요소 또는 구성요소에, 또는 다른 전압 기준 지점에 연결될 수 있을 것이다. 이러한 3개의 신호 층은 각각의 기판 장치(도 14에서 구체적으로 식별되지 않음) 내로 구축된 많은 수의 실질적으로 절연적인 또는 유전체의 층에 의해서 분리된다. PCB의 경우에, 그러한 절연 층은 프리-프레그 충진제, 코어, 라미네이트형 층, 또는 임의의 다른 유사한 필름 또는 구조물을 포함할 수 있을 것이다. 도 14에 도시된 VSDM 포메이션(1400)은 PCB 또는 다른 기판의 수직 치수를 따라서 배치된다.
도 14에 도시된 VSDM 포메이션(1400)은 또한 비아(1450)를 포함한다. 여러 구현예에서, 비아(1450)는 비아, 패드, 트레이스, 또는 전도적이 되도록 그리고 전기 신호의 전파를 돕도록 디자인된 임의의 다른 구조물일 수 있을 것이다. 비아(1450)는 층(L1 1470) 및 층(L2 1472)과 전기 전도적이다.
도 14의 실시예로부터의 VSDM 포메이션(1400)은, VSD 재료 구조물(1440)로서 도시된, VSD 재료 구조물을 더 포함한다. VSD 재료 구조물(1440)은 수직 방향으로 배치되고 그리고 전도성 층(L2 1474 및 L3 1476)과 전기적으로 접촉한다. 여러 구현예에서, VSD 재료 구조물(1440)이, PCB, 가요성 회로, 또는 반도체 패키지와 같은, 기판 내의 둘 이상의 전도성 층 또는 다른 전도체 구조물과 교차할 수 있을 것이다. 일 실시예에서, PCB, 가요성 회로, 또는 반도체 패키지와 같은, 기판 내에서 이용가능한 비아(예를 들어, 매립형 비아) 또는 임의의 다른 부피를 VSD 재료로 충진하는 것에 의해서, VSD 재료 구조물(1440)이 생산될 수 있을 것이다.
만약 ESD 펄스(1412)가 층(L1 1470)에 도달한다면 (또는 다른 전압 공급원이 층(L1 1470)으로 인가된다면), 각각의 전압이 최소 손실로 또는 손실 없이 비아(1450)를 통해서 층(L2 1472)으로 전파될 것이다. 층(L2 1472)에서, ESD 펄스(1412)에 응답하여 생성된 전압이 VSD 재료 구조물(1440)에 도달한다. 만약 VSD 재료 구조물(1440)에 도달한 전압이 특별한 수직 갭에 걸친 VSD 재료 구조물(1440)의 특성적인 전압을 초과한다면, VSD 재료가 온으로 절환될 것이고 그리고 해당 갭에 걸쳐서 실질적으로 전도적이 될 것이다.
도 14의 실시예에서 전도성 층(L3 1474)이 접지에 연결되고 그리고 ESD 펄스(1412)가 전도성 층(L2 1472)으로 전파되기 때문에, VSD 재료 구조물(1440) 내에서 수직 절환을 트리거링할 유효 갭이 실질적으로 갭(1442)이 되고, 상기 갭(1442)은, 전도성 층(L2 1472) 및 접지된 층(L3 1474) 사이의 수직 간격에 의해서 실질적으로 결정되는, 대략적으로 'T'의 유효 두께를 가진다. 두께(T)는 (예를 들어, 수학식 1에 따라서) VSD 재료 구조물(1440)의 특성적인 전압을 적어도 부분적으로 결정할 것이다. 일부 구현예에서, 다른 실시예와 관련하여 본원에서 설명된 바와 같이, 하나 초과의 VSD 재료 구조물이 수직으로 적층될 수 있거나(인접하거나 물리적으로 분리된 층들이든지 관계없다), 또는 (예를 들어, 층상형 인터커넥트를 통해서) 수평으로 연결될 수 있을 것이다.
도 14의 실시예에 도시된 VSD 재료 구조물(1440)이 온으로 절환되고 그리고 갭(1442)에 걸쳐서 실질적으로 전도적이 되면, 전류가, 전도성 층(L2 1472) 및 접지된 층(L3 1474) 사이에서, 주로 수직 방향으로 갭(1442)을 가로질러 유동할 것이다. 만약 이러한 것이 발생된다면, VSDM 포메이션(1400)이 수직으로 절환된 것이다. 층(L1 1470)으로 인가되고 갭(1442)에 걸쳐서 VSD 재료 구조물의 특성적인 전압을 초과하는 전압을 가지는 ESD 펄스(1412)(또는 다른 전압 공급원)에 응답하여, 전류가 전기 경로(1490)로서 도 14에 도시된 전기 경로를 따라서 실질적으로 유동할 것이다.
도 15a는, 실시예에 따라, 하나 이상의 회로 요소와 관련하여 VSD 재료를 이용한 수직 절환을 달성하도록 구성된 VSD 재료 포메이션(1500)을 도시한다. 도 15a의 수직 절환 VSD 재료 포메이션(1500)은, ESD 또는 다른 과전압 이벤트에 대한 보호를 제공하기 위해서, 기판 장치를 포함하는 임의 전자 장치에 통합될 수 있을 것이다. 여러 실시예에서 VSD 재료 포메이션(1500)이 통합될 수 있는 기판 장치의 예에는 PCB 및 반도체 칩의 패키징이 포함된다. 도 15a은 기판 장치의 수직 방향을 따른 VSD 재료 포메이션의 단면을 도시한다.
도 15a의 수직 절환 VSD 재료 포메이션(1500)은, 도 11의 실시예로부터의 전도성 프리-프레그(1170) 대신에, 도 15a의 실시예가 회로 요소(1592)를 통해서 연결된 2개의 층상형 인터커넥트(1570 및 1572)를 포함한다는 것을 제외하고, 도 11의 VSD 재료 포메이션(1100)과 전반적으로 유사하다. 상기 회로 요소(1592)는, 도 15a에서 'H'로서 표시된, 무시할 수 없는 임피던스를 가진다. 여러 실시예에서, 층상형 인터커넥트(1570 및 1572)가 전극, 층상형 인터커넥트 또는 층상형 인터커넥트의 부분, 전도성 층 또는 전도성 층의 부분, 또는 임의의 다른 전도성 구조물이거나, 그러한 것들을 포함할 수 있을 것이다.
도 15a의 수직 절환 VSD 재료 포메이션(1500)은, 각각, 전극(1520)과 층상형 인터커넥트(1572) 사이에, 그리고 또한 전극(1522)과 층상형 인터커넥트(1570) 사이에 배치되는, VSD 재료 구조물(1540)을 포함한다. 도 5의 VSD 재료 구조물(1540)은 수평 치수에 걸쳐서 실질적으로 균일하고 그리고 갭(1542)과 대략적으로 동일한, 'T'로서 표시된 수직 두께를 가진다.
층상형 인터커넥트(1570 및 1572)는, 실질적으로 절연체이거나 실질적으로 유전체인 기판 층, 즉 코어(1582)에 인접하여 배치된다. VSDM 포메이션(1500)이 내부에 포함되는 기판 장치 내에 부가적인 층이 존재할 수 있을 것이다(예를 들어, 하나 이상의 프리-프레그 층).
전극(1520 및 1522) 사이의 ESD 펄스(1512)(또는 전압 공급원(1510)에 의해서 생산된 전압에 응답하여, VSD 재료 구조물(1540)이 온으로 절환되고 그리고 실질적으로 전도적이 될 수 있을 것이다. VSD 재료 구조물(1540) 내에서 수직 절환을 트리거링하게 될 유효 갭은 실질적으로 갭(1542)의 2배이고, T의 값의 약 2배의 두께를 가진다(이는, VSDM 포메이션(1500)이 수직으로 절환될 때, 전류가, 반대 양상으로, 갭(1542)을 두 차례 가로질러 전파될 것이기 때문이다). (예를 들어, 수학식 1에 따라서) 두께(T)는 VSD 재료 구조물(1540)의 특성적인 전압을 적어도 부분적으로 결정할 것이다. 만약 요소(1592)의 임피던스가 제로이거나 무시될 수 있다면, 또는 요소(1592)가 존재하지 않는다면, VSD 재료 구조물(1540)이 온으로 절환되기에 앞서서 ESD 펄스(1512)에 의해서 반드시 생성되어야 할 최소 전압이 VSD 재료 구조물(1540)의 특성적인 전압의 2배와 대략적으로 동일하게 된다(이는, 2개의 전극(1520 및 1522) 사이의 전기 회로를 완성하기 위해서, 전류가, 상이한 수직 양상으로, 갭(1542)을 2차례 가로질러 유동하여야 하기 때문이다).
그러나, 무시할 수 없는 임피던스를 가지는 요소(1592)의 존재하에서, VSD 재료 구조물(1540)이 온으로 절환되기에 앞서서 ESD 펄스(1512)에 의해서 생성되어야 할 최소 전압은 요소(1592)에 걸친 전압 강하와 대략적으로 동일한 전압만큼 높을 것이다. 예를 들어, 만약 요소(1592)가 저항이라면, ESD 펄스(1512)의 전압이 VSD 재료 구조물(1540)의 특성적인 전압 더하기 요소(1592)에 걸친 전압 강하의 2배와 대략적으로 동일할 때, VSD 재료 구조물(1540)이 온으로 절환될 것이고 그리고 실질적으로 전도적이 될 것이다.
여러 실시예에서, 회로 요소(1592)가 하나 이상의 저항, 하나 이상의 인덕터, 하나 이상의 커패시터, 하나 이상의 페로익 회로 요소(예를 들어, VSD 재료를 포함하거나 포함하지 않을 수 있는 매립형 페로익 회로 요소), 하나 이상의 다이오드, 하나 이상의 트랜지스터, 하나 이상의 필터(예를 들어, 하나 이상의 로우-패스, 밴드-패스, 하이-패스 필터 또는 필터 스테이지의 여러 조합), 임의의 다른 수동형 및 능동형 회로 요소 또는 전자 구성요소, 임의의 층상형 인터커넥트, 무시할 수 없는 임피던스를 가지는 전극 또는 다른 전도성 구조물, 및 그 임의 조합을 포함할 수 있을 것이다. 회로 요소(1592)가 단일 전자 구성요소 또는 전자 구성요소의 조합을 포함할 수 있고, 그리고 VSD 재료 구조물(1540)과 함께 이용되어, VSDM 포메이션(1500)이 내부에 통합되는 전자 장치 또는 기판 장치에 대한 부분적인 또는 전체적인 ESD 보호를 제공할 수 있을 것이다.
일 실시예에서, 회로 요소(1592)가, PCB, 가요성 회로, 또는 반도체 장치의 패키징과 같은 기판 내에 매립된다. 예를 들어, 도 15a를 참조하면, 내부에 VSDM 포메이션(1500)이 통합될 수 있는 PCB의 층 내에 요소(1592)가 매립될 수 있을 것이다(예를 들어, 회로 요소(1592)가 코어 층, 프리-프레그 층, 라미네이트형 층, 또는 PCB의 임의의 다른 층 내에 통합될 수 있을 것이다). 일 실시예에서, 요소(1592)가, 내부에 VSDM 포메이션(1500)이 통합될 수 있는 PCB에 부착되는 전자 구성요소 또는 회로 요소일 수 있을 것이다. 일 실시예에서, 요소(1592)가, 내부에 VSDM 포메이션이 통합될 수 있는 패키징 기판에 의해서 보호되는 반도체 칩 내에 포함되는 회로 요소일 수 있을 것이다.
도 15a의 실시예에서, 요소(1592)가 층상형 인터커넥트들(1570 및 1572) 사이에 연결되는 것으로 도시되어 있다. 대안적인 또는 상보적인 실시예에서, 요소(1592) 또는 다른 회로 요소가 기판 내의 또는 VSDM 포메이션(1500) 내의 다른 위치에 배치될 수 있을 것이다. 예를 들어, 요소(1592) 또는 다른 회로 요소가 전극(1520)과 VSD 재료 구조물(1540) 사이에, 전극(1522)과 VSD 재료 구조물(1540) 사이에, ESD 펄스(1512)에 의해서 생성된 전압이 전극(1520) 또는 전극(1522)에 도달하기 전의 그러한 전압의 전기적 경로 내에, 또는 ESD 이벤트에 대해서 보호하고자 하는 하나 이상의 전자 구성요소 및 VSDM 포메이션(1500)과 전기적으로 접촉하여 배치될 수 있을 것이다.
일 실시예에서, 전도성 구조물을 페로익 재료 내로 적어도 부분적으로 매립하는 것에 의해서 제조되는 매립형 회로 요소를 이용하여 요소(1592)가 구현될 수 있을 것이고, 상기 페로익 재료는 기판 내에 적어도 부분적으로 매립된다. 페로익 VSD 재료를 포함하고 그리고 그러한 매립형 구현예에 적합한 페로익 회로 요소가 미국 특허출원 제 13/115,068 호에 개시되어 있다.
도 15a의 실시예에 도시된 VSD 재료 구조물(1540)이 온으로 절환되고 그리고 갭(1542)에 걸쳐서 실질적으로 전도적이 될 때, 전류가, 전극(1520)과 층상형 인터커넥트(1572) 사이에서 한차례, 그리고 반대 양상으로, 전극(1522)과 층상형 인터커넥트(1570) 사이에서 한차례, 갭(1542)을 가로질러 수직 방향으로 우선적으로 유동할 것이다.
일 실시예에서, 단일 VSD 재료 구조물(1540) 대신에, VSDM 포메이션(1500)이 상이한 수직 두께들을 가지는 2개의 VSD 재료 구조물을 포함하고, 그에 따라 전극(1522)과 층상형 인터커넥트(1570) 사이의 갭이 전극(1520)과 층상형 인터커넥트(1572) 사이의 갭과 상이하게 된다.
일부 구현예에서, 하나 초과의 VSD 재료 구조물이 수직으로 적층될 수 있을 것이다(인접하거나 또는 물리적으로 분리된 층들이든지 관계없다).
상업적인 구현예의 경우에, 갭(1542)의 두께(T)는, VSD 재료(1540)의 포뮬레이션에 의존하여 그리고 VSD 재료(1540) 대해서 요구되는 특성적인 전압 및 다른 물리적 또는 동작적 성질에 의존하여, 소정 범위의 값을 가질 수 있을 것이다. VSDM 포메이션(1500)의 유효 두께가 T의 값의 2배에 의해서 결정된다는 것을 고려하면, 제조 프로세스에서의 구현을 위해서 고려될 수 있는 두께(T)에 대한 구체적인 예시적인 값에는 1 mil, 0.75 mil, 0.5 mil, 0.25 mil, 및 0.1 mil, 및 그 보다 작은 것이 포함된다. 일반적으로, 작은 T 값이 VSD 재료 구조물(1540)에 대해서 낮은 특성적인 전압을 제공하는 것으로 예상되나, 상업적인 부피 제조 분위기에서 일정하게 달성하기가 보다 어려울 수 있을 것이다.
도 15b는, 실시예에 따른, 제 1 임피던스 값을 가지는 회로 요소 및 제 2 임피던스 값을 가지는 매립형 임피던스 요소를 이용하는 VSD 재료를 이용하여 수직 절환을 달성하도록 구성된 VSD 재료 포메이션(1502)을 도시한다. 도 15a 및 15b에 도시된 실시예들은, 도 15b의 실시예에서 요소(1592)가 요소(1593)로 대체되고 그리고 매립형 임피던스(1597)로서 도시된 회로 요소가 VSD 재료 구조물(1540) 내에 매립된다는 것을 제외하고, 전반적으로 동일하다. 전자 구성요소(1599)가 매립형 임피던스(1597)와 전기적으로 접촉한다. 이러한 전기적인 접촉은 선택적인 전극(1529)을 통해서 달성될 수 있을 것이다.
여러 실시예에서, 요소(1593)가 'H1'으로서 표시된 임피던스를 가진다는 것을 제외하고, 요소(1593)의 아키텍처, 구현예 및 기능은 요소(1592)에 대해서 도 15a의 실시예와 관련하여 설명한 것과 실질적으로 동일하다. 매립형 임피던스(1597)가 'H2'로 표시된 임피던스를 가진다. 여러 실시예에서, 요소(1593) 및 매립형 임피던스(1597)가 동일한 타입의 회로 요소이거나 그렇지 않을 수 있을 것이다(예를 들어, 상기 요소(1593) 및 매립형 임피던스(1597)가 모두 인덕터일 수 있고 또는 그중 하나가 저항이고 다른 하나가 커패시터일 수 있을 것이다). 여러 실시예에서, 임피던스(H1 및 H2)가 동일하거나 동일하지 않을 수 있을 것이다.
여러 실시예에서, 매립형 임피던스(1597) 및 전자 구성요소(1599)가 도 12b와 관련하여 설명한 바와 같이 배치되고 그리고 수직 절환 VSDM 포메이션(1502)과 함께 이용된다는 것을 제외하고, 매립형 임피던스(1597) 및 전자 구성요소(1599)의 아키텍처, 구현예 및 기능은 매립형 임피던스(1296) 및 전자 구성요소(1298) 각각에 대해서 도 12a의 실시예와 관련하여 설명된 것과 실질적으로 동일하다.
도 15b에 도시된 바와 같이, 매립형 임피던스(1597)가 VSD 재료 구조물(1540) 내에 적어도 부분적으로 통합되고 그리고 전극(1522)과 전기적으로 접촉한다. VSD 재료 구조물(1540)의 부재시에, 전극(1522)으로 인가된 큰 전압이 매립형 임피던스(1597)를 통해서 전자 구성요소(1599)로 전파되어, 전자 구성요소(1599)를 손상시킬 수 있을 것이다.
그러나, 만약 VSD 재료 구조물(1540)이 존재하고 그리고 전극(1522)으로 인가된 충분히 큰 ESD 펄스(1512)에 응답하여 온으로 절환된다면, 그러한 전류의 적어도 일부가 전자 구성요소(1599)로 유동할 것이고 이제 VSD 재료 구조물(1540)을 통해서 층상형 인터커넥트(1570)로 유동할 것이다. 결과적으로, 전자 구성요소(1599) 및 가능하게는 매립형 임피던스(1597)가 또한 과전압 손상으로부터 보호된다.
매립형 임피던스(1297)에 대한 도 12b의 실시예와 관련하여 설명한 바와 같이, VSD 재료 구조물(1540) 내에 매립되는 대신에, 매립형 임피던스(1597)는 VSDM 포메이션(1502)이 내부에 포함되는 동일한 기판(예를 들어, 동일한 PCB) 내에 대안적으로 포함될 수 있을 것이다. 일 실시예에서, 매립형 임피던스(1597) 및/또는 전자 구성요소(1599)가 VSDM 포메이션(1502)이 내부에 포함되는 동일한 기판에 표면-부착될 수 있을 것이다. 일 실시예에서, VSDM 포메이션(1502)이 내부에 포함되는 기판과 전기적으로 접촉하는 다른 전자 장치 내에 매립형 임피던스(1597) 및 전자 구성요소(1599)가 포함될 수 있을 것이다(예를 들어, 매립형 임피던스(1597) 및/또는 전자 구성요소(1599)를 포함하는 전자 장치에 부착된 커넥터 내에 VSDM 포메이션(1502)이 포함될 수 있을 것이다). 일 실시예에서, VSDM 포메이션(1502) 및 매립형 임피던스(1597)가 전자 구성요소(1599)의 패키징 내에 포함되거나, 또는 전자 구성요소(1599)와 물리적으로 접촉하거나 전기적으로 소통하는 기판에 달리 부착되거나 통합될 수 있을 것이다.
도 16은, 실시예에 따른, 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)의 조합을 도시한다. 도 10의 실시예에서, VSDM 포메이션(1000)이 함께 수직으로 절환되는 수직 층들 내에 배치된 2개의 VSD 재료의 구조물을 포함한다. 도 16의 실시예에서, VSD 재료 포메이션(1600 및 1601)은 갭(1648)에 걸쳐서 수직으로 절환되도록 배치된 VSD 재료 구조물(1646) 및 갭(1642)에 걸쳐서 수평으로 절환되도록 배치된 VSD 재료 구조물(1640)을 조합한다.
일 실시예에서, 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)이, 커넥터(1628)에 의해서 연결된 상이한 기판들 내에 포함된다. 일 실시예에서, 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601) 중 하나 또는 양자 모두가 가요성 기판 내에 포함되고, 상기 커넥터(1628)가 가요성 커넥터가 된다.
도 16의 실시예에서, 수직 절환 VSD 재료 포메이션(1600)이 2개의 전극(1620 및 1622)의 세트 및 VSD 재료 구조물(1646)을 포함한다. 전극(1620 및 1622)은, 두께(T1)를 가지는 수직 갭(1648)에 걸쳐지는, VSD 재료 구조물(1646)과 접촉한다. 층상형 인터커넥트(1670)가 전극(1620)에 대향하여 VSD 재료 구조물(1646)과 접촉 배치된다. 도 16에 도시된 전극(1622)은 VSD 재료(1646)의 층을 가로지르고 그리고 층상형 인터커넥트(1670)와 직접 전기적으로 접촉한다. 대안적인 실시예에서, 전극(1622)은 VSD 재료(1622)의 층을 완전히 가로지르지 않을 수 있고, 그러한 경우에 제 2 수직 갭이 VSD 재료(1646)(T1 과 같거나 그보다 작은 두께를 가진다)에 걸쳐서 존재할 수 있을 것이고, 상기 VSD 재료(1646)를 가로질러 수직 절환이 발생될 수 있을 것이다.
도 16의 실시예에서, 수평 절환 VSD 재료 포메이션(1601)이 2개의 전극(1624 및 1626) 및 VSD 재료 구조물(1640)을 포함한다. 전극(1624 및 1626)은, 두께(T2)를 가지는 수직 갭(1642)에 걸쳐지는, VSD 재료 구조물(1640)과 접촉한다. 층상형 인터커넥트(1672)가 전극(1624 및 1626)에 대향하여 VSD 재료 구조물(1640)과 접촉 배치된다.
도 16의 실시예에서, 커넥터(1628)로 표시된 전도성 구조물이 수직 절환 VSD 재료 포메이션(1600)의 전극(1622)과 수평 절환 VSD 재료 포메이션(1601)의 전극(1624)을 연결한다. 커넥터(1628)는, 전도적이 되도록 그리고 전기 신호의 전파를 돕도록 디자인된, 비아, 패드, 트레이스, 층상형 인터커넥트, 또는 임의의 다른 구조물일 수 있을 것이다. 일 실시예에서, 커넥터(1628)가 가요성 전기 커넥터이다.
도 16의 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)이, ESD 및 다른 과전압 이벤트에 대한 보호를 제공하기 위해서, 기판 장치를 포함하는 임의의 전자 장치에 통합될 수 있을 것이다. 여러 실시예에서 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)이 내부에 통합될 수 있는 기판 장치의 예에는, 가요성 커넥터에 의해서 상호 연결된 2개의 PCB, 가요성 커넥터에 의해서 상호 연결된 PCB 및 반도체 패키지, 또는 가요성 커넥터에 의해서 상호 연결된 2개의 반도체 패키지가 포함된다. 그러한 가요성 커넥터 적용예는, 피봇가능한 또는 이동가능한 표면을 가지는 전자 장치(예를 들어, 키보드 또는 조정가능한 스크린을 가지는 모바일 폰 또는 태블릿) 또는 가요적이 되도록 디자인되는 전자 장치(예를 들어, 가요성 LED 디스플레이)를 포함하는, 가요성 전자 장치에서 이루어질 수 있을 것이다.
도 16은 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)의 각각의 단면을 도시한다. 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)의 각각이, PCB, 가요성 회로 또는 반도체 패키지와 같은, 분리된 기판 장치 내에 매립될 수 있을 것이다. 도 16은, 코어(1682) 및 코어(1683)와 같은, 부가적인 예시적 기판 층을 도시한다.
일 실시예에서, 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)의 각각이, ESD 펄스(1612)와 같은, ESD 펄스에 응답하여 독립적으로 동작한다. 수직 절환 VSD 재료 포메이션(1600)의 경우에, 이는, ESD 펄스(1612)가 전극(1620)에 인가되고 그리고 전극(1622)이 접지된(또는 달리 특별한 전압 포텐셜로 셋팅된) 경우에, 또는 ESD 펄스(1612)가 전극(1622)에서 인가되고 그리고 전극(1620)이 접지된(또는 달리 특별한 전압 포텐셜로 셋팅된) 경우에, 발생될 수 있을 것이다. 수평 절환 VSD 재료 포메이션(1601)의 경우에, 이는, ESD 펄스(1612)가 전극(1624)에서 인가되고 그리고 전극(1626)이 접지된(또는 달리 특별한 전압 포텐셜로 셋팅된) 경우에, 또는 ESD 펄스(1612)가 전극(1626)에서 인가되고 그리고 전극(1624)이 접지된(또는 달리 특별한 전압 포텐셜로 셋팅된) 경우에, 발생될 수 있을 것이다.
도 16에 도시된 실시예에서, 만약 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)이 함께 절환된다면, 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)이, ESD 펄스(1612)와 같은 ESD 펄스에 응답하여 협력적으로 동작할 수 있을 것이다. 이는, 전극(1626)이 접지되고(또는 달리 특별한 전압 포텐셜로 셋팅되고) ESD 펄스(1612)가 전극(1620)으로 인가되는 경우에, 또는 전극(1620)이 접지되고(또는 달리 특별한 전압 포텐셜로 셋팅되고) ESD 펄스(1612)가 전극(1626)으로 인가되는 경우에, 발생될 수 있을 것이다. 그러한 경우에, VSD 재료 구조물(1646)이 갭(1648)을 가로질러 수직으로 절환될 수 있을 것이고 그리고 VSD 재료 구조물(1640)이 갭(1642)을 가로질러 수평으로 절환될 수 있을 것이다.
전극(1620 및 1626) 사이에서 함께 절환시키기 위한 수직 절환 VSD 재료 포메이션(1600) 및 수평 절환 VSD 재료 포메이션(1601)의 경우에, 양 VSD 재료 구조물(1640 및 1648)이 반드시 온으로 절환되어야 한다. 이러한 것을 위해서, ESD 펄스(1612)에 응답하여 전극들(1620 및 1626) 사이에서 생성되는 전압 차이가 VSD 재료 구조물(1640 및 1648)의 특성적인 전압들의 합과 같거나 초과하여야 한다.
양 VSD 재료 구조물(1640 및 1646)이 온으로 절환되고 그리고 2개의 VSD 재료 구조물이 실질적으로 전도적이 될 때, 전류가 갭(1648)을 가로질러 수직으로 그리고 갭(1642)을 가로질러 수평으로 전파될 것이다.
일 실시예에서, VSD 재료 구조물(1640 및 1646)의 각각이 상이한 조성 및 특성적인 전압(볼트로 표현됨)을 가진다. 일 실시예에서, 2개의 VSD 재료 구조물(1640 및 1646)이 동일한 조성을 가진다. VSD 재료 구조물(1640 및 1646)이, 구현예에 따라서, 동일한 특성적인 전압을 가지거나 가지지 않을 수 있을 것이다.
상업적인 구현예의 경우에, 각각의 갭(1648 및 1642)의 두께(T1 및 T2)는, VSD 재료 구조물(1640 및 1646)의 포뮬레이션에 의존하여 그리고 VSDM 포메이션(1600 및 1601)에 대해서 요구되는 특성적인 전압 및 다른 물리적 또는 동작적 성질에 의존하여, 소정 범위의 값을 각각 가질 수 있을 것이다. 두께(T1 및 T2)에 대한 구체적인 예시적인 값에는 2 mil, 1.5 mil, 1 mil, 0.5 mil, 또는 그 보다 작은 것이 포함된다. 일반적으로, 작은 T 값이 VSD 재료 구조물(1640 및 1646)에 대해서 낮은 특성적인 전압을 제공하는 것으로 예상된다.
여러 실시예에서, 본원에서 설명 및/또는 청구된 바와 같은 수직 절환 VSD 재료 포메이션이, 도 16에 도시된 바와 같은 것을 포함하여, 수평 절환 포메이션과 함께 기판 내에서 구현될 수 있을 것이다. 예를 들어, 수직 절환 VSD 재료 포메이션(도 15a에 도시된 구조물과 같음) 및 수평 절환 VSD 재료 포메이션(도 2에 도시된 구조물과 같음) 모두가 기판 내에 매립될 수 있을 것이고, 그리고 (예를 들어, 전극(122)을 전극(1620)에 연결하는 것에 의해서) 2개의 VSDM 포메이션을 함께 이용하여 특정 전자 구성요소를 보호할 수 있을 것이고, 또는 (예를 들어, 2개의 구조물을 직접적으로 연결하지 않고) 독립적으로 이용하여 하나의 전자 구성요소 또는 상이한 전자 구성요소를 보호할 수 있을 것이다.
도 16의 실시예는 매립형 임피던스(1696)로서 표시된 회로 요소를 추가적으로 도시한다. 여러 실시예에서, 이러한 회로 요소는 수직 절환 VSDM 포메이션(1600) 내에 부분적으로 또는 완전히 포함될 수 있을 것이고, 또는 수직 절환 VSDM 포메이션(1600)과 소통할 수 있을 것이다(예를 들어, 회로 요소가 수직 절환 VSDM 포메이션(1600)과 동일한 PCB 내에 매립될 수 있거나, 또는 수직 절환 VSDM 포메이션(1600)이 내부에 포함되는 PCB에 표면-부착될 수 있을 것이다). 대안적인 또는 상보적인 실시예에서, 매립형 임피던스(1696) 또는 다른 유사한 회로 요소가 수평 절환 VSDM 재료 포메이션(1601) 내에 부분적으로 또는 완전히 통합될 수 있을 것이고, 또는 수평 절환 VSDM 재료 포메이션(1601)과 소통할 수 있을 것이다(예를 들어, 매립형 임피던스(1696) 또는 다른 유사한 회로 요소가 VSDM 포메이션(1601)과 동일한 PCB 내에 매립될 수 있거나, 또는 VSDM 포메이션(1601)이 내부에 포함되는 PCB에 표면-부착될 수 있을 것이다).
도 16의 실시예에서, VSDM 포메이션(1600) 내에 적어도 부분적으로 매립된 회로 요소로서 매립형 임피던스(1696)가 도시되어 있다. 특히, 도 16은 VSD 재료 구조물(1646) 내에 적어도 부분적으로 매립된 것으로서 매립형 임피던스(1696)를 도시한다. 대안적인 또는 상보적인 실시예에서, 매립형 임피던스(1696)가 기판 내의 또는 VSDM 포메이션(1600) 내의 다른 위치에 배치될 수 있을 것이다.
여러 실시예에서, 도 16으로부터의 매립형 임피던스(1696)와 같이 기판 내에 적어도 부분적으로 매립된 회로 요소가 하나 이상의 회로 요소로 이루어지거나, 또는 하나 이상의 회로 요소를 포함할 수 있을 것이다. 여러 실시예에서, 매립형 임피던스(1696)가 하나 이상의 저항, 하나 이상의 인덕터, 하나 이상의 커패시터, 하나 이상의 페로익 회로 요소(예를 들어, VSD 재료를 포함하거나 포함하지 않을 수 있는 매립형 페로익 회로 요소), 하나 이상의 다이오드, 하나 이상의 트랜지스터, 하나 이상의 필터(예를 들어, 하나 이상의 로우-패스, 밴드-패스, 하이-패스 필터 또는 필터 스테이지의 여러 조합), 임의의 다른 수동형 및 능동형 회로 요소 또는 전자 구성요소, 임의의 층상형 인터커넥트, 무시할 수 없는 임피던스를 가지는 전극 또는 다른 전도성 구조물, 및 그 임의 조합을 포함할 수 있을 것이다.
매립형 임피던스(1696)가 VSD 재료 구조물(1640 및 1646)과 함께 이용되어, 도 16에 도시된 전자 구성요소(1698)와 같은 전자 구성요소에 대한 부분적인 또는 전체적인 ESD 보호를 제공할 수 있을 것이다. 도 16에서, 전자 구성요소(1698)가 전극(1629)을 통해서 매립형 임피던스(1696)에 연결되는 것으로 도시되어 있다. 매립형 임피던스(1696)는 또한 전극(1620)과 전기적으로 접촉한다. VSD 재료(1640)의 부재시에, 전극(1620)으로 인가된 ESD 펄스 또는 다른 큰 전압이 매립형 임피던스(1696)를 통해서 전자 구성요소(1698) 큰 전압 및/또는 전류를 전파시키는 결과를 초래할 것이다. 그러나, VSD 재료 구조물(1648)이 존재하는 경우에, 수직 절환 VSDM 포메이션(1600)이 전술한 바와 같이 온으로 절환되고 이어서 전자 구성요소(1698)에 도달할 수도 있는 ESD 펄스의 적어도 일부를 층상형 인터커넥트(1670)를 통해서 전환시킨다. 결과적으로, 전극(1620)에 존재하는 잠재적인 손상 ESD 펄스 또는 다른 과전압 이벤트로부터 전자 구성요소(1698)를 보호하기 위해서, 수직 절환 구조물(1600)이 매립형 임피던스(1696)를 채용한다.
도 16에 도시된 전자 구성요소(1698)와 같은 전자 구성요소에 대한 부분적인 또는 전체적인 ESD 보호를 제공하기 위해서 절환 VSDM 포메이션(1600 및 1601)과 함께 이용될 수 있는 전기 회로의 아키텍처 및 동작이 미국 특허 제 13/096,860 호에 구체적으로 개시되어 있다.
일 실시예에서, 전자 구성요소(1698)가 VSDM 포메이션(1600) 내에 매립될 수 있을 것이다. 일 실시예에서, VSDM 포메이션(1600)이 내부에 통합되는 동일한 기판(예를 들어, 동일한 PCB) 내에 전자 구성요소(1698)가 매립될 수 있을 것이다. 일 실시예에서, 전자 구성요소(1698)가, VSDM 포메이션(1600)이 내부에 포함되는 동일한 기판에 표면-부착될 수 있을 것이다. 일 실시예에서, VSDM 포메이션(1600)이 내부에 포함되는 기판과 전기적으로 접촉하는 다른 전자 장치 내에 전자 구성요소(1698)가 포함될 수 있을 것이다(예를 들어, 전자 구성요소(1698)를 포함하는 전자 장치에 부착되는 커넥터 내에 VSDM 포메이션(1600)이 포함될 수 있을 것이다). 일 실시예에서, VSDM 포메이션(1600)이 전자 구성요소(1698)의 패키징 내에 포함되거나, 또는 전자 구성요소(1698)와 물리적으로 접촉하거나 전기적으로 소통하는 기판에 달리 부착되거나 통합될 수 있을 것이다. 일 실시예에서, 전극(1629)이 가요성 커넥터이고, 그리고 전자 구성요소(1698)가 가요성 전자 장치의 일부로서 상이한 기판 상에 배치된다.
여러 실시예에서, 매립형 임피던스(1696) 및 전자 구성요소(1698)가 도 16과 관련하여 설명한 바와 같이 배치된다는 것을 제외하고, 매립형 임피던스(1696) 및 전자 구성요소(1698)의 아키텍처, 구현예 및 기능이 매립형 임피던스(1296) 및 전자 구성요소(1298) 각각에 대해서 도 12a의 실시예와 관련하여 설명된 것과 실질적으로 동일하다.
일 실시예에서, 페로익 재료 내에 적어도 부분적으로 매립된 전도성 구조물을 포함하는 페로익 회로 요소를 이용하여 매립형 임피던스(1696)가 구현될 수 있을 것이다. 여러 실시예에서, 매립형 임피던스(1696)가 매립형 페로익 인덕터, 매립형 페로익 VSD 재료 인덕터, 매립형 페로익 커패시터, 매립형 페로익 VSD 재료 커패시터, 또는 임의의 다른 매립형 페로익 회로 요소 또는 매립형 페로익 VSD 재료 회로 요소로서 구현될 수 있을 것이다.
도 17은, 실시예에 따른, VSD 재료를 이용하여 수직 및 수평 절환 모두를 달성하도록 구성된 VSD 재료 포메이션(1700)을 도시한다.
VSD 재료를 이용하여 수직 및 수평 절환 모두를 실행하도록 구성된 VSD 재료 포메이션이 "양방향 절환 VSDM 포메이션" 또는 "듀얼 절환 VSDM 포메이션"으로서 표시된다. 여러 실시예에서, 도 17의 양방향 절환 VSDM 포메이션(1700)과 같은 양방향 절환 VSDM 포메이션은, 그러한 양방향 절환 VSDM 포메이션이 부가적인 수평 절환 기능을 실행할 수 있다는 것을 제외하고, 본원에서 개시 및 청구된 여러 수직 절환 VSDM 포메이션과 유사한 적용예 및 구현예를 채용할 수 있을 것이다.
여러 실시예에서, 양방향 절환 VSDM 포메이션은, 본원에서 개시 및/또는 청구된 여러 가지 수직 절환 VSDM 포메이션과 관련하여 전반적으로 설명된 바와 같은 수직 절환을 돕는 방식으로 배치된 VSD 재료 구성을 포함한다. 부가적으로, 그러한 실시예에서, 각각의 VSD 재료 구조물이 또한, 도 1 및/또는 2와 관련하여 전반적으로 설명된 바와 같은 수평적인 절환을 돕는 방식으로 배치된 적어도 하나의 전극과 전기적으로 접촉할 것이다.
도 17에 도시된 VSD 재료 포메이션(1700)은 VSD 재료 구조물(1740)(예를 들어, VSD 재료의 층)과 전기적으로 접촉하는 전극(1720)(예를 들어, 패드 또는 층상형 인터커넥트)을 포함한다. VSD 재료 포메이션(1700)은 전극(1726) 및 전극(1728)을 더 포함하고, 상기 전극들은 또한 VSD 재료 구조물(1740)과 전기적으로 접촉한다. 일 실시예에서, 전극(1726)이 층상형 인터커넥트(1770)와 전기적으로 직접 접촉할 수 있을 것이다(예를 들어, 전극(1726)이 VSD 재료(1740)의 층을 가로지를 수 있고 또는 비아가 전극(1726)을 층상형 인터커넥트(1770)로 연결할 수 있을 것이다). 여러 실시예에서, 2개의 전극(1726 및 1728) 중 어느 하나가 생략될 수 있을 것이고, 그러한 경우에 생략된 전극에 의해서 제공되는 상응하는 수평적인 절환 기능이 또한 존재하지 않을 것이다.
일 실시예에서, 전극(1726)이 전극(1728)과 전기적으로 접촉한다(예를 들어, 전극들이 동일한 전도성 평면의 일부일 수 있고, 또는 PCB 트레이스 또는 다른 커넥터에 의해서 직접적으로 연결될 수 있을 것이다).
VSD 재료 구조물(1740)은 수직 두께(T1)(예를 들어, mil로 측정됨)를 가지는 수직 갭(1742)을 가진다. 층상형 인터커넥트(1770)(예를 들어, 전극 또는 층상형 인터커넥트)가 VSD 재료 구조물(1740) 및 전극(1726)과 전기적으로 접촉하여 배치된다. 코어 층(1782)이 층상형 인터커넥트(1770)에 인접하여 배치되고 그리고 기판(예를 들어, PCB 또는 반도체 패키지) 내의 층일 수 있으며, 상기 기판 내에는 양방향 절환 구조물(1700)이 포함된다.
선택적인 비아(1772) 또는 다른 전도성 구조물이 기판의 하나 이상의 층을 가로지를 수 있고 그리고 층상형 인터커넥트(1782)와의 전기적인 접촉을 구축할 수 있을 것이다. 그러한 비아가 레이저 드릴링 가공 또는 임의의 다른 적합한 제조 프로세스에 의해서 생성될 수 있을 것이다.
일 실시예에서, 전극(1726), 전극(1728) 및 비아(1772) 모두가 접지에 연결된다. 대안적인 실시예에서, 층상형 인터커넥트(1770)가 접지에 연결되지 않고(예를 들어, 비아(1772)가 존재하지 않거나 접지에 연결되지 않는다), 그러한 경우에 층상형 인터커넥트(1770)와 전극(1720) 사이의 수직 절환이 발생하지 않을 것이다. 대안적인 실시예에서, 전극(1726) 또는 전극(1728)이 접지에 연결되지 않고, 그러한 경우에 연결되지 않은 전극과 전극(1720) 사이의 수평적인 절환은 발생되지 않을 것이다.
전극(1726), 전극(1728) 및 층상형 인터커넥트(1770)가 모두 전비에 또는 다른 기준 전압 포텐셜에 연결된다면, 도 17의 실시예로부터의 듀얼 절환 VSDM 포메이션(1700)은 수평 및 수직 절환 모두를 실시할 수 있을 것이다. 그러한 실시예에서, 3가지 가능한 절환 방향이 존재한다: (1) 전극(1726)과 전극(1720) 사이의 갭(1744)(수평적인 두께(G1)를 가진다)에 걸친 수평적인 절환; (2) 전극(1728)과 전극(1720) 사이의 갭(1746)(수직적인 두께(G2)를 가진다)에 걸친 수평적인 절환; 및 (3) 전극(1720)과 층상형 인터커넥트(1770) 사이의 갭(1742)(수직적인 두께(T1)를 가진다)에 걸친 수직적인 절환. 갭에 걸친 VSD 재료(1740)의 포메이션의 특성적인 전압이 가장 낮은 갭이, 절환이 발생될 위치를 결정할 것이다. 만약 VSD 재료의 포메이션이 3개의 갭(1742, 1744, 및 1746)에 걸쳐서 동일하다면 그리고 특성적인 전압이 갭의 크기와 상호 관련된다면, 절환이 가장 작은 갭에 걸쳐서 발생될 것이다.
일 실시예에서, 갭(1744 및 1746)이 실질적으로 동일하고 그리고 VSDM 포메이션(1700)이 양 갭(1744 및 1746)을 가로질러 수평적으로 절환한다. 일 실시예에서, 갭(1742, 1744 및 1746)이 실질적으로 동일하고 그리고 VSDM 포메이션(1700)이 갭(1742)을 가로질러 수직적으로 그리고 갭(1744 및 1746)을 가로질러 수평적으로 절환한다. 하나의 실시예에서, 갭(1742 및 1744)이 실질적으로 동일하고 그리고 VSDM 포메이션(1700)이 갭(1742)을 가로질러 수직으로 그리고 갭(1744)을 가로질러 수평으로 절환한다. 일 실시예에서, 갭(1742 및 1746)이 실질적으로 동일하고 그리고 VSDM 포메이션(1700)이 갭(1742)을 가로질러 수직으로 그리고 갭(1746)을 가로질러 수평으로 절환한다.
일부 실시예에서, VSD 재료의 일부 포메이션에 대해서 그리고 수직 및/또는 수평 갭의 특정의 물리적 특성에 대해서, 그러한 갭에 걸친 특성적인 전압이 갭의 크기와 직접적으로 상호 관련되지 않을 수 있을 것이다. 결과적으로, 그러한 실시예에서, 두께가 상이한 2개의 갭의 특성적인 전압이 여전히 실질적으로 동일할 수 있을 것이다. 일 실시예에서, 갭(1744 및 1746)에 걸친 특성적인 전압이 실질적으로 동일하고 그리고 VSDM 포메이션(1700)이 양 갭(1744 및 1746)에 걸쳐서 수평적으로 절환한다. 일부 실시예에서, 갭(1742, 1744 및 1746)에 걸친 특성적인 전압이 실질적으로 동일하고, 그리고 VSDM 포메이션(1700)은 갭(1742)에 걸쳐서 수직으로 그리고 갭(1744 및 1746)에 걸쳐서 수평으로 절환한다. 일 실시예에서, 갭(1742 및 1744)에 걸친 특성적인 전압이 실질적으로 동일하고 그리고 VSDM 포메이션(1700)이 갭(1742)에 걸쳐서 수직으로 그리고 갭(1744)에 걸쳐서 수평으로 절환한다. 일 실시예에서, 갭(1742 및 1746)에 걸친 특성적인 전압이 실질적으로 동일하고 그리고 VSDM 포메이션(1700)이 갭(1742)에 걸쳐서 수직으로 그리고 갭(1746)에 걸쳐서 수평으로 절환한다.
도 4a의 실시예의 구조물(400), 도 4b의 실시예의 VSDM 포메이션(490), 도 5의 실시예의 VSDM 포메이션(500), 도 6의 실시예의 VSD 재료 포메이션(600), 도 9의 실시예의 VSD 재료 포메이션(900), 도 10의 실시예의 VSD 재료 포메이션(1000), 도 11의 실시예의 VSD 재료 포메이션(1100), 도 12a의 실시예의 VSD 재료 포메이션(1200), 도 13의 실시예의 VSD 재료 포메이션(1300), 도 14의 실시예의 VSD 재료 포메이션(1400), 도 15a의 실시예의 VSD 재료 포메이션(1500), 도 16의 실시예의 VSD 재료 포메이션(1600), 및 도 17의 실시예의 양방향 절환 구조물(1700)과 같은, 수직 또는 양방향 절환 VSDM 포메이션이 전자 회로 및 장치 내의 회로 요소 및 구성요소의 ESD 보호를 위해서 이용될 수 있을 것이다. 그러한 수직 절환 VSDM 포메이션에 의해서 보호될 수 있는 전자 구성요소의 예는 이하 중 하나 이상을 포함한다: 반도체 칩 또는 다른 집적 회로(IC)(예를 들어, 마이크로프로세서, 제어기, 메모리 칩, RF 회로, 베이스밴드 프로세서, 등), 발광 다이오드(LED), MEMS 칩 또는 구조물, 또는 전자 장치 내부에 배치되는 임의의 다른 구성요소 또는 회로 요소.
ESD 보호를 위한 본원에서 설명 및/또는 청구된 바와 같은 수직 절환 VSDM 포메이션을 이용할 수 있는 예시적인 회로의 아키텍처 및 동작이 미국 출원 제 13/096,860 호 및 제 13/115,068 호에 개시되어 있다. 상기 미국 출원에서 개시된 예시적인 회로가 계획된 수평적인 절환 VSDM 포메이션을 가질 수 있을 것이나, 그러한 수평적인 절환 포메이션은, 그들의 일반적인 ESD 보호 기능을 유지하면서, 본원에서 설명 및/또는 청구된 수직 절환 VSDM 포메이션에 의해서 대체될 수 있을 것이다.
본원에서 설명 및/또는 청구된 바와 같은 수직 절환 VSDM 포메이션 및 듀얼 절환 VSDM 포메이션이, PCB의 층 또는 PCB의 층의 세트, 반도체 장치의 패키징, 또는 수직 절환 VSD 재료 포메이션이 부착될 수 있는 또는 수직 절환 VSD 재료 포메이션이 내부에 포함될 수 있는 임의의 다른 기판과 같은, 기판 장치의 ESD 보호를 위해서 이용될 수 있을 것이다.
본원에서 설명 및/또는 청구된 바와 같은 수직 절환 VSDM 포메이션 및 듀얼 절환 VSDM 포메이션이, (예를 들어, 전자 장치에 포함되는 기판 내로의 통합을 통해서) 상기 VSDM 포메이션이 내부에 통합될 수 있는 또는 상기 VSDM 포메이션이 연결되는(예를 들어, 상기 VSDM 포메이션이 전자 장치에 부착된 커넥터 또는 케이블 내로 통합될 때 또는, 상기 VSDM 포메이션이 상기 전자 장치에 연결되는 장치에 포함될 때) 전자 장치의 ESD 보호를 위해서 이용될 수 있을 것이다.
그러한 수직 절환 VSDM 포메이션 또는 듀얼 절환 VSDM 포메이션에 의해서 보호될 수 있는, 또는 상기 수직 또는 듀얼 절환 VSDM 포메이션에 의해서 보호될 수 있는 기판 장치, 전자 구성요소 또는 회로 요소를 포함할 수 있는 전자 장치의 예에는 모바일 폰, 전자 태블릿, 전자 판독기, 모바일 컴퓨터(예를 들어, 랩탑), 데스크탑 컴퓨터, 서버 컴퓨터(예를 들어, 서버, 블레이드, 멀티-프로세서 슈퍼컴퓨터), 텔레비전 세트, 비디오 디스플레이, 음악 재생기(예를 들어, 휴대용 MP3 뮤직 플레이어), 개인 건강 관리 장치(예를 들면, 펄스 모니터, 심박 모니터, 거리 모니터, 온도 모니터, 또는 건강 관리 애플리케이션을 가지는 임의의 다른 센서 장치), 발광(LED) 및 LED를 포함하는 장치, 조명 모듈, 그리고 전기적 또는 전자기계적 신호를 이용하여 데이터를 프로세스 또는 달리 저장하는 임의의 다른 소비자용 및/또는 산업용 장치가 포함된다. 다른 예에는 위성, 군사용 장비, 비행 기구, 및 항해 장비가 포함된다.
여러 실시예에서, 본원에서 설명 및/또는 청구된 바와 같은 수직 절환 VSDM 포메이션 및 듀얼 절환 VSDM 포메이션이 커넥터 내에 포함될 수 있을 것이다. 그러한 커넥터가 ESD 또는 다른 과전압 이벤트에 대해서 보호하고자 하는 전자 장치에 대해서 부착될 수 있을 것이다. 그러한 커넥터의 예는 파워 커넥터, USB 커넥터, 이더넷 케이블 커넥터, HDMI 커넥터, 또는 직렬, 병렬, 또는 데이터, 신호 또는 파워 전송의 다른 타입을 돕는 임의의 다른 커넥터를 포함한다.
본원 명세서는 여기에서 설명된 여러 실시예 및 구현예를 구체적으로 기술하고 그리고 본원 발명은 부가적인 실시예 및 구현예, 추가적인 변형예, 및 대안적인 구성에 대해서 개방되어 있다. 본원에서 발명을 개시된 특별한 실시예 및 구현예로 제한하고자 하는 의도를 가지지 않고; 대조적으로 본원은 청구항의 범위에 포함되는 모든 변형예, 균등물 및 대안적인 실시예 및 구현예를 포함하기 위한 의도를 가진다.
본원 명세서에서 사용된 바와 같이, 세트는 하나, 둘 또는 그 초과의 아이템의 임의 그룹을 의미한다. 유사하게, 하위세트는 N개의 아이템의 그룹과 관련하여, 각각의 아이템의 N-1 이하로 이루어진 그러한 아이템의 임의 세트를 의미한다.
본원 명세서에서 사용된 바와 같이, "포함한다(include)", "포함하는", "예를 들어", "예시적으로", "예로서" 및 그 변형의 용어는 제한적인 용어로 의도된 것이 아니고, 오히려 "제한 없는" 단어 또는 유사한 의미를 가지는 단어가 후속되도록 의도된 것이다. 본원 명세서에서의 정의, 모든 표제(header), 타이틀 및 하위 타이틀은 이해를 돕기 위한 설명적 또는 예시적인 것으로 의도된 것이나, 청구항에서 인용된 바와 같은 발명의 범위와 관련하여 제한적인 것으로 의도된 것이 아니다. 각각의 그러한 정의는 또한 규정된 바와 같은 각각의 아이템, 기술 또는 용어와 균등한 또는 달리 상호교환될 수 있는 것으로서 당업자가 알고 있거나 알게 될 부가적인 균등한 아이템, 기술 또는 용어를 캡쳐하도록 의도된 것이다. 문맥에서 달리 요구되지 않는 한, "~할 수 있을 것이다"라는 동사는, 각각의 작용, 단계 또는 구현이 달성될 수 있다는 가능성을 나타내나, 그러한 작용, 단계 또는 구현이 반드시 발생되어야 한다는, 또는 각각의 작용, 단계 또는 구현이 정확히 기술된 방식으로 달성되어야 한다는 요건을 나타내도록 의도된 것이 아니다.
Claims (20)
- 기판 내에 포함된 수직 절환 전압 절환가능 유전체 재료(VSDM) 포메이션으로서:
a. 기판의 제 1 수평 층 내에 배치된 제 1 전도성 요소 및 상기 기판의 제 2 수평 층 내에 배치된 제 2 전도성 요소로서, 상기 제 2 수평 층이 상기 제 1 수평 층과 상이한, 제 1 및 제 2 전도성 요소;
b. 특성적인 전압 및 수직 두께를 가지는 VSDM 구조물로서, 상기 VSDM 구조물이 상기 기판의 제 3 수평 층 내에 배치되고, 상기 제 3 수평 층이 상기 제 1 및 제 2 수평 층과 상이한, VSDM 구조물; 및
c. 상기 기판 내에 적어도 부분적으로 매립되고 임피던스를 가지는 회로 요소를 포함하고,
d. 상기 VSDM 구조물이, 상기 특성적인 전압을 초과하는 ESD 펄스에 응답하여, 상기 VSDM 구조물의 수직 두께에 걸쳐서 실질적으로 전도적이 되도록 그리고 상기 제 1 및 제 2 전도성 요소들 사이에서 전류를 전도하도록 구성되는, VSDM 포메이션. - 제 1 항에 있어서,
상기 제 1 전도성 요소가 층상형 인터커넥트, Z-축 전도성 테입, 은 페이스트, 구리 페이스트, 은 코팅된 구리 층, 탄소 층, 전도성 에폭시, 전도성 폴리머, 전극, 패드, 리드, 트레이스, 비아, 와이어, 또는 신호 층인, VSDM 포메이션. - 제 1 항에 있어서,
상기 수직 두께가 2 mil 미만인, VSDM 포메이션. - 제 1 항에 있어서,
상기 기판이, PCB, PCB의 단일 층 또는 복수 층의 세트, 반도체 장치의 패키지, LED 기판, 집적 회로(IC) 기판, 인터포저, 둘 이상의 전자 구성요소, 장치 또는 기판을 연결하는 플랫폼, 적층형 패키징 포맷, 인터포저, 웨이퍼-레벨 패키지, 패키지-인-패키지, 시스템-인-패키지, 또는 적어도 두 개의 패키지 또는 기판의 적층된 조합인, VSDM 포메이션. - 제 1 항에 있어서,
전자 장치를 더 포함하는, VSDM 포메이션. - 제 5 항에 있어서,
상기 전자 장치가 모바일 폰, 전자 태블릿, 전자 리더, 모바일 컴퓨터, 데스크탑 컴퓨터, 서버 컴퓨터, 텔레비전 세트, 비디오 디스플레이, 음악 플레이어, 개인 건강 관리 장치, 발광 다이오드(LED), 적어도 하나의 LED를 포함하는 장치, 또는 조명 모듈인, VSDM 포메이션. - 제 1 항에 있어서,
상기 회로 요소가: 저항, 인덕터, 커패시터, 페로익 회로 요소, 페로익 VSDM 회로 요소, 다이오드, 트랜지스터, 필터, 또는 임피던스를 갖는 층상형 인터커넥트, 중 하나 이상을 포함하는, VSDM 포메이션. - 기판 및 수직 절환 전압 절환가능 유전체 재료(VSDM) 포메이션을 포함하는 전자 장치로서, 상기 VSDM 포메이션이 상기 기판 내에 포함되고, 상기 기판이 3개의 상이한 수평 층을 포함하는, 전자 장치로서:
상기 VSDM 포메이션이:
a. 제 1 수평 층 내에 배치된 제 1 전도성 요소 및 제 2 수평 층 내에 배치된 제 2 전도성 요소;
b. 특성적인 전압 및 수직 두께를 가지는 VSDM 구조물로서, 상기 VSDM 구조물이 제 3 수평 층 내에 배치되는, VSDM 구조물; 및
c. 상기 기판 내에 적어도 부분적으로 매립되고 임피던스를 가지는 회로 요소를 포함하고,
d. 상기 VSDM 구조물이, 상기 특성적인 전압을 초과하는 ESD 펄스에 응답하여, 상기 VSDM 구조물의 수직 두께에 걸쳐서 실질적으로 전도적이 되도록 그리고 상기 제 1 및 제 2 전도성 요소들 사이에서 전류를 전도하도록 구성되고, 상기 VSDM 포메이션이 상기 전자 장치에 대한 ESD 보호를 제공하는, 전자 장치. - 제 8 항에 있어서,
상기 전자 장치가 모바일 폰, 전자 태블릿, 전자 리더, 모바일 컴퓨터, 데스크탑 컴퓨터, 서버 컴퓨터, 텔레비전 세트, 비디오 디스플레이, 음악 플레이어, 개인 건강 관리 장치, 발광 다이오드(LED), 적어도 하나의 LED를 포함하는 장치, 또는 조명 모듈, 위성, 또는 비행 기구인, 전자 장치. - 제 8 항에 있어서,
상기 제 1 전도성 요소가 층상형 인터커넥트, Z-축 전도성 테입, 은 페이스트, 구리 페이스트, 은 코팅된 구리 층, 탄소 층, 전도성 에폭시, 전도성 폴리머, 전극, 패드, 리드, 트레이스, 비아, 와이어, 또는 신호 층인, 전자 장치. - 제 8 항에 있어서,
상기 수직 두께가 2 mil 미만인, 전자 장치. - 제 8 항에 있어서,
상기 기판이, PCB, PCB의 단일 층 또는 복수 층의 세트, 반도체 장치의 패키지, LED 기판, 집적 회로(IC) 기판, 인터포저, 둘 이상의 전자 구성요소, 장치 또는 기판을 연결하는 플랫폼, 적층형 패키징 포맷, 인터포저, 웨이퍼-레벨 패키지, 패키지-인-패키지, 시스템-인-패키지, 또는 적어도 두 개의 패키지 또는 기판의 적층된 조합인, 전자 장치. - 제 8 항에 있어서,
상기 회로 요소가: 저항, 인덕터, 커패시터, 페로익 회로 요소, 페로익 VSDM 회로 요소, 다이오드, 트랜지스터, 필터, 또는 임피던스를 갖는 층상형 인터커넥트, 중 하나 이상을 포함하는, 전자 장치. - 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물로서:
a. 제 1 수평 층 내에 배치되는, 제 1 전도성 요소 및 제 2 전도성 요소;
b. 제 2 수평 층 내에 배치되는 층상형 인터커넥트;
c. 상기 제 2 전도성 요소를 상기 층상형 인터커넥트에 연결하는 제 3 전도성 요소; 및
d. 제 3 수평 층 내에 배치되는 VSD 재료의 포메이션으로서, 상기 VSD 재료의 포메이션이 상기 제 1 전도성 요소와 상기 층상형 인터커넥트 사이에 형성된 수직 갭에 걸친 특성적인 전압을 가지는, VSD 재료의 포메이션을 포함하고,
e. 상기 VSD 재료의 포메이션이, 상기 특성적인 전압을 초과하는 ESD 펄스에 응답하여, 상기 수직 갭을 가로질러 수직으로 절환하도록 구성되는, 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물. - 제 14 항에 있어서,
상기 제 1 전도성 요소가 층상형 인터커넥트, Z-축 전도성 테입, 은 페이스트, 구리 페이스트, 은 코팅된 구리 층, 탄소 층, 전도성 에폭시, 전도성 폴리머, 전극, 패드, 리드, 트레이스, 비아, 와이어, 또는 신호 층인, 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물. - 제 14 항에 있어서,
상기 수직 갭이 2 mil 미만인, 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물. - 제 14 항에 있어서,
상기 구조물이 기판에 통합되는, 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물. - 제 17 항에 있어서,
상기 기판이, PCB, PCB의 단일 층 또는 복수 층의 세트, 반도체 장치의 패키지, LED 기판, 집적 회로(IC) 기판, 인터포저, 둘 이상의 전자 구성요소, 장치 또는 기판을 연결하는 플랫폼, 적층형 패키징 포맷, 인터포저, 웨이퍼-레벨 패키지, 패키지-인-패키지, 시스템-인-패키지, 또는 적어도 두 개의 패키지 또는 기판의 적층된 조합인, 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물. - 제 14 항에 있어서,
상기 구조물이 전자 장치 내에 포함되는, 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물. - 제 19 항에 있어서,
상기 전자 장치가 모바일 폰, 전자 태블릿, 전자 리더, 모바일 컴퓨터, 데스크탑 컴퓨터, 서버 컴퓨터, 텔레비전 세트, 비디오 디스플레이, 음악 플레이어, 개인 건강 관리 장치, 발광 다이오드(LED), 적어도 하나의 LED를 포함하는 장치, 또는 조명 모듈인, 수직 절환 전압 절환가능 유전체(VSD) 재료 구조물.
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