KR20140105095A - Solar cell and method for manufacturing the same - Google Patents

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Abstract

A method for manufacturing a solar cell according to an embodiment, includes a step of forming a first impurity layer on one surface of a semiconductor substrate; a texturing step of etching the side of the semiconductor substrate when a recess is formed on the other surface of the semiconductor substrate by using a cross-section etching method; a step of forming a second impurity layer on the other surface of the semiconductor substrate; and a step of forming an electrode which is electrically connected to the first impurity layer and the second impurity layer.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell and a manufacturing method thereof, and more particularly, to a solar cell with improved structure and a manufacturing method thereof.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

태양 전지는 광전 변환을 일으킬 수 있도록 반도체 기판에 도전형 영역 및 이에 전기적으로 연결되는 전극을 형성하여 형성될 수 있다. 도전형 영역을 형성하는 과정에서 원하지 않는 부분에 도핑이 이루어지면 원하지 않는 션트(shunt) 등이 발생할 수 있다. 이러한 션트는 태양 전지의 특성을 저하시킬 수 있다. The solar cell may be formed by forming a conductive region and an electrode electrically connected to the conductive region on the semiconductor substrate so as to cause photoelectric conversion. When doping is performed on an undesired portion in the process of forming the conductive type region, an undesired shunt or the like may occur. Such a shunt may deteriorate the characteristics of the solar cell.

션트를 방지하기 위하여 레이저를 이용하여 전면부를 일부 제거하여 아이솔레이션부를 형성하는 방법 등이 제안되었다. 그러나, 이러한 방법에 따르면 레이저를 이용한 별도의 공정을 추가하여야 하므로 생산성이 저하되고 광전변환이 일어나는 부분을 제거하므로 태양 전지의 효율을 저하시키는 문제가 있었다. And a method of forming an isolation portion by partially removing the front portion using a laser to prevent shunting has been proposed. However, according to this method, a separate process using a laser has to be added, so that the productivity is lowered, and the portion where the photoelectric conversion is removed is eliminated, thereby lowering the efficiency of the solar cell.

본 발명은 우수한 특성 및 높은 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다. The present invention seeks to provide a solar cell having excellent characteristics and high productivity and a manufacturing method thereof.

본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면에 제1 불순물층을 형성하는 단계; 상기 반도체 기판의 타면에 단식 식각법에 의하여 요철을 형성하면서 상기 반도체 기판의 측면을 함께 식각하는 텍스쳐링하는 단계; 상기 반도체 기판의 상기 타면에 제2 불순물층을 형성하는 단계; 및 상기 제1 불순물층 및 상기 제2 불순물층에 각기 전기적으로 연결되는 전극을 형성하는 단계를 포함한다.A method of manufacturing a solar cell according to an embodiment of the present invention includes: forming a first impurity layer on one surface of a semiconductor substrate; Texturing the side surfaces of the semiconductor substrate together while forming concave and convex portions on the other side of the semiconductor substrate by a single step etching method; Forming a second impurity layer on the other surface of the semiconductor substrate; And forming an electrode electrically connected to the first impurity layer and the second impurity layer, respectively.

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면에 형성된 제1 불순물층; 상기 반도체 기판의 타면에 형성된 제2 불순물층; 상기 제1 불순물층 및 상기 제2 불순물층에 각기 전기적으로 연결되는 전극을 포함한다. 상기 반도체 기판의 상기 일면과 상기 반도체 기판의 측면에 동일한 요철이 형성된다. A solar cell according to this embodiment includes: a semiconductor substrate; A first impurity layer formed on one surface of the semiconductor substrate; A second impurity layer formed on the other surface of the semiconductor substrate; And an electrode electrically connected to the first impurity layer and the second impurity layer, respectively. The same irregularities are formed on the one surface of the semiconductor substrate and the side surface of the semiconductor substrate.

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면에 형성된 제1 불순물층; 상기 반도체 기판의 타면에 형성된 제2 불순물층; 상기 제1 불순물층 및 상기 제2 불순물층에 각기 전기적으로 연결되는 전극를 포함한다. 상기 제1 불순물층이 형성된 부분에서 상기 반도체 기판의 상기 일면과 상기 반도체 기판의 측면의 표면 특성이 서로 다르다. A solar cell according to this embodiment includes: a semiconductor substrate; A first impurity layer formed on one surface of the semiconductor substrate; A second impurity layer formed on the other surface of the semiconductor substrate; And an electrode electrically connected to the first impurity layer and the second impurity layer, respectively. The surface characteristics of the one surface of the semiconductor substrate and the surface of the semiconductor substrate differ from each other in the portion where the first impurity layer is formed.

본 실시예에 따르면, 제1 불순물층을 형성하는 단계와 제2 불순물층을 형성하는 단계 사이에 텍스쳐링을 수행하여 반도체 기판의 일면에 제2 요철을 형성할 때 측면 아이솔레이션이 함께 수행된다. 이에 따라 공정을 추가하지 않고 측면 아이솔레이션을 수행하여 션트를 방지할 수 있다. 즉, 우수한 특성의 태양 전지을 높은 생산성으로 제조할 수 있다. According to this embodiment, lateralization is performed together when texturing is performed between the step of forming the first impurity layer and the step of forming the second impurity layer to form the second concavo-convex on one surface of the semiconductor substrate. Accordingly, the shunt can be prevented by performing lateral isolation without adding a process. That is, a solar cell having excellent characteristics can be produced with high productivity.

그리고 제1 불순물층을 형성하는 단계 이전에 별도의 텍스쳐링을 수행하여 제1 요철을 형성하는 것에 의하여 반도체 기판의 전면에서의 표면 반사도를 좀더 저감할 수 있다. 이에 따라 태양 전지 내로 입사되는 광량을 증가시켜 태양 전지의 효율을 향상할 수 있다.Further, the surface irregularity at the front surface of the semiconductor substrate can be further reduced by performing a separate texturing before the step of forming the first impurity layer to form the first irregularities. Accordingly, the amount of light incident into the solar cell can be increased to improve the efficiency of the solar cell.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 실시예에 따른 태양 전지의 제조 방법에서 제2 텍스쳐링하는 단계를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7은 본 발명의 실험예에서 제2 텍스쳐링이 완료된 후에 반도체 기판의 전면의 사진이다.
도 8은 도 7의 (a) 부분의 반도체 기판의 후면을 확대한 사진이다.
도 9는 도 7의 (b) 부분의 반도체 기판의 후면을 확대한 사진이다. 1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in Fig.
3 is a flowchart of a method of manufacturing a solar cell according to an embodiment of the present invention.
4A to 4G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5 is a view for explaining a second texturing step in the method of manufacturing a solar cell according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a solar cell according to another embodiment of the present invention.
7 is a photograph of the front surface of the semiconductor substrate after the second texturing is completed in the experimental example of the present invention.
FIG. 8 is an enlarged photograph of the rear surface of the semiconductor substrate of FIG. 7 (a).
Fig. 9 is an enlarged photograph of the rear surface of the semiconductor substrate in Fig. 7 (b).

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명하면 다음과 같다. Hereinafter, a solar cell and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. FIG. 1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention, and FIG. 2 is a plan view of the solar cell shown in FIG.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 기판(일례로, 반도체 기판)(이하 "반도체 기판")(110)과, 반도체 기판(110)에 형성되는 제1 불순물층(이하 "후면 전계층")(30) 및 제2 불순물층(이하 "에미터층")(20)을 포함하는 불순물층(20, 30)과, 불순물층(20, 30)에 전기적으로 연결되는 전극(24, 34)을 포함할 수 있다. 불순물층(20, 30)은 에미터층(20)과 후면 전계층(30)을 포함할 수 있고, 전극(24, 34)은 에미터층(20)에 전기적으로 연결되는 제1 전극(24)과 후면 전계층(30)에 전기적으로 연결되는 제2 전극(34)을 포함할 수 있다. 이와 함께 태양 전지(100)는 반사 방지막(22), 패시베이션 막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a substrate 110 (e.g., a semiconductor substrate) 110 (e.g., a semiconductor substrate) 110, a first impurity layer (20, 30) including a first impurity layer (30) and a second impurity layer (hereinafter referred to as " emitter layer ") 20 electrically connected to the impurity layers Electrodes 24 and 34, respectively. The impurity layers 20 and 30 may include an emitter layer 20 and a back front layer 30 and the electrodes 24 and 34 may include a first electrode 24 electrically connected to the emitter layer 20, And a second electrode 34 electrically connected to the rear front layer 30. In addition, the solar cell 100 may further include an antireflection film 22, a passivation film 32, and the like. This will be explained in more detail.

반도체 기판(110)은, 불순물층(20, 30)이 형성되는 영역과 불순물층(20, 30)이 형성되지 않는 부분인 베이스 영역(10)을 포함한다. 베이스 영역(10)은, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형일 수 있다. 즉, 베이스 영역(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. The semiconductor substrate 110 includes a region in which the impurity layers 20 and 30 are formed and a base region 10 in which the impurity layers 20 and 30 are not formed. The base region 10 may comprise, for example, silicon containing a first conductivity type impurity. As the silicon, single crystal silicon or polycrystalline silicon may be used, and the first conductivity type impurity may be n-type, for example. That is, the base region 10 may be formed of single crystal or polycrystalline silicon doped with Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb)

이와 같이 n형의 불순물을 가지는 베이스 영역(10)을 사용하면, 반도체 기판(110)의 제1 면(이하 "전면")에 p형의 불순물을 가지는 에미터층(20)이 형성되어 pn 접합(junction)을 이루게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(34)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그려면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. When the base region 10 having the n-type impurity is used as described above, the emitter layer 20 having the p-type impurity is formed on the first surface (hereinafter referred to as the "front surface") of the semiconductor substrate 110 to form the pn junction junction. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the second surface (hereinafter referred to as "back surface") of the semiconductor substrate 110 and are collected by the second electrode 34, 110 and collected by the first electrode 24. Thereby, electric energy is generated. In this case, a hole having a slower moving speed than the electron moves to the front surface of the semiconductor substrate 110, not the rear surface, so that the conversion efficiency can be improved.

본 실시예에서 반도체 기판(110)의 전면 및 후면은 텍스쳐링(texturing)에 의한 요철(112, 114)을 가지는데, 본 실시예에서는 제조 공정 상의 특징에 의하여 반도체 기판(110)의 후면보다 반도체 기판(110)의 전면에 더 많은 종류의 요철이 형성된다. In this embodiment, the front and rear surfaces of the semiconductor substrate 110 have irregularities 112 and 114 formed by texturing. In this embodiment, More kinds of irregularities are formed on the front surface of the substrate 110.

좀더 상세하게는, 반도체 기판(110)의 전면에는 반도체 기판(110)의 전면으로부터 돌출되며 상대적으로 큰 크기를 가지는 제1 요철(112)과, 제1 요철(112) 상에서 제1 요철(112)으로부터 돌출되며 상대적으로 작은 크기를 가지는 제2 요철(114)를 포함한다. 그리고 반도체 기판(110)의 후면에는 제1 요철(112)이 형성된다. A first protrusion 112 protruding from the front surface of the semiconductor substrate 110 and having a relatively large size and a first protrusion 112 formed on the first protrusion 112, And a second concave and convex portion 114 projecting from the first concave portion 114 and having a relatively small size. First irregularities 112 are formed on the rear surface of the semiconductor substrate 110.

좀더 상세하게는, 제1 요철(112)은 반도체 기판(110)을 구성하는 물질의 방향성을 가지도록 식각되어 반도체 기판(110)의 특정 면들이 남아 만들어지는 요철이다. 이러한 제1 요철(112)은 습식 식각 등에 의하여 형성될 수 있다. 예를 들어, 반도체 기판(110)을 구성하는 물질이 실리콘인 경우에는 실리콘의 (111)면이 제1 요철(112)의 4개의 측면을 구성하게 되어, 제1 요철(112)이 피라미드 형상을 가지게 된다. More specifically, the first irregularities 112 are irregularities in which specific surfaces of the semiconductor substrate 110 are etched so as to have a directionality of a material constituting the semiconductor substrate 110. The first irregularities 112 may be formed by wet etching or the like. For example, when the material constituting the semiconductor substrate 110 is silicon, the (111) surface of silicon constitutes the four side surfaces of the first concavity and convexity 112, and the first concavity and convexity 112 forms the pyramid shape I have.

일례로, 제1 요철(112)의 평균 높이(H1)는 10~15㎛일 수 있다. 제1 요철(112)의 높이(H1)가 15㎛를 초과하면 반도체 기판(110)의 표면에서 결함이 많아질 수 있고, 10㎛ 미만이면 반도체 기판(110)의 반사도가 높아질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 요철(112)의 평균 높이(H1)는 태양 전지(100)의 규격, 반도체 기판(110)의 물질 등에 따라 다양하게 변화될 수 있다. For example, the average height H1 of the first irregularities 112 may be 10 to 15 占 퐉. If the height H1 of the first concavity and convexity 112 exceeds 15 mu m, defects may be increased on the surface of the semiconductor substrate 110. If the height H1 is less than 10 mu m, the reflectivity of the semiconductor substrate 110 may be increased. However, the present invention is not limited thereto. Therefore, the average height H1 of the first concavity and convexity 112 can be variously changed according to the size of the solar cell 100, the material of the semiconductor substrate 110, and the like.

제1 요철(112) 상에 형성된 제2 요철(114)은 제1 요철(112)과는 다른 식각 방법의 텍스쳐링되어 형성된 것으로서, 일례로 건식 식각에 의한 것일 수 있다. 일례로, 제2 요철(114)은 반응성 이온 식각에 의하여 형성되어 제1 요철(112)의 제1 요철(112)보다 작은 크기를 가지면서 형성될 수 있다. 일례로, 제2 요철(114)의 높이(H2)는 1㎛이하(일례로, 300nm 내지 1㎛, 좀더 구체적으로는, 300~600nm)일 수 있다. The second irregularities 114 formed on the first irregularities 112 are formed by texturing different etching methods than the first irregularities 112, and may be formed by dry etching, for example. For example, the second irregularities 114 may be formed by reactive ion etching and have a smaller size than the first irregularities 112 of the first irregularities 112. For example, the height H2 of the second concavity and convexity 114 may be 1 占 퐉 or less (for example, 300 nm to 1 占 퐉, more specifically, 300 to 600 nm).

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 요철(114)의 평균 높이(H2) 등은 태양 전지(100)의 규격, 반도체 기판(110)의 물질, 원하는 제1 및 제2 요철(112, 114) 형상 등에 따라 다양하게 변화될 수 있다. However, the present invention is not limited thereto. Therefore, the average height H2 of the second concavities and convexities 114 may be variously changed depending on the size of the solar cell 100, the material of the semiconductor substrate 110, the desired first and second concavities and convexities 112 and 114, .

또한, 본 실시예에서는 반도체 기판(110)의 후면과 반도체 기판(110)의 측면은 서로 다른 표면 특성을 가질 수 있다. 예를 들어, 반도체 기판(110)의 후면에는 후면 전계층(30)을 형성할 때 발생할 수 있는 다공성 부분이 존재하는 반면, 반도체 기판(110)의 측면은 이러한 다공성 부분이 형성되지 않는다. 즉, 도 1의 확대원에 도시한 바와 같이, 반도체 기판(110)의 후면 쪽의 제1 요철(112) 부분에는 복수의 기공(310)이 형성되는 반면 반도체 기판(110)의 측면 쪽에서는 이러한 기공(310)이 형성되지 않거나 작은 다공도(porosity)를 가진다. 그리고 반도체 기판(110)의 후면에는 제2 요철(114)이 형성되지 않는 반면 반도체 기판(110)의 측면에는 제2 요철(114)이 형성될 수 있다. In addition, in the present embodiment, the rear surface of the semiconductor substrate 110 and the side surface of the semiconductor substrate 110 may have different surface characteristics. For example, on the rear surface of the semiconductor substrate 110, there is a porous portion that may occur when forming the rear front layer 30, whereas the side surface of the semiconductor substrate 110 does not have such a porous portion. 1, a plurality of pores 310 are formed in the first irregularities 112 on the rear side of the semiconductor substrate 110 while a plurality of pores 310 are formed on the side surfaces of the semiconductor substrate 110, The pores 310 are not formed or have a small porosity. Second irregularities 114 may not be formed on the rear surface of the semiconductor substrate 110 while second irregularities 114 may be formed on the side surfaces of the semiconductor substrate 110.

상술한 반도체 기판(110)의 전면, 후면, 측면에서의 요철 및/또는 표면 특성의 차이는 반도체 기판(110)의 전면에 제2 요철(114)을 형성할 때 반도체 기판(110)의 측면을 함께 식각하였기 때문인데, 이에 대해서는 도 3, 도 4a 내지 도 4g, 그리고 도 5를 참조하여 추후에 상세하게 설명한다. The difference in the unevenness and / or the surface characteristics of the semiconductor substrate 110 on the front surface, the rear surface and the side surface of the semiconductor substrate 110 is that when the second unevenness 114 is formed on the entire surface of the semiconductor substrate 110, This is explained in detail later with reference to FIG. 3, FIG. 4A to FIG. 4G, and FIG.

반도체 기판(110)의 전면 쪽에는 제2 도전형 불순물을 가지는 에미터층(20)이 형성될 수 있다. 본 실시예에서 에미터층(20)은 제2 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. An emitter layer 20 having a second conductivity type impurity may be formed on the front surface of the semiconductor substrate 110. In this embodiment, the emitter layer 20 may be a p-type impurity such as boron (B), aluminum (Al), gallium (Ga), indium (In) or the like as a Group III element as the second conductivity type impurity.

이때, 본 실시예에서 에미터층(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. In this embodiment, the emitter layer 20 includes a first portion 20a having a high impurity concentration and a relatively low resistance, a first portion 20b having a lower impurity concentration than the first portion 20a and having a relatively high resistance And may have a second portion 20b. The first portion 20a is formed to be in contact with a part or all (i.e., at least a part of) the first electrode 24.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.  As described above, in the present embodiment, a second portion 20b having a relatively high resistance is formed at a portion corresponding to a portion between the first electrodes 24 to which light is incident, thereby implementing a shallow emitter. Thus, the current density of the solar cell 100 can be improved. In addition, it is possible to reduce the contact resistance with the first electrode 24 by forming the first portion 20a having a relatively low resistance at the portion adjacent to the first electrode 24. [ That is, the emitter layer 20 of this embodiment can maximize the efficiency of the solar cell 100 by the selective emitter structure.

그러나 본 발명이 이에 한정되는 것은 아니며 에미터층(20)이 균일한 도핑 농도를 가지는 균일한 에미터(homogeneous emitter) 구조를 가질 수도 있다. 또한, 본 실시예에서는 에미터층(20)이 반도체 기판(110)의 전면 쪽에만 형성되지만 본 발명이 이에 한정되는 것은 아니다. 즉, 에미터층(20)이 후면으로 연장되어 태양 전지(100)가 후면 전극형 구조를 가질 수도 있다. However, the present invention is not limited thereto, and the emitter layer 20 may have a homogeneous emitter structure having a uniform doping concentration. In this embodiment, the emitter layer 20 is formed only on the front surface of the semiconductor substrate 110, but the present invention is not limited thereto. That is, the emitter layer 20 may extend to the backside, and the solar cell 100 may have a rear electrode structure.

반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터층(20) 위에 반사 방지막(22) 및 제1 전극(24)이 형성된다. The anti-reflection film 22 and the first electrode 24 are formed on the semiconductor substrate 110, more precisely on the emitter layer 20 formed on the semiconductor substrate 110.

반사 방지막(22)은 제1 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. 반사 방지막(22)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. The antireflection film 22 may be formed substantially entirely on the entire surface of the semiconductor substrate 110 except for the portion where the first electrode 24 is formed. The antireflection film 22 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110 and immobilizes defects present in the surface or bulk of the emitter layer 20. [

반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스부(10)와 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(22)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 효율을 향상할 수 있다.The amount of light reaching the pn junction formed at the interface between the base portion 10 and the emitter layer 20 can be increased by lowering the reflectance of the light incident through the front surface of the semiconductor substrate 110. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. In addition, it is possible to increase the open-circuit voltage (Voc) of the solar cell 100 by immobilizing defects present in the emitter layer 20 and removing recombination sites of minority carriers. The efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 with the anti-reflection film 22.

방사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 반도체 기판(110)과 반사 방지막(22) 사이에 패시베이션을 위한 전면 패시베이션 막(도시하지 않음)을 더 구비할 수도 있다. 이 또한 본 발명의 범위에 속한다. The anti-radiation film 22 may be formed of various materials. For example, the antireflection film 22 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 , Layer structure having a combination of at least two layers. However, the present invention is not limited thereto, and it goes without saying that the anti-reflection film 22 may include various materials. Further, a front passivation film (not shown) may be further provided between the semiconductor substrate 110 and the antireflection film 22 for passivation. Are also within the scope of the present invention.

제1 전극(24)은 반사 방지막(22)에 형성된 개구부(222)를 통하여(즉, 반사 방지막(22)을 관통하여) 에미터층(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 형상을 가지도록 형성될 수 있는데 이에 대해서는 도 2를 참조하여 다시 설명한다. The first electrode 24 is electrically connected to the emitter layer 20 through the opening 222 formed in the antireflection film 22 (i.e., through the antireflection film 22). The first electrode 24 may be formed to have various shapes, which will be described with reference to FIG.

반도체 기판(110)의 후면 쪽에는 반도체 기판(110)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계층(30)이 형성된다. 본 실시예에서 후면 전계층(30)은 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. A rear front layer 30 including a first conductive impurity at a doping concentration higher than that of the semiconductor substrate 110 is formed on the rear surface of the semiconductor substrate 110. In the present embodiment, the rear front layer 30 may be an n-type impurity such as phosphorus (P), arsenic (As), bismuth (Bi), or antimony (Sb) which is a Group 5 element as the first conductive impurity.

이때, 본 실시예에서 후면 전계층(30)은 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(30a)과, 제1 부분(30a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(30b)을 가질 수 있다. 제1 부분(30a)은 제1 전극(34)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. In this embodiment, the rear front layer 30 has a first portion 30a having a high impurity concentration and a relatively low resistance and a second portion 30b having a relatively high impurity concentration and having a lower impurity concentration than the first portion 30a And may have a second portion 30b. The first portion 30a is formed to be in contact with a part or all (i.e., at least a part of) the first electrode 34. [

이와 같이, 본 실시예에서는 제2 전극(34) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(30b)를 형성하여 정공과 전자의 재결합을 방지할 수 있다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제2 전극(34)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(30a)을 형성하여 제2 전극(34)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 후면 전계층(30)은 선택적 후면 전계 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.As described above, in this embodiment, the second portion 30b having a relatively high resistance is formed at the portion corresponding to the space between the second electrodes 34, so that recombination of holes and electrons can be prevented. Thus, the current density of the solar cell 100 can be improved. In addition, it is possible to reduce the contact resistance with the second electrode 34 by forming a first portion 30a having a relatively low resistance at a portion adjacent to the second electrode 34. [ That is, the rear front layer 30 of the present embodiment can maximize the efficiency of the solar cell 100 by the selective rear field structure.

그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계층(30)이 균일한 도핑 농도를 가지는 균일한 후면 전계(homogeneous back surface field) 구조를 가질 수도 있다. 또는, 후면 전계층(30)이 반도체 기판(110)의 후면에서 제2 전극(34)과 인접한 부분에서만 국부적으로 형성되는 국부적 후면 전계(local back surface field) 구조를 가질 수도 있다. However, the present invention is not limited thereto, and the rear front layer 30 may have a homogeneous back surface field structure having a uniform doping concentration. Alternatively, the backside front layer 30 may have a local back surface field structure formed locally only at a portion adjacent to the second electrode 34 from the rear side of the semiconductor substrate 110. [

이와 함께 반도체 기판(110)의 후면에는 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다.  In addition, a passivation film 32 and a second electrode 34 may be formed on the rear surface of the semiconductor substrate 110.

패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 이러한 패시베이션 막(32)은 반도체 기판(110)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.The passivation film 32 may be formed substantially on the entire rear surface of the semiconductor substrate 110 except for the portion where the second electrode 34 is formed. This passivation film 32 can pass the defects present on the back surface of the semiconductor substrate 110 to remove recombination sites of the minority carriers. Accordingly, the open-circuit voltage of the solar cell 100 can be increased.

이러한 패시베이션 막(32)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 패시베이션 막(32)을 통하여 반도체 기판(110)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양 전지(100)의 효율을 향상할 수 있다. 일례로, 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다. The passivation film 32 may be made of a transparent insulating material so that light can be transmitted. Therefore, light can be incident on the rear surface of the semiconductor substrate 110 through the passivation film 32, thereby improving the efficiency of the solar cell 100. For example, the passivation film 32 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. However, the present invention is not limited thereto, and it goes without saying that the passivation film 32 may include various materials.

제2 전극(34)은 패시베이션 막(32)에 형성된 개구부(322)를 통하여(즉, 패시베이션 막(32)을 관통하여) 후면 전계층(30)에 전기적으로 연결된다. 이러한 제2 전극(34)은 다양한 형상을 가지도록 형성될 수 있다. 즉, 본 실시예에 따른 제1 전극(24) 및/또는 제2 전극(34)은 다양한 평면 형상을 가질 수 있는데, 그 일 예를 도 2를 참조하여 설명한다. 제1 전극(24) 및 제2 전극(34)은 서로 다른 폭, 피치 등을 가질 수는 있지만, 그 기본 형상은 유사할 수 있다. 이에 따라 도 2에서는 제1 전극(24)을 위주로 설명하며, 제2 전극(34)에 대한 설명을 생략한다. 이하의 설명은 제1 및 제2 전극(24, 34)에 공통적으로 적용될 수 있다.The second electrode 34 is electrically connected to the rear front layer 30 through the opening 322 formed in the passivation film 32 (i.e., through the passivation film 32). The second electrode 34 may be formed to have various shapes. That is, the first electrode 24 and / or the second electrode 34 according to the present embodiment may have various planar shapes, and an example thereof will be described with reference to FIG. Although the first electrode 24 and the second electrode 34 may have different widths, pitches, and the like, their basic shapes may be similar. Accordingly, the first electrode 24 will be mainly described in FIG. 2, and the description of the second electrode 34 will be omitted. The following description can be applied to the first and second electrodes 24 and 34 in common.

도 2를 참조하면, 제1 전극(24)은 제1 피치(P1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a)을 포함할 수 있다. 이와 함께 전극(24)은 핑거 전극들(24a)과 교차하는 방향으로 형성되어 핑거 전극(24a)을 연결하는 버스바 전극(24b)을 포함할 수 있다. 이러한 버스 전극(24b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일한 폭을 가질 수 있다. 상술한 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 2, the first electrode 24 may include a plurality of finger electrodes 24a having a first pitch P1 and disposed in parallel with each other. In addition, the electrode 24 may include a bus bar electrode 24b formed in a direction crossing the finger electrodes 24a and connecting the finger electrodes 24a. Only one bus electrode 24b may be provided or a plurality of bus electrodes 24b may be provided with a second pitch P2 larger than the first pitch P1 as shown in FIG. At this time, the width W2 of the bus bar electrode 24b may be larger than the width W1 of the finger electrode 24a, but the present invention is not limited thereto and may have the same width. The shape of the first electrode 24 described above is merely an example, and the present invention is not limited thereto.

단면 상으로 볼 때, 핑거 전극(24a) 및 버스바 전극(24b)이 모두 반사 방지막(22)(제2 전극(34)일 경우에는 패시베이션 막(32), 이하 동일)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(24a)이 반사 방지막(22)을 관통하고 버스바 전극(24b)은 반사 방지막(22) 상에서 형성될 수 있다. The finger electrode 24a and the bus bar electrode 24b both may be formed to penetrate through the antireflection film 22 (the passivation film 32 in the case of the second electrode 34, hereinafter the same) have. Alternatively, the finger electrode 24a may pass through the antireflection film 22 and the bus bar electrode 24b may be formed on the antireflection film 22.

상술한 바와 같은 태양 전지(100)는, 반도체 기판(110)의 전면에 형성된 요철의 종류가 반도체 기판(110)의 후면에 형성된 요철의 종류보다 많다. 이에 따라 반도체 기판(110)의 전면에서 표면 반사도를 저감시킬 수 있다. 즉, 반도체 기판(110)의 전면에 서로 다른 크기의 제1 요철(112)과 제2 요철(114)이 함께 형성되어 표면 반사도를 효과적으로 저감시킬 수 있다. In the solar cell 100 described above, the type of irregularities formed on the front surface of the semiconductor substrate 110 is larger than the type of irregularities formed on the rear surface of the semiconductor substrate 110. Accordingly, the surface reflectance at the front surface of the semiconductor substrate 110 can be reduced. That is, first irregularities 112 and second irregularities 114 having different sizes may be formed on the entire surface of the semiconductor substrate 110 to effectively reduce surface reflectivity.

그리고 반도체 기판(110)의 측면에는 반도체 기판(110)의 전면에 형성된 요철 중 어느 하나(즉, 제2 요철(114))이 형성될 수 있으며, 다공성 부분이 형성되지 않을 수 있다. 반면, 반도체 기판(110)의 후면에서는 다공성 부분이 형성될 수 있다. 이는 반도체 기판(110)의 전면에 제2 요철(114)을 형성하기 위하여 식각할 때 반도체 기판(110)의 측면을 함께 식각하여 측면 아이솔레이션(isolation)을 수행하였기 때문이다. 이와 같이 제2 요철(114)을 형성할 때 측면 아이솔레이션을 함께 수행하여 태양 전지(110)의 제조 방법에서 공정을 단순화할 수 있는데, 이에 대해서 도 3, 도 4a 내지 도 4g, 그리고 도 5를 참조하여 상세하게 설명한다. Any one of concavities and convexities formed on the front surface of the semiconductor substrate 110 may be formed on the side surface of the semiconductor substrate 110 (that is, the second concave and convex portions 114), and the porous portion may not be formed. On the other hand, on the rear surface of the semiconductor substrate 110, a porous portion may be formed. This is because the side surface of the semiconductor substrate 110 is etched together with the side surface of the semiconductor substrate 110 to etch the surface of the semiconductor substrate 110 to form the second protrusions 114. 3, 4A to 4G, and 5 (see FIG. 5), it is possible to simplify the manufacturing process of the solar cell 110 by performing side isolation simultaneously in forming the second concavities and convexities 114. [ Will be described in detail.

도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 이하에서는 간단하고 명확한 설명을 위하여 이미 설명된 부분에 대해서는 상세한 설명을 생략하고 설명되지 않은 부분에 대해서 상세하게 설명한다. FIG. 3 is a flow chart of a method of manufacturing a solar cell according to an embodiment of the present invention, and FIGS. 4A to 4G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention. Hereinafter, for the sake of brevity and clarity, the detailed description of the parts already described will be omitted, and the parts not described will be described in detail.

도 3을 참조하면, 본 실시예에 따른 태양 전지의 제조 방법은, 기판을 준비하는 단계(ST10), 제1 텍스쳐링하는 단계(ST20), 제1 불순물층을 형성하는 단계(ST30), 제2 텍스쳐링하는 단계(ST40), 제2 불순물층을 형성하는 단계(ST50), 반사 방지막 및 패시베이션 막을 형성하는 단계(ST60) 및 전극을 형성하는 단계(ST70)를 포함한다. 각 단계들을 도 4a 내지 도 4g를 참조하여 상세하게 설명한다. Referring to FIG. 3, a method of manufacturing a solar cell according to an embodiment of the present invention includes a step ST10 of preparing a substrate, a step ST20 of performing a first texturing process, a step ST30 of forming a first impurity layer ST30, A texturing step ST40, a second impurity layer forming step ST50, an anti-reflection film and a passivation film forming step ST60, and an electrode forming step ST70. Each step will be described in detail with reference to Figs. 4A to 4G.

먼저, 도 4a에 도시한 바와 같이, 기판을 준비하는 단계(ST10)에서는 제1 도전형 불순물을 가지는 반도체 기판(110)을 준비한다. 본 실시예에서 반도체 기판(110)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. First, as shown in FIG. 4A, a semiconductor substrate 110 having a first conductivity type impurity is prepared in a step ST10 of preparing a substrate. In this embodiment, the semiconductor substrate 110 may be made of silicon having an n-type impurity.

이어서, 도 4b에 도시한 바와 같이, 제1 텍스쳐링하는 단계(ST20)에서는 양면 텍스쳐링에 의하여 반도체 기판(110)의 전면 및 후면에 제1 요철(112)의 요철을 형성한다. 예를 들어, 텍스쳐링으로 텍스쳐링 용액에 반도체 기판(110)을 침지시키는 습식 식각을 사용할 수 있다. 이러한 습식 식각은 공정 시간이 짧고 공정이 간단한 장점이 있다. 4B, in the first texturing step ST20, irregularities of the first irregularities 112 are formed on the front and rear surfaces of the semiconductor substrate 110 by double-side texturing. For example, wet etching may be used to immerse the semiconductor substrate 110 in the texturing solution by texturing. Such wet etching has advantages of short process time and simple process.

습식 식각에 의하면 반도체 기판(110)의 비등방성으로 식각되어 특정한 면(반도체 기판(110)이 실리콘을 포함할 경우 (111)면)이 남게 된다. 이에 따라 반도체 기판(110)의 전면 및 후면에 형성된 제1 요철(112)은 4 개의 (111)면이 측면을 구성하여 피라미드 형태를 가질 수 있다. According to the wet etching, the semiconductor substrate 110 is etched in an anisotropic manner to remain on a specific surface ((111) surface when the semiconductor substrate 110 includes silicon). Accordingly, the first irregularities 112 formed on the front surface and the rear surface of the semiconductor substrate 110 may have a pyramid shape with the four (111) surfaces constituting the side surfaces.

습식 용액으로는 수산화칼륨(KOH), 수산화 나트륨(NaOH)과 같은 알칼리 용액을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 습식 용액, 습식 식각의 구체적인 공정 조건, 제1 요철(112)의 구체적인 형상 등은 다양하게 변형될 수 있다. As the wet solution, an alkali solution such as potassium hydroxide (KOH) or sodium hydroxide (NaOH) may be used. However, the present invention is not limited thereto, and specific process conditions of the wet solution, the wet etching, the specific shape of the first concavity and convexity 112 and the like can be variously modified.

이어서, 도 4c에 도시한 바와 같이, 제1 불순물층을 형성하는 단계(ST30)에서는 제1 불순물층인 후면 전계층(30)을 형성한다. Then, as shown in FIG. 4C, in the step of forming the first impurity layer (ST30), the rear front layer 30 which is the first impurity layer is formed.

여기서, 후면 전계층(30)은 제1 도전형 불순물을 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 반도체 기판(110)의 후면에 도핑하여 형성될 수 있다. 이때, 반도체 기판(110)의 전면 및 양면에 서로 다른 불순물을 도핑하기에 적합한 이온 주입법이 사용될 수 있다. Here, the rear front layer 30 may be formed by doping the first conductive impurity on the rear surface of the semiconductor substrate 110 by various methods such as ion implantation or thermal diffusion. At this time, an ion implantation method suitable for doping different impurities on the front surface and both surfaces of the semiconductor substrate 110 can be used.

본 실시예와 같이 선택적인 구조의 후면 전계층(30)은, 콤 마스크(comb mask)를 사용하거나, 도핑을 복수로 수행하는 등의 다양한 방법에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 다양한 구조의 후면 전계층(30)을 형성할 수 있음은 물론이다.  As in the present embodiment, the rear entire layer 30 having an optional structure can be formed by various methods such as using a comb mask or performing a plurality of doping. However, the present invention is not limited thereto, and it is needless to say that various rearrangement layers 30 can be formed by various methods.

본 실시예에서 후면 전계층(30)은 n형 불순물인 인, 비소, 비스무스, 안티몬 등의 5족 원소를 사용할 수 있다. 이러한 5족 원소들은 반도체 기판(110)을 구성하는 실리콘보다 큰 원자 크기를 가지므로, 후면 전계층(30)이 형성된 부분은 비정질화될 수 있고 후면 전계층(30)이 형성된 부분의 표면(즉, 반도체 기판(110)의 측면 일부와 후면)에 다공성 부분이 형성될 수 있다. In the present embodiment, the rear front layer 30 may be a Group 5 element such as phosphorus, arsenic, bismuth, or antimony, which is an n-type impurity. Since the Group 5 elements have an atomic size larger than that of the silicon constituting the semiconductor substrate 110, the portion where the rear front layer 30 is formed can be amorphized and the surface of the portion where the rear front layer 30 is formed , A part of a side surface and a rear surface of the semiconductor substrate 110).

이때, 후면 전계층(30)을 형성하는 도핑 과정에서 반도체 기판(110)의 후면뿐만 아니라 반도체 기판(110)의 측면에도 불필요하게 제1 도전형 불순물이 도핑되어 잔류 부분(301)을 형성할 수 있다. 이러한 잔류 부분(301)이 제거되지 않으면 원하지 않는 션트(shunt) 등이 발생할 수 있다. At this time, in the doping process for forming the rear whole layer 30, not only the rear surface of the semiconductor substrate 110 but also the side surface of the semiconductor substrate 110 may be doped with the first conductive type impurity unnecessarily to form the residual portion 301 have. If such a residual portion 301 is not removed, an undesired shunt or the like may occur.

이어서, 도 4d에 도시한 바와 같이, 제2 텍스쳐링하는 단계(ST40)에서는 반도체 기판(110)의 전면을 단면 식각하면서 반도체 기판(110)의 측면을 함께 식각한다. 즉, 후면 전계층(30)을 형성할 때 형성된 잔류 부분(도 4c의 참조부호 301)이 제거되어 션트를 방지할 수 있다. 이와 같이 전면을 텍스쳐링하여 제2 요철(114)을 형성할 때 반도체 기판(110)의 측면 아이솔레이션(isolation)이 함께 수행된다. 이에 따라 제2 요철(114)에 의하여 전면 반사도를 낮출 수 있으며, 측면 아이솔레이션이 함께 수행되므로 아이솔레이션을 위한 별도의 공정이 요구되지 않아 공정을 단순화할 수 있다. Next, as shown in FIG. 4D, in the second texturing step ST40, the side surface of the semiconductor substrate 110 is etched together with the front surface of the semiconductor substrate 110 being etched. That is, the remaining portion (301 in FIG. 4C) formed when forming the rear whole layer 30 can be removed to prevent shunt. When the front surface is textured to form the second concavities and convexities 114, side isolation of the semiconductor substrate 110 is performed at the same time. Accordingly, the front reflectivity can be lowered by the second unevenness 114, and side isolation is performed together, so that a separate process for isolation is not required, which simplifies the process.

이때, 본 실시예에서는 반응성 이온 식각을 이용하여 반도체 기판(110)의 전면뿐만 아니라 측면이 자연스럽게 동시에 식각되도록 할 수 있다. 도 5를 참조하여, 반응성 이온 식각을 이용한 제2 텍스쳐링을 하는 단계(ST40)를 좀더 상세하게 설명한다. 도 5는 본 발명의 실시예에 따른 태양 전지의 제조 방법에서 제2 텍스쳐링하는 단계를 설명하기 위한 도면이다. At this time, in this embodiment, the front surface as well as the side surfaces of the semiconductor substrate 110 can be naturally etched at the same time using the reactive ion etching. Referring to FIG. 5, step (ST40) of performing second texturing using reactive ion etching will be described in more detail. 5 is a view for explaining a second texturing step in the method of manufacturing a solar cell according to an embodiment of the present invention.

도 5를 참조하면, 반응성 이온 식각 장치(300)의 챔버(302) 내에 트레이(304)가 위치하고, 트레이(304) 상에 복수 개의 반도체 기판(110)이 서로 이격하여 위치한다. 챔버(302) 내부로 반응성 이온 식각에 필요한 반응 기체를 주입하고, 상부 및 하부 전극(306, 308)에 전류를 인가한다. 반응 기체는 플라즈마에 의하여 분해되고, 분해된 반응 기체는 트레이(304) 상에 위치한 반도체 기판(110)의 전면과 반응하면서 반도체 기판(110)의 전면에 제2 요철(도 4d의 참조부호 114, 이하 동일)을 형성한다. 트레이(304) 상에서 복수 개의 반도체 기판(110)이 서로 이격하여 위치하므로 반도체 기판(110)의 측면에 노출된 상태이며 반도체 기판(110)의 측면으로 자연스럽게 플라즈마가 침투하게 된다. 그리고 반도체 기판(110)의 후면에 후면 전계층(30)이 형성된 부분은 비정질화되어 있는 상태이므로 침투한 플라즈마 및 반응 기체 등에 의하여 쉽게 식각될 수 있다. 이때, 반도체 기판(110)의 측면 일부(즉, 후면 전계층(30)의 측면)에 형성되었던 다공성 부분이 식각되고, 경우에 따라서는, 반도체 기판(110)의 측면에도 제2 요철(114)이 형성될 수 있다. Referring to FIG. 5, a tray 304 is placed in a chamber 302 of a reactive ion etching apparatus 300, and a plurality of semiconductor substrates 110 are spaced apart from each other on a tray 304. A reactive gas necessary for reactive ion etching is injected into the chamber 302, and current is applied to the upper and lower electrodes 306 and 308. The reaction gas is decomposed by the plasma and the decomposed reaction gas reacts with the front surface of the semiconductor substrate 110 located on the tray 304 and the second irregularities 114, Hereinafter the same). Since the plurality of semiconductor substrates 110 are spaced apart from each other on the tray 304, the plasma is exposed to the side surface of the semiconductor substrate 110 and naturally penetrates the side surface of the semiconductor substrate 110. Since the portion of the rear surface of the semiconductor substrate 110 where the rear front layer 30 is formed is in an amorphous state, it can be easily etched by the infiltrated plasma and reactive gas. At this time, the porous portion formed on a part of the side surface of the semiconductor substrate 110 (that is, the side surface of the rear front layer 30) is etched and the second convex / concave portion 114 is also formed on the side surface of the semiconductor substrate 110, Can be formed.

그리고 도면에서는 반도체 기판(110)의 측면이 균일하게 식각된 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 상술한 바와 같이 후면 전계층(30)이 형성된 부분이 비정질화되어 있으므로 후면 전계층(30)이 형성된 부분이 좀더 많이 식각될 수 있다. In the drawings, the side surfaces of the semiconductor substrate 110 are etched uniformly, but the present invention is not limited thereto. That is, since the portion where the rear front layer 30 is formed is amorphized as described above, the portion where the rear front layer 30 is formed can be etched more.

이렇게 반응성 이온 식각에 의하여 형성된 제2 요철(114)은 1㎛ 이하(일례로, 300nm~1㎛, 좀더 상세하게는 300~600nm)의 표면 거칠기 또는 평균 높이(H2)를 가질 수 있다. The second irregularities 114 formed by the reactive ion etching may have a surface roughness or an average height H2 of 1 μm or less (for example, 300 nm to 1 μm, more specifically 300 to 600 nm).

본 실시예에서 반응성 이온 식각의 공정 조건은 다양하게 변형될 수 있다. 일례로, 전력이 1000~2000W 이고, 압력이 200~500mTorr인 챔버에 반응 기체를 2000~6000 sccm의 속도로 주입하여 2~10분 동안 유지하여 반응성 이온 식각을 수행할 수 있다. 반응 기체로는 육불화항(SF6) 기체, 염소 가체 및 산소 기체를 혼합한 기체를 사용할 수 있다. 이러한 전력, 압력, 가스 주입 속도, 공정 시간, 반응 기체의 종류 등은 제2 요철(114)을 원활하게 형성하면서 반도체 기판(110)의 측면을 식각하기에 적합한 범위로 제시된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(110)의 종류, 제2 요철(114)의 크기, 챔버의 크기 등을 고려하여 전력, 압력, 가스 주입 속도, 공정 시간 등은 다양하게 변형될 수 있다. In this embodiment, the processing conditions of the reactive ion etching can be variously modified. For example, the reactive ion etching can be performed by injecting the reactive gas at a rate of 2000 to 6000 sccm into the chamber having a power of 1000 to 2000 W and a pressure of 200 to 500 mTorr and holding the chamber for 2 to 10 minutes. As the reaction gas, a gas obtained by mixing hexafluoropropane (SF 6 ) gas, chlorine gas and oxygen gas can be used. The power, pressure, gas injection rate, process time, type of reaction gas, etc. are shown in a range suitable for etching the side surface of the semiconductor substrate 110 while smoothly forming the second concavities and convexities 114. However, the present invention is not limited thereto. Accordingly, power, pressure, gas injection rate, process time, and the like can be variously modified in consideration of the type of the semiconductor substrate 110, the size of the second concavo-convexes 114, the size of the chamber,

종래에 반도체 기판(110)들을 적층하여 측면을 아이솔레이션하는 방법은 반도체 기판(110)의 적층에 의한 문제가 많아 양산성이 없었다. 레이저를 이용한 아이솔레이션은 반도체 기판(110)의 전면에 아이솔레이션 부분을 형성하여 전류가 흐르지 않는 영역이 발생하게 된다. 또한, 레이저를 이용한 아이솔레이션은 추가의 아이솔레이션 공정을 수행하여야 하므로 생산성이 낮았다. 이에 따라 태양 전지(100)의 효율이 저하될 수 있었다. In the conventional method of laminating the semiconductor substrates 110 and isolating the side surfaces, there are many problems due to the stacking of the semiconductor substrate 110, and there is no mass production. In the laser-based isolation, an isolation region is formed on the entire surface of the semiconductor substrate 110, and a region where no current flows occurs. In addition, the laser-induced isolation requires a further isolation process, resulting in low productivity. Accordingly, the efficiency of the solar cell 100 could be lowered.

반면, 본 발명의 실시예에서는 반도체 기판(110)의 적층되지 않은 상태에서 반도체 기판(110)의 전면에 제2 요철(114)을 형성하는 단계에서 자연스럽게 측면 아이솔레이션이 수행되도록 한다. 이에 따라 반도체 기판(110)의 적층에 따른 문제가 없고 별도의 아이솔레이션 공정이 요구되지 않아 생산성을 향상할 수 있다. On the other hand, in the embodiment of the present invention, in the step of forming the second concave and convexities 114 on the front surface of the semiconductor substrate 110 in a state where the semiconductor substrate 110 is not stacked, the side isolation is naturally performed. Accordingly, there is no problem due to the stacking of the semiconductor substrate 110, and a separate isolation process is not required, so that the productivity can be improved.

이어서, 도 4e에 도시한 바와 같이, 제2 불순물층을 형성하는 단계(ST50)에서는 제2 불순물층인 에미터층(20)을 형성한다. 에미터층(20) 및 후면 전계층(30)이 형성되지 않은 부분은 베이스부(10)를 구성하게 된다. Next, as shown in FIG. 4E, in the step of forming the second impurity layer (ST50), the emitter layer 20 which is the second impurity layer is formed. A portion where the emitter layer 20 and the rear front layer 30 are not formed constitutes the base portion 10.

여기서, 에미터층(20)은 제2 도전형 불순물을 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 반도체 기판(110)의 전면에 도핑하여 형성될 수 있다. 본 실시예와 같이 선택적인 구조의 에미터층(20)은, 콤 마스크(comb mask)를 사용하거나, 도핑을 복수로 수행하는 등의 다양한 방법에 의하여 형성될 수 있다. 본 발명이 에미터층(20)의 형성 방법에 한정되는 것은 아니다. Here, the emitter layer 20 may be formed by doping the second conductive impurity on the entire surface of the semiconductor substrate 110 by various methods such as ion implantation and thermal diffusion. The emitter layer 20 having a selective structure as in the present embodiment can be formed by various methods such as using a comb mask or performing a plurality of doping. The present invention is not limited to the method of forming the emitter layer 20.

이어서, 도 4f에 도시한 바와 같이, 반사 방지막 및 패시베이션 막을 형성하는 단계(ST60)에서 반사 방지막(22) 및 패시베이션 막(32)을 각기 반도체 기판(110)의 전면 및 후면에 형성한다. 이러한 반사 방지막(22) 및 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.4F, the antireflection film 22 and the passivation film 32 are formed on the front surface and the rear surface of the semiconductor substrate 110, respectively, in the step of forming the antireflection film and the passivation film ST60. The antireflection film 22 and the passivation film 32 may be formed by various methods such as a vacuum evaporation method, a chemical vapor deposition method, a spin coating method, a screen printing method or a spray coating method.

이어서, 도 4g에 도시한 바와 같이, 전극을 형성하는 단계(ST60)에서는, 반도체 기판(110)의 전면에 에미터층(20)에 접촉하는 제1 전극(24)을 형성하고, 반도체 기판(110)의 후면에 후면 전계층(30)에 접촉하는 제2 전극(34)을 형성한다. 4G, in the step of forming the electrode (ST60), the first electrode 24 contacting the emitter layer 20 is formed on the entire surface of the semiconductor substrate 110, and the semiconductor substrate 110 The second electrode 34 contacting the rear front layer 30 is formed.

반사 방지막(22)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 전극(24)을 형성할 수 있다. 그리고 패시베이션 막(32)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제2 전극(34)을 형성할 수 있다. The first electrode 24 may be formed in various ways such as a plating method, a deposition method, or the like, in the opening portion of the antireflection film 22. Then, an opening is formed in the passivation film 32, and the second electrode 34 can be formed in this opening by various methods such as a plating method and a vapor deposition method.

또는, 제1 및 제2 전극 형성용 페이스트를 반사 방지막(22) 및 패시베이션 막(32) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(24, 34)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 수행하지 않아도 된다. Alternatively, the first and second electrode formation paste may be applied on the antireflection film 22 and the passivation film 32 by screen printing or the like, and then fire through or laser firing contact may be performed It is possible to form the first and second electrodes 24 and 34 having the above-described shape. In this case, it is not necessary to carry out the step of forming the opening separately.

본 실시예에 따른 태양 전지(100)의 제조 방법에 따르면, 제1 불순물층인 후면 전계층(30)을 형성하는 단계와 제2 불순물층인 에미터층(20)을 형성하는 단계 사이에 텍스쳐링(좀더 명확하게는, 제2 텍스쳐링)을 수행한다. 이에 따라 반도체 기판(10)의 전면에 제2 요철(114)을 형성할 때 측면 아이솔레이션이 함께 이루어진다. 이와 같이 본 실시예에 따르면 공정을 추가하지 않고 측면 아이솔레이션을 수행하여 션트를 방지할 수 있다. 즉, 우수한 특성의 태양 전지(100)을 높은 생산성으로 제조할 수 있다. According to the manufacturing method of the solar cell 100 according to the present embodiment, texturing (or etching) is performed between the step of forming the rear front layer 30 which is the first impurity layer and the step of forming the emitter layer 20 which is the second impurity layer More specifically, a second texturing). Accordingly, when the second concave and convex portions 114 are formed on the front surface of the semiconductor substrate 10, side isolation is performed together. As described above, according to the present embodiment, it is possible to prevent shunt by performing side isolation without adding a process. That is, the solar cell 100 having excellent characteristics can be manufactured with high productivity.

그리고 제1 불순물층인 후면 전계층(30)을 형성하는 단계 이전에 양면 텍스쳐링(좀더 명확하게는, 제1 텍스쳐링)에 의하여 제1 요철(112)을 형성하는 것에 의하여 반도체 기판(110)의 전면에서의 표면 반사도를 좀더 저감할 수 있다. 이에 따라 태양 전지(100) 내로 입사되는 광량을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다. The first irregularities 112 are formed by double-sided texturing (more specifically, first texturing) before the step of forming the rear front layer 30, which is the first impurity layer, It is possible to further reduce the surface reflection at the surface. Accordingly, the amount of light incident into the solar cell 100 can be increased to improve the efficiency of the solar cell 100.

상술한 실시예에서는 불순물층인 에미터층(20) 및 후면 전계층(30)을 형성한 다음에 반사 방지막(22) 및 패시베이션 막(32)을 형성하고, 그 다음에 제1 및 제2 전극(24, 34)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터층(20), 후면 전계층(30), 반사 방지막(22), 패시베이션 막(32), 제1 전극(24), 제2 전극(34)의 형성 순서는 다양하게 변형될 수 있다. The emitter layer 20 and the rear front layer 30 are formed and then the antireflection film 22 and the passivation film 32 are formed in the above embodiment and then the first and second electrodes 24, and 34 are formed. However, the present invention is not limited thereto. Therefore, the order of forming the emitter layer 20, the backside front layer 30, the antireflection film 22, the passivation film 32, the first electrode 24, and the second electrode 34 can be variously modified .

또한, 상술한 실시예에서는 제1 텍스쳐링하는 단계(ST20) 및 제2 텍스쳐링하는 단계(ST40)를 포함하여, 반도체 기판(110)의 전면에 제1 요철(112) 및 제2 요철(114)이 형성되고 반도체 기판(110)의 후면에 제1 요철(112)이 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 텍스쳐링하는 단계(ST20)를 수행하지 않는 것이 가능하다. 이 경우에는, 도 6에 도시한 바와 같이, 반도체 기판(110)의 전면에 제2 요철(114)만이 형성되고 후면에는 요철이 형성되지 않도록 할 수도 있다. 이 경우에도 제2 텍스쳐링하는 단계(ST40)에서 제2 요철(114)을 형성할 때 반도체 기판(110)의 측면을 함께 식각하여 반도체 기판(110)의 전면의 텍스쳐링과 측면 아이솔레이션을 함께 수행할 수 있게 된다. In the above-described embodiment, the first unevenness 112 and the second unevenness 114 are formed on the entire surface of the semiconductor substrate 110, including the first texturing step ST20 and the second texturing step ST40. And first irregularities 112 are formed on the rear surface of the semiconductor substrate 110. [ However, the present invention is not limited thereto. Therefore, it is possible not to perform the first texturing step ST20. In this case, as shown in FIG. 6, only the second projections / depressions 114 may be formed on the entire surface of the semiconductor substrate 110, and concavities and convexities may not be formed on the rear surface. Also in this case, when the second concavities and convexities 114 are formed in the second texturing step ST40, the side surfaces of the semiconductor substrate 110 are etched together to perform the texturing and lateral isolation of the front surface of the semiconductor substrate 110 .

또한, 상술한 실시예에서는 베이스 영역(10) 및 후면 전계층(30)이 n형을 가지고 에미터층(20)이 p형을 가지고, 후면 전계층(30)을 먼저 형성한 후에 제2 텍스쳐링을 하고 그 후에 에미터층(20)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 베이스 영역(10) 및 후면 전계층(30)이 n형을 가지고 에미터층(20)이 p형을 가지는 것도 가능함은 물론이다. 또한, 에미터층(20)을 먼저 형성한 후에 제2 텍스쳐링을 하고 그 후에 후면 전계층(30)을 형성하는 것도 가능하다.
In the above-described embodiment, the base region 10 and the rear front layer 30 have the n-type, the emitter layer 20 has the p-type, and the rear front layer 30 is formed first. And then the emitter layer 20 is formed. However, the present invention is not limited thereto. It is, of course, also possible that the base region 10 and the back front layer 30 have an n-type and the emitter layer 20 has a p-type. It is also possible to form the emitter layer 20 first, then perform the second texturing, and then form the rear front layer 30.

이하에서는 본 발명의 실험예를 통하여 본 발명을 좀더 상세하게 설명한다. 그러나 아래의 실험예는 본 발명을 예시하는 것에 불과하며 본 발명이 아래 실험예에 한정되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to examples of the present invention. However, the following experimental examples are merely illustrative of the present invention and the present invention is not limited to the following experimental examples.

실험예Experimental Example

n형의 반도체 기판을 준비하였다. 반도체 기판을 알칼리 용액에 침지하는 제1 텍스쳐링에 의하여 반도체 기판의 전면 및 후면에 제1 요철을 형성하였다. an n-type semiconductor substrate was prepared. First irregularities were formed on the front and rear surfaces of the semiconductor substrate by first texturing in which the semiconductor substrate was immersed in an alkali solution.

그리고 반도체 기판의 후면에 인(P)을 도핑하여 후면 전계층을 형성하였다. 그 후에 반도체 기판의 후면에 육불화황 기체, 염소 기체 및 산소 기체를 혼합한 반응 가스를 이용하여 5분 동안 반응성 이온 식각을 수행하여 반도체 기판의 전면에 제2 텍스쳐링을 수행하여 제2 요철을 형성하면서 반도체 기판의 측면을 식각하였다. Then, phosphorus (P) is doped to the rear surface of the semiconductor substrate to form a rear whole layer. Thereafter, a reactive ion etching is performed for 5 minutes using a reaction gas obtained by mixing hexafluorosulfide gas, chlorine gas and oxygen gas on the rear surface of the semiconductor substrate to perform second texturing on the entire surface of the semiconductor substrate to form second irregularities And the side surface of the semiconductor substrate was etched.

그리고 반도체 기판의 전면에 보론(B)을 도핑하여 에미터층을 형성하였다. 그리고 반도체 기판의 전면에 실리콘 질화막을 포함하는 반사 방지막을 형성하였고, 반도체 기판의 후면에 실리콘 산화막 및 실리콘 질화막을 포함하는 패시베이션막을 형성하였다. 그리고 에미터층에 전기적으로 연결되는 제1 전극, 후면 전계층에 전기적으로 연결되는 제2 전극을 형성하였다.
Then, boron (B) was doped on the entire surface of the semiconductor substrate to form an emitter layer. An antireflection film including a silicon nitride film was formed on the entire surface of the semiconductor substrate, and a passivation film including a silicon oxide film and a silicon nitride film was formed on the rear surface of the semiconductor substrate. A first electrode electrically connected to the emitter layer and a second electrode electrically connected to the back surface layer are formed.

제2 텍스쳐링이 완료된 후에 반도체 기판의 전면의 사진을 도 7에 도시하였고, 도 7의 (a) 부분의 반도체 기판의 후면을 확대한 사진을 도 8에 나타내고, 도 7의 (b) 부분의 반도체 기판의 후면을 확대한 사진을 도 9에 나타내었다. 도 8을 참조하면 중심 부분인 (a) 부분의 반도체 기판의 후면에서는 많은 기공이 관찰되어 다공성 부분을 가지는 것을 알 수 있다. 반면, 도 9를 참조하면 측면 부분인 (b) 부분의 반도체 기판의 후면에서는 기공이 관찰되지 않고 다공성 부분이 없는 것을 알 수 있다. 즉, 반도체 기판의 측면 부분은 제2 텍스쳐링에 의하여 제거되어 다공성 부분이 없어진 것을 알 수 있다. 이에 의하여 제2 텍스쳐링에 의하여 측면 아이솔레이션이 함께 수행되었음을 알 수 있다. FIG. 7 shows a photograph of the front surface of the semiconductor substrate after the completion of the second texturing, FIG. 8 shows an enlarged photograph of the rear surface of the semiconductor substrate of FIG. 7 (a) FIG. 9 is a photograph showing an enlarged rear side of the substrate. Referring to FIG. 8, it can be seen that many pores are observed on the back surface of the semiconductor substrate in the portion (a) which is the central portion, and the porous portion is observed. On the other hand, referring to FIG. 9, it can be seen that no pores are observed on the back surface of the semiconductor substrate at the side portion (b) and no porous portion exists. That is, it can be seen that the side portion of the semiconductor substrate is removed by the second texturing and the porous portion is eliminated. As a result, it can be seen that lateral isolation is performed together by the second texturing.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in the embodiments can be combined and modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
110: 반도체 기판
112: 제1 요철
114: 제2 요철
310: 기공100: Solar cell
110: semiconductor substrate
112: 1st unevenness
114: second unevenness
310: Porcelain

Claims (16)

반도체 기판의 일면에 제1 불순물층을 형성하는 단계;
상기 반도체 기판의 단면 식각법에 의하여 요철을 형성하면서 상기 반도체 기판의 측면을 함께 식각하는 텍스쳐링하는 단계;
상기 반도체 기판의 상기 타면에 제2 불순물층을 형성하는 단계; 및
상기 제1 불순물층 및 상기 제2 불순물층에 각기 전기적으로 연결되는 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. Forming a first impurity layer on one surface of a semiconductor substrate;
Texturing the side surfaces of the semiconductor substrate together while forming concavities and convexities by an edge etching method of the semiconductor substrate;
Forming a second impurity layer on the other surface of the semiconductor substrate; And
Forming an electrode electrically connected to the first impurity layer and the second impurity layer, respectively
Wherein the method comprises the steps of: 제1항에 있어서,
상기 텍스쳐링하는 단계에서는 상기 반도체 기판의 상기 타면에 반응성 이온 식각을 진행하여 상기 반도체 기판의 측면이 함께 식각되는 태양 전지의 제조 방법.The method according to claim 1,
Wherein in the texturing step, reactive ion etching is performed on the other surface of the semiconductor substrate to etch side surfaces of the semiconductor substrate together. 제1항에 있어서,
상기 제1 불순물층을 형성하는 단계에 의하여 상기 반도체 기판의 상기 일면에 비정질화된 부분이 형성되고,
상기 텍스쳐링하는 단계에서 상기 비정질화된 부분이 식각되는 태양 전지의 제조 방법. The method according to claim 1,
The amorphized portion is formed on the one surface of the semiconductor substrate by the step of forming the first impurity layer,
Wherein the amorphized portion is etched in the texturing step. 제1항에 있어서,
상기 반도체 기판 및 상기 제1 불순물층이 n형 불순물을 포함하고,
상기 제2 불순물층이 p형 불순물을 포함하는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the semiconductor substrate and the first impurity layer contain n-type impurities,
And the second impurity layer includes a p-type impurity. 제1항에 있어서,
상기 제1 불순물층이 형성된 부분에서 상기 반도체 기판의 상기 일면과 상기 반도체 기판의 측면의 표면 특성이 서로 다른 태양 전지의 제조 방법. The method according to claim 1,
Wherein the surface characteristics of the one surface of the semiconductor substrate and the side surface of the semiconductor substrate are different from each other in the portion where the first impurity layer is formed. 제1항에 있어서,
상기 제1 불순물층이 형성된 부분에서, 상기 반도체 기판의 상기 일면이 복수의 기공을 포함하는 다공성 부분을 포함하고, 상기 반도체 기판의 측면이 상기 다공성 부분보다 작은 다공도를 가지는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the one surface of the semiconductor substrate includes a porous portion including a plurality of pores at a portion where the first impurity layer is formed and the side surface of the semiconductor substrate has a porosity smaller than that of the porous portion. 제1항에 있어서,
상기 제1 불순물층이 형성된 부분에서 상기 반도체 기판의 측면에 상기 다공성 부분이 존재하지 않는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the porous portion does not exist on a side surface of the semiconductor substrate in a portion where the first impurity layer is formed. 제1항에 있어서,
상기 반도체 기판의 상기 일면이 후면이고,
상기 반도체 기판의 상기 타면이 전면이며,
상기 제1 불순물층이 후면 전계층이고,
상기 제2 불순물층이 에미터층인 태양 전지의 제조 방법. The method according to claim 1,
Wherein the one surface of the semiconductor substrate is a rear surface,
The other surface of the semiconductor substrate is the front surface,
Wherein the first impurity layer is a rear front layer,
Wherein the second impurity layer is an emitter layer. 제1항에 있어서,
상기 반도체 기판의 상기 타면에 형성된 상기 요철과 동일한 요철이 상기 반도체 기판의 측면에 형성되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the same irregularities as the irregularities formed on the other surface of the semiconductor substrate are formed on side surfaces of the semiconductor substrate. 제1항에 있어서,
상기 제1 불순물층을 형성하는 단계 전에, 상기 반도체 기판을 텍스쳐링하여 상기 요철과 다른 종류의 큰 제1 요철을 형성하는 제1 텍스쳐링하는 단계를 포함하는 태양 전지의 제조 방법. The method according to claim 1,
And a first texturing step of texturing the semiconductor substrate to form large first irregularities different from the irregularities before the step of forming the first impurity layer. 제10항에 있어서,
상기 반도체 기판의 타면에 상기 요철을 형성하면서 상기 반도체 기판의 측면을 함께 식각하는 상기 텍스쳐링하는 단계를 제2 텍스쳐링하는 단계라 하고, 상기 제2 텍스쳐링하는 단계에서 형성된 상기 요철을 제2 요철이라고 할 때,
상기 제2 요철이 상기 제1 요철 상에 형성되며 상기 제1 요철보다 작은 평균 높이를 가지는 태양 전지의 제조 방법. 11. The method of claim 10,
The step of texturing the sides of the semiconductor substrate together while forming the concavities and convexities on the other surface of the semiconductor substrate is referred to as a second texturing step and the step of forming the irregularities formed in the second texturing step is referred to as a second irregularity ,
Wherein the second irregularities are formed on the first irregularities and have an average height smaller than the first irregularities. 제10항에 있어서,
상기 제1 텍스쳐링하는 단계는 습식 용액을 이용한 습식 식각에 의하여 수행되는 태양 전지의 제조 방법. 11. The method of claim 10,
Wherein the first texturing step is performed by wet etching using a wet solution. 반도체 기판;
상기 반도체 기판의 일면에 형성된 제1 불순물층;
상기 반도체 기판의 타면에 형성된 제2 불순물층; 및
상기 제1 불순물층 및 상기 제2 불순물층에 각기 전기적으로 연결되는 전극
를 포함하고,
상기 반도체 기판의 상기 일면과 상기 반도체 기판의 측면에 동일한 요철이 형성되는 태양 전지. A semiconductor substrate;
A first impurity layer formed on one surface of the semiconductor substrate;
A second impurity layer formed on the other surface of the semiconductor substrate; And
An electrode electrically connected to the first impurity layer and the second impurity layer,
Lt; / RTI >
Wherein the same irregularities are formed on the one surface of the semiconductor substrate and the side surface of the semiconductor substrate. 반도체 기판;
상기 반도체 기판의 일면에 형성된 제1 불순물층;
상기 반도체 기판의 타면에 형성된 제2 불순물층; 및
상기 제1 불순물층 및 상기 제2 불순물층에 각기 전기적으로 연결되는 전극
을 포함하고,
상기 제1 불순물층이 형성된 부분에서 상기 반도체 기판의 상기 일면과 상기 반도체 기판의 측면의 표면 특성이 서로 다른 태양 전지. A semiconductor substrate;
A first impurity layer formed on one surface of the semiconductor substrate;
A second impurity layer formed on the other surface of the semiconductor substrate; And
An electrode electrically connected to the first impurity layer and the second impurity layer,
/ RTI >
Wherein the surface characteristics of the one surface of the semiconductor substrate and the side surface of the semiconductor substrate differ from each other in the portion where the first impurity layer is formed. 제14항에 있어서,
상기 제1 불순물층이 형성된 부분에서, 상기 반도체 기판의 상기 일면이 복수의 기공을 포함하는 다공성 부분을 포함하고, 상기 반도체 기판의 측면이 상기 다공성 부분보다 작은 다공도를 가지는 태양 전지. 15. The method of claim 14,
Wherein the one surface of the semiconductor substrate includes a porous portion including a plurality of pores at a portion where the first impurity layer is formed and the side surface of the semiconductor substrate has a porosity smaller than that of the porous portion. 제15항에 있어서,
상기 제1 불순물층이 형성된 부분에서 상기 반도체 기판의 측면에 상기 다공성 부분이 존재하지 않는 태양 전지.
16. The method of claim 15,
Wherein the porous portion does not exist on a side surface of the semiconductor substrate in a portion where the first impurity layer is formed.
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