KR20140098961A - 박막 트랜지스터 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 누설 전류를 감소시키며, 계면의 장벽을 낮춰 전자를 잘 이동시킬 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 누설 전류를 감소시키며, 계면의 장벽을 낮춰 전자를 잘 이동시킬 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 컬러 필터 기판을 포함하는 액정 표시 패널과, 그 액정 표시 패널에 광을 조사하는 백라이트 유닛과, 액정 표시 패널을 구동하기 위한 구동 회로부를 포함한다.
컬러 필터 기판은 컬러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 화소 전극과 수직 전계를 이루는 공통 전극을 포함한다.
현재, 박막 트랜지스터 기판은 아모퍼스 실리콘 또는 폴리 실리콘을 반도체층으로 형성된 박막 트랜지스터 기판보다는 산화물을 반도체층으로 이용한 산화물 박막 트랜지스터를 이용하고 있다. 이때, 산화물 박막 트랜지스터로는 에치 스토퍼 구조의 박막 트랜지스터와 인버티드 코플라나(Inverted Copolanar) 구조의 박막 트랜지스터를 포함한다.
이러한, 인버티드 코플라나 구조의 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극과 게이트 절연막 상에 형성된 게이트 절연막, 게이트 절연막 상에 서로 마주보며 형성된 소스 및 드레인 전극과, 소스 및 드레인 전극 상에 형성된 산화물 반도체층과, 드레인 전극과 접속된 화소 전극을 포함한다.
이때, 인버티드 코플라나 구조의 박막 트랜지스터는 소스 및 드레인 전극과 산화물 반도체층과의 접촉력을 증가시키기 위한 오믹 컨택층이 없어 박막 트래지스터의 누설 전류가 발생되거나, 소스 및 드레인 전압(Vds)와 문턱 전압(Vth)간의 이격 차이로 인해 계면의 장벽이 높아 전자가 잘 이동할 수 없게 되는 문제가 발생된다.
본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 누설 전류를 감소시키며, 계면의 장벽을 낮춰 전자를 잘 이동시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
여기서, 상기 오믹 컨택층을 형성하는 단계는 상기 산화물 반도체층이 형성된 기판 상에 플라즈마 처리를 하여 형성하는 것을 특징으로 한다.
또한, 상기 오믹 컨택층을 형성하는 단계는 상기 산화물 반도체층이 형성된 기판 상에 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크를 이용하여 포토리소그래피 공정 및 건식 식각 공정으로 포토레지스트가 패터닝됨과 동시에 상기 건식 식각 공정의 플라즈마 공정으로 인해 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 것을 특징으로 한다.
그리고, 상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 한다.
그리고 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계는 상기 산화물 반도체층이 형성된 기판 상에 단일층 또는 이중층으로 산화물 반도체층 보호막 및 포토리소그래피를 형성하는 단계와, 마스크를 이용한 포토리소그래피 공정 및 건식 식각 공정으로 상기 산화물 반도체층 보호막이 패터닝됨과 동시에 상기 건식 식각 공정 중의 플라즈마 처리로 인해 소스 및 드레인 전극과 산화물 반도체층이 접촉된 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성함으로써 박막 트랜지스터의 누설 전류를 감소시킬 수 있고, 박막 트랜지스터의 소스 및 드레인 전압(Vds)과 문턱 전압(Vth)을 이격 차이를 완화시킴으로써 계면의 장벽을 낮춰 전자가 잘 이동할 수 있게 구현할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 산화물 반도체층의 두께에 따른 박막 트랜지스터의 누설 전류를 나타낸 그래프들이다.
도 4a 내지 도 4e는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 7a 내지 도 7f는 도 6에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 통해 형성된 박막 트랜지스터의 소스 및 드레인 전압(Vds) 및 문텁 전압(Vth)를 나타낸 그래프이다.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 산화물 반도체층의 두께에 따른 박막 트랜지스터의 누설 전류를 나타낸 그래프들이다.
도 4a 내지 도 4e는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 7a 내지 도 7f는 도 6에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 통해 형성된 박막 트랜지스터의 소스 및 드레인 전압(Vds) 및 문텁 전압(Vth)를 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 9를 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다. 그리고, 도 3a 내지 도 3c는 본 발명의 산화물 반도체층의 두께에 따른 박막 트랜지스터의 누설 전류를 나타낸 그래프들이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다.
박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 오믹 컨택층을 포함하는 산화물 반도체층(115)을 구비한다.
게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다. 이러한, 게이트 전극(106)은 단일층 또는 이중층 또는 삼중층으로 형성할 수 있다.
소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 산화물 반도체층(115)을 사이에 두고 소스 전극(110)과 좌우로 마주하도록 형성된다. 소스 및 드레인 전극(108,110) 형성 공정 이후, 소스 및 드레인 전극(108,110)이 형성된 기판(101) 전면 상에 플라즈마 처리를 하여 소스 및 드레인 전극(108,110)과 산화물 반도체층(115)의 컨택을 향상시킬 수 있다.
화소 전극(122)은 박막 트랜지스터의 드레인 전극(110)과 컨택홀을 통해 접속된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다.
산화물 반도체층(115)은 소스 전극(108)과 드레인 전극(110) 사이에 형성됨과 동시에 소스 및 드레인 전극(108,110)의 측면을 덮도록 형성되며, 소스 및 드레인 전극과 산화물 반도체층과 접촉하는 부분에 오믹 컨택층을 형성한다. 산화물 반도체층(115)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되며, n+ 불순물이 포함된다. 이러한, 산화물 반도체층(115)을 포함하는 박막 트랜지스터는 실리콘 반도체층을 포함하는 박막 트랜지스터보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 갖는다. 또한, 실리콘 반도체층(115)을 포함하는 박막 트랜지스터는 고온 공정을 통해 형성되며, 결정화 공정을 실시해야 하므로 대면적화할수록 결정화 공정시 균일도가 떨어져 대면적화에 불리하다. 이에 반해, 산화물 반도체층(115)을 포함하는 박막 트랜지스터는 저온 공정이 가능하며, 대면적화가 유리하다.
그리고, 산화물 반도체층(115)의 두께는 50Å~500Å를 가지도록 형성할 수 있으며, 바람직하게는 산화물 반도체층(115)의 두께는 50Å~100Å를 가지도록 형성할 수 있다. 이때, 산화물 반도체층(115)의 두께는 산화물 반도체층을 플라즈마 처리할 때, 플라즈마 효과가 산화물 반도체층의 표면에서만 침투되는게 아니고, 내부까지 영향을 주어 n+ 불순물 주입 효과를 낼 수 있다. 이에 따라, 산화물 반도체층과 소스 및 드레인 전극 접촉 영역에 오믹 컨택층을 형성할 수 있다. 또한, 산화물 반도체층(115)의 두께가 50Å이하가 되면, 채널부를 형성할 수 없으므로, 산화물 반도체층(115)의 두께는 50Å이상은 되어야 하며, 상술한 바와 같이 산화물 반도체층(115)의 내부까지 n+ 불순물이 침투되어야 하므로 500Å이하여야 한다.
이와 같이, 산화물 반도체층(115)에 플라즈마 처리를 하여 산화물 반도체층(115)에 n+ 불순물을 주입하여 오믹 컨택층을 형성함으로써, 박막 트랜지스터의 턴-오프시 누설 전류가 감소됨을 알 수 있다. 이를, 도 3a 내지 도 3c를 결부하여 설명하기로 한다.
구체적으로, 도 3a는 산화물 반도체층의 두께를 500Å로 하였으며, 500Å의 두께를 가지는 산화물 반도체층에 플라즈마 처리를 하여 오믹 컨택층을 형성한 경우에 따른 누설 전류를 나타내고 있다. 도 3b는 산화물 반도체층의 두께를 300Å로 하였으며, 300Å의 두께를 가지는 산화물 반도체층에 플라즈마 처리를 하여 오믹 컨택층을 형성한 경우에 따른 누설 전류를 나타내고 있다. 도 3c는 산화물 반도체층의 두께를 100Å로 하였으며, 100Å의 두께를 가지는 산화물 반도체층에 플라즈마 처리를 하여 오믹 컨택층을 형성한 경우에 따른 누설 전류를 나타내고 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 산화물 반도체층에 플라즈마 처리를 하면 박막 트랜지스터의 누설 전류가 감소됨을 알 수 있으며, 산화물 반도체층의 두께를 100Å로 형성할 경우에 가장 박막 트랜지스터의 누설 전류가 감소됨을 알 수 있다.
도 4a 내지 도 4e는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판 상에 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(101)상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다.
도 4b를 참조하면, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112)이 형성되며, 소스 및 드레인 전극(108,110), 데이터 라인(104)을 포함하는 제2 도전 패턴군이 형성된다.
구체적으로, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112), 데이터 금속층이 순차적으로 형성된다. 이때, 게이트 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 단일층 또는 이중층으로 형성되며, 이종 물질의 무기 절연 물질 또는 동종 물질의 무기 절연 물질을 이용하여 이종층으로 형성될 수 있다. 또한, 데이터 금속층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO), Poly-ITO 등과 같은 투명 물질로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 불투명 전극으로 형성될 수 있다. 예를 들면, 게이트 절연막(112)은 PECVD 방법으로 형성되고, 데이터 금속층은 스퍼터링 방법으로 형성된다.
이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로서 소스 및 드레인 전극(108,110), 데이터 라인(104)을 포함하는 제1 도전 패턴군이 형성된다. 이때, 데이터 금속층의 식각 공정으로는 건식 식각 공정(Dry etch) 또는 습식 식각(Wet etch) 공정으로 진행될 수 있으며, 습식 식각 공정시에는 식각액으로 OZ산, Al etchant, Cu etchant, BOE 등을 이용할 수 있다.
이후, 소스 및 드레인 전극(108,110)이 형성된 기판(101) 전면에 플라즈마 처리 공정을 할 수 있다. 이와 같이, 소스 및 드레인 전극(108,110) 상에 플라즈마 처리를 함으로써 이후 형성될 산화물 반도체층(115)과 컨택을 향상시킬 수 있다.
도 4c를 참조하면, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층(115)이 형성된다.
구체적으로, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층이 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되거나, 실리콘 계를 이용할 수 있다. 산화물 반도체층(115)의 두께는 50Å~500Å로 형성될 수 있으며, 바람직하게는 산화물 반도체층(115)의 두께는 50Å~100Å로 형성될 수 있다.
이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층이 패터닝됨으로써 산화물 반도체층이 형성된다. 이후, 산화물 반도체층이 형성된 기판 전면에 플라즈마 처리 공정을 한다. 이와 같이, 플라즈마 처리된 산화물 반도체층(115)은 n+ 불순물이 내부까지 침투된다. 이에 따라, 소스 및 드레인 전극과 산화물 반도체층이 접촉한 부분에 오믹 컨택층이 형성되어 n+ 효과에 따른 박막 트랜지스터의 턴-오프시 누설 전류를 감소시킬 수 있다.
도 4d를 참조하면, 산화물 반도체층(115)이 형성된 기판(101) 상에 컨택홀(120)을 포함하는 보호막(132)이 형성된다.
구체적으로, 산화물 반도체층(115)이 형성된 기판(101) 상에 보호막(132)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(132)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(132)은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(120)은 보호막(132)을 관통하여 드레인 전극(110)을 노출시킨다.
도 4e를 참조하면, 보호막(132)이 형성된 기판(101) 상에 화소 전극(122)을 포함하는 제3 도전 패턴군이 형성된다.
구체적으로, 보호막(132)이 형성된 기판(101) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)을 통해 드레인 전극(110)과 접속된 화소 전극(122)이 형성된다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 5 및 도 6에 도시된 박막 트랜지스터 기판은 게이트 라인(202) 및 데이터 라인(204) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(222)을 구비한다.
박막 트랜지스터는 게이트 라인(202)에 공급되는 스캔 신호에 응답하여 데이터 라인(204)에 공급되는 화소 신호가 화소 전극(222)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(206), 소스 전극(208), 드레인 전극(210), 오믹 컨택층을 포함하는 산화물 반도체층(215), 산화물 반도체 보호막(140)을 구비한다.
게이트 전극(206)은 게이트 라인(202)으로부터의 스캔 신호가 공급되도록 게이트 라인(202)과 접속된다. 이러한, 게이트 전극(206)은 단일층 또는 이중층 또는 삼중층으로 형성할 수 있다.
소스 전극(208)은 데이터 라인(204)으로부터의 화소 신호가 공급되도록 데이터 라인(204)과 접속된다. 드레인 전극(210)은 산화물 반도체층(215)을 사이에 두고 소스 전극(210)과 좌우로 마주하도록 형성된다. 소스 및 드레인 전극(208,210) 형성 공정 이후, 소스 및 드레인 전극(208,210)이 형성된 기판(201) 전면 상에 플라즈마 처리를 하여 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)의 컨택을 향상시킬 수 있다.
화소 전극(222)은 박막 트랜지스터의 드레인 전극(210)과 컨택홀(220)을 통해 접속된다. 이에 따라, 화소 전극(222)은 박막 트랜지스터를 통해 데이터 라인(204)으로부터의 화소 신호가 공급된다.
산화물 반도체층(215)은 소스 전극(208)과 드레인 전극(210) 사이에 형성됨과 동시에 소스 및 드레인 전극(208,210)의 측면을 덮도록 형성되며, 소스 및 드레인 전극과 접촉한 부분에 오믹 컨택층이 형성된다. 산화물 반도체층(215)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되며, 산화물 반도체층은 소스 및 드레인 전극(208,210)과 접촉된 부분에 n+ 불순물이 주입된 오믹 컨택층을 포함한다. 이러한, 산화물 반도체층(215)을 포함하는 박막 트랜지스터는 실리콘 반도체층을 포함하는 박막 트랜지스터보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 갖는다. 또한, 실리콘 반도체층(215)을 포함하는 박막 트랜지스터는 고온 공정을 통해 형성되며, 결정화 공정을 실시해야 하므로 대면적화할수록 결정화 공정시 균일도가 떨어져 대면적화에 불리하다. 이에 반해, 산화물 반도체층(215)을 포함하는 박막 트랜지스터는 저온 공정이 가능하며, 대면적화가 유리하다.
그리고, 산화물 반도체층(215)의 두께는 50Å~500Å를 가지도록 형성할 수 있으며, 바람직하게는 산화물 반도체층(215)의 두께는 50Å~100Å를 가지도록 형성할 수 있다. 이때, 산화물 반도체층(215)의 두께는 산화물 반도체층을 플라즈마 처리할 때, 플라즈마 효과가 산화물 반도체층의 표면에서만 침투되는게 아니고, 내부까지 영향을 주어 n+ 불순물 주입 효과를 낼 수 있다. 또한, 산화물 반도체층(215)의 두께가 50Å이하가 되면, 채널부를 형성할 수 없으므로, 산화물 반도체층(215)의 두께는 50Å이상은 되어야 하며, 상술한 바와 같이 산화물 반도체층(215)의 내부까지 n+ 불순물이 침투되어야 하므로 500Å이하여야 한다.
이와 같이, 산화물 반도체층(215)에 플라즈마 처리를 하여 산화물 반도체층에 n+ 불순물을 주입하면, 박막 트랜지스터의 턴-오프시 누설 전류가 감소됨을 알 수 있다.
이때, 본원 발명의 제2 실시 예에 따른 박막 트랜지스터의 산화물 반도체층(215)의 플라즈마 처리는 본원 발명의 제1 실시 예에 따른 박막 트랜지스터의 산화물 반도체층(115)의 플라즈마 처리 방법과 달리, 산화물 반도체층 보호막(140)의 건식 식각 공정 중에 산화물 반도체층(215)에 플라즈마 처리한다.
다시 말하여, 본원 발명의 제1 실시 예에 따른 박막 트래지스터의 산화물 반도체층(115)의 n+ 불순물 주입 방법은 산화물 반도체층(115)을 형성한 후, 플라즈마 처리 공정을 진행하여 산화물 반도체층(115)에 n+ 불순물을 침투시켰으나, 본원 발명의 제2 실시 예에 따른 박막 트랜지스터의 산화물 반도체층(215)의 n+ 불순물 주입 방법은 산화물 반도체층 보호막(140)의 건식 공정 중의 플라즈마 처리를 이용하여 n+ 불순물을 침투시켜 오믹 컨택층을 형성한다.
산화물 반도체층 보호막(140)은 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)이 접촉하는 영역을 제외한 산화물 반도체층(215) 상에 형성된다. 산화물 반도체층(215)이 산소의 영향을 받지 않도록 할 수 있으며, 산화물 반도체층(215) 형성 공정 이후 공정에서 발생할 수 있는 이물질 등을 보호할 수 있다. 이와 같이, 산화물 반도체층 보호막(140)은 산화물 반도체층(215)의 백 채널부(Back channel)를 보호를 할 수 있다.
또한, 산화물 반도체층 보호막(140)은 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)이 접촉하는 영역에 형성하지 않음으로써, 산화물 반도체층 보호막(140)의 건식 식각 공정 중의 플라즈마에 의해 상기 영역에 n+ 불순물을 주입됨으로써 오믹 컨택층이 형성된다.
이러한, 산화물 반도체층 보호막(140)은 산화 실리콘(SiOx), 질화 실리콘(SiNx)이 포함된 단일층 또는 이중층으로 형성될 수 있으며, 막질의 향상을 위해 플라즈마 처리 공정을 진행할 수 있다.
도 7a 내지 도 7f는 도 6에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 기판 상에 게이트 전극(206), 게이트 라인(202)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(201)상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(206), 게이트 라인(202)을 포함하는 제1 도전 패턴군이 형성된다.
도 7b를 참조하면, 제1 도전 패턴군이 형성된 기판(201) 상에 게이트 절연막(212)이 형성되며, 소스 및 드레인 전극(208,210), 데이터 라인(204)을 포함하는 제2 도전 패턴군이 형성된다.
구체적으로, 제1 도전 패턴군이 형성된 기판(201) 상에 게이트 절연막(212), 데이터 금속층이 순차적으로 형성된다. 이때, 게이트 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 단일층 또는 이중층으로 형성되며, 이종 물질의 무기 절연 물질 또는 동종 물질의 무기 절연 물질을 이용하여 이종층으로 형성될 수 있다. 또한, 데이터 금속층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO), Poly-ITO 등과 같은 투명 물질로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 불투명 전극으로 형성될 수 있다. 예를 들면, 게이트 절연막(212)은 PECVD 방법으로 형성되고, 데이터 금속층은 스퍼터링 방법으로 형성된다.
이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로서 소스 및 드레인 전극(208,210), 데이터 라인(204)을 포함하는 제1 도전 패턴군이 형성된다. 이때, 데이터 금속층의 식각 공정으로는 건식 식각 공정(Dry etch) 또는 습식 식각(Wet etch) 공정으로 진행될 수 있으며, 습식 식각 공정시에는 식각액으로 OZ산, Al etchant, Cu etchant, BOE 등을 이용할 수 있다.
이후, 소스 및 드레인 전극(208,210)이 형성된 기판(201) 전면에 플라즈마 처리 공정을 할 수 있다. 이와 같이, 소스 및 드레인 전극(208,210) 상에 플라즈마 처리를 함으로써 이후 형성될 산화물 반도체층(215)과 컨택을 향상시킬 수 있다.
도 7c를 참조하면, 제2 도전 패턴군이 형성된 기판(201) 상에 산화물 반도체층(215)이 형성된다.
구체적으로, 제2 도전 패턴군이 형성된 기판(201) 상에 산화물 반도체층이 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되거나, 실리콘 계를 이용할 수 있다. 산화물 반도체층(215)의 두께는 50Å~500Å로 형성될 수 있으며, 바람직하게는 산화물 반도체층(215)의 두께는 50Å~100Å로 형성될 수 있다.
이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층이 패터닝된다.
도 7d를 참조하면, 산화물 반도체층(215)이 형성된 기판 상에 산화물 반도체층 보호막(140)과 오믹 컨택층이 형성된다.
구체적으로, 산화물 반도체층(215)이 형성된 기판(201) 상에 산화물 반도체층 보호막(140)이 형성된다. 산화물 반도체층 보호막(140)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 단일층 또는 이중층으로 형성될 수 있다.
이어서, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층 보호막(140)이 패터닝됨으로써 소스 및 드레인 전극(208,210)과 산화물 반도체층(215)이 접촉된 영역에는 오픈된 산화물 반도체층 보호막(140)이 형성된다. 이와 같이, 산화물 반도체층 보호막(140)은 건식 식각 공정으로 형성되는데, 건식 식각 공정은 챔버 내에 가스를 주입하여 플라즈마를 생성하는데, 이러한 플라즈마에 의해 소스 및 드레인 전극(208,210)과 접촉된 영역의 산화물 반도체층(215)이 반응하여 n+ 불순물 주입이 이루어진다. 챔버 내에 주입된 가스는 SF6, O2, Cl2, HCl 등을 주입할 수 있다. 이에 따라, 소스 및 드레인 전극(208,210)과 접촉된 영역의 산화물 반도체층(215) 내에 n+ 불순물으로 이루어진 오믹 컨택층이 형성된다. 이와 같이, 산화물 반도체층(215) 내의 소스 및 드레인 전극(208,210)과 접촉하는 영역에 오믹 컨택층을 형성함으로써 박막 트랜지스터의 턴-오프시 누설 전류를 감소시킬 수 있다.
이후, 산화물 반도체층 보호막(140)이 형성된 기판(201) 상에 플라즈마 처리를 하여 막질을 향상시킬 수 있다.
도 7e를 참조하면, 산화물 반도체층(215)이 형성된 기판(201) 상에 컨택홀(220)을 포함하는 보호막(232)이 형성된다.
구체적으로, 산화물 반도체층(215)이 형성된 기판(201) 상에 보호막(232)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(232)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(232)은 제5 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(220)이 형성된다. 컨택홀(220)은 보호막(232)을 관통하여 드레인 전극(210)을 노출시킨다.
도 7f를 참조하면, 보호막(232)이 형성된 기판(201) 상에 화소 전극(222)을 포함하는 제3 도전 패턴군이 형성된다.
구체적으로, 보호막(232)이 형성된 기판(201) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제6 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(220)을 통해 드레인 전극(210)과 접속된 화소 전극(222)이 형성된다.
본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 다른 실시 예의 제조 방법으로, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 구조와 동일한 구조로 형성되나, 본 발명의 제1 실시 예에 박막 트랜지스터 기판의 제조 방법과 다른 방법으로 형성되므로 그에 따른 박막 트랜지스터의 기판의 다른 효과가 도출된다. 이에 따른 효과는 추후 설명하기로 한다.
단, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판에서는 산화물 반도체층의 두께를 한정하였으나, 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 기판은 산화물 반도체층의 두께를 특별히 한정하지 않는다.
도 8a 내지 도 8f는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 도 8a 및 도 8b에 도시된 바와 같이 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 도전 패턴군 형성 공정과, 제2 도전 패턴군 형성 공정과 동일하므로 생략하기로 한다.
도 8c를 참조하면, 제2 도전 패턴군이 형성된 기판(301) 상에 산화물 반도체층(315)이 형성된다.
구체적으로, 제2 도전 패턴군이 형성된 기판(301) 상에 산화물 반도체층(315)이 형성된다. 산화물 반도체층(315)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성되거나, 실리콘 계를 이용할 수 있다.
이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층이 패터닝된다.
도 8d를 참조하면, 산화물 반도체층(315)이 형성된 기판(301) 상에 소스 및 드레인 전극(308,310)과 산화물 반도체층(315)이 접촉되는 영역에 오믹 컨택층이 형성된다.
구체적으로, 산화물 반도체층(315)이 형성된 기판(301) 상에 포토레지스트(400)가 도포된 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 건식 식각 공정으로 포토레지스트(400)가 패터닝됨과 동시에 산화물 반도체층(315)과 소스 및 드레인 전극(308,310)이 접촉하는 영역에 오믹 컨택층이 형성된다.
제4 마스크는 차단층(402)이 형성된 차단 영역(S1)과, 기판(400)만 존재하는 투과 영역(S2)을 구비한다. 투과 영역(S2)은 산화물 반도체층(315)과 소스 및 드레인 전극(308,310)이 접촉하는 영역과 대응되는 영역에 위치하여 자외선을 투과시킴으로써 노광 및 현상 후, 건식 식각 공정으로 포토레지스트(400)를 제거하면서 산화물 반도체층(315)에 오믹 컨택층을 형성한다.
다시 말하여, 건식 식각 공정은 챔버 내에 가스를 주입하면서 플라즈마를 형성하고, 플라즈마를 이용하여 식각을 하게 되는데, 이러한 플라즈마에 의해 산화물 반도체층(315)에 오믹 컨택층이 형성된다. 오믹 컨택층이 형성된 영역을 제외하고는 포토레지스트가 형성되어 있으므로 건식 식각 공정에 영향을 받지 않는다. 이후, 남은 포토레지스트는 스트립 공정으로 제거된다.
도 8e를 참조하면, 산화물 반도체층(315)이 형성된 기판(301) 상에 컨택홀(320)을 포함하는 보호막(332)이 형성된다.
구체적으로, 산화물 반도체층(315)이 형성된 기판(301) 상에 보호막(332)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(332)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(332)은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(320)은 보호막(332)을 관통하여 드레인 전극(310)을 노출시킨다.
도 8f를 참조하면, 보호막(332)이 형성된 기판(301) 상에 화소 전극(322)을 포함하는 제3 도전 패턴군이 형성된다.
구체적으로, 보호막(332)이 형성된 기판(301) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(320)을 통해 드레인 전극(310)과 접속된 화소 전극(322)이 형성된다.
종래에는 산화물 반도체층과 소스 및 드레인 전극 간의 계면에 장벽이 높아 소스 및 드레인 전압(Vds)과 문텁 전압(Vth) 이격 현상이 발견되어 전자가 잘 이동되지 못한다. 하지만, 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 통해, 도 9에 도시된 바와 같이 소스 및 드레인 전극(308,310)과 산화물 반도체층(315)이 접촉된 부분에 오믹 컨택층을 형성함으로써 소스 및 드레인 전압(Vds)과 문턱 전압(Vth)의 이격 현상을 완화시킴으로써 계면 장벽을 낮춰 전자가 잘 이동할 수 있게 구현하였다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
106,206,306 : 게이트 전극 108,208,308 : 소스 전극
110,210,301 : 드레인 전극 112,212,312 : 게이트 절연막
115,215,315 : 산화물 반도체층 120,220,320 : 컨택홀
122,222,322 : 화소 전극 132,232,332 : 보호막
140 : 산화물 반도체층 보호막
110,210,301 : 드레인 전극 112,212,312 : 게이트 절연막
115,215,315 : 산화물 반도체층 120,220,320 : 컨택홀
122,222,322 : 화소 전극 132,232,332 : 보호막
140 : 산화물 반도체층 보호막
Claims (9)
- 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와;
상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와;
상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층이 형성된 기판 상에 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제1항에 있어서,
상기 오믹 컨택층을 형성하는 단계는
상기 산화물 반도체층이 형성된 기판 상에 플라즈마 처리를 하여 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제1항에 있어서,
상기 오믹 컨택층을 형성하는 단계는
상기 산화물 반도체층이 형성된 기판 상에 포토레지스트를 형성하는 단계와;
상기 포토레지스트를 마스크를 이용하여 포토리소그래피 공정 및 건식 식각 공정으로 포토레지스트가 패터닝됨과 동시에 상기 건식 식각 공정의 플라즈마 공정으로 인해 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 영역에 오믹 컨택층을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제1항에 있어서,
상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제1항에 있어서,
상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와;
상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와;
상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제6항에 있어서,
상기 제2 도전 패턴군을 형성한 후, 상기 제2 도전 패턴군에 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제6항에 있어서,
상기 산화물 반도체층이 형성된 기판 상에 산화물 반도체층 보호막을 형성함과 동시에 산화물 반도체층과 소스 및 드레인 전극이 접촉하는 부분에 오믹 컨택층을 형성하는 단계는
상기 산화물 반도체층이 형성된 기판 상에 단일층 또는 이중층으로 산화물 반도체층 보호막 및 포토리소그래피를 형성하는 단계와;
마스크를 이용한 포토리소그래피 공정 및 건식 식각 공정으로 상기 산화물 반도체층 보호막이 패터닝됨과 동시에 상기 건식 식각 공정 중의 플라즈마 처리로 인해 소스 및 드레인 전극과 산화물 반도체층이 접촉된 영역에 오믹 컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제6항에 있어서,
상기 산화물 반도체층의 두께는 50Å~100Å으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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| KR20090124527A (ko) * | 2008-05-30 | 2009-12-03 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| JP2011009415A (ja) * | 2009-06-25 | 2011-01-13 | Dainippon Printing Co Ltd | 薄膜トランジスタ搭載基板、その製造方法及び画像表示装置 |
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