KR20140098694A - Built-in electronic component substrate and method for manufacturing the substrate - Google Patents

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KR20140098694A
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고이치 다나카
노부유키 구라시마
하지메 이이즈카
사토시 시라키
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신꼬오덴기 고교 가부시키가이샤
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Abstract

An electronic component built-in substrate of the present invention includes a first substrate, an electronic component which is mounted on the first substrate and includes a side, a first resin which is installed on the first substrate and covers the side of the electronic component, a second substrate which is installed in the upper part of the electronic component and the first resin and is stacked on the first substrate, a substrate connection member which is installed between the first substrate and the second substrate and electrically connects the first substrate and the second substrate, a second resin which is filled between the electronic component and the second substrate and between the first resin and the second substrate, and a third resin which is filled between the first substrate and the second substrate and encapsulates the substrate connection member, the electronic component, and the second resin.

Description

전자 부품 내장 기판 및 그 제조 방법{BUILT-IN ELECTRONIC COMPONENT SUBSTRATE AND METHOD FOR MANUFACTURING THE SUBSTRATE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an electronic component-

본원에서 논의되는 실시예는 전자 부품 내장 기판 및 그 제조 방법에 관한 것이다.The embodiments discussed herein relate to an electronic component embedded substrate and a method of manufacturing the same.

최근, 반도체 칩 등의 전자 부품을 갖는 기판의 소형화나 공간 절약화 등을 위해, 전자 부품(예를 들면, 반도체 칩)이 내부에 설치된 소위 "전자 부품 내장형 배선 기판"(이후, 또한 "전자 부품 내장 기판"이라고 함)이 제안되어 있다.2. Description of the Related Art In recent years, there have been proposed so-called "electronic component built-in wiring boards" (hereinafter also referred to as "electronic components Internal board ") is proposed.

일례로서의 전자 부품 내장 기판은, 반도체 칩이 페이스다운(face-down) 상태로 플립칩 본딩된 제1 기판, 및 제1 기판 상에 기판 접속 부재(예를 들면, 솔더 볼)를 개재하여 적층된 제2 기판을 포함하고, 반도체 칩은 제1 기판과 제2 기판 사이에서 수지 봉지된다.An electronic component built-in substrate as an example includes a first substrate on which a semiconductor chip is flip-chip bonded in a face-down state, and a second substrate on which a substrate connecting member (e.g., solder ball) And a second substrate, wherein the semiconductor chip is resin-sealed between the first substrate and the second substrate.

상기 전자 부품 내장 기판의 제조 공정은, 예를 들면, 반도체 칩을 탑재한 제1 기판을 제작하는 공정과, 기판 접속 부재를 탑재한 제2 기판을 제작하는 공정과, 기판 접속 부재 탑재면(즉, 기판 접속 부재를 탑재한 면)과 반도체 칩 탑재면(즉, 반도체 칩을 탑재한 면)을 대향시켜서 제1 기판 상에 제2 기판을 적층하는 공정을 갖는다. 상기 공정 후에, 제1 기판과 제2 기판 사이에 수지를 충전한다. 이에 따라, 전자 부품 내장 기판의 제조가 완료된다.The manufacturing process of the electronic component built-in substrate includes, for example, a process of manufacturing a first substrate on which a semiconductor chip is mounted, a process of manufacturing a second substrate on which the substrate connecting member is mounted, (The surface on which the substrate connecting member is mounted) and the semiconductor chip mounting surface (that is, the surface on which the semiconductor chip is mounted) are opposed to each other to laminate the second substrate on the first substrate. After this process, resin is filled between the first substrate and the second substrate. Thus, the manufacture of the electronic component built-in board is completed.

일본국 특개2003-347722호 공보Japanese Patent Application Laid-Open No. 2003-347722

상기의 수지를 충전하는 공정에서는, 신뢰성의 관점에서, 반도체 칩의 배면(back surface)과 제2 기판 사이의 공간에도 수지를 충전할 필요가 있다. 그 때문에, 수지의 충전성을 고려하여 반도체 칩의 배면과 제2 기판 사이의 간격을 충분히 확보할 필요가 있다. 따라서, 반도체 칩의 배면과 제2 기판 사이의 간격을 고려하여 기판 접속 부재의 사이즈가 결정된다. 반도체 칩의 배면과 제2 기판 사이의 간격이 40㎛보다도 좁아지면, 간격에 수지를 충전하는 것이 곤란해진다. 따라서, 반도체 칩의 배면과 제2 기판 사이의 간격은, 통상, 40㎛ 이상이 되도록 설정되어 있다.In the step of filling the resin, from the viewpoint of reliability, it is also necessary to fill the space between the back surface of the semiconductor chip and the second substrate. Therefore, in consideration of the filling property of the resin, it is necessary to secure a sufficient distance between the back surface of the semiconductor chip and the second substrate. Therefore, the size of the board connecting member is determined in consideration of the distance between the back surface of the semiconductor chip and the second substrate. If the distance between the back surface of the semiconductor chip and the second substrate becomes narrower than 40 占 퐉, it becomes difficult to fill the gap with resin. Therefore, the distance between the back surface of the semiconductor chip and the second substrate is usually set to be 40 占 퐉 or more.

반도체 칩의 배면과 제2 기판 사이의 간격을 좁게 하여, 전자 부품 내장 기판을 박형화하고자 하면, 반도체 칩의 배면과 제2 기판 사이의 간격에 수지가 충분히 충전되지 않을 우려가 생긴다. 반도체 칩의 배면과 제2 기판 사이에 수지가 충분히 충전되지 않으면, 반도체 칩의 배면과 제2 기판 사이의 간격에 보이드가 발생한다. 보이드가 발생하면, 예를 들면, 보이드가 흡습하여 팽창할 수 있다. 이에 의해, 보이드의 근방의 수지에 박리가 생길 수 있다. 결과적으로, 전자 부품 내장 기판의 신뢰성을 저하시킨다.If the interval between the back surface of the semiconductor chip and the second substrate is narrowed to reduce the thickness of the electronic component built-in substrate, there is a possibility that the resin may not be sufficiently filled in the gap between the back surface of the semiconductor chip and the second substrate. Voids are generated in the interval between the back surface of the semiconductor chip and the second substrate unless the resin is sufficiently filled between the back surface of the semiconductor chip and the second substrate. When voids are generated, for example, voids can absorb moisture and expand. As a result, peeling may occur in the resin near the void. As a result, the reliability of the electronic component built-in substrate is lowered.

즉, 상술한 전자 부품 내장 기판의 구조에서는, 수지의 충전성을 보장하기 위해 반도체 칩의 배면과 제2 기판 사이의 간격을 충분히 확보할 필요가 있다. 따라서, 전자 부품 내장 기판을 박형화하는 것이 곤란했다.That is, in the structure of the electronic component built-in substrate described above, it is necessary to secure a sufficient distance between the back surface of the semiconductor chip and the second substrate in order to ensure the filling property of the resin. Therefore, it has been difficult to reduce the thickness of the electronic component built-in board.

본 발명의 일 양태에 따르면, 제1 기판과, 제1 기판 상에 실장되며, 측면을 포함하는 전자 부품과, 제1 기판 상에 설치되며, 전자 부품의 측면을 피복하는 제1 수지와, 전자 부품 및 제1 수지의 상방에 설치되며, 제1 기판 상에 적층된 제2 기판과, 제1 기판과 제2 기판 사이에 설치되며, 제1 기판과 제2 기판을 전기적으로 접속하는 기판 접속 부재와, 전자 부품과 제 2 기판 사이 및 제1 수지와 제2 기판 사이를 충전하는 제2 수지와, 제1 기판과 제2 기판 사이를 충전하며, 기판 접속 부재, 전자 부품, 제1 수지, 및 제2 수지를 봉지(encapsulation)하는 제3 수지를 포함하는 전자 부품 내장 기판이 제공된다.According to an aspect of the present invention, there is provided an electronic component comprising: a first substrate; an electronic component mounted on the first substrate and including a side surface; a first resin provided on the first substrate, And a substrate connecting member provided between the first substrate and the second substrate and electrically connecting the first substrate and the second substrate to each other, A second resin filling the space between the electronic component and the second substrate and between the first resin and the second substrate; and a second resin filling the space between the first substrate and the second substrate, the substrate connecting member, the electronic component, And a third resin for encapsulating the second resin.

도 1은 본 발명의 제1 실시예에 따른 전자 부품 내장 기판의 단면도.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 전자 부품 내장 기판의 제조 공정을 예시하는 도면(그 1).
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 전자 부품 내장 기판의 제조 공정을 예시하는 도면(그 2).
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 전자 부품 내장 기판의 제조 공정을 예시하는 도면(그 3).
도 5는 제1 실시예의 변형예1에 따른 전자 부품 내장 기판을 예시하는 단면도.
도 6은 제1 실시예의 변형예2에 따른 전자 부품 내장 기판을 예시하는 단면도.
도 7은 제1 실시예에 따른 전자 부품 내장 기판의 응용예를 나타낸 단면도.1 is a sectional view of an electronic component built-in substrate according to a first embodiment of the present invention;
FIGS. 2A to 2D are diagrams illustrating a manufacturing process of an electronic component built-in substrate according to a first embodiment of the present invention (Part 1). FIG.
Figs. 3A to 3C are diagrams illustrating a manufacturing process of an electronic component built-in substrate according to the first embodiment of the present invention (Part 2). Fig.
4A to 4C are diagrams illustrating a manufacturing process of an electronic component built-in substrate according to the first embodiment of the present invention (part 3);
5 is a cross-sectional view illustrating an electronic component built-in substrate according to a first modification of the first embodiment;
6 is a cross-sectional view illustrating an electronic component built-in substrate according to a second modification of the first embodiment;
7 is a sectional view showing an application example of an electronic component built-in substrate according to the first embodiment;

본 발명의 목적 및 이점은 특허청구범위에서 특정되는 요소 및 조합에 의해 실현 및 달성된다.The objects and advantages of the present invention are realized and attained by elements and combinations specified in the claims.

전술한 일반적인 설명 및 후술하는 상세한 설명은 예시 및 설명을 위한 것일 뿐이며 그에 본 발명이 제한되는 것은 아님을 이해할 것이다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory only and are not restrictive of the invention.

이하, 도면을 참조하여 본 발명을 실시하기 위한 실시예에 대해서 설명한다. 또, 각 도면에 있어서, 동일 구성/부분에는 동일 부호를 부여한다. 이에 따라, 동일 참조 부호가 부여된 구성/부분의 중복된 설명을 생략한다.Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. In each of the drawings, the same constituent elements / parts are denoted by the same reference numerals. Accordingly, redundant description of components / parts to which the same reference numerals are assigned will be omitted.

<제1 실시예>&Lt; Embodiment 1 >

<전자 부품 내장형 기판의 구조>&Lt; Structure of Electronic Substrate Embedded Substrate >

우선, 본 발명의 제1 실시예에 따른 전자 부품 내장 기판의 구조에 대해서 설명한다. 도 1은, 본 발명의 제1 실시예에 따른 전자 부품 내장 기판을 예시하는 단면도이다.First, the structure of the electronic component built-in substrate according to the first embodiment of the present invention will be described. 1 is a cross-sectional view illustrating an electronic component built-in substrate according to a first embodiment of the present invention.

도 1을 참조하여, 전자 부품 내장 기판(1)은, 기판(10)과, 기판 접속 부재(20)와, 기판(30)과, 접합부(41)와, 언더필 수지(42)와, 반도체 칩(50)과, 수지 필름(55)과, 몰드 수지(60)를 갖는다. 전자 부품 내장 기판(1)에 있어서, 기판(10)과 기판(30)이, 기판(10)과 기판(30)을 전기적으로 접속하는 기판 접속 부재(20)를 개재하여 적층되어 있다. 기판(30)은 본 발명의 실시예에 따른 제1 기판의 대표적인 일례이다. 기판(10)은 본 발명에 실시예에 따른 제2 기판의 대표적인 일례이다.1, the electronic component built-in substrate 1 includes a substrate 10, a substrate connecting member 20, a substrate 30, a bonding portion 41, an underfill resin 42, (50), a resin film (55), and a mold resin (60). The substrate 10 and the substrate 30 are laminated via the substrate connecting member 20 that electrically connects the substrate 10 and the substrate 30 in the electronic component built- The substrate 30 is a representative example of the first substrate according to the embodiment of the present invention. The substrate 10 is a representative example of the second substrate according to the embodiment of the present invention.

전자 부품 내장 기판(1)의 설명에 있어서, 편의상, 용어 "일 측" 또는 용어 "일면"은 후술의 솔더 레지스트층(13) 측으로 위치되는 측 또 면에 해당하고, 용어 "다른 측" 또는 용어 "다른 면"은 솔더 레지스트층(37) 측으로 위치되는 측 또는 면에 해당한다.The term "one side" or "one side" corresponds to the side or the side of the solder resist layer 13 which will be described later, and the term " The "other side" corresponds to a side or a side positioned toward the solder resist layer 37 side.

기판(10)은, 절연층(11)과, 배선층(12)과, 솔더 레지스트층(13)과, 배선층(14)과, 솔더 레지스트층(15)을 갖는다.The substrate 10 has an insulating layer 11, a wiring layer 12, a solder resist layer 13, a wiring layer 14, and a solder resist layer 15.

기판(10)에 있어서, 절연층(11)으로서는, 예를 들면, 유리 클로스에 절연성 수지(예를 들면, 에폭시계 수지)를 함침시킨 기판인 소위 에폭시 유리 기판 등을 사용할 수 있다. 또는, 절연층(11)으로서, 유리 섬유, 탄소 섬유, 아라미드 섬유 등의 직포나 부직포에 절연성 수지(예를 들면, 에폭시계 수지)를 함침시킨 기판 등을 사용해도 된다. 절연층(11)의 두께는, 예를 들면, 60㎛∼200㎛일 수 있다. 또, 각 도면에 있어서, 절연층(11)(예를 들면, 유리 클로스)을 구성하는 재료의 도시는 생략되어 있다.As the insulating layer 11, for example, a so-called epoxy glass substrate, which is a substrate in which a glass cloth is impregnated with an insulating resin (for example, an epoxy resin), can be used for the substrate 10. Alternatively, as the insulating layer 11, a woven fabric such as a glass fiber, a carbon fiber, or an aramid fiber, or a substrate impregnated with an insulating resin (for example, an epoxy resin) may be used. The thickness of the insulating layer 11 may be, for example, 60 mu m to 200 mu m. In each drawing, the illustration of the material constituting the insulating layer 11 (for example, a glass cloth) is omitted.

배선층(12)은, 절연층(11)의 일면에 형성되어 있다. 배선층(12)은, 절연층(11)을 개재하여, 배선층(14)에 전기적으로 접속되어 있다. 절연층(11)은 관통하여 배선층(14)의 일면을 노출하는 비어 홀(11x)을 갖는다. 배선층(12)은, 비어 홀(11x) 내에 충전된 비어 배선, 및 절연층(11)의 일면에 형성된 배선 패턴을 포함한다.The wiring layer 12 is formed on one surface of the insulating layer 11. The wiring layer 12 is electrically connected to the wiring layer 14 with the insulating layer 11 interposed therebetween. The insulating layer 11 has a via hole 11x that penetrates through and exposes one surface of the wiring layer 14. The wiring layer 12 includes a via wiring filled in the via hole 11x and a wiring pattern formed on one surface of the insulating layer 11. [

비어 홀(11x)은, 솔더 레지스트층(13) 측으로 개구되어 있고(개구부) 배선층(14)의 상면에 의해 형성된 저면(저부)을 갖는다. 비어 홀(11x)은, 비어 홀(11x)의 개구부가 비어 홀(11x)의 저면의 면적보다 큰 원뿔대 형상의 오목부로 되어 있다. 비어 홀(11x)의 개구부의 직경은, 예를 들면 50㎛ 정도일 수 있다. 배선층(12)의 재료로서는, 예를 들면, 구리(Cu)를 사용할 수 있다. 배선층(12)을 구성하는 배선 패턴의 두께는, 예를 들면, 약 10㎛∼20㎛일 수 있다.The via hole 11x is opened toward the solder resist layer 13 side (opening portion) and has a bottom surface (bottom) formed by the upper surface of the wiring layer 14. The via hole 11x has a truncated conical shape in which the opening of the via hole 11x is larger than the area of the bottom surface of the via hole 11x. The diameter of the opening of the via hole 11x may be, for example, about 50 占 퐉. As the material of the wiring layer 12, for example, copper (Cu) can be used. The thickness of the wiring pattern constituting the wiring layer 12 may be, for example, about 10 mu m to 20 mu m.

솔더 레지스트층(13)은, 절연층(11)의 일면에 형성되며, 배선층(12)을 덮는다. 솔더 레지스트층(13)은, 예를 들면, 감광성 수지로 형성될 수 있다. 솔더 레지스트층(13)의 두께는, 예를 들면 15㎛∼35㎛일 수 있다. 솔더 레지스트층(13)은, 개구부(13x)를 갖는다. 개구부(13x) 내에는 배선층(12)의 일부가 노출하고 있다. 개구부(13x) 내에 노출하는 배선층(12)은, 패드(12p)를 구성하고 있다. 패드(12p)는, 반도체 칩 등의 전자 부품(도시 생략)과 전기적으로 접속되는 패드로서 기능한다.The solder resist layer 13 is formed on one surface of the insulating layer 11 and covers the wiring layer 12. The solder resist layer 13 may be formed of, for example, a photosensitive resin. The thickness of the solder resist layer 13 may be, for example, 15 mu m to 35 mu m. The solder resist layer 13 has an opening 13x. A part of the wiring layer 12 is exposed in the opening 13x. The wiring layer 12 exposed in the opening 13x constitutes a pad 12p. The pad 12p functions as a pad electrically connected to an electronic component (not shown) such as a semiconductor chip.

또는, 솔더 레지스트층(13)은, 패드(12p)를 완전히 노출하도록 설치해도 된다. 솔더 레지스트층(13)이 패드(12p)를 완전히 노출하도록 설치될 경우, 패드(12p)의 측면과 솔더 레지스트층(13)의 측면이 서로 접하도록 솔더 레지스트층(13)을 설치해도 된다. 또는, 솔더 레지스트층(13)이 패드(12p)를 완전히 노출하도록 설치될 경우, 패드(12p)의 측면과 솔더 레지스트층(13)의 측면 사이에 간격이 생기도록 솔더 레지스트층(13)을 설치해도 된다.Alternatively, the solder resist layer 13 may be provided so as to completely expose the pad 12p. The solder resist layer 13 may be provided so that the side surface of the pad 12p and the side surface of the solder resist layer 13 are in contact with each other when the solder resist layer 13 is provided so as to completely expose the pad 12p. Alternatively, when the solder resist layer 13 is provided so as to completely expose the pad 12p, a solder resist layer 13 may be provided so that a gap is formed between the side surface of the pad 12p and the side surface of the solder resist layer 13 .

필요에 따라, 패드(12p)의 일면에 금속층을 형성할 수 있다. 또는, 패드(12p)의 일면에 OSP(Organic Solderability Preservative) 처리 등의 산화방지 처리를 실시해도 된다. 금속층의 예로서는, Au층, Ni/Au층(즉 Ni층과 Au층을 이 순서로 적층한 금속층), 또는 Ni/Pd/Au층(Ni층과 Pd층과 Au층을 이 순서로 적층한 금속층)일 수 있다. 또한, 패드(12p)의 일면에, 솔더 볼 등의 외부 접속 단자를 형성해도 된다.If necessary, a metal layer may be formed on one surface of the pad 12p. Alternatively, one surface of the pad 12p may be subjected to oxidation prevention treatment such as OSP (Organic Solderability Preservative) treatment. Examples of the metal layer include an Au layer, a Ni / Au layer (i.e., a metal layer in which an Ni layer and an Au layer are laminated in this order) or a Ni / Pd / Au layer (a Ni layer, a Pd layer, ). An external connection terminal such as a solder ball may be formed on one surface of the pad 12p.

배선층(14)은, 절연층(11)의 다른 면에 형성되어 있다. 배선층(14)의 일면은, 비어 홀(11x) 내에 충전된 비어 배선의 하단부와 접하여 배선층(12)과 도통하고 있다. 배선층(14)의 재료 및 두께는, 예를 들면, 배선층(12)을 구성하는 배선 패턴과 같게 할 수 있다. 배선층(14)은, 본 발명의 실시예에 따른 제1 배선층의 대표적인 일례이다.The wiring layer 14 is formed on the other surface of the insulating layer 11. One surface of the wiring layer 14 is in contact with the lower end portion of the via wiring filled in the via hole 11x and electrically connected to the wiring layer 12. [ The material and thickness of the wiring layer 14 can be the same as the wiring pattern constituting the wiring layer 12, for example. The wiring layer 14 is a typical example of the first wiring layer according to the embodiment of the present invention.

솔더 레지스트층(15)은, 절연층(11)의 다른 면에, 배선층(14)을 덮도록 형성되어 있다. 솔더 레지스트층(15)의 재료나 두께는, 예를 들면, 솔더 레지스트층(13)과 같게 할 수 있다. 솔더 레지스트층(15)은, 개구부(15x)를 갖고, 개구부(15x) 내에는 배선층(14)의 일부가 노출하도록 형성된다. 개구부(15x) 내에 노출하는 배선층(14)의 부분은, 패드(14p)를 구성하고 있다. 패드(14p)는, 기판 접속 부재(20)와 전기적으로 접속되는 패드로서 기능한다.The solder resist layer 15 is formed on the other surface of the insulating layer 11 so as to cover the wiring layer 14. The material and thickness of the solder resist layer 15 may be the same as the solder resist layer 13, for example. The solder resist layer 15 has an opening 15x and a portion of the wiring layer 14 is exposed in the opening 15x. The portion of the wiring layer 14 exposed in the opening 15x constitutes a pad 14p. The pad 14p functions as a pad electrically connected to the board connecting member 20. [

또는, 솔더 레지스트층(15)은, 패드(14p)를 완전히 노출하도록 설치해도 된다. 솔더 레지스트층(15)이 패드(14p)를 완전히 노출하도록 형성될 경우, 패드(14p)의 측면과 솔더 레지스트층(15)의 측면이 서로 접하도록 솔더 레지스트층(15)을 형성할 수 있다. 또는, 솔더 레지스트층(15)이 패드(14p)를 완전히 노출하도록 형성될 경우, 패드(14p)의 측면과 솔더 레지스트층(15)의 측면 사이에 간격이 생기도록 솔더 레지스트층(15)을 설치해도 된다. 필요에 따라, 패드(12P)의 일면에 형성된 상술한 금속층과 마찬가지로, 패드(14p)의 다른 면에 금속층을 형성할 수 있다. 또는, OSP(Organic Solderability Preservative) 처리 등의 산화방지 처리를 실시해도 된다.Alternatively, the solder resist layer 15 may be provided so as to completely expose the pad 14p. The solder resist layer 15 can be formed so that the side surfaces of the pads 14p and the side surfaces of the solder resist layer 15 come into contact with each other when the solder resist layer 15 is formed to completely expose the pads 14p. Alternatively, when the solder resist layer 15 is formed so as to completely expose the pads 14p, a solder resist layer 15 is provided so that a gap is formed between the side surfaces of the pads 14p and the side surfaces of the solder resist layer 15 . If necessary, a metal layer can be formed on the other surface of the pad 14p, like the above-described metal layer formed on one surface of the pad 12P. Alternatively, oxidation prevention processing such as OSP (Organic Solderability Preservative) treatment may be performed.

기판(30)은, 절연층(31)과, 배선층(32)과, 절연층(33)과, 배선층(34)과, 솔더 레지스트층(35)과, 배선층(36)과, 솔더 레지스트층(37)을 갖는다.The substrate 30 includes an insulating layer 31, a wiring layer 32, an insulating layer 33, a wiring layer 34, a solder resist layer 35, a wiring layer 36, a solder resist layer 37).

절연층(31)의 재료 및 두께는, 예를 들면, 절연층(11)과 같게 할 수 있다. 배선층(32)은, 절연층(31)의 일면에 형성되어 있다. 배선층(32)의 재료 및 두께는, 예를 들면, 배선층(12)을 구성하는 배선 패턴과 같게 할 수 있다.The material and thickness of the insulating layer 31 can be the same as, for example, the insulating layer 11. The wiring layer 32 is formed on one surface of the insulating layer 31. The material and thickness of the wiring layer 32 can be the same as the wiring pattern constituting the wiring layer 12, for example.

절연층(33)은, 절연층(31)의 일면에 배선층(32)을 덮도록 형성되어 있다. 절연층(33)의 재료로서는, 예를 들면, 열경화성의 절연성 수지(예를 들면, 에폭시계 수지)일 수 있다. 절연층(33)은, 실리카(SiO2) 등의 필러를 함유할 수 있다. 절연층(33)의 두께는, 예를 들면 15㎛∼35㎛일 수 있다.The insulating layer 33 is formed on one surface of the insulating layer 31 so as to cover the wiring layer 32. The material of the insulating layer 33 may be, for example, a thermosetting insulating resin (for example, an epoxy resin). Insulating layer 33 may contain a filler such as a silica (SiO 2). The thickness of the insulating layer 33 may be, for example, 15 mu m to 35 mu m.

배선층(34)은, 절연층(33)의 일 측에 형성되어 있다. 배선층(34)은, 절연층(33)을 관통하여 배선층(32)의 일면을 노출하는 비어 홀(33x)을 포함한다. 배선층(34)은, 비어 홀(33x)에 충전된 비어 배선, 및 절연층(33)의 일면에 형성된 배선 패턴을 포함한다.The wiring layer 34 is formed on one side of the insulating layer 33. The wiring layer 34 includes a via hole 33x which penetrates the insulating layer 33 and exposes one surface of the wiring layer 32. [ The wiring layer 34 includes a via wiring filled in the via hole 33x and a wiring pattern formed on one surface of the insulating layer 33. [

비어 홀(33x)은, 솔더 레지스트층(35) 측에 개구되어 있음(개구부)과 함께, 배선층(32)의 일면에 의해 형성된 저면(저부)을 갖는다. 비어 홀(33x)은, 비어 홀(33x)의 개구부의 면적이 비어 홀(33x)의 저면의 면적보다 큰 원뿔대 형상의 오목부이다. 배선층(34)의 재료 및 배선층(34)을 구성하는 배선 패턴의 두께는, 예를 들면, 배선층(12)과 같게 할 수 있다. 배선층(34)은, 본 발명의 실시예에 따른 제2 배선층의 대표적인 일례이다.The via hole 33x has a bottom surface (bottom) formed by one surface of the wiring layer 32, together with the opening (opening) on the side of the solder resist layer 35. The via hole 33x is a truncated cone-shaped concave portion in which the area of the opening of the via hole 33x is larger than the area of the bottom surface of the via hole 33x. The material of the wiring layer 34 and the thickness of the wiring pattern constituting the wiring layer 34 can be the same as the wiring layer 12, for example. The wiring layer 34 is a typical example of the second wiring layer according to the embodiment of the present invention.

솔더 레지스트층(35)은, 절연층(33)의 일면에, 배선층(34)을 덮도록 형성되어 있다. 솔더 레지스트층(35)의 재료 및 두께는, 예를 들면, 솔더 레지스트층(13)과 같게 할 수 있다. 솔더 레지스트층(35)은, 개구부(35x)를 갖고, 개구부(35x) 내에는 배선층(34)의 일부가 노출하도록 형성된다. 개구부(35x) 내에 노출하는 배선층(34)의 일부는, 패드(34p)를 구성하고 있다.The solder resist layer 35 is formed on one surface of the insulating layer 33 so as to cover the wiring layer 34. The material and thickness of the solder resist layer 35 can be the same as the solder resist layer 13, for example. The solder resist layer 35 has an opening 35x and a portion of the wiring layer 34 is exposed in the opening 35x. A part of the wiring layer 34 exposed in the opening 35x constitutes a pad 34p.

패드(34p)의 일부는, 기판 접속 부재(20)와 전기적으로 접속되는 패드로서 기능한다. 패드(34p)의 다른 부는, 반도체 칩(50)과 전기적으로 접속되는 패드로서 기능한다. 기판 접속 부재(20)와 전기적으로 접속되는 패드(34p)를 노출하는 개구(예를 들면, 개구부(35x)와, 반도체 칩(50)과 전기적으로 접속되는 패드(34p)를 노출하는 개구는 직경이 독립으로 설정될 수 있다.A part of the pad 34p serves as a pad electrically connected to the board connecting member 20. [ The other portion of the pad 34p functions as a pad electrically connected to the semiconductor chip 50. [ The opening exposing the pad 34p electrically connected to the substrate connecting member 20 (for example, the opening 35x and the pad 34p electrically connected to the semiconductor chip 50) Can be set to be independent.

솔더 레지스트층(35)은, 패드(34p)를 완전히 노출하도록 형성해도 된다. 솔더 레지스트층(35)이 패드(34p)를 완전히 노출하도록 형성될 경우, 패드(34p)의 측면과 솔더 레지스트층(35)의 측면이 접하도록 솔더 레지스트층(35)을 설치할 수 있다. 또는, 솔더 레지스트층(35)이 패드(34p)를 완전히 노출하도록 형성될 경우, 패드(34p)의 측면과 솔더 레지스트층(35)의 측면 사이에 간격이 생기도록 솔더 레지스트층(35)을 설치해도 된다. 필요에 따라, 패드(34p)의 일면에 형성된 상술한 금속층과 마찬가지로, 패드(34p)의 일면에 금속층을 형성할 수 있다. 또는, 패드(34p)의 일면에 OSP(Organic Solderability Preservative) 처리 등의 산화방지 처리를 실시해도 된다.The solder resist layer 35 may be formed so as to completely expose the pads 34p. When the solder resist layer 35 is formed to completely expose the pad 34p, the solder resist layer 35 may be provided so that the side surface of the pad 34p and the side surface of the solder resist layer 35 are in contact with each other. Alternatively, when the solder resist layer 35 is formed so as to completely expose the pads 34p, a solder resist layer 35 is provided so that a gap is formed between the side surface of the pad 34p and the side surface of the solder resist layer 35 . If necessary, a metal layer may be formed on one surface of the pad 34p, like the above-described metal layer formed on one surface of the pad 34p. Alternatively, one surface of the pad 34p may be subjected to oxidation prevention treatment such as OSP (Organic Solderability Preservative) treatment.

배선층(36)은, 절연층(31)의 다른 측에 형성되어 있다. 절연층(31)은 절연층(31)을 관통하여 배선층(32)의 다른 면을 노출하는 비어 홀(31x)을 포함한다. 배선층(32)은 비어 홀(31x)을 충전하는 비어 배선 및 절연층(31)의 다른 면에 형성된 배선 패턴을 포함한다.The wiring layer 36 is formed on the other side of the insulating layer 31. The insulating layer 31 includes a via hole 31x which penetrates the insulating layer 31 and exposes another surface of the wiring layer 32. [ The wiring layer 32 includes a via wiring filling the via hole 31x and a wiring pattern formed on the other surface of the insulating layer 31. [

비어 홀(31x)은, 솔더 레지스트층(37) 측으로 개구되어 있음(개구부)과 함께, 배선층(32)의 다른 면에 의해 형성된 저면(저부)을 갖는다. 비어 홀(31x)은, 비어 홀(31x)의 개구부의 면적이 비어 홀(31x)의 저면의 면적보다 큰 원뿔대 형상의 오목부를 갖는다. 배선층(32)의 다른 면은, 비어 홀(31x) 내에 충전된 비어 배선의 상단부에 접하여, 배선층(36)과 도통하고 있다. 배선층(36)의 재료 및 두께는 배선층(12)을 구성하는 배선 패턴과 같게 할 수 있다.The via hole 31x has a bottom surface (bottom) formed by the other surface of the wiring layer 32, together with the opening (opening) of the solder resist layer 37 side. The via hole 31x has a truncated conical shape in which the area of the opening of the via hole 31x is larger than the area of the bottom surface of the via hole 31x. The other surface of the wiring layer 32 is in contact with the upper end of the via wiring filled in the via hole 31x and is electrically connected to the wiring layer 36. [ The material and thickness of the wiring layer 36 can be the same as the wiring pattern constituting the wiring layer 12. [

솔더 레지스트층(37)은, 절연층(31)의 다른 면에, 배선층(36)을 덮도록 형성되어 있다. 솔더 레지스트층(37)의 재료나 두께는, 예를 들면, 솔더 레지스트층(13)과 같게 할 수 있다. 솔더 레지스트층(37)은, 개구부(37x)를 갖는다. 개구부(37x) 내에는 배선층(36)의 일부가 노출하고 있다. 개구부(37x) 내에 노출하는 배선층(36)은, 패드(36p)를 구성하고 있다. 패드(36p)는, 마더 보드 등의 실장 기판(도시 생략)과 전기적으로 접속되는 패드로서 기능한다. 패드(36p)의 다른 면에, 솔더 볼 등의 외부 접속 단자를 형성해도 된다.The solder resist layer 37 is formed on the other surface of the insulating layer 31 so as to cover the wiring layer 36. The material and thickness of the solder resist layer 37 may be the same as the solder resist layer 13, for example. The solder resist layer 37 has an opening 37x. A part of the wiring layer 36 is exposed in the opening 37x. The wiring layer 36 exposed in the opening 37x constitutes a pad 36p. The pad 36p functions as a pad electrically connected to a mounting substrate (not shown) such as a mother board. External connection terminals such as solder balls may be formed on the other surface of the pad 36p.

솔더 레지스트층(37)은, 패드(36p)를 완전히 노출하도록 형성해도 된다. 솔더 레지스트층(37)이 패드(36p)를 완전히 노출하도록 형성할 경우, 패드(36p)의 측면과 솔더 레지스트층(37)의 측면이 서로 접하도록 솔더 레지스트층(37)을 설치해도 된다. 또는, 패드(36p)의 측면과 솔더 레지스트층(37)의 측면 사이에 간격이 생기도록 솔더 레지스트층(37)을 설치해도 된다. 필요에 따라, 패드(12p)의 일면에 형성된 상술한 금속층과 마찬가지로, 패드(36p)의 다른 면에, 상술의 금속층을 형성할 수 있다. 또는, OSP(Organic Solderability Preservative) 처리 등의 산화방지 처리를 실시해도 된다.The solder resist layer 37 may be formed so as to completely expose the pad 36p. The solder resist layer 37 may be provided so that the side surface of the pad 36p and the side surface of the solder resist layer 37 are in contact with each other when the solder resist layer 37 is formed to completely expose the pad 36p. Alternatively, the solder resist layer 37 may be provided so that a gap is formed between the side surface of the pad 36p and the side surface of the solder resist layer 37. [ If necessary, the above-described metal layer can be formed on the other surface of the pad 36p, similarly to the above-described metal layer formed on one surface of the pad 12p. Alternatively, oxidation prevention processing such as OSP (Organic Solderability Preservative) treatment may be performed.

기판(30)의 일면에는, 반도체 칩(50)이 페이스다운 상태로 플립칩 본딩되어 있다. 즉, 반도체 칩(50)의 회로 형성면(회로가 형성되는 반도체 칩의 면)을 기판(30)의 일면을 향해서, 반도체 칩(50)이 플립칩 본딩되어 있다. 보다 자세하게는, 반도체 칩(50)은, 반도체 집적 회로를 구비한 칩 본체(51)와, 접속 단자(52)인 돌기 전극(52)을 갖는다. 반도체 칩(50)의 돌기 전극(52)이 접합부(41)를 개재하여 기판(30)의 패드(34p)와 전기적으로 접속되어 있다. 돌기 전극(52)으로서는, 예를 들면, 금속 범프 또는 금속 포스트를 사용할 수 있다. 접합부(41)로서는, 예를 들면, Pb를 함유하는 합금, Sn과 Cu를 함유하는 합금, Sn과 Sb를 함유하는 합금, Sn과 Ag를 함유하는 합금, 또는 Sn과 Ag와 Cu를 함유하는 합금 등의 합금으로 형성된 솔더 재료를 사용할 수 있다.On one surface of the substrate 30, the semiconductor chip 50 is flip-chip bonded in face-down state. That is, the semiconductor chip 50 is flip-chip bonded to one surface of the substrate 30 on the circuit formation surface of the semiconductor chip 50 (the surface of the semiconductor chip on which the circuit is formed). More specifically, the semiconductor chip 50 has a chip body 51 having a semiconductor integrated circuit and a projection electrode 52 which is a connection terminal 52. [ The projecting electrodes 52 of the semiconductor chip 50 are electrically connected to the pads 34p of the substrate 30 through the bonding portions 41. [ As the protruding electrode 52, for example, a metal bump or a metal post can be used. As the bonding portion 41, for example, an alloy containing Pb, an alloy containing Sn and Cu, an alloy containing Sn and Sb, an alloy containing Sn and Ag, or an alloy containing Sn and Ag and Cu Or the like can be used.

그러나, 전자 부품 내장 기판(1)에 내장되는 전자 부품은 반도체 칩에는 한정되지 않는다. 예를 들면, 반도체 칩(50) 대신에, 커패시터, 인덕터, 또는 저항 등의 수동 소자를 내장해도 된다. 또한, 반도체 칩에 재배선을 형성한 소위 CSP(chip Size Package)를 전자 부품 내장 기판(1)에 내장해도 된다. 혹은, 상술한 반도체 디바이스(50), 수동 소자, 및 CSP의 어느 것을 포함하는 조합을 전자 부품 내장 기판(1)에 내장해도 된다. 또한, 기판(30)의 일면을, "기판(10)과의 기판(30)의 대향면(즉, 기판(10)과 대향하는 기판(30)의 면)", 또는 "기판(30)의 제2 면"이라고 칭하는 경우가 있다.However, the electronic component incorporated in the electronic component built-in substrate 1 is not limited to the semiconductor chip. For example, instead of the semiconductor chip 50, a passive element such as a capacitor, an inductor, or a resistor may be embedded. In addition, a so-called CSP (chip size package) in which a rewiring line is formed on the semiconductor chip may be embedded in the electronic component built-in substrate 1. [ Alternatively, a combination of the above-described semiconductor device 50, the passive element, and the CSP may be embedded in the electronic component built-in substrate 1. One surface of the substrate 30 may be referred to as a "surface of the substrate 30 opposed to the substrate 30 (i.e., a surface of the substrate 30 facing the substrate 10)" Quot; second surface "

반도체 칩(50)의 회로 형성면(돌기 전극(52) 측의 면)과 기판(30)의 일면 사이에는 언더필 수지(42)가 충전되고 있으며, 언더필 수지(42)는 반도체 칩(50)의 각 측면에 연장하고 있다. 반도체 칩(50)의 배면(회로 형성면의 반대측의 면)은, 언더필 수지(42)로부터 노출되어 있다.The underfill resin 42 is filled between the circuit formation surface of the semiconductor chip 50 (the surface on the side of the projection electrode 52) and one surface of the substrate 30, It extends on each side. The back surface (the surface opposite to the circuit formation surface) of the semiconductor chip 50 is exposed from the underfill resin 42.

환언하면, 반도체 칩(50)의 회로 형성면 및 측면은, 언더필 수지(42)에 의해 연속적으로 피복되어 있다. 언더필 수지(42)의 재료로서는, 예를 들면 열경화성의 절연성 수지(예를 들면, 에폭시계 수지)를 사용할 수 있다. 언더필 수지(42)는, 실리카(SiO2) 등의 필러를 함유할 수 있다. 또, 언더필 수지(42)는, 본 발명의 실시예에 따른 제1 수지의 대표적인 일례이다.In other words, the circuit forming surface and the side surface of the semiconductor chip 50 are continuously covered with the underfill resin 42. As the material of the underfill resin 42, for example, a thermosetting insulating resin (for example, an epoxy resin) can be used. The underfill resin 42 may contain a filler such as a silica (SiO 2). The underfill resin 42 is a typical example of the first resin according to the embodiment of the present invention.

반도체 칩(50)의 배면과, 반도체 칩(50)의 측면을 피복하는 언더필 수지(42)의 단면은, 대략 동일 평면으로 되어 있다. 언더필 수지(42)의 단면은 수지 필름(55)과 접하는 면이며, 기판(10)과의 대향면이다. 기판(30)의 일면으로부터 반도체 칩(50)의 배면까지의 높이 및 반도체 칩(50)의 일면으로부터 언더필 수지(42)의 단면까지의 높이는, 예를 들면, 100㎛∼150㎛일 수 있다.The bottom surface of the semiconductor chip 50 and the end surface of the underfill resin 42 covering the side surface of the semiconductor chip 50 are substantially flush with each other. The cross section of the underfill resin 42 is a surface in contact with the resin film 55 and a surface facing the substrate 10. The height from the one surface of the substrate 30 to the back surface of the semiconductor chip 50 and the height from the one surface of the semiconductor chip 50 to the end surface of the underfill resin 42 may be 100 m to 150 m,

반도체 칩(50)의 배면과 기판(10)의 다른 면 사이, 및 언더필 수지(42)의 단면과 기판(10)의 다른 면 사이에는, 수지 필름(55)이 충전되어 있다. 또한, 기판(10)의 다른 면을, "기판(30)과의 기판(10)의 대향면(즉, 기판(30)과 대향하는 기판(10)의 면)", 또는 "기판(10)의 제1 면"이라고 칭하는 경우가 있다.A resin film 55 is filled between the back surface of the semiconductor chip 50 and the other surface of the substrate 10 and between the surface of the underfill resin 42 and the other surface of the substrate 10. [ The other surface of the substrate 10 is referred to as a surface of the substrate 10 opposed to the substrate 10 with respect to the substrate 30 Quot; first face "

수지 필름(55)으로서는, 예를 들면, NCF(Non Conductive Film) 등의 열경화성의 절연성 수지 필름(예를 들면, 에폭시계 수지 필름)을 사용할 수 있다. 수지 필름(55)의 두께(반도체 칩(50)의 배면과 기판(10)의 솔더 레지스트층(15) 사이의 간격 및 언더필 수지(42)의 단면과 기판(10)의 솔더 레지스트층(15) 사이의 간격)는, 예를 들면 약 5㎛∼25㎛일 수 있다. 수지 필름(55)은, 실리카(SiO2) 등의 필러를 함유해도 상관없다.As the resin film 55, for example, a thermosetting insulating resin film (for example, an epoxy resin film) such as NCF (Non Conductive Film) can be used. The thickness of the resin film 55 (the distance between the back surface of the semiconductor chip 50 and the solder resist layer 15 of the substrate 10 and the end surface of the underfill resin 42 and the solder resist layer 15 of the substrate 10) May be, for example, about 5 mu m to 25 mu m. A resin film 55, it does not matter may contain a filler such as silica (SiO 2).

수지 필름(55)의 재료는, 언더필 수지(42)의 재료와 동일해도 되며, 상이해도 된다. 전자 부품 내장 기판(1)에 특정 방향의 휨이 생기기 쉬운 경향이 있을 경우에는, 언더필 수지(42)와 수지 필름(55)의 재료를 조정함으로써, 휨을 저감할 수 있다. 예를 들면, 언더필 수지(42)와 수지 필름(55) 각각의 열팽창 계수를 조정함으로써, 전자 부품 내장 기판(1)의 휨을 저감할 수 있다. 언더필 수지(42)와 수지 필름(55) 각각의 열팽창 계수는, 예를 들면 언더필 수지(42)와 수지 필름(55) 각각에 함유되어 있는 필러의 재료 또는 양을 가변하여 조정될 수 있다. 수지 필름(55)은, 본 발명의 실시예에 따른 제2 수지의 대표적인 일례이다.The material of the resin film 55 may be the same as or different from that of the underfill resin 42. The warpage can be reduced by adjusting the material of the underfill resin 42 and the resin film 55 when the electronic component built-in substrate 1 tends to be warped in a specific direction. For example, by adjusting the coefficient of thermal expansion of each of the underfill resin 42 and the resin film 55, warpage of the electronic component built-in substrate 1 can be reduced. The coefficient of thermal expansion of each of the underfill resin 42 and the resin film 55 can be adjusted by varying the material or the amount of the filler contained in each of the underfill resin 42 and the resin film 55, for example. The resin film 55 is a typical example of the second resin according to the embodiment of the present invention.

도 1의 나타난 실시예에서는, 수지 필름(55)의 외연부(outer edge part)가, 평면에서 보았을 때 언더필 수지(42)로부터 돌출되어 있다. 그러나, 수지 필름(55)은, 평면에서 보았을 때 언더필 수지(42)와 완전히 겹치도록 형성되어도 된다. 또는, 수지 필름(55)은, 언더필 수지(42)의 단면의 외연부를 노출하도록 작게 형성되어도 된다. 이 경우에는, 언더필 수지(42)의 단면의 수지 필름(55)에 의해 피복되어 있지 않은 부분은, 몰드 수지(60)에 의해 피복된다.In the embodiment shown in Fig. 1, the outer edge part of the resin film 55 protrudes from the underfill resin 42 when viewed in plan. However, the resin film 55 may be formed so as to completely overlap with the underfill resin 42 when viewed in plan. Alternatively, the resin film 55 may be formed small so as to expose the outer edge portion of the cross section of the underfill resin 42. [ In this case, a portion of the underfill resin 42, which is not covered with the resin film 55, is covered with the mold resin 60.

그러나, 반도체 칩(50)의 배면과 기판(10)의 다른 면 사이의 간격 및 언더필 수지(42)의 단면과 기판(10)의 다른 면 사이의 간격은 약 5㎛∼25㎛일뿐이다. 그 때문에, 수지 필름(55)에 의해 피복되어 있지 않은 언더필 수지(42)의 부분이 크면, 언더필 수지(42)의 부분에 몰드 수지(60)가 충전되지 어렵다. 이에 따라, 수지 필름(55)에 의해 피복되어 있지 않은 언더필 수지(42)의 부분에 보이드가 발생할 수 있다. 따라서, 수지 필름(55)에 피복되어 있지 않은 언더필 수지(42)의 부분은, 평면도에서 언더필 수지(42)의 측면으로부터 약 50㎛ 이하로 하는 것이 바람직하다.However, the distance between the back surface of the semiconductor chip 50 and the other surface of the substrate 10 and the distance between the end surface of the underfill resin 42 and the other surface of the substrate 10 are only about 5 to 25 占 퐉. Therefore, when the portion of the underfill resin 42 which is not covered with the resin film 55 is large, the mold resin 60 is hardly filled in the underfill resin 42. As a result, voids may be generated in the portion of the underfill resin 42 that is not covered with the resin film 55. Therefore, it is preferable that the portion of the underfill resin 42 not covered with the resin film 55 is about 50 mu m or less from the side surface of the underfill resin 42 in the plan view.

기판 접속 부재(20)는, 기판(10)의 패드(14p)와, 기판(30)의 패드(34p) 사이에 배치되어 있다. 기판 접속 부재(20)는, 기판(10)과 기판(30) 사이의 전기적 접속을 확보함과 함께, 기판(10)과 기판(30) 사이에 소정의 간격을 확보하는 기능을 갖는다.The substrate connecting member 20 is disposed between the pad 14p of the substrate 10 and the pad 34p of the substrate 30. [ The substrate connecting member 20 has a function of securing an electrical connection between the substrate 10 and the substrate 30 and securing a predetermined gap between the substrate 10 and the substrate 30.

본 실시예에서는, 일례로서, 기판 접속 부재(20)로서 코어를 포함하는 솔더 볼을 사용하고 있다. 기판 접속 부재(20)는, 대략 구(球) 형상의 코어(21) 및 코어(21)의 외주면을 피복하는 도전 재료(22)를 구비한다. 코어(21)가 패드(14p)(제2 패드) 및 패드(34p)(제1 패드)와 접하도록 배치되어 있다.In this embodiment, as an example, a solder ball including a core is used as the board connecting member 20. [ The substrate connecting member 20 has a substantially spherical core 21 and a conductive material 22 covering the outer circumferential surface of the core 21. The core 21 is arranged so as to be in contact with the pad 14p (second pad) and the pad 34p (first pad).

코어(21)로서는, 예를 들면, 금속(예를 들면, 구리)으로 이루어지는 금속 코어나 수지로 이루어지는 수지 코어를 사용할 수 있다. 도전 재료(22)의 재료로서는, 예를 들면, Pb를 함유하는 합금, Sn과 Cu을 함유하는 합금, Sn과 Sb를 함유하는 합금, Sn과 Ag를 함유하는 합금, Sn과 Ag과 Cu를 함유하는 합금일 수 있다. 코어(21)의 직경은, 반도체 칩(50)의 높이(두께) 및 수지 필름(55)의 높이(두께)를 고려하여 결정할 수 있다.As the core 21, for example, a metal core made of a metal (for example, copper) or a resin core made of a resin can be used. Examples of the material of the conductive material 22 include alloys containing Pb, alloys containing Sn and Cu, alloys containing Sn and Sb, alloys containing Sn and Ag, alloys containing Sn and Ag and Cu Lt; / RTI &gt; The diameter of the core 21 can be determined in consideration of the height (thickness) of the semiconductor chip 50 and the height (thickness) of the resin film 55.

기판 접속 부재(20)는, 코어(21) 및 코어(21)의 외주면을 피복하는 도전 재료(22)를 구비한 솔더 볼에는 한정되지 않는다. 예를 들면, 기판 접속 부재(20)로서 코어를 갖지 않는 솔더 볼을 사용할 수 있다. 또한, 기판 접속 부재(20)로서 금속 포스트(예를 들면, 구리 포스트) 또는 금속 범프(예를 들면, 금 범프)를 사용할 수 있다. 기판 접속 부재(20)로서 코어를 갖지 않는 솔더 볼을 사용했을 경우에는, 전자 부품 내장 기판(1)의 제조 시에, 소정의 지그(jig)를 사용하여, 기판(10)과 기판(30)의 간격을 제어할 수 있다.The substrate connecting member 20 is not limited to the solder ball having the core 21 and the conductive material 22 covering the outer circumferential surface of the core 21. [ For example, a solder ball having no core may be used as the substrate connecting member 20. [ A metal post (for example, a copper post) or a metal bump (for example, a gold bump) may be used as the substrate connecting member 20. When a solder ball having no core is used as the substrate connecting member 20, the substrate 10 and the substrate 30 are bonded to each other by using a predetermined jig at the time of manufacturing the electronic component built- Can be controlled.

도 1에 나타낸 기판 접속 부재(20)는 간략화하여 도시되어 있다. 실제로는, 복수 열의 기판 접속 부재(20)가, 전자 부품 내장 기판(1)의 주연(周緣)을 따라 배치되어 있다. 기판(10, 30)이 평면에서 보았을 때 사각 형상인 경우에, 기판의 주연에 다수의 기판 접속 부재(20)가 배치될 수 있다. 예를 들면, 단일 기판 접속 부재(20)의 직경이 약 150㎛일 경우, 다수의 기판 접속 부재(20)간의 피치는 약 200㎛일 수 있다.The substrate connecting member 20 shown in Fig. 1 is shown in a simplified manner. In practice, a plurality of rows of substrate connecting members 20 are arranged along the periphery of the electronic component built-in substrate 1. [ In the case where the substrates 10 and 30 are rectangular in plan view, a plurality of substrate connecting members 20 can be arranged at the periphery of the substrate. For example, when the diameter of the single substrate connecting member 20 is about 150 mu m, the pitch between the plurality of substrate connecting members 20 may be about 200 mu m.

몰드 수지(60)는, 기판 접속 부재(20), 반도체 칩(50), 언더필 수지(42), 및 수지 필름(55)을 봉지하도록, 기판(10)과 기판(30)의 서로 대향하는 면의 사이에 충전하도록 공급된다. 몰드 수지(60)로서는, 예를 들면, 필러를 함유한 열경화성의 절연성 수지(예를 들면, 에폭시계 수지)를 사용할 수 있다. 몰드 수지(60)는, 본 발명의 실시예에 따른 제3 수지의 대표적인 일례이다.The mold resin 60 is bonded to the surfaces of the substrate 10 and the substrate 30 facing each other so as to seal the substrate connecting member 20, the semiconductor chip 50, the underfill resin 42, As shown in Fig. As the molded resin 60, for example, a thermosetting insulating resin (for example, an epoxy resin) containing a filler can be used. The mold resin 60 is a typical example of the third resin according to the embodiment of the present invention.

[제1 실시예에 따른 전자 부품 내장 기판의 제조 방법][Manufacturing method of electronic component built-in substrate according to the first embodiment]

다음으로, 본 발명의 제1 실시예에 따른 배선 기판의 제조 방법에 대해서 설명한다. 도 2a∼도 4c는, 본 발명의 제1 실시예에 따른 배선 기판의 제조 공정을 예시하는 개략도이다.Next, a method of manufacturing the wiring board according to the first embodiment of the present invention will be described. 2A to 4C are schematic views illustrating a manufacturing process of a wiring board according to a first embodiment of the present invention.

우선, 도 2a에 나타낸 공정에서는, 기판(10)을 제작하고, 기판(10)의 패드(14p) 상에 기판 접속 부재(20)를 탑재한다. 구체적으로는, 상술한 에폭시 유리 기판 등을 사용한 절연층(11)을 준비한다. 이어서, 절연층(11)의 다른 면에 배선층(14)을 형성한다. 다음으로, 절연층(11)에 배선층(14)의 일면을 노출하는 비어 홀(11x)을 형성한다. 이어서, 절연층(11)의 일면에 배선층(12)을 형성한다. 배선층(12)과 배선층(14)은, 절연층(11)을 개재하여, 전기적으로 접속된다.2A, the substrate 10 is manufactured, and the substrate connecting member 20 is mounted on the pad 14p of the substrate 10. Then, as shown in Fig. Specifically, the insulating layer 11 using the above-described epoxy glass substrate or the like is prepared. Next, a wiring layer 14 is formed on the other surface of the insulating layer 11. [ Next, a via hole 11x is formed in the insulating layer 11 to expose one surface of the wiring layer 14. Then, a wiring layer 12 is formed on one surface of the insulating layer 11. Next, The wiring layer 12 and the wiring layer 14 are electrically connected via the insulating layer 11.

비어 홀(11x)을 형성한 후, 디스미어 처리를 행하고, 비어 홀(11x)의 저부에 노출하는 배선층(14)의 표면에 부착된 수지 잔사를 제거하는 것이 바람직하다. 비어 홀(11x)은, 예를 들면, CO2 레이저를 사용한 레이저 가공법에 의해 형성할 수 있다. 배선층(12, 14)은, 세미 애디티브법 또는 서브트랙티브법을 이용하여 형성할 수 있다. 예를 들면, 배선층(12, 14)은 구리 도금으로 형성할 수 있다.It is preferable to remove the resin residue adhering to the surface of the wiring layer 14 exposed at the bottom of the via hole 11x after the via hole 11x is formed. The via hole 11x can be formed by, for example, a laser processing method using a CO 2 laser. The wiring layers 12 and 14 can be formed using the semi-additive method or the subtractive method. For example, the wiring layers 12 and 14 can be formed by copper plating.

다음으로, 절연층(11)의 일면에 배선층(12)을 피복하는 솔더 레지스트층(13)을 형성하고, 절연층(11)의 다른 면에 배선층(14)을 피복하는 솔더 레지스트층(15)을 형성한다. 솔더 레지스트층(13)은, 절연층(11)의 일면에 액상 또는 페이스트 형상의 감광성 에폭시계 절연성 수지를 피복함으로써 형성된다. 액상 또는 페이스트 형상의 감광성 에폭시계 절연성 수지는 예를 들면 스크린 인쇄법, 롤 코팅법, 또는, 스핀 코팅법으로 도포될 수 있다.Next, a solder resist layer 13 for covering the wiring layer 12 is formed on one surface of the insulating layer 11 and a solder resist layer 15 for covering the wiring layer 14 is formed on the other surface of the insulating layer 11. [ . The solder resist layer 13 is formed by covering a surface of the insulating layer 11 with a liquid epoxy resin or a paste-like photosensitive epoxy insulating resin. The liquid epoxy resin or the paste epoxy resin can be applied by screen printing, roll coating, or spin coating, for example.

마찬가지로, 솔더 레지스트층(15)은, 예를 들면, 액상 또는 페이스트 형상의 감광성의 에폭시계 절연성 수지를, 배선층(14)을 피복하도록 절연층(11)의 다른 면에 도포하는 것에 의해 형성할 수 있다. 또는, 액상 또는 페이스트 형상의 감광성의 에폭시계 절연 수지의 도포 대신에, 필름 형상의 감광성의 에폭시계 절연성 수지를 라미네이트함으로써 솔더 레지스트층(13, 15)이 형성된다.Likewise, the solder resist layer 15 can be formed, for example, by applying a liquid epoxy resin insulating resin in the form of a liquid or a paste to the other surface of the insulating layer 11 so as to cover the wiring layer 14 have. Alternatively, solder resist layers 13 and 15 are formed by laminating a film-shaped photosensitive epoxy-based insulating resin instead of applying a liquid epoxy resin or a paste-like photosensitive epoxy resin.

그리고, 도포 또는 라미네이트한 절연성 수지를 노광 및 현상함으로써 솔더 레지스트층(13 및 15)에 개구부(13x 및 15x)를 형성한다(포토리소그래픽법). 기판(10)의 제조가 완료된다. 개구부(13x 및 15x)는, 레이저 가공법이나 블라스트 처리에 의해 형성해도 된다. 개구부(13x 및 15x) 각각의 평면 형상은, 예를 들면, 원형 형상으로 할 수 있다. 개구부(13x 및 15x) 각각의 직경은, 접속 대상에 대응해서 임의로 설계할 수 있다.Then, openings 13x and 15x are formed in the solder resist layers 13 and 15 by photolithography and by exposing and developing the applied or laminated insulating resin. The fabrication of the substrate 10 is completed. The openings 13x and 15x may be formed by laser processing or blast processing. The planar shape of each of the openings 13x and 15x may be, for example, a circular shape. The diameter of each of the openings 13x and 15x can be arbitrarily designed corresponding to the connection object.

다음으로, 기판(10)의 솔더 레지스트층(15)의 개구부(15x) 내에 노출하는 패드(14p) 상에 기판 접속 부재(20)를 탑재한다. 그리고, 기판 접속 부재(20)를 소정의 온도로 가열하여, 기판 접속 부재(20)를 구성하는 도전 재료(22)를 용융시키고, 그 후 용융된 도전 재료(22)를 경화시켜서, 도전 재료(22)를 패드(14p)와 접합한다. 기판 접속 부재(20)를 구성하는 코어(21)의 일부는, 패드(14p)와 접한다. 기판 접속 부재(20)는 기판(10)의 주연에 배치된다.Next, the substrate connecting member 20 is mounted on the pad 14p exposed in the opening 15x of the solder resist layer 15 of the substrate 10. Then, The substrate connecting member 20 is heated to a predetermined temperature to melt the conductive material 22 constituting the substrate connecting member 20 and then cure the molten conductive material 22 to form the conductive material 22 22 are bonded to the pads 14p. A part of the core 21 constituting the board connecting member 20 is in contact with the pad 14p. The substrate connecting member 20 is disposed at the periphery of the substrate 10.

다음으로, 도 2b에 나타낸 공정에서는, 기판(30)을 제작한다. 구체적으로는, 상술한 소위 에폭시 유리 기판을 사용하여 절연층(31)을 준비한다. 이어서, 절연층(31)의 일면에 배선층(32)을 형성한다. 다음으로, 절연층(31)에 배선층(32)의 다른 면을 노출하는 비어 홀(31x)을 형성한다. 다음으로, 절연층(31)의 다른 면에 배선층(36)을 형성한다. 배선층(32)과 배선층(36)은, 절연층(31)을 개재하여, 전기적으로 접속된다.Next, in the step shown in Fig. 2B, the substrate 30 is fabricated. Specifically, the insulating layer 31 is prepared using the so-called epoxy glass substrate. Next, a wiring layer 32 is formed on one surface of the insulating layer 31. Next, Next, a via hole 31x is formed in the insulating layer 31 to expose the other surface of the wiring layer 32. Next, Next, a wiring layer 36 is formed on the other surface of the insulating layer 31. Next, as shown in Fig. The wiring layer 32 and the wiring layer 36 are electrically connected to each other with the insulating layer 31 interposed therebetween.

비어 홀(31x)을 형성 후, 디스미어 처리를 행하여, 비어 홀(31x)의 저부에 노출하는 배선층(32)의 표면에 부착된 수지 잔사를 제거하는 것이 바람직하다. 비어 홀(31x)은, 예를 들면, CO2 레이저를 사용한 레이저 가공법에 의해 형성할 수 있다. 배선층(32 및 36)은, 세미 애디티브법 또는 서브트랙티브법을 사용하여 형성할 수 있다.After the via hole 31x is formed, a desmear treatment is preferably performed to remove the resin residue adhering to the surface of the wiring layer 32 exposed at the bottom of the via hole 31x. The via hole 31x can be formed by, for example, a laser processing method using a CO 2 laser. The wiring layers 32 and 36 can be formed by a semi-additive method or a subtractive method.

다음으로, 절연층(31)의 일면에 배선층(32)을 덮도록 열경화성의 절연성 수지(예를 들면, 에폭시계 수지) 필름을 라미네이트하여, 절연층(33)을 형성한다. 혹은, 열경화성의 절연성 수지(예를 들면, 에폭시계 수지) 필름의 라미네이트 대신에, 절연층(31)의 일면에 액상 또는 페이스트 형상의 감광성 열경화성의 에폭시계 절연성 수지를 도포 후, 도포된 액상 또는 페이스트 형상의 감광성 에폭시계 절연성 수지를 경화시켜서 절연층(33)을 형성해도 된다.Next, an insulating layer 33 is formed by laminating a thermosetting insulating resin (for example, an epoxy resin) film on one surface of the insulating layer 31 to cover the wiring layer 32. Alternatively, instead of a laminate of a thermosetting insulating resin (for example, an epoxy resin) film, a liquid or paste type photosensitive thermosetting epoxy insulating resin is applied to one surface of the insulating layer 31, And the insulating layer 33 may be formed by curing the photosensitive epoxy resin.

다음으로, 절연층(33)에, 절연층(33)을 관통하여 배선층(32)의 일면을 노출시키는 비어 홀(33x)을 형성한다. 비어 홀(33x)은, 예를 들면 레이저 가공법(예를 들면, CO2 레이저)에 의해 형성할 수 있다. 비어 홀(33x)을 형성 후, 디스미어 처리를 행하여, 비어 홀(33x)의 저부에 노출하는 배선층(32)의 표면에 부착된 수지 잔사를 제거하는 것이 바람직하다.A via hole 33x is formed in the insulating layer 33 so as to expose one surface of the wiring layer 32 through the insulating layer 33. Then, The via hole 33x can be formed by, for example, a laser processing method (for example, CO 2 laser). After the via hole 33x is formed, a desmear treatment is preferably performed to remove the resin residue adhered to the surface of the wiring layer 32 exposed at the bottom of the via hole 33x.

다음으로, 절연층(33)의 일 측에 배선층(34)을 형성한다. 배선층(34)은, 비어 홀(33x) 내에 충전된 비어 배선, 및 절연층(33)의 일면에 형성된 배선 패턴에 의해 구성된다. 배선층(34)은, 비어 홀(33x)의 저부에 노출한 배선층(32)과 전기적으로 접속된다. 배선층(34)은, 세미 애디티브법이나 서브트랙티브법 등의 다양한 배선 형성 방법을 사용하여 형성할 수 있다.Next, a wiring layer 34 is formed on one side of the insulating layer 33. The wiring layer 34 is composed of a via wiring filled in the via hole 33x and a wiring pattern formed on one surface of the insulating layer 33. [ The wiring layer 34 is electrically connected to the wiring layer 32 exposed at the bottom of the via hole 33x. The wiring layer 34 can be formed using various wiring forming methods such as a semi-additive method and a subtractive method.

다음으로, 기판(10)의 솔더 레지스트층(13)을 형성하는 공정과 마찬가지로, 절연층(33)의 일면에 배선층(34)을 피복하는 솔더 레지스트층(35)을 형성한다. 마찬가지로, 절연층(31)의 다른 면에 배선층(36)을 피복하는 솔더 레지스트층(37)을 형성한다. 그리고, 기판(10)의 개구부(13x)를 형성하는 공정과 마찬가지로, 솔더 레지스트층(35 및 37)에 개구부(35x 및 37x)를 형성하고, 패드(34p 및 36p)를 형성한다(포토리소그래픽법). 이에 의해, 기판(30)가 제조가 완료된다.Next, a solder resist layer 35 covering the wiring layer 34 is formed on one surface of the insulating layer 33, similarly to the step of forming the solder resist layer 13 of the substrate 10. Similarly, a solder resist layer 37 for covering the wiring layer 36 is formed on the other surface of the insulating layer 31. The openings 35x and 37x are formed in the solder resist layers 35 and 37 and the pads 34p and 36p are formed in the same manner as the step of forming the openings 13x of the substrate 10 method). Thereby, the substrate 30 is completed.

다음으로, 도 2c에 나타낸 공정에서는, 반도체 칩(50)과 접속되는 기판(30)의 패드(34p)의 하나 이상에 접합부(41)를 형성한다. 패드(34p)에, 페이스트 형상의 솔더 재료를 도포하고, 도포된 솔더 재료를 리플로우하여 접합부(41)를 형성할 수 있다.Next, in the step shown in Fig. 2C, the bonding portions 41 are formed on at least one of the pads 34p of the substrate 30 to be connected to the semiconductor chip 50. A paste type solder material may be applied to the pads 34p and the bonded solder material may be reflowed to form the bonded portion 41. [

다음으로, 도 2d에 나타낸 공정에서는, 기판(30)의 일면에, 접합부(41)를 피복하도록, 언더필 수지(42)를 첩부한다(라미네이트함). 언더필 수지(42)로서는, 예를 들면, 열경화성의 절연성 수지 필름(예를 들면, 에폭시계 수지 필름)을 사용할 수 있다. 언더필 수지(42)를 첩부하는 시점에서, 언더필 수지(42)는, B스테이지 상태(반경화 상태)이다. 언더필 수지(42)는, 전자 부품(예를 들면, 반도체 칩(50))을 탑재하는 영역 이외의 기판(30)의 일면(예를 들면, 솔더 레지스트층(35)의 표면)을 노출하여, 기판(30)의 일면에 접착된다.Next, in the step shown in Fig. 2D, the underfill resin 42 is laminated (laminated) on one surface of the substrate 30 so as to cover the joining portion 41. As the underfill resin 42, for example, a thermosetting insulating resin film (for example, an epoxy resin film) can be used. At the time of attaching the underfill resin 42, the underfill resin 42 is in the B stage state (semi-cured state). The underfill resin 42 exposes one surface (for example, the surface of the solder resist layer 35) of the substrate 30 other than the area where the electronic component (for example, the semiconductor chip 50) And is adhered to one surface of the substrate 30.

다음으로, 도 3a에 나타낸 공정에서는, 반도체 칩(50)을 준비한다. 반도체 칩(50)은 반도체 집적 회로를 구비한 칩 본체(51) 및 칩 본체(51)의 회로 형성면 측에 돌기 전극(52)을 포함한다. 그리고, 이 반도체 칩(50)의 배면을 픽업 지그(500)의 하면에 장착한다. 그리고, 하면에 반도체 칩(50)을 장착한 픽업 지그(500)를 언더필 수지(42)의 상부로 이동시키고, 반도체 칩(50)의 돌기 전극(52) 측을 언더필 수지(42)의 상면과 대향시켜 위치 결정한다.Next, in the step shown in Fig. 3A, a semiconductor chip 50 is prepared. The semiconductor chip 50 includes a chip body 51 having a semiconductor integrated circuit and a projection electrode 52 on the circuit formation surface side of the chip body 51. Then, the rear surface of the semiconductor chip 50 is mounted on the lower surface of the pickup jig 500. The pick-up jig 500 having the semiconductor chip 50 mounted on the lower surface thereof is moved to the upper portion of the underfill resin 42 so that the protruding electrode 52 side of the semiconductor chip 50 is connected to the upper surface of the underfill resin 42 So as to be positioned.

다음으로, 도 3b에 나타낸 공정에서는, 접합부(41) 및 언더필 수지(42)를 소정의 온도로 가열한다. 그리고, 접합부(41) 및 언더필 수지(42)를 가열한 상태에서, 하면에 반도체 칩(50)을 장착한 픽업 지그(500)를, 언더필 수지(42) 상으로부터, 언더필 수지(42) 내로 압입한다. 돌기 전극(52)의 선단부가 열에 의해 용융한 접합부(41)를 개재하여 패드(34p)의 일면에 접할 때까지 언더필 수지(42) 내에 압입한다. 픽업 지그(500)의 표면이 언더필 수지(42)의 표면을 가압하도록, 반도체 칩(50)을 언더필 수지(42) 내에 압입함으로써, 반도체 칩(50)의 배면과 언더필 수지(42)의 단면이 서로 대략 동일 평면이 된다.Next, in the step shown in Fig. 3B, the joining portion 41 and the underfill resin 42 are heated to a predetermined temperature. The pick-up jig 500 having the semiconductor chip 50 mounted on the lower surface thereof is pressed from the upper surface of the underfill resin 42 into the underfill resin 42 while the joint portion 41 and the underfill resin 42 are heated do. The tip end portion of the projecting electrode 52 is press-fitted into the underfill resin 42 until it comes into contact with one surface of the pad 34p via the joint portion 41 which is melted by heat. The semiconductor chip 50 is pressed into the underfill resin 42 so that the surface of the pickup jig 500 presses the surface of the underfill resin 42 so that the back surface of the semiconductor chip 50 and the end surface of the underfill resin 42 They are substantially coplanar with each other.

다음으로, 도 3c에 나타낸 공정에서는, 접합부(41) 및 언더필 수지(42)가 경화한 후, 픽업 지그(500)를 반도체 칩(50)으로부터 제거한다. 이에 의해, 반도체 칩(50)의 돌기 전극(52)은, 접합부(41)를 개재하여, 기판(30)의 패드(34p)와 전기적으로 접속된다.3C, after the bonding portion 41 and the underfill resin 42 are cured, the pickup jig 500 is removed from the semiconductor chip 50. Next, in the step shown in Fig. The projection electrodes 52 of the semiconductor chip 50 are electrically connected to the pads 34p of the substrate 30 via the bonding portions 41. [

또한, 반도체 칩(50)의 회로 형성면(돌기 전극(52) 측의 면)과 기판(30)의 일면 사이에는 언더필 수지(42)가 충전되고, 또한 언더필 수지(42)가 반도체 칩(50)의 각 측면에도 연장한다. 환언하면, 반도체 칩(50)의 배면을 노출하고, 반도체 칩(50)의 회로 형성면 및 측면을 피복하도록 언더필 수지(42)가 성형된다.An underfill resin 42 is filled between the circuit formation surface of the semiconductor chip 50 (surface on the side of the projection electrode 52) and one surface of the substrate 30 and the underfill resin 42 is filled in the semiconductor chip 50 ). In other words, the underfill resin 42 is molded so as to expose the back surface of the semiconductor chip 50 and cover the circuit formation surface and the side surface of the semiconductor chip 50.

이에 따라, 반도체 칩(50)의 배면과 반도체 칩(50)의 측면을 피복하는 언더필 수지(42)의 단면은, 서로 대략 동일 평면이 된다. 기판(30)의 일면으로부터 반도체 칩(50)의 배면의 높이 및 반도체 칩(50)의 일면으로부터 언더필 수지(42)의 단면까지의 높이는, 예를 들면, 대략 100㎛∼150㎛일 수 있다. 반도체 칩(50)의 대응하는 측면을 피복하는 언더필 수지(42)의 측부의 폭은 대략 50㎛∼1000㎛일 수 있다. 즉, 언더필 수지(42)의 외측면(42a)과 언더필 수지(42)의 내측면(42b) 사이의 길이는 대략 50㎛∼1000㎛일 수 있다. Accordingly, the cross section of the underfill resin 42 covering the back surface of the semiconductor chip 50 and the side surface of the semiconductor chip 50 is substantially flush with each other. The height of the back surface of the semiconductor chip 50 from one surface of the substrate 30 and the height from the one surface of the semiconductor chip 50 to the end surface of the underfill resin 42 may be about 100 to 150 占 퐉 for example. The width of the side portion of the underfill resin 42 covering the corresponding side of the semiconductor chip 50 may be approximately 50 mu m to 1000 mu m. That is, the length between the outer surface 42a of the underfill resin 42 and the inner surface 42b of the underfill resin 42 may be approximately 50 μm to 1000 μm.

도 4a에 나타낸 공정에서는, 반도체 칩(50)의 배면 및 언더필 수지(42)의 단면에, 이들 면을 연속적으로 피복하는 수지 필름(55)을 첩부한다(라미네이트함). 수지 필름(55)으로서는, 예를 들면, 열경화성의 절연성 수지(예를 들면, 에폭시계 수지) 필름을 사용할 수 있다. 수지 필름(55)의 두께는, 예를 들면, 15㎛∼30㎛일 수 있다. 수지 필름(55)의 첩부 시에, 수지 필름(55)은, B스테이지 상태이다.In the step shown in Fig. 4A, a resin film 55 which continuously covers these surfaces is laminated (laminated) to the back surface of the semiconductor chip 50 and the end surface of the underfill resin 42. As the resin film 55, for example, a thermosetting insulating resin (for example, an epoxy resin) film can be used. The thickness of the resin film 55 may be, for example, 15 mu m to 30 mu m. At the time of attaching the resin film 55, the resin film 55 is in the B-stage state.

또, 수지 필름(55)은 후술의 공정에서 가압되어서 약간 가로 방향으로 넓어짐을 주목한다. 수지 필름(55)의 넓어짐을 고려하여, 수지 필름(55)으로서 반도체 칩(50)의 배면 및 언더필 수지(42)의 단면보다 평면 형상이 작은 필름을 첩부할 수 있다.It is noted that the resin film 55 is pressed in the process described later and becomes slightly wider in the lateral direction. A film having a planar shape smaller than the back surface of the semiconductor chip 50 and the end face of the underfill resin 42 can be attached as the resin film 55 in consideration of the widening of the resin film 55. [

다음으로, 도 4b에 나타낸 공정에서는, 도 2a에 나타낸 공정에서 제작한 기판 접속 부재(20)를 탑재한 기판(10)을 준비한다. 그리고, 기판(10)의 솔더 레지스트층(15)이 수지 필름(55)과 접함과 함께, 기판(10)의 기판 접속 재료의 도전 부재(22)가 패드(34p)의 일면에 접하도록, 기판(30) 상에 기판(10)을 적층한다. 즉, 반도체 칩(50) 및 언더필 수지(42)와, 기판 접속 부재(20)를 전자 부품 내장 기판(1)의 내측을 향하도록 기판(30) 상에 기판(10)을 적층한다. 다음으로, 도전 재료(22) 및 수지 필름(55)을 가열하면서, 기판(10)을 기판(30) 측으로 가압한다. 이에 의해, 기판 접속 부재(20)의 코어(21)의 상측은 기판(10)의 패드(14p)와 접하고, 기판 접속 부재(20)의 코어(21)의 하측은 기판(30)의 패드(34p)와 접한다. 이에 따라, 기판(10)과 기판(30)이 기판 접속 부재(20)를 개재하여 전기적으로 접속된다. 또한, 기판 접속 부재(20)의 코어(21)에 의해, 기판(10)과 기판(30) 사이에 간격이 확보된다.Next, in the process shown in Fig. 4B, the substrate 10 on which the substrate connecting member 20 manufactured in the process shown in Fig. 2A is mounted is prepared. The solder resist layer 15 of the substrate 10 is brought into contact with the resin film 55 and the conductive material 22 of the substrate connection material of the substrate 10 is brought into contact with one surface of the pad 34p, The substrate 10 is laminated on the substrate 30. That is, the substrate 10 is laminated on the substrate 30 so that the semiconductor chip 50, the underfill resin 42, and the substrate connecting member 20 are directed to the inside of the electronic component built- Next, while heating the conductive material 22 and the resin film 55, the substrate 10 is pressed toward the substrate 30 side. The upper side of the core 21 of the substrate connecting member 20 is in contact with the pad 14p of the substrate 10 and the lower side of the core 21 of the substrate connecting member 20 is in contact with the pad 34p. Thus, the substrate 10 and the substrate 30 are electrically connected via the substrate connecting member 20. A gap is secured between the substrate 10 and the substrate 30 by the core 21 of the substrate connecting member 20.

또한, 수지 필름(55)은 기판(30) 측으로 가압되어 수지 필름(55)이 박형화된다. 따라서, 수지 필름(55)의 일면이 기판(10)의 솔더 레지스트층(15)과 밀착하는 한편, 수지 필름(55)의 다른 면이 반도체 칩(50)의 배면 및 언더필 수지(42)의 단면과 밀착한다. 따라서, 수지 필름(55)의 일면이 솔더 레지스트층(15)에 접착되는 한편, 수지 필름(55)의 다른 면이 반도체 칩(50)의 배면 및 언더필 수지(42)의 단면과 접착된다. 즉, 반도체 칩(50)의 배면과 기판(10)의 다른 면 사이 및 언더필 수지(42)의 단면과 기판(10)의 다른 면 사이에 수지 필름(55)이 충전된다. 기판(30) 측으로 가압 전에 수지 필름(55)의 두께는 예를 들면 약 15㎛∼30㎛이었던 수지 필름(55)의 두께는, 기판(30) 측으로 가압 후에는 예를 들면 약 5㎛∼25㎛이다. 수지 필름(55)이 언더필 수지(42)의 외측면(42a)에 대해 돌출한 양(길이)은 약 5㎛∼800㎛일 수 있다.Further, the resin film 55 is pressed toward the substrate 30, so that the resin film 55 is thinned. One side of the resin film 55 closely contacts the solder resist layer 15 of the substrate 10 while the other side of the resin film 55 contacts the backside of the semiconductor chip 50 and the cross section of the underfill resin 42. [ Respectively. One side of the resin film 55 is adhered to the solder resist layer 15 while the other side of the resin film 55 is bonded to the backside of the semiconductor chip 50 and the end face of the underfill resin 42. [ That is, the resin film 55 is filled between the back surface of the semiconductor chip 50 and the other surface of the substrate 10, and between the end surface of the underfill resin 42 and the other surface of the substrate 10. The thickness of the resin film 55 before the pressing to the substrate 30 side is about 15 to 30 占 퐉 for example is about 5 占 퐉 to 25 占 퐉 after the pressing to the substrate 30 side Mu m. The length (length) of the resin film 55 projecting to the outer surface 42a of the underfill resin 42 may be about 5 to 800 mu m.

수지 필름(55)은, 전자 부품(예를 들면, 반도체 칩(50))을 탑재하는 영역 이외의 기판(10)의 다른 면(솔더 레지스트층(15)의 표면)을 노출하여, 기판(10)의 다른 면에 수지 필름(55)이 접착된다.The resin film 55 exposes the other surface (surface of the solder resist layer 15) of the substrate 10 other than the area where the electronic component (for example, the semiconductor chip 50) The resin film 55 is adhered to the other side.

다음으로, 도 4c에 나타낸 공정에서는, 도전 재료(22) 및 수지 필름(55)이 경화 후, 기판 접속 부재(20), 반도체 칩(50), 언더필 수지(42), 및 수지 필름(55)을 봉지하도록, 기판(10)과 기판(30) 사이에 몰드 수지(60)를 공급하여 충전한다. 몰드 수지(60)로서는, 예를 들면, 필러를 함유한 열경화성의 절연성 수지(예를 들면, 에폭시계 수지)를 사용할 수 있다. 몰드 수지(60)는, 예를 들면, 금형을 사용한 트랜스퍼 몰드법(transfer molding method)에 의해 형성할 수 있다.4C, the conductive material 22 and the resin film 55 are bonded to the substrate connecting member 20, the semiconductor chip 50, the underfill resin 42, and the resin film 55 after curing, The mold resin 60 is supplied and filled between the substrate 10 and the substrate 30 so as to seal the mold resin 60. [ As the molded resin 60, for example, a thermosetting insulating resin (for example, an epoxy resin) containing a filler can be used. The mold resin 60 can be formed by, for example, a transfer molding method using a mold.

도 4b에 나타낸 공정 후, 예를 들면 기판(10) 또는 기판(30)의 표면에 플럭스가 부착되어 있을 경우에는, 플럭스 세정을 실행한 후에 도 4c에 나타낸 공정으로 이행하는 것이 바람직하다. 본 실시예에서는, 반도체 칩(50)의 배면과 기판(10)의 다른 면 사이 및 언더필 수지(42)의 단면과 기판(10)의 다른 면 사이에 수지 필름(55)이 충전되어 있다. 그 때문에, 종래와 달리, 반도체 칩의 배면과 그에 대향하는 기판의 다른 면과의 사이의 좁은 영역을 플럭스 세정하지 않아도 된다. 따라서, 플럭스 세정 공정을 용이하게 할 수 있다.When the flux is attached to the surface of the substrate 10 or the substrate 30 after the process shown in Fig. 4B, it is preferable to proceed to the process shown in Fig. 4C after performing the flux cleaning. The resin film 55 is filled between the back surface of the semiconductor chip 50 and the other surface of the substrate 10 and between the surface of the underfill resin 42 and the other surface of the substrate 10 in this embodiment. Therefore, unlike the related art, it is not necessary to flux clean the narrow area between the back surface of the semiconductor chip and the other surface of the substrate facing the back surface of the semiconductor chip. Therefore, the flux cleaning process can be facilitated.

따라서, 본 발명의 제1 실시예에서는, 반도체 칩(50)의 배면과 기판(10)의 다른 면 사이 및 언더필 수지(42)의 단면과 기판(10)의 다른 면 사이에 수지 필름(55)을 충전한 후, 몰드 수지(60)로 기판 접속 부재(20), 반도체 칩(50), 언더필 수지(42), 및 수지 필름(50)을 봉지한다. 따라서, 본 발명의 제1 실시예에서는, 반도체 칩(50)의 배면과 그에 대향하는 기판(10) 사이에 간격이 없기 때문에, 종래와 같이, 그 공간을 충전하는 것을 고려할 필요가 없다.Therefore, in the first embodiment of the present invention, the resin film 55 is provided between the back surface of the semiconductor chip 50 and the other surface of the substrate 10, and between the end surface of the underfill resin 42 and the other surface of the substrate 10, The substrate connecting member 20, the semiconductor chip 50, the underfill resin 42, and the resin film 50 are sealed with the mold resin 60. Then, Therefore, in the first embodiment of the present invention, since there is no gap between the back surface of the semiconductor chip 50 and the substrate 10 opposed thereto, there is no need to consider filling the space as in the conventional case.

즉, 종래에는, 반도체 칩의 높이를 고려함과 함께, 수지의 충전성을 고려하여 반도체 칩의 배면과 그에 대향하는 기판 사이의 간격을 충분히 확보할 필요가 있다. 따라서, 종래의 예에서는 반도체 칩의 높이 및 수지의 충전성을 고려하여 기판 접속 부재의 사이즈가 결정된다. 한편, 본 발명의 실시예에 따른 기판 접속 부재(20)의 사이즈는 수지의 충전성을 고려할 필요는 없이 결정될 수 있고 반도체 칩(50)의 높이 및 수지 필름(55)의 높이만의 고려가 필요할 수 있다.In other words, in consideration of the height of the semiconductor chip and the filling property of the resin, it is necessary to sufficiently secure the gap between the back surface of the semiconductor chip and the substrate facing the back surface of the semiconductor chip. Therefore, in the conventional example, the size of the board connecting member is determined in consideration of the height of the semiconductor chip and the filling property of the resin. On the other hand, the size of the board connecting member 20 according to the embodiment of the present invention can be determined without considering the filling property of the resin, and only the height of the semiconductor chip 50 and the height of the resin film 55 need to be considered .

기판 접속 부재(20)의 사이즈의 결정 시에, 수지 필름(55)의 두께는, 수지의 충전성을 확보하기 위한 종래 예의 반도체 칩의 배면과 그에 대향하는 기판 사이에 마련된 간격(40㎛ 이상)에 비해 얇게 형성될 수 있다(약 5㎛∼25㎛). 따라서, 기판 접속 부재(20)의 직경을 종래 예의 기판 접속 부재의 직경에 비해 작게 할 수 있다. 그 결과, 전자 부품 내장 기판(1)의 두께를 박형화할 수 있다.When determining the size of the substrate connecting member 20, the thickness of the resin film 55 is preferably set to be equal to or greater than 40 占 퐉 (not less than 40 占 퐉) provided between the back surface of the conventional semiconductor chip for securing the filling property of the resin, (About 5 탆 to 25 탆). Therefore, the diameter of the substrate connecting member 20 can be made smaller than the diameter of the substrate connecting member of the conventional example. As a result, the thickness of the electronic component built-in substrate 1 can be reduced.

본 발명의 상술한 실시예에서는, 반도체 칩(50)의 측면을 언더필 수지(42)로 피복하고 있다. 그 때문에, 언더필 수지(42)의 단면과 기판(10)의 다른 면 사이에 좁은 간격이 생기는 것을 방지하기 위해, 언더필 수지(42)의 단면과 기판(10)의 다른 면 사이에도 수지 필름(55)을 형성하고 있다.In the above-described embodiment of the present invention, the side surface of the semiconductor chip 50 is covered with the underfill resin 42. A resin film 55 (also referred to as a resin film) is formed between the end face of the underfill resin 42 and the other side of the substrate 10 in order to prevent a narrow gap between the end face of the underfill resin 42 and the other side face of the substrate 10 ).

<제1 실시예의 변형예1>&Lt; Modified Example 1 of First Embodiment &

제1 실시예의 변형예1에서는, 제1 실시예의 전자 부품 내장 기판(1)보다 박형화가 가능한 전자 부품 내장 기판이 형성될 수 있다. 변형예1에 있어서, 동일한 구성 요소에는 제1 실시예와 동일한 참조 부호가 부여되고 추가적인 설명은 생략한다.In Modification 1 of the first embodiment, an electronic component built-in substrate which can be made thinner than the electronic component built-in substrate 1 of the first embodiment can be formed. In the modified example 1, the same constituent elements are given the same reference numerals as those in the first embodiment, and a further explanation will be omitted.

도 5는, 변형예1에 따른 전자 부품 내장 기판(1A)을 예시하는 단면도이다. 도 5를 참조하면, 전자 부품 내장 기판(1A)은, 솔더 레지스트층(15)에 개구부(15y)가 형성되며, 기판 접속 부재(20)가 기판 접속 부재(20A)로 치환된 점이, 제1 실시예에 따른 전자 부품 내장 기판(1)(도 1 참조)과 상이하다.5 is a cross-sectional view illustrating an electronic component built-in board 1A according to a first modified example. 5, the electronic component built-in substrate 1A is configured such that the opening 15y is formed in the solder resist layer 15 and the substrate connecting member 20 is replaced with the substrate connecting member 20A. Which is different from the electronic component built-in substrate 1 (see Fig. 1) according to the embodiment.

도 5에 나타낸 바와 같이, 솔더 레지스트층(15)에는, 수지 필름(55)이 배치되는 캐비티가 되는 개구부(15y)가 형성되어 있다. 개구부(15y)의 평면 형상은, 예를 들면, 사각 형상으로 할 수 있다.As shown in Fig. 5, the solder resist layer 15 is provided with an opening 15y serving as a cavity in which the resin film 55 is disposed. The plane shape of the opening 15y can be, for example, a quadrangular shape.

기판 접속 부재(20A)는, 대략 구 형상의 코어(21A) 및 코어(21A)의 외주면을 피복하는 도전 재료(22A)를 구비한다. 코어(21A)가 패드(14p) 및 패드(34p)와 접하도록 기판 접속 부재(20A)가 배치되어 있다. 기판 접속 부재(20A)(코어(21A))는, 기판 접속 부재(20)(코어(21))보다 작은 직경이다. 코어(21A) 및 도전 재료(22A)의 재료는, 예를 들면, 코어(21) 및 도전 재료(22)의 재료와 같게 할 수 있다.The substrate connecting member 20A has a substantially spherical core 21A and a conductive material 22A covering the outer circumferential surface of the core 21A. The substrate connecting member 20A is disposed so that the core 21A contacts the pad 14p and the pad 34p. The substrate connecting member 20A (core 21A) has a smaller diameter than the substrate connecting member 20 (core 21). The material of the core 21A and the conductive material 22A may be the same as the material of the core 21 and the conductive material 22, for example.

이와 같이, 솔더 레지스트층(15)에 개구부(15y)를 설치하고, 개구부(15y) 내에 수지 필름(55)을 배치함으로써, 기판(10)과 기판(30)의 접속하는 영역의 간격을 좁게 할 수 있다. 이에 의해, 기판 접속 부재(20)보다 작은 직경의 기판 접속 부재(20A)(코어(21)보다 작은 직경의 코어(21A))가 사용 가능하게 된다. 그 결과, 전자 부품 내장 기판(1A)을 전자 부품 내장 기판(1)보다 박형화할 수 있다.As described above, by providing the opening 15y in the solder resist layer 15 and arranging the resin film 55 in the opening 15y, the interval between the regions where the substrate 10 and the substrate 30 are connected is narrowed . Thereby, the substrate connecting member 20A (core 21A having a smaller diameter than the core 21) having a diameter smaller than that of the substrate connecting member 20 can be used. As a result, the electronic component built-in board 1A can be made thinner than the electronic component built-in board 1.

또한, 기판 접속 부재(20A)가 기판 접속 부재(20)보다 작은 직경화된 것에 의해(코어 부재(21A)가 코어 부재(21A)보다 작은 직경을 가짐), 전자 부품 내장 기판(1A)의 기판 접속 부재(20A) 사이의 피치는, 전자 부품 내장 기판(1)의 기판 접속 부재(20) 사이의 피치보다 협피치화가 가능하게 된다. 기판 접속 부재(20A) 사이의 협피치화의 결과, 전자 부품 내장 기판(1A)의 평면적인 사이즈도 소형화될 수 있다.The substrate connecting member 20A is smaller in diameter than the substrate connecting member 20 (the core member 21A has a smaller diameter than the core member 21A) The pitch between the connecting members 20A can be narrower than the pitch between the board connecting members 20 of the electronic component built-in board 1 at a narrower pitch. As a result of the narrow pitch between the board connecting members 20A, the planar size of the electronic component built-in board 1A can also be reduced.

<제1 실시예의 변형예2>&Lt; Modification 2 of First Embodiment >

제1 실시예의 변형예2에서, 제1 실시예의 전자 부품 내장 기판(1)의 두께를 변경하지 않고, 제1 실시예보다 기판 접속 부재를 작은 직경화할 수 있다. 변형예2에 있어서, 동일한 구성 요소에는 제1 실시예와 동일한 참조 부호가 부여되고 추가적인 설명은 생략한다.In the second modification of the first embodiment, the substrate connecting member can be made smaller in diameter than the first embodiment without changing the thickness of the electronic component built-in substrate 1 of the first embodiment. In Modification 2, the same constituent elements are given the same reference numerals as those in the first embodiment, and a further explanation will be omitted.

도 6은, 제1 실시예의 변형예2에 따른 전자 부품 내장 기판을 예시하는 단면도이다. 도 6을 참조하면, 전자 부품 내장 기판(1B)은, 기판(10)이 기판(10B)으로, 기판 접속 부재(20)가 기판 접속 부재(20B)로 치환된 점이, 제1 실시예에 따른 전자 부품 내장 기판(1)(도 1 참조)과 상이하다.6 is a cross-sectional view illustrating an electronic component built-in substrate according to a second modification of the first embodiment. 6, the electronic component built-in board 1B is different from the electronic component built-in board 1B in that the board 10 is replaced with the board 10B and the board connecting member 20 is replaced with the board connecting member 20B. And is different from the electronic component built-in substrate 1 (see Fig. 1).

도 6에 나타낸 바와 같이, 기판(10B)에 있어서, 배선층(14)에 형성된 높이 증가부(14B)를 포함한다. 높이 증가부(14B)는 기판(30) 측에 돌출하는 도전성을 갖는다. 높이 증가부(14B)는, 기판 접속 부재(20B)의 코어(21B)와 접하는 배선층(14)의 부분이 된다. 높이 증가부(14B)는, 예를 들면, 배선층(14)을 형성한 후, 배선층(14)의 소정 영역을 마스크하여, 마스크되지 않은 배선층(14)의 영역(노출된 영역)에 구리 도금 처리를 행함으로써 형성될 수 있다.As shown in Fig. 6, includes a height increasing portion 14B formed on the wiring layer 14 in the substrate 10B. The height increasing portion 14B has a conductivity that protrudes toward the substrate 30 side. The height increasing portion 14B is a portion of the wiring layer 14 in contact with the core 21B of the board connecting member 20B. The height increasing portion 14B is formed by, for example, forming a wiring layer 14 and then masking a predetermined region of the wiring layer 14 to cover the region (exposed region) of the unmasked wiring layer 14 by copper plating As shown in FIG.

또한, 솔더 레지스트층(15)에는 개구부(15x)가 형성된다. 또한, 개구부(15x)의 주위에는, 절연성의 높이 증가부(15B)가 형성된다. 높이 증가부(15B)는 높이 증가부(14B)의 외주 측으로부터 돌출하도록 형성될 수 있다. 환언하면, 높이 증가부(14B)의 표면은, 높이 증가부(15B)의 표면에 비해 오목한 위치에 마련된다. 높이 증가부(15B)의 형상으로 인해, 기판 접속 부재(20B)의 위치 결정이 용이해진다. 높이 증가부(15B)는, 예를 들면, 솔더 레지스트층(15)을 형성 후, 솔더 레지스트층(15)의 소정 영역을 마스크하고, 마스크되지 않은 솔더 레지스트층(15)의 영역(노출된 영역)에 수지를 도포한 후 도포된 수지를 경화시킴으로써 형성될 수 있다.In addition, an opening 15x is formed in the solder resist layer 15. An insulating height increasing portion 15B is formed around the opening 15x. The height increasing portion 15B may be formed so as to protrude from the outer peripheral side of the height increasing portion 14B. In other words, the surface of the height increasing portion 14B is provided at a concave position relative to the surface of the height increasing portion 15B. Due to the shape of the height increasing portion 15B, positioning of the substrate connecting member 20B is facilitated. The height increasing portion 15B is formed by masking a predetermined region of the solder resist layer 15 after forming the solder resist layer 15 and forming a region of the unmasked solder resist layer 15 ), And then curing the applied resin.

기판 접속 부재(20B)는, 대략 구 형상의 코어(21B) 및 코어(21B)의 외주면을 둘러싸는 도전 재료(22B)를 구비한다. 기판 접속 부재(20B)는, 코어(21B)가 개구부(15x)로부터 노출하는 높이 증가부(14B)의 패드(14p) 및 개구부(35x)로부터 노출하는 패드(34p)와 접하도록 배치되어 있다. 기판 접속 부재(20B)(코어(21B))는, 기판 접속 부재(20)(코어(21))보다 작은 직경이다. 코어(21B) 및 도전 재료(22B)의 재료는, 예를 들면, 코어(21) 및 도전 재료(22)의 재료와 같게 할 수 있다. 전자 부품 내장 기판(1B)의 두께는, 전자 부품 내장 기판(1)과 동일하다.The substrate connecting member 20B includes a substantially spherical core 21B and a conductive material 22B surrounding the outer peripheral surface of the core 21B. The substrate connecting member 20B is arranged such that the core 21B is in contact with the pad 14p of the height increasing portion 14B exposed from the opening 15x and the pad 34p exposed from the opening 35x. The substrate connecting member 20B (core 21B) has a smaller diameter than the substrate connecting member 20 (core 21). The material of the core 21B and the conductive material 22B may be the same as the material of the core 21 and the conductive material 22, for example. The thickness of the electronic component built-in board 1B is the same as that of the electronic component embedded board 1. [

이와 같이, 배선층(14)에 높이 증가부(14B)를 형성함으로써, 전자 부품 내장 기판(1B)의 두께가 전자 부품 내장 기판(1)의 두께와 동일해도, 기판(10B)과 기판(30)과의 접속의 간격을 좁게 할 수 있다. 따라서, 기판 접속 부재(20)보다 작은 직경의 기판 접속 부재(20B)(코어 부재(21)보다 작은 직경의 코어 부재(21B))를 사용 가능하게 된다.By forming the height increasing portion 14B in the wiring layer 14 as described above, even if the thickness of the electronic component built-in board 1B is equal to the thickness of the electronic component built-in board 1, Can be narrowed. Therefore, the substrate connecting member 20B (the core member 21B having a smaller diameter than the core member 21) having a smaller diameter than the substrate connecting member 20 can be used.

또한, 기판 접속 부재(20B)(코어(21)보다 작은 직경의 코어 부재(21B))가 기판 접속 부재(20)보다 작은 직경화 가능한 것에 의해, 전자 부품 내장 기판(1B)의 기판 접속 부재(20B) 사이가, 전자 부품 내장 기판(1)의 기판 접속 부재(20) 사이보다 협피치화가 가능하게 된다. 그 결과, 전자 부품 내장 기판(1B)의 평면적인 사이즈도 전자 부품 내장 기판(1)보다 소형화할 수 있다.The substrate connecting member 20B (the core member 21B having a smaller diameter than the core 21) can be made smaller in diameter than the substrate connecting member 20, 20B can be narrower than the pitch between the board connecting members 20 of the electronic component built-in board 1. As a result, the planar size of the electronic component built-in board 1B can be made smaller than the electronic component embedded board 1. [

<제1 실시예의 응용예>&Lt; Application example of the first embodiment &

제1 실시예의 응용예에서는, 제1 실시예에 따른 전자 부품 내장 기판(1)의 일면에 반도체 패키지가 탑재된다. 응용예에 있어서, 동일한 구성 요소에는 제1 실시예와 동일한 참조 부호가 부여되고 추가적인 설명은 생략한다.In the application example of the first embodiment, the semiconductor package is mounted on one surface of the electronic component built-in substrate 1 according to the first embodiment. In the application example, the same components are given the same reference numerals as those in the first embodiment, and a further explanation will be omitted.

도 7은, 제1 실시예에 따른 전자 부품 내장 기판의 응용예를 나타낸 단면도이다. 도 7을 참조하면, 제1 실시예에 따른 전자 부품 내장 기판(1)은 반도체 패키지(100)에 적용된다. 반도체 패키지(100)는, 전자 부품 내장 기판(1) 상에, 외부 접속 단자(200)를 개재하여, 반도체 패키지(300)가 탑재된 구조를 갖는다. 또한, 전자 부품 내장 기판(1)의 패드(36p)에는, 솔더 볼 등의 외부 접속 단자(160)가 설치되어 있다. 반도체 패키지(300)는, 주로 배선 기판(310)과, 반도체 칩(410)과, 반도체 칩(430)과, 봉지 수지(450)를 갖는다.7 is a cross-sectional view showing an application example of the electronic component built-in substrate according to the first embodiment. Referring to Fig. 7, the electronic component built-in substrate 1 according to the first embodiment is applied to the semiconductor package 100. Fig. The semiconductor package 100 has a structure in which the semiconductor package 300 is mounted on the electronic component built-in substrate 1 with the external connection terminal 200 interposed therebetween. An external connection terminal 160 such as a solder ball is provided on the pad 36p of the electronic component built-in substrate 1. [ The semiconductor package 300 mainly includes a wiring board 310, a semiconductor chip 410, a semiconductor chip 430, and a sealing resin 450.

배선 기판(310)은, 절연층(320)과, 절연층(320)의 일면에 형성된 배선층(330)과, 절연층(320)의 일면에 배선층(330)을 덮도록 형성된 솔더 레지스트층(340)을 갖는다. 또한, 배선 기판(310)은, 절연층(320)의 다른 면에 형성된 배선층(350)과, 절연층(320)의 다른 면에 배선층(350)을 덮도록 형성된 솔더 레지스트층(360)과, 배선층(330)과 배선층(350)을 접속하는 관통 전극(370)을 갖는다. 관통 전극(370)은, 절연층(320)을 관통하는 스루 홀 내에 설치되어 있다.The wiring board 310 includes an insulating layer 320, a wiring layer 330 formed on one surface of the insulating layer 320, and a solder resist layer 340 formed to cover the wiring layer 330 on one surface of the insulating layer 320 ). The wiring board 310 includes a wiring layer 350 formed on the other surface of the insulating layer 320 and a solder resist layer 360 formed to cover the wiring layer 350 on the other surface of the insulating layer 320, And a penetrating electrode 370 connecting the wiring layer 330 and the wiring layer 350. The penetrating electrode 370 is provided in a through hole passing through the insulating layer 320.

솔더 레지스트층(340)은, 개구부(340x 및 340y)를 갖는다. 개구부(340x 및 340y) 내에는 배선층(330)의 일부가 노출하고 있다. 개구부(340x) 내에 노출하는 배선층(330)은 패드(330p)를 구성한다. 개구부(340y) 내에 노출하는 배선층(330)의 일부가 패드(330q)를 구성하고 있다. 솔더 레지스트층(360)은, 개구부(360x)를 갖는다. 개구부(360x) 내에는 배선층(350)의 일부가 노출하고 있다. 개구부(360x) 내에 노출하는 배선층(350)의 일부는, 패드(350p)를 구성하고 있다. 패드(350p)는, 솔더 볼 등의 외부 접속 단자(200)를 개재하여, 전자 부품 내장 기판(1)의 패드(12p)와 전기적으로 접속되어 있다.The solder resist layer 340 has openings 340x and 340y. A part of the wiring layer 330 is exposed in the openings 340x and 340y. The wiring layer 330 exposed in the opening 340x constitutes a pad 330p. A part of the wiring layer 330 exposed in the opening 340y constitutes the pad 330q. The solder resist layer 360 has an opening 360x. A part of the wiring layer 350 is exposed in the opening 360x. A part of the wiring layer 350 exposed in the opening 360x constitutes a pad 350p. The pad 350p is electrically connected to the pad 12p of the electronic component built-in substrate 1 via an external connection terminal 200 such as a solder ball.

배선 기판(310)의 솔더 레지스트층(340) 상에는, 반도체 칩(410)이 페이스 업(face-up) 상태로 적층되어 있다. 반도체 칩(410)의 전극 패드(도시 생략)는, 본딩 와이어(420)를 개재하여, 배선 기판(310)의 패드(330p)와 전기적으로 접속되어 있다.On the solder resist layer 340 of the wiring board 310, the semiconductor chips 410 are laminated in a face-up state. An electrode pad (not shown) of the semiconductor chip 410 is electrically connected to the pad 330p of the wiring board 310 via the bonding wire 420. [

반도체 칩(410) 상의 전극 패드가 형성되어 있지 않은 부분에는, 반도체 칩(430)이 적층되어 있다. 반도체 칩(430)은 페이스 업 상태로 적층된다. 반도체 칩(430)의 전극 패드(도시 생략)는, 본딩 와이어(440)를 개재하여, 배선 기판(310)의 패드(330q)와 전기적으로 접속되어 있다. 반도체 칩(410), 본딩 와이어(420), 반도체 칩(430), 및 본딩 와이어(440)는, 배선 기판(310)의 솔더 레지스트층(340) 상에 설치된 봉지 수지(450)에 의해 봉지되어 있다.A semiconductor chip 430 is stacked on a portion of the semiconductor chip 410 where no electrode pad is formed. The semiconductor chip 430 is stacked in a face-up state. An electrode pad (not shown) of the semiconductor chip 430 is electrically connected to the pad 330q of the wiring board 310 via a bonding wire 440. [ The semiconductor chip 410, the bonding wire 420, the semiconductor chip 430 and the bonding wire 440 are sealed with the sealing resin 450 provided on the solder resist layer 340 of the wiring substrate 310 have.

이와 같이, 전자 부품 내장 기판(1) 상에 반도체 패키지(300)를 탑재한 반도체 패키지(100)를 실현할 수 있다. 예를 들면, 전자 부품 내장 기판(1)에는 로직계의 반도체 칩(50)을 내장하는 한편, 반도체 패키지(300)에는 메모리계의 반도체 칩(410, 430)을 탑재할 수 있다. 반도체 패키지(300)에 탑재하는 반도체 칩의 수는 2개로는 한정되지 않는다. 예를 들면, 반도체 패키지(300)에는 1개 또는 3개 이상의 반도체 칩이 탑재될 수 있다.As described above, the semiconductor package 100 in which the semiconductor package 300 is mounted on the electronic component built-in substrate 1 can be realized. For example, the logic-based semiconductor chip 50 is embedded in the electronic component-embedded substrate 1, and the semiconductor-based semiconductor chip 410, 430 can be mounted on the semiconductor package 300. The number of semiconductor chips mounted on the semiconductor package 300 is not limited to two. For example, one or three or more semiconductor chips may be mounted on the semiconductor package 300.

따라서, 본 발명의 상술한 실시예에서, 박형화 가능한 전자 부품 내장 기판을 제공할 수 있다.Therefore, in the above-described embodiment of the present invention, it is possible to provide a board with a built-in electronic component.

본원에서 열거되는 모든 예 및 조건적 언어는 본 분야에서 한 단계 나아간 본 발명자에 의해 기여된 본 발명 및 개념의 독자의 이해를 돕기 위한 교시적 목적을 의도하고 있고 이와 같이 구체적으로 열거되는 예 및 조건에 제한되지 않고, 명세서에서의 이러한 예의 구성은 본 발명의 우열을 나타내는 것에 관한 것도 아님을 이해해야 한다. 본 발명의 실시예를 상세히 설명했지만, 본 발명의 사상 및 범주에서 일탈하지 않고, 다양한 변형, 치환, 및 변화가 이루어질 수 있음을 이해해야 한다.All examples and conditional language recited herein are intended to be illustrative in nature to assist the reader in understanding the invention and concepts contributed by the inventor to the present invention which is one step further in this field, , It is to be understood that the construction of this example in the specification is not to be construed as indicating the superiority of the present invention. Although the embodiments of the present invention have been described in detail, it should be understood that various changes, substitutions, and alterations can be made therein without departing from the spirit and scope of the invention.

예를 들면, 제1 기판(10)이나 제2 기판(30)으로서, 제1 기판(10)이나 제2 기판(30)보다 다층의 배선층이나 절연층이 형성된 빌드업 기판을 사용해도 상관없다. 그때, 코어리스의 빌드업 기판 등을 사용해도 상관없다. 혹은, 제1 기판(10)이나 제2 기판(20)으로서, 실리콘 기판이나 세라믹 기판을 사용해도 상관없다.For example, as the first substrate 10 or the second substrate 30, a buildup substrate in which a multilayer wiring layer or an insulating layer is formed more than the first substrate 10 or the second substrate 30 may be used. At this time, a build-up substrate of a core-less substrate or the like may be used. Alternatively, a silicon substrate or a ceramic substrate may be used as the first substrate 10 or the second substrate 20.

또한, 전자 부품 내장 기판의 제조 공정에 있어서, 수지 필름(55)을 사전에 기판(10)의 표면에 첩부해 두고, 반도체 칩(50)의 배면 및 언더필 수지(42)의 단면에 수지 필름(55)을 접착해도 된다.The resin film 55 is previously stuck to the surface of the substrate 10 and the resin film 55 is formed on the back surface of the semiconductor chip 50 and the end surface of the underfill resin 42 55 may be bonded.

1, 1A, 1B 전자 부품 내장 기판
10, 10B, 30 기판
11, 31, 33, 320 절연층
11x, 31x, 33x 비어 홀
12, 14, 32, 34, 36, 330, 350 배선층
12p, 14p, 34p, 36p, 330p, 330q, 350p 패드
13, 15, 35, 37, 340, 360 솔더 레지스트층
13x, 15x, 15y, 35x, 37x, 340x, 340y, 360x 개구부
14B, 15B 높이 증가부
20 기판 접속 부재
21, 21A, 21B 코어
22, 22A, 22B 도전 재료
41 접합부
42 언더필 수지
50, 410, 430 반도체 칩
51 칩 본체
52 돌기 전극
55 수지 필름
60 몰드 수지
100, 300 반도체 패키지
160, 200 외부 접속 단자
310 배선 기판
370 관통 전극
420, 440 본딩 와이어
450 봉지 수지
500 픽업 지그1, 1A, 1B Electronic component embedded board
10, 10B, 30 substrate
11, 31, 33, 320 insulation layer
11x, 31x, 33x via holes
12, 14, 32, 34, 36, 330, 350 wiring layers
12p, 14p, 34p, 36p, 330p, 330q, 350p pad
13, 15, 35, 37, 340, 360 solder resist layer
13x, 15x, 15y, 35x, 37x, 340x, 340y, 360x openings
14B, 15B,
20 substrate connecting member
21, 21A, 21B cores
22, 22A, 22B conductive material
41 junction
42 underfill resin
50, 410, 430 Semiconductor chip
51 chip body
52 protruding electrode
55 resin film
60 Mold Resin
100, 300 semiconductor packages
160, 200 External connection terminal
310 wiring board
370 penetrating electrode
420, 440 bonding wire
450 resin bags
500 Pickup Jig

Claims (11)

제1 기판과,
상기 제1 기판 상에 실장되며, 측면을 포함하는 전자 부품과,
상기 제1 기판 상에 설치되며, 상기 전자 부품의 측면을 피복하는 제1 수지와,
상기 전자 부품 및 상기 제1 수지의 상방에 설치되며, 상기 제1 기판 상에 적층된 제2 기판과,
상기 제1 기판과 상기 제2 기판 사이에 설치되며, 상기 제1 기판과 상기 제2 기판을 전기적으로 접속하는 기판 접속 부재와,
상기 전자 부품과 상기 제 2 기판 사이 및 상기 제1 수지와 상기 제2 기판 사이를 충전하는 제2 수지와,
상기 제1 기판과 상기 제2 기판 사이를 충전하며, 상기 기판 접속 부재, 상기 전자 부품, 상기 제1 수지, 및 상기 제2 수지를 봉지(encapsulation)하는 제3 수지를 포함하는 전자 부품 내장 기판.A first substrate,
An electronic component mounted on the first substrate, the electronic component including a side surface;
A first resin provided on the first substrate and covering a side surface of the electronic component;
A second substrate disposed above the electronic component and the first resin, the second substrate being laminated on the first substrate;
A substrate connecting member provided between the first substrate and the second substrate and electrically connecting the first substrate and the second substrate;
A second resin filling between the electronic component and the second substrate and between the first resin and the second substrate;
And a third resin filling the space between the first substrate and the second substrate and encapsulating the substrate connecting member, the electronic component, the first resin, and the second resin. 제1항에 있어서,
상기 전자 부품은 상면을 포함하고,
상기 제1 수지는 상면을 포함하고,
상기 전자 부품의 상면은 상기 제1 수지의 상면으로부터 노출되고,
상기 전자 부품의 상면과 상기 제1 수지의 상면이 서로 동일 평면이 되는 전자 부품 내장 기판.The method according to claim 1,
Wherein the electronic component includes an upper surface,
Wherein the first resin comprises an upper surface,
The upper surface of the electronic component is exposed from the upper surface of the first resin,
Wherein an upper surface of the electronic component and an upper surface of the first resin are flush with each other. 제1항에 있어서,
상기 전자 부품은 반도체 칩이고,
상기 반도체 칩은 회로 형성면을 포함하고,
상기 반도체 칩은, 상기 회로 형성면이 상기 제1 기판을 향한 상태로 상기 제1 기판에 플립칩 본딩되고,
상기 회로 형성면과 상기 제1 기판 사이에는 상기 제1 수지가 충전되는 전자 부품 내장 기판.The method according to claim 1,
The electronic component is a semiconductor chip,
Wherein the semiconductor chip includes a circuit formation surface,
Wherein the semiconductor chip is flip-chip bonded to the first substrate with the circuit formation surface facing the first substrate,
And the first resin is filled between the circuit formation surface and the first substrate. 제1항에 있어서,
상기 기판 접속 부재는 코어와, 상기 코어의 외주면을 피복하는 도전 부재를 구비하고,
상기 제1 기판은 제1 패드를 포함하고,
상기 제2 기판은 제2 패드를 포함하고,
상기 코어는, 상기 제1 패드 및 상기 제2 패드에 접하고 있는 전자 부품 내장 기판.The method according to claim 1,
Wherein the substrate connecting member comprises a core and a conductive member covering the outer peripheral surface of the core,
Wherein the first substrate comprises a first pad,
The second substrate includes a second pad,
And the core is in contact with the first pad and the second pad. 제4항에 있어서,
상기 제2 패드는, 상기 제1 기판 측으로 돌출하는 높이 증가부를 포함하는 전자 부품 내장 기판.5. The method of claim 4,
And the second pad includes a height increasing portion protruding toward the first substrate. 제1항에 있어서,
상기 제2 기판은 개구부를 포함하는 솔더 레지스트층을 포함하고,
상기 제2 수지는, 상기 전자 부품과 상기 개구부 사이 및 상기 제1 수지와 상기 개구부 사이를 충전하는 전자 부품 내장 기판.The method according to claim 1,
Wherein the second substrate comprises a solder resist layer comprising an opening,
And the second resin is filled between the electronic component and the opening and between the first resin and the opening. 제1 기판 상에 측면을 포함하는 전자 부품을 실장함과 함께, 상기 제1 기판 상에 상기 전자 부품의 측면을 피복하는 제1 수지를 형성하는 공정과,
상기 전자 부품 상에 및 상기 제1 수지 상에, 반경화 상태의 제2 수지를 첩부(貼付)하는 공정과,
제2 기판에 기판 접속 부재를 탑재하는 공정과,
상기 제1 기판과 상기 제2 기판을 상기 기판 접속 부재를 개재하여 전기적으로 접속함과 함께, 상기 전자 부품과 상기 제2 기판 사이 및 상기 제1 수지와 상기 제2 기판 사이에 상기 제2 수지를 충전하는 공정과,
상기 제1 기판과 상기 제2 기판 사이에, 상기 기판 접속 부재, 상기 전자 부품, 상기 제1 수지, 및 상기 제2 수지를 봉지하는 제3 수지를 충전하는 공정을 포함하는 전자 부품 내장 기판의 제조 방법.A step of mounting an electronic component including a side surface on a first substrate and forming a first resin covering a side surface of the electronic component on the first substrate;
A step of sticking a second resin in a semi-cured state on the electronic component and on the first resin,
Mounting a substrate connecting member on a second substrate,
The first substrate and the second substrate are electrically connected to each other via the substrate connecting member and the second resin is interposed between the electronic component and the second substrate and between the first resin and the second substrate, A charging step,
And filling the substrate connecting member, the electronic component, the first resin, and a third resin that seals the second resin between the first substrate and the second substrate. Way. 제7항에 있어서,
상기 제1 기판과 상기 제2 기판을 전기적으로 접속함과 함께, 상기 제2 수지를 충전하는 공정은,
상기 전자 부품, 상기 제1 수지, 및 상기 기판 접속 부재를 상기 전자 부품 내장 기판의 내측을 향하도록 위치 결정하고, 상기 제1 기판 상에 상기 제2 기판을 적층하고, 상기 기판 접속 부재 및 상기 제2 수지를 가열하면서 상기 제2 기판을 상기 제1 기판 측으로 가압함으로써 행해지는 전자 부품 내장 기판의 제조 방법.8. The method of claim 7,
Wherein the step of electrically connecting the first substrate and the second substrate and filling the second resin comprises:
Positioning the electronic component, the first resin, and the board connecting member so as to face the inside of the electronic component built-in board; stacking the second board on the first board; 2 is performed by pressing the second substrate toward the first substrate while heating the resin. 제7항에 있어서,
상기 제1 수지를 형성하는 공정은,
상기 제1 기판에 반경화 상태의 제1 수지를 첩부하는 공정과,
상기 전자 부품과 상기 제1 기판을 전기적으로 접속함과 함께, 상기 전자 부품의 상면을 노출하고 상기 전자 부품의 측면을 피복하는 상기 제1 수지를 형성하는 공정을 포함하고,
상기 전자 부품과 상기 제1 기판을 전기적으로 접속함과 함께, 상기 제1 수지를 형성하는 공정은, 상기 전자 부품을 반경화 상태의 상기 제 1 수지 상방에서 상기 제1 수지 내로 압입함으로써 행해지는 전자 부품 내장 기판의 제조 방법.8. The method of claim 7,
Wherein the step of forming the first resin comprises:
A step of attaching a semi-cured first resin to the first substrate,
And a step of electrically connecting the electronic component to the first substrate and forming the first resin that exposes an upper surface of the electronic component and covers a side surface of the electronic component,
Wherein the step of electrically connecting the electronic component and the first substrate and forming the first resin includes the step of forming an electronic component by pressing the electronic component into the first resin from above the first resin in a semi- A method of manufacturing a component - embedded board. 제7항에 있어서,
상기 제1 수지를 형성하는 공정은,
상기 전자 부품의 상면과 상기 제1 수지의 상면이 서로 동일 평면이 되도록 상기 제1 수지를 형성하는 공정을 포함하는 전자 부품 내장 기판의 제조 방법.8. The method of claim 7,
Wherein the step of forming the first resin comprises:
And forming the first resin so that the upper surface of the electronic component and the upper surface of the first resin are flush with each other. 제7항에 있어서,
상기 전자 부품은 회로 형성면을 포함하는 반도체 칩이고,
상기 제1 수지를 형성하는 공정은, 회로 형성면을 상기 제1 기판에 플립칩 본딩하고, 상기 회로 형성면과 상기 제1 기판 사이에 상기 제1 수지를 충전하는 공정을 포함하는 전자 부품 내장 기판의 제조 방법.8. The method of claim 7,
Wherein the electronic component is a semiconductor chip including a circuit formation surface,
Wherein the step of forming the first resin includes a step of flip chip bonding the circuit formation surface to the first substrate and a step of filling the first resin between the circuit formation surface and the first substrate, &Lt; / RTI &gt;
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