KR20140091610A - 커맨드/어드레스 레지스터 디바이스 내에 저장된 데이터에의 액세스 - Google Patents

커맨드/어드레스 레지스터 디바이스 내에 저장된 데이터에의 액세스 Download PDF

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KR20140091610A
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Abstract

데이터 버스에 접속되지 않은 레지스터는 데이터를 어드레스 버스를 통해, 데이터 버스에 접속된 디바이스에 전달함으로써 판독되며, 이로부터, 데이터 버스에 접속되어 있는 디바이스에 의해 데이터가 판독된다. 레지스터는 어드레스 버스를 통해, 어드레스 버스 및 데이터 버스 둘 다에 접속된 메모리 디바이스에 접속되는 레지스터 디바이스 내에 존재한다. 호스트 프로세서는 정보를 어드레스 버스를 통해 메모리 디바이스 상의 레지스터에 전달하도록 레지스터 디바이스를 트리거한다. 그러면, 호스트 프로세서는 메모리 디바이스의 레지스터로부터 정보를 판독한다.

Description

커맨드/어드레스 레지스터 디바이스 내에 저장된 데이터에의 액세스{ACCESSING DATA STORED IN A COMMAND/ADDRESS REGISTER DEVICE}
<분야>
본 발명의 실시예들은 일반적으로 메모리 디바이스에 관한 것이고, 더 구체적으로는 메모리 어드레스 또는 커맨드 버스 상에서 레지스터 디바이스 내에 저장된 데이터에 액세스하는 것에 관한 것이다.
<저작권 경고/허가>
본 특허 문서의 개시내용의 일부는 저작권의 보호를 받는 자료를 포함할 수 있다. 저작권 소유자는 누구든 본 특허 문서 또는 특허의 개시 내용을 특허청의 특허 파일 또는 기록에 나타나 있는 대로 복제하는 것에는 반대하지 않지만, 그 외에는 어떤 것이라도 저작권 모두가 보존된다. 저작권 경고는 아래에 기술되는 모든 데이터와 첨부 도면들은 물론, 아래에 기술되는 임의의 소프트웨어에 적용된다 (Copyright ⓒ 2011, Intel Corporation, All Rights Reserved).
일부 메모리 서브시스템들은 메모리 서브시스템 내의 커맨드 또는 구성에 관련된 값들을 저장하기 위해 메모리 서브시스템의 어드레스 또는 커맨드 버스에 접속된 레지스터 디바이스들을 포함한다. 전통적으로, 그러한 데이터에 액세스하기 위한 좋은 방법이 없다. 따라서, 구성을 목적으로 레지스터 내에 저장된 데이터(예를 들어, 모드 레지스터 내에 저장된 데이터), 또는 디버그 또는 에러 검출을 목적으로 저장된 데이터(예를 들어, C/A 레지스터 디바이스 내에 저장된 데이터), 또는 다른 그러한 레지스터 내의 다른 데이터는 쉽게 액세스가능하지 않다.
데이터에 액세스하기 위한 한가지 선택안은 메모리 서브시스템의 데이터 버스에의 접속을 포함하는 것이다. 그러한 선택안은 하드웨어(추가의 핀) 및 트레이스의 라우팅에 관련하여 비용이 매우 많이 든다. 다른 선택안은 기존 버스 또는 다른 접속의 용도 변경(repurposing)을 일시적으로 허용하기 위해, 디바이스를 특수한 상태(예를 들어, 관리 모드)로 하는 것이다. 그러한 선택안은 느린 접속을 야기하며, 디바이스의 계속된 동작을 허용하지 않고, 그러면서도 여전히 추가의 하드웨어를 필요로 할 수 있다. 다른 선택안은 레지스터 디바이스 상에 대역외 직렬 인터페이스를 제공하는 것인데, 이것 또한 하드웨어 및 라우팅 비용을 추가한다. 따라서, 최소의 하드웨어 요건으로 표준 커맨드를 갖고서, 메모리 서브시스템의 레지스터들 내에 저장된 데이터에 액세스하는 것을 허용하는 전통적인 메커니즘이 현재는 존재하지 않는다.
DDR(dual data rate) 메모리를 위한 더 신규한 표준을 지원하는 메모리 서브시스템은 메모리 디바이스 대신에 레지스터 디바이스에서 패리티 에러 체크(parity error checking)를 수행하기 위한 레지스터 및 로직을 제공하는 부가의 상황을 더한다. 예를 들어, DDR4(본 출원서의 출원 시점에서 여전히 개발 중인 표준)는 DRAM(dynamic random access memory) 디바이스의 커맨드/어드레스(C/A) 패리티 에러 체크를 허용할 것이다. 그러나, 패리티 에러를 판독하기 위한 메커니즘 없이, 여전히 커맨드는 실행을 위해 DRAM에 송신될 것이며, 이는 컴퓨팅 디바이스의 행잉(hanging)(예를 들어, "블루 스크린(blue screen)" 컨디션)을 야기할 것이다.
이하의 설명은 본 발명의 실시예들의 구현 예에 의해 주어지는 실례들을 포함하는 도면들의 논의를 포함한다. 도면은 제한이 아닌 예시로서 이해되어야 한다. 여기에서 이용될 때, 하나 이상의 "실시예"에 대한 언급은 본 발명의 적어도 하나의 구현에 포함된 특정한 특징, 구조 또는 특성을 설명하는 것으로서 이해되어야 한다. 따라서, 여기에서 나타나는 "일 실시예에서" 또는 "대안적인 실시예에서"와 같은 구문들은 본 발명의 다양한 실시예들 및 구현을 기술하며, 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 그러나, 그것들은 또한 반드시 상호 배타적이지도 않다.
도 1은 데이터 버스가 아니라 어드레스 또는 커맨드 버스를 통해 액세스가능한 레지스터를 갖는 메모리 서브시스템을 갖는 시스템의 실시예의 블록도이다.
도 2는 메모리 제어기와 DRAM 디바이스 사이에 레지스터를 갖는 메모리 서브시스템을 갖는 시스템의 실시예의 블록도이다.
도 3은 데이터 버스가 아니라 어드레스 또는 커맨드 버스를 통해 액세스가능한 레지스터를 갖는 메모리 서브시스템, 및 어드레스 또는 커맨드 버스, 및 데이터 버스 둘 다를 통해 액세스가능한 메모리 디바이스를 갖는 시스템의 실시예의 블록도이다.
도 4는 메모리 제어기와 DRAM 디바이스 사이에 레지스터 디바이스를 갖는 메모리 서브시스템을 갖는 시스템의 실시예의 블록도로서, 여기에서 레지스터 디바이스는 패리티 체크를 수행한다.
도 5는 데이터 버스가 아니라 어드레스 또는 커맨드 버스를 통해 액세스가능한 레지스터로부터의 데이터에 액세스하기 위한 프로세스의 실시예의 흐름도이다.
도 6은 메모리 서브시스템의 레지스터가 호스트 프로세서에 의해 간접적으로 액세스되는 컴퓨팅 시스템의 실시예의 블록도이다.
도 7은 메모리 서브시스템의 레지스터가 호스트 프로세서에 의해 간접적으로 액세스되는 이동 디바이스의 실시예의 블록도이다.
이하에 설명되는 실시예들의 일부 또는 전부를 도시할 수 있는 도면들의 설명을 포함하는 것은 물론, 여기에 제공되는 발명의 개념의 다른 잠재적인 실시예들 또는 구현들을 논의하는 소정의 세부사항들 및 구현들의 설명이 이어진다. 본 발명의 실시예의 개요가 이하에 제공되며, 도면들을 참조하는 더 상세한 설명이 이어진다.
여기에서 설명되는 바와 같이, 메모리 서브시스템 내의 레지스터는 어드레스 버스에 접속된다. 어드레스 버스에 대한 언급은 어드레스만을 반송하는 버스를 지칭할 수도 있고, 또는 어드레스 및 커맨드를 반송하는 버스를 지칭할 수도 있음을 이해할 것이다. 어드레스, 커맨드, 또는 어드레스와 커맨드의 조합 모두가 버스를 통해 송신된다는 점에서, 많은 어드레스 버스들이 어드레스 또는 커맨드 버스 둘 다이다. 여기에서 "어드레스 버스"에 대한 언급은 어드레스 또는 커맨드 버스를 지칭함을 이해할 것이다. 따라서, 레지스터는 데이터 버스가 아니라 어드레스 또는 커맨드 버스를 통해 액세스가능하다. 어드레스 버스를 통해 레지스터로부터 데이터 버스에 접속된 디바이스로 데이터를 전달함으로써 데이터가 판독될 수 있는데, 이에 의해, 레지스터가 데이터 버스에 접속되어 있지 않더라도 데이터는 데이터 버스를 통해 판독된다. 레지스터는 어드레스 버스를 통해, 어드레스 버스 및 데이터 버스 둘 다에 접속된 메모리 디바이스에 접속되는 레지스터 디바이스 내에 존재한다. 호스트 프로세서는 정보를 어드레스 버스를 통해 메모리 디바이스 상의 레지스터에 전달하도록 레지스터 디바이스를 트리거한다. 그러면, 호스트 프로세서는 메모리 디바이스의 레지스터로부터 정보를 판독한다. 그러한 판독 메커니즘을 이용하면, 레지스터의 "간접" 판독이 가능하다.
판독 메커니즘은 모드 레지스터 또는 패리티 에러 체크 레지스터 디바이스와 같이, 어드레스 버스에 연결된 임의의 레지스터 디바이스와 함께 작동한다. 따라서, 호스트 운영 체제의 정상적인 런타임 실행 동안, 특정한 메모리 구성이 액세스가능하다. 추가로, 패리티 에러를 유발한 특정 커맨드 또는 어드레스에 관한 데이터에 액세스하는 것이 가능하며, 이것은 호스트 시스템의 액세스 및 결함을 방지할 수 있다. 따라서, 설명된 판독 메커니즘을 통해, 메모리 커맨드 내에 에러가 발생할 때, 시스템의 에러 복구를 수행하는 것이 가능하다.
레지스터의 간접 판독은 제안된 DDR4 시스템에서 잘 작동한다. DDR4는 C/A 패리티 에러 체크를 수행할 수 있고, 문제가 되는 커맨드들(offending commands)을 저장할 수 있는 레지스터 디바이스를 지정한다. 따라서, DDR4에서, 커맨드는 실행 전에 중단될 수 있고, 문제가 되는 커맨드에 액세스하는 메커니즘은 그 문제가 되는 커맨드를 정확하게 지정하는 데에 도움이 되며, 이는 결국 에러 복구에 도움을 준다.
도 1은 데이터 버스가 아니라 어드레스 버스를 통해 액세스가능한 레지스터를 갖는 메모리 서브시스템을 갖는 시스템의 실시예의 블록도이다. 시스템(100)은 분리된 레지스터(isolated register)(130)가 호스트 프로세서(110)로부터 분리되는 컴퓨팅 디바이스 또는 이동 디바이스를 나타낸다. 호스트 프로세서(110)는 메모리 서브시스템(120) 내에 저장된 명령어들을 실행한다. 호스트 프로세서(110)는 일반적으로 데이터에 액세스하기 위한 커맨드를 발행한다. 커맨드는 물리 또는 가상 어드레스를 포함할 수 있으며, 그것은 메모리 서브시스템(120)의 메모리 디바이스들 내의 특정 메모리 위치를 가리킨다.
분리된 레지스터(130)는 호스트 프로세서(110)에 의해 직접 액세스되지 않는다. 따라서, 레지스터(130)는 역시 메모리 제어기 및 메모리 디바이스에 접속된 어드레스 버스와 같은 메모리 서브시스템(120)의 요소들에 접속되어 있더라도, 호스트 프로세서(110)에 의한 직접 액세스로부터 "분리"된다(더 상세한 예를 위해 이하의 도 2 및 도 3을 참조). 시스템(100)은 프로세서(110)에 의한 실행을 위해 데이터 및 코드 또는 명령어들을 메모리 서브시스템(120)에 로딩하기 위해, 본 기술분야에 알려져 있는 제어 메커니즘을 포함한다.
일 실시예에서, 호스트 프로세서(110)는 데이터가 레지스터(130)에 저장되게 하는 커맨드를 발행하며, 그러면 그것은 호스트 프로세서(110)에 의해 직접 액세스될 수 없다. 예들은 모드 레지스터 값들, 소정의 디버그 값들, 패리티 에러 정보, 또는 다른 정보를 포함한다. 그러한 실시예에서, 호스트 프로세서(110)는 레지스터가 그것의 컨텐츠를 메모리 서브시스템(120)의 메모리 디바이스 상의 레지스터에 복사 또는 전달하게 하기 위해 레지스터(130)에 전송(forward)되는 커맨드를 발행한다. 메모리 디바이스는 데이터 버스에 접속되고, 따라서 데이터를 호스트 프로세서(110)에 의해 판독가능한 데이터 버스에 로딩함으로써, 호스트 프로세서(110)로부터의 커맨드에 응답할 수 있다.
일 실시예에서, BIOS(basic input/output system)(140)는 레지스터(130)의 판독을 트리거하고 그에 저장된 컨텐츠를 처리하기 위해 호스트 프로세서(110)에 의해 실행될 수 있는 코드를 포함한다. 예를 들어, 호스트 프로세서(110)는 소정의 이벤트들의 발생 시에 BIOS(140)에 저장된 디버그 또는 에러 정정 코드에 액세스하도록 구성될 수 있다. 따라서, 호스트 프로세서(110)는 레지스터(130)의 컨텐츠에 액세스할 디버그 상태 또는 에러 정정 상태를 실행하고, 판독된 컨텐츠에 응답하여 어떤 액션을 취할지를 결정하게 될 수 있다.
도 2는 메모리 제어기와 DRAM 디바이스 사이에 레지스터를 갖는 메모리 서브시스템을 갖는 시스템의 실시예의 블록도이다. 시스템(200)은 레지스터가 메모리 제어기(220)와 DRAM(240) 사이에 위치되어 있는 컴퓨팅 디바이스 또는 이동 디바이스를 나타내며, 도 1의 시스템(100)의 일례일 수 있다. 호스트 프로세서(210)는 메모리 서브시스템(202) 내에 저장된 명령어들을 실행한다. 호스트 프로세서(210)는 명령어들의 실행을 위해 DRAM(240)에 저장된 데이터 또는 코드에 액세스할 수 있다. 일 실시예에서, 메모리 서브시스템(202)은 DRAM(240) 외에, 다른 메모리 자원들(도시되지 않음)을 포함한다.
호스트 프로세서(210)는 그것이 호스트 버스(212)를 통해 메모리 제어기(220)에 송신하는 커맨드 또는 요청을 생성함으로써 DRAM(240)에 액세스한다. 호스트 버스(212)는 호스트 프로세서(210)가 메모리 액세스에 관련된 커맨드 또는 요청을 제공할 수 있는 임의의 접속을 나타낸다. 일 실시예에서, 메모리 제어기(220)는 모든 액세스 요청을 DRAM(240)에 직접 송신하는 대신에, 레지스터(230)를 통해 송신한다. 다른 실시예에서(예를 들어, 아래의 도 3을 참조), 메모리 제어기는 DRAM(240)에 직접 액세스할 수 있고, 레지스터(230)는 메모리 제어기 및 DRAM이 접속되는 어드레스 버스 상에 놓인다.
일 실시예에서, 어드레스 버스(222) 및 어드레스 버스(224)는 둘 다 메모리 서브시스템(202)의 어드레스 버스를 나타내며, 여기에서 어드레스 버스(222)는 메모리 제어기(220)와 레지스터(230) 사이의 어드레스 버스이고, 어드레스 버스(224)는 레지스터(230)와 DRAM(240) 사이의 어드레스 버스이다. 레지스터(230)는 메모리 제어기(220)에 의해 DRAM(240)에 송신된 액세스 커맨드들에 대한 동작을 수행하기 위해 메모리 제어기(220)와 DRAM(240) 사이의 어드레스 버스에 놓일 수 있다. 일 실시예에서, 메모리 제어기(220)는 모든 커맨드를 레지스터(230)를 통해 DRAM(240)에 송신한다. 예를 들어, 일 실시예에서, 레지스터(230)는 패리티 에러 체크를 제공한다. 검출된 패리티 에러의 경우에서, 레지스터(230)는 문제가 되는 커맨드를 전송하지 않는다. 따라서, 메모리 제어기(220)와 DRAM(240) 사이에 레지스터(230)를 두면, 그것이 없었더라면 디바이스(200)를 무반응으로 했을(즉, 행잉 상태가 되게 했을) 불량 커맨드에 대해 DRAM이 동작하는 것을 방지할 수 있다.
레지스터(230)가 패리티 에러 체크를 제공하는 구현에서, 레지스터(230)는 패리티 에러가 검출된 때에 그것에 관한 정보를 기록(log)한다. 패리티 에러가 검출될 때, 커맨드가 DRAM(240)에 도달하는 것을 중단시키는 것에 더하여, 레지스터(230)가 패리티 에러를 트리거하고, 이것은 메모리 제어기(220) 및/또는 DRAM(240)에 의해 검출된다. 그러나, 패리티 에러가 시스템(200) 내에 나타내어질 때, 호스트 프로세서(210)는 패리티 에러를 검출하고, 레지스터(230)의 컨텐츠를 판독하여 패리티 에러 로그 정보를 획득하려고 시도할 수 있다. 다음으로, 호스트 프로세서(210)가 어떻게 진행할지를 결정하기 위해 에러 로그에 액세스할 수 있도록 하기 위해, 레지스터는 판독 커맨드에 응답하여 자신의 컨텐츠를 DRAM(240)에 전달할 수 있다. 호스트 프로세서(210)는 데이터 버스(242)를 통해, 전달된 레지스터(230)의 컨텐츠와, DRAM(240)에 저장된 다른 정보에 액세스할 수 있다. DRAM(240)은 데이터 버스(242)에 접속되는 반면, 레지스터(230)는 그렇지 않다.
도 3은 데이터 버스가 아니라 어드레스 버스를 통해 액세스가능한 레지스터를 갖는 메모리 서브시스템, 및 어드레스 버스 및 데이터 버스 둘 다를 통해 액세스가능한 메모리 디바이스를 갖는 시스템의 실시예의 블록도이다. 시스템(300)은 호스트 프로세서(310)가 레지스터(320)로부터 간접적으로 데이터에 액세스하는 컴퓨팅 디바이스를 나타낸다. 시스템(300)은 도 1의 시스템(100)의 일례일 수 있다.
도 2의 레지스터(230)는 메모리 제어기와 메모리 디바이스 사이에 접속되는 반면, 레지스터(320)는 메모리 제어기(340)와 DRAM(330) 사이에 접속되지 않는다. 대신에, 레지스터(320)는 어드레스 버스(302)를 통해 DRAM(330)과 병렬로 메모리 제어기(340)에 접속된다. 레지스터(320)는 데이터 버스(304)에 접속되지 않는다. DRAM(330)은 데이터 버스(304)에 접속된다. 메모리 제어기(340)는 데이터 버스(304)에 접속될 수도 있고 접속되지 않을 수도 있다. 일 실시예에서, 메모리 제어기(340)는 데이터 버스(304)의 일부일 수도 있고 아닐 수도 있는 커맨드 버스(306)를 통해 호스트 프로세서(310)에 연결된다.
레지스터(320)는 메모리 구성 값들 또는 디버그 값들과 같은 정보를 기록한다. 호스트 프로세서(310)가 레지스터(320) 내에 기록된 값(들)을 판독할 것을 나타내는 명령어들을 실행할 때, 호스트 프로세서(310)는 커맨드를 커맨드 버스(306)를 통해 메모리 제어기(340)에 발행하고, 그러면, 메모리 제어기는 커맨드를 어드레스 버스(302) 상에 제공한다. 호스트 프로세서(310)는 어드레스 버스(302)에 직접 접속되지 않는다. 레지스터(320)는 어드레스 버스(302)를 통해 DRAM(330)에 데이터를 전달하는 것에 의해 커맨드에 응답한다.
일 실시예에서, 레지스터(320)를 위한 커맨드는 레지스터(320)가 DRAM(330) 내의 특정 위치에 전달하게 한다. 레지스터는 선택 코드 또는 선택 정보로 위치를 명시한다. 따라서, 판독 트리거 커맨드는 로그 정보가 기입되어야 하는 DRAM(330)의 레지스터를 나타낼 수 있다. 일 실시예에서, DRAM(330)은 복수의 메모리 디바이스(332-0, 332-1, ..., 332-N)를 포함하며, 여기에서 N은 0 이상의 정수이다. 일 실시예에서, 각각의 디바이스는 디바이스(332-0) 내에 MPR[3:0]으로 도시된 하나 이상의 다목적 레지스터(MPR: multipurpose register)를 포함한다. 각각의 DRAM 디바이스 내에 4개보다 많거나 적은 레지스터가 있을 수 있다.
일 실시예에서, 메모리 제어기(340)는 DRAM(330) 내의 원하는 위치에 대한 위치 선택 및/또는 기입 활성화(enable)를 선택함으로써 레지스터(320)가 자신의 컨텐츠를 기입할 위치를 선택한다. 레지스터(320)가 자신의 컨텐츠를 DRAM(330)에 전달하게 하는 판독 트리거는 특정 MPR을 나타내기 위한 선택 코드를 포함할 수 있다. 일 실시예에서, 판독 트리거의 포맷은 레지스터(320)를 전달 소스로서 나타내고, 이것은 목적지로서의 지정된 MPR에 기입하기 위한 것이다. 따라서, 판독 트리거는 시스템(300) 내의 다른 표준 커맨드들과 구조면에서 유사한 커맨드일 수 있다.
일반적으로, 판독 트리거는 레지스터(320)가 로그 정보를 DRAM(330) 상의 레지스터에 전달하게 하며, 그러면 그것은 호스트 프로세서(310)에 의해 판독될 수 있다. 호스트 프로세서(310)는 궁극적으로는 판독 트리거가 레지스터(320)에 송신되게 하는 커맨드를 발행한다. 일 실시예에서, 호스트 프로세서(310)로부터의 커맨드는 판독 트리거로 고려되고, 메모리 제어기(340)에 의해 전송된다. 다른 실시예에서, 호스트 프로세서(310)는 메모리 제어기가 판독 트리거를 생성하게 하는 커맨드를 발행하고, 그러면 그것은 레지스터(320)에 송신한다.
도 4는 메모리 제어기와 DRAM 디바이스 사이에 레지스터 디바이스를 갖는 메모리 서브시스템을 갖는 시스템의 실시예의 블록도로서, 여기에서 레지스터 디바이스는 패리티 체크를 수행한다. 도 1 및 도 2의 예에 관련하여 위에서 언급된 바와 같이, 일 실시예에서, 메모리 제어기와 메모리 디바이스 사이에 배치된 레지스터 디바이스는 패리티 체크를 수행할 수 있다. 시스템(400)에서, 레지스터 디바이스(420)는 메모리 제어기(410)와 DRAM(430) 사이에 위치된다.
레지스터 디바이스(420)는 레지스터(422)를 포함하며, 거기에 패리티 체크 정보를 기록한다. 레지스터(422)는 본 기술분야에 알려진 임의의 실시예에 따른 레지스터이다. 간략하게, 레지스터는 회로 요소들의 그룹 내에 보유되어 있는 디지털 비트들의 휘발성 그룹을 포함한다. 일 실시예에서, 레지스터 디바이스(420)는 또한 패리티 체크 기능을 수행하기 위해 처리 자원들에서 실행되는 하드웨어 및/또는 소프트웨어를 나타내는 패리티 체크 로직(424)을 포함한다. 패리티 체크는 일반적으로, 계산된 패리티가 예상되는 패리티와 일치한다는 것을 체크하기 위한 매우 간단한 논리 연산이며, 단순한 디지털 회로로 쉽게 구현될 수 있다.
레지스터 디바이스(420)는 어드레스 버스(444)를 통해 DRAM(430)에 접속된다. DRAM(430)은 데이터 버스(442)를 통해 호스트 프로세서에 접속된다. DRAM(430)은 DRAM 내에 데이터를 저장하는 메모리 자원들(432)을 포함한다. DRAM(430)은 또한 본질적으로 DRAM 디바이스를 위한 소형 스크래치 패드(small scratch pad)로서 기능할 수 있는 하나 이상의 MPR(434)을 포함한다. 일 실시예에서, DRAM(430)은 레지스터 디바이스(420)의 패리티 체크 로직(424)과 유사한 방식으로 구현될 수 있는 패리티 체크 로직(436)을 포함한다. 일 실시예에서, 패리티 체크 로직(424) 및 패리티 체크 로직(436) 중 어느 하나 또는 둘 다가 선택적으로 활성화된다. 이와 같이, 패리티 체크는 레지스터 디바이스(420) 및 DRAM(430) 둘 다에서 활성화(enable) 또는 비활성화(disable)될 수 있다. 일 실시예에서, 패리티 체크가 레지스터 디바이스(420)에서 활성화될 때, DRAM(430)에서는 패리티 체크가 비활성화된다.
이하의 설명에 관하여, 패리티 체크 로직(424)이 활성화된다고 가정한다. 패리티 체크 로직(424)은 패리티 에러를 검출하면, 패리티 에러 정보를 C/A 레지스터일 수 있는 레지스터(422) 내에 기록한다. 레지스터 디바이스(420)는 에러 로그 정보 및 에러 상태 정보를 DRAM(430)에 전달한다. 레지스터 디바이스(420)가 에러 로그 정보 및 에러 상태 정보를 DRAM(430)에 전달하기 위해 이용하는 것과 동일한 메커니즘이, 레지스터 디바이스(420)로부터의 제어 워드들을 전달하기 위해 이용될 수 있다.
일 실시예에서, 레지스터 디바이스(420)는 DIMM(dual inline memory module) 상에 있다. 시스템(400)은 메모리 제어기(410)로부터 어드레스 커맨드를 발행함으로써 레지스터(422)의 비트들을 설정한다. 어드레스에 기초하여, 레지스터 디바이스(420)는 레지스터(422) 내에 비트들을 설정한다. 다음으로, 여기에서 설명된 바와 같이, 레지스터 디바이스(420)가 데이터를 데이터 버스(442)를 통해 판독되도록 MPR(434)에 전달하도록 하기 위해, 표준 어드레스 커맨드들이 이용될 수 있다. 레지스터 디바이스(420)가 데이터 버스(442)로부터 분리되므로, 그 레지스터 디바이스는 데이터를 호스트 프로세서에 의한 액세스를 위해 데이터 버스에 직접 위치시킬 수 없다.
일 실시예에서, 레지스터 디바이스(420)는 칩 선택 신호(CS#)보다 1 클럭 후에 생성되는 패리티(PAR) 신호에 관하여 체크하도록 셋업된다. 다른 실시예에서, 패리티 신호는 클럭 사이클 +1 대신에, CS#과 동일한 클럭 사이클 내에서 생성될 수 있다. 레지스터 디바이스(420)는 커맨드를 DRAM(430)에 전송하기 전에, 에러가 없는 패리티에 대하여 체크한다. 레지스터 디바이스(420)로부터의 에러 로그의 전달은 패리티 체크 로직(436)이 DRAM(430) 내에서 활성화되는지의 여부(즉, DRAM이 패리티 에러에 대하여 체크하고 있는지의 여부)에 상관없이 동일하게 작동할 것이다.
일 실시예에서, 레지스터 디바이스(420)로부터의 로그 정보를 기록하고 판독하기 위한 프로세스는 다음과 같다. 프로세스는 패리티 에러로부터의 복구를 허용하는 반면에, 종래의 접근방식을 이용하면, 패리티 에러는 시스템 고장을 야기할 것이다. 레지스터 디바이스(420)는 커맨드 또는 어드레스 내의 패리티 에러를 검출한다. 레지스터(422)는 잘못된(errant) C/A(column/address) 프레임(RCW(register control word) 위치 C0..FF)을 기록한다. 일 실시예에서, 기록되는 비트들은 총 26 비트에 대하여, C2-C0, ACT_n, BG1-BG0, BA1-BA0, PAR, A17, A16/RAS_n, A15/CAS_n, A14/WE_n, 및 A13:0이다. 레지스터 디바이스(420)는 시스템(400) 내의 패리티 에러를 나타내기 위해 패리티 에러 상태 비트를 '1'로 설정한다. 종래의 패리티 에러 체크 기법들과의 중대한 대조점 중 하나는, 레지스터 디바이스(420)가 잘못된 C/A 프레임을 보유하고 그것을 DRAM(430)에 전송하지 않음으로써, 에러있는 명령어가 실행되는 것을 방지할 수 있다는 것이다.
일 실시예에서, 레지스터 디바이스(420)는 패리티 에러를 나타내기 위해 메모리 제어기(410)에 신호를 어서트(assert)한다. 신호는 tPAR_ALERT_PW_reg의 지속기간 동안 tPAR_ALERT_ON_reg의 지연 후에 메모리 제어기에 어서트되는 ALERT_n 신호일 수 있다. 레지스터 디바이스(420)는 패리티 에러가 검출된 때에 패리티 검사를 비활성화하고, 메모리 제어기(410)가 패리티 에러 상태 비트를 '0'으로 리셋한 후에만 패리티 체크를 재개할 것이다.
일 실시예에서, MPR(434)은 상이한 랭크들을 갖는 복수의 MPR 레지스터를 포함한다. 일 실시예에서, MPR Page 0은 판독가능 및 기입가능 레지스터인 반면에, MPR Page 1, 2, 3은 판독 전용이다. 따라서, 메모리 제어기(410)는 MR3 bit A2=1 및 A1:A0=00(page 0)을 설정함으로써 랭크 0에서 DRAM(430) 내의 'MPR Page 0' 모드를 활성화할 수 있다. 이와 같이, 판독 및 기입은 Page 0에 지향될 수 있다.
일 실시예에서, 메모리 제어기(410)는 RCW 선별 제어 워드(RCW election control word) 내에서 에러 로그 레지스터를 선택하고, 레지스터(422)의 컨텐츠를 MPR Page 0에 기입하기 위해 하나 이상의 커맨드를 개시한다. 일 실시예에서, 메모리 제어기(410)는 Command Space 제어 워드(어드레스 3F)에 4회 기입함으로써 4개의 'Send 8-bit RCW to MPR' 커맨드를 발행한다. 그러한 시퀀스는 에러 로그 레지스터의 32 비트(레지스터(422)의 전체 크기일 수 있음)를 MPR0, MPR1, MPR2 및 MPR3의 페이지 0에 전달할 수 있다. MPR 기입에 대해 DIMM 상에서 랭크 0를 이용하는 것은, 모든 DIMM이 랭크 0을 가질 때에 편리하다. 다른 랭크들도 랭크 0을 대신하여 이용될 수 있다.
일 실시예에서, 편의상, 비트들을 Page 0에 맵핑하는 것은 비트들을 Page 1에 맵핑하는 것과 동일한 패턴을 따를 수 있다. Page 1은 에러 로그들을 위해 DRAM에 의해 이용되지만 판독만 가능할 수 있다. Page 1이 판독 전용인 경우, 정보는 동일한 맵핑으로 기입가능 페이지(예를 들어, Page 0)에 기입될 수 있어서, 에러 정보를 이해하기 위해 동일한 커맨드 및 처리가 이용될 수 있게 한다.
예시적인 일 실시예에서, write to Page 0(MPR1)은 아래와 같이 맵핑되는 BA1:BA0=00 및 어드레스 A7:A0를 갖는 기입 트랜잭션이다:
Figure pct00001
에러 로그 및 에러 상태가 레지스터(422)로부터 DRAM Page0에 전달된 후, 메모리 제어기(410)는 Page 0를 판독하기 위해 판독 커맨드들을 이용할 수 있다. 따라서, 호스트 프로세서는 메모리 제어기가 판독 커맨드들을 이용하여 데이터에 액세스하도록 하기 위해 판독 커맨드들을 생성할 수 있다.
메모리 제어기(410)는 MR3 A2=0을 DRAM에 프로그래밍함으로써 MPR 동작을 비활성화할 수 있고, 이는 정상적인 데이터 흐름을 개시한다. 메모리 제어기는 또한 위에서 언급된 바와 같이 패리티 에러 신호를 리셋함으로써 레지스터 디바이스(420) 내에서의 패리터 체크를 다시 활성화할 수 있다.
일 실시예에서, 이하의 레지스터 규격 상세가 적용될 수 있다.
Figure pct00002
Figure pct00003
[1] 'Send 8-bit RCW to MPRx' 커맨드는 어드레스 필드를 1만큼, 그리고 RCW 선택 제어 워드 내의 MPR 비트 필드를 1만큼 자동 증분한다.
Figure pct00004
[1] 'Send two 4-bit RCWs to MPRx' 커맨드는 어드레스 필드를 1만큼, 그리고 RCW 선택 제어 워드 내의 MPR 비트 필드를 1만큼 자동 증분한다.
레지스터 제어 워드(RCW)는 레지스터 디바이스의 일부임을 이해할 것이다. DRAM 디바이스는 모드 레지스터(MR)를 포함하고, 레지스터 디바이스는 RCW를 포함한다. RCW 및 MR은 그들의 2개의 상이한 관련 디바이스에 대하여 유사한 기능을 갖는다. 메모리 제어기는 먼저 판독할 RCW를 선택한 다음, 소스로서의 원하는 어드레스(판독할 어드레스)를 기입한다. 다음으로, 메모리 제어기는 목적지(기입할 어드레스)를 지정하기 위해 목적지 제어 워드를 생성할 수 있다. 커맨드 스페이스 제어 워드 내의 모든 선택된 비트가 커맨드를 정의하기 위해 이용된다. 예약(reserve)되거나 아니면 이용되지 않는 비트들이 존재할 수 있다.
일 실시예에서, 레지스터 컨텐츠의 기입을 달성하기 위해, 메모리 제어기는 소스를 설정하고, 목적지를 설정한 다음, 커맨드 스페이스 제어 워드를 설정하고, 이는 제어 워드를 생성하고 송출한다. 시스템은 단순히 소스 및 목적지를 설정하는 것 자체로는 그 무엇도 저절로 행해지지 않도록 구성될 수 있다.
RCW 선택 제어 워드는 'Send 8-bit RCW to MPRx' 또는 'Send two 4-bit RCWs to MPRx' 커맨드 이전에 기입된다. 일 실시예에서, 레지스터 디바이스는 이하의 비트들을 QxA[7:0] 출력들 상에 송신한다:
Figure pct00005
Figure pct00006
일 실시예에서, 제어 워드 위치들 C0..FF는 32 비트 에러 로그 레지스터로서 기능한다. 일 실시예에서, 패리티 에러의 발생 시에, 레지스터 디바이스는 이하의 샘플링된 커맨드 및 어드레스 비트들을 에러 로그 레지스터 내에 기록하고, 이것은 메모리 제어기에 의해 DRAM MPR의 page 0에 전달될 수 있으며, 거기에서 (프로세서를 통해) 호스트 시스템에 의해 판독될 수 있다.
Figure pct00007
[1] 레지스터 디바이스는 CA 패리티 에러의 발생 시에 이러한 비트를 설정한다. 이러한 비트를 '0'으로 기입하면 패리티 체크가 재개된다. 이 비트가 설정되고 디바이스가 2개의 사이클 N+1 패리티 모드 중 어느 하나에 있는 동안, 디바이스는 자신의 QxCSy_n 출력들 중 어느 것도 어서트하지 않을 것이다.
일 실시예에서, 여기에 설명되는 것과 같은 레지스터 디바이스의 간접 판독은 DDR4에 적용되며, 이것은 위에 설명된 것과 같은 레지스터 디바이스 내에서의 패리티 체크로 구현될 수 있다. DDR4 MPR 모드에 관련한 더 구체적인 상세에서, DDR4 DRAM의 일 실시예는 4개의 페이지의 MPR 레지스터들을 포함하며, 각각의 페이지는 4개의 MPR 위치를 갖는다. Page 0은 DQ 비트 패턴 저장소를 위해 이용되는 4개의 8 비트 프로그래밍 가능한 MPR 위치를 갖는다. 이러한 MPR 레지스터들은 우선 MR3 내에 모드 레지스터 A2=1을 설정함으로써 DRAM을 'MPR로의/로부터의 데이터 흐름' 모드로 두는 것에 의해 기입된다. 또한, MPR 페이지는 MR3 내의 비트들 A1:A0를 이용하여 설정된다.
이러한 모드에서, MRS(mode register set) 커맨드는 MPR들을 프로그래밍하기 위해 이용된다. MRS 커맨드에 대하여, 어드레스 버스가 데이터를 위해 이용된다. 프로그래밍되고 나면, MPR 비트들을 DQ 버스 상에서 메모리 제어기 또는 호스트로 유도(drive)하기 위해, 레지스터들은 'MPR 동작' 모드에서 판독 커맨드들로 액세스될 수 있다.
DDR4 MPR 모드 활성화 및 페이지 선택은 이하에 나타난 것과 같은 모드 레지스터 커맨드에 의해 달성된다.
Figure pct00008
위에서 언급된 바와 같이, 4개의 MPR 페이지가 DDR4 SDRAM 내에 제공된다. Page 0는 판독 및 기입 둘 다를 위한 것이고, Page 1, 2, 3은 판독 전용이다. page 0 내의 임의의 MPR 위치(MPR0-3)는 3개의 판독 모드(직렬, 병렬 또는 스태거(stagger)) 중 임의의 것을 통해 판독가능할 수 있지만, page 1, 2 및 3는 직렬 판독 모드만을 지원한다.
파워업 후에, MPR page 0의 컨텐츠는 DRAM 디바이스에 대해 미리 정의된 대로의 디폴트 값들을 가져야 한다. MPR page 0은 MPR 기입 커맨드가 메모리 제어기에 의해 발행될 때에만 기입가능할 수 있다. MPR 기입 커맨드가 발행되지 않으면, DRAM은 디폴트 값들을 영구적으로 유지해야 하고, 어떠한 목적으로도 컨텐츠를 스스로 변경해서는 안 된다.
Figure pct00009
DDR4 및 DDR4 패리티 에러 체크에 관하여 위에서 제공된 참조, 심지어는 상세한 참조조차도 제한이 아닌 예에 지나지 않음을 이해할 것이다. 여기에서 설명될 때, 레지스터의 간접 판독 메커니즘은 데이터 버스로부터는 분리되어 있지만, 데이터 버스에 연결된 디바이스에 연결되는 모든 레지스터에 대해 기능할 수 있다.
도 5는 데이터 버스가 아니라 어드레스 버스를 통해 액세스가능한 레지스터로부터의 데이터에 액세스하기 위한 프로세스의 실시예의 흐름도이다. 일 실시예에서, 메모리 제어기는 레지스터 내에 정보를 저장 또는 기록하도록 레지스터 디바이스를 트리거하는 커맨드를 레지스터 디바이스에 송신한다(단계(502)). 정보는 패리티 에러 정보, 디버그 정보, 구성 정보, 또는 시스템 데이터 버스로부터 분리된 레지스터 내에 저장될 수 있는 다른 정보일 수 있다.
일 실시예에서, 레지스터 내에 저장할 정보는 구성 정보이고, 트리거는 구성 정보를 기입하라는 메모리 제어기로부터의 커맨드이다. 일 실시예에서, 저장할 정보는 패리티 에러 정보이고, 트리거는 패리티 에러가 발생했음을 레지스터 디바이스가 검출한 것이다. 일 실시예에서, 저장할 정보는 디버그 정보이고, 트리거는 레지스터에 데이터를 기입하기 위한 디버그 소프트웨어에 응답한 메모리 제어기로부터의 커맨드이다. 트리거에 응답하여, 레지스터 디바이스는 레지스터 내에 정보를 기록한다(단계(504)).
메모리 제어기는 레지스터 내에 저장된 정보를 판독하기 위한 판독 트리거를 검출한다(단계(506)). 메모리 제어기는 일반적으로 호스트 프로세서에 의해 실행되는 프로세스로부터 그러한 트리거를 수신한다. 프로세스는 호스트 상에서 실행되는 프로그램일 수 있고, 아니면 디바이스 BIOS 내에 저장된 코드일 수 있다. 일 실시예에서, 메모리 제어기는 판독 트리거에 응답하여 소스 및 목적지를 식별함으로써 레지스터를 판독할 준비를 한다(단계(508)). 일 실시예에서, 판독 트리거는 소스로서의 특정 레지스터 위치 및 목적지로서의 메모리 디바이스의 특정 MPR 위치를 식별하는 형태를 가진 커맨드이다. 메모리 제어기는 호스트에 의해 판독될 정보의 식별에 기초하여 특정 위치들을 식별하는, 레지스터 디바이스 및 DRAM에의 커맨드를 준비할 수 있다.
레지스터 디바이스는 메모리 제어기로부터의 커맨드에 응답하여, 자신의 컨텐츠(소스)를 지정된 MPR 위치(목적지)에 기입한다(단계(510)). 다음으로, 호스트는 시스템 데이터 버스를 통해 표준 판독 커맨드들로 메모리 디바이스 내의 목적지로부터 정보를 판독할 수 있다(단계(512)). 정보를 요청한 호스트는 판독된 정보에 기초하여 하나 이상의 액션을 결정한다(단계(514)). 액션들은 구성을 설정 또는 갱신하는 것, 데이터를 저장소 내에 저장하거나 네트워크를 통해 데이터를 송신하는 것, 패리티 에러를 갖는 커맨드를 식별하고 정정된 커맨드를 발행하는 것, 또는 임의의 다른 액션에 관련될 수 있다.
일 실시예에서, BIOS는 적어도 레지스터 디바이스에 대한 소정의 커맨드를 제어한다. 예를 들어, BIOS는 패리티 에러에 응답하여, 에러가 발생했음을 알 수 있고, 그 다음으로 호스트로 되돌아가서 특정 에러를 발견할 수 있다. 특정 에러는 위에서 제시된 것과 같이 레지스터 디바이스를 판독함으로써 보여지게 된다. 일 실시예에서, BIOS는 에러에 응답하여, 시스템 내의 모든 디바이스 레지스터를 판독하여, 에러가 어디에서 왔는지, 및 구체적으로 그 에러가 무엇인지를 알아내려고 시도할 수 있다. 소프트웨어는 커맨드들 및 레지스터들의 기입 및 판독을 제어한다. 다음으로, BIOS는 특정 에러에 기초하여 어떤 액션을 취할지를 결정한다.
도 6은 메모리 서브시스템의 레지스터가 호스트 프로세서에 의해 간접적으로 액세스되는 컴퓨팅 시스템의 실시예의 블록도이다. 시스템(600)은 여기에 설명된 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내고, 랩탑 컴퓨터, 데스크탑 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터 또는 다른 전자 디바이스일 수 있다. 시스템(600)은 시스템(600)을 위한 명령어들의 처리, 동작 관리 및 실행을 제공하는 프로세서(620)를 포함한다. 프로세서(620)는 임의의 유형의 마이크로프로세서, 중앙 처리 유닛(CPU), 처리 코어, 또는 시스템(600)을 위한 처리를 제공하는 다른 처리 하드웨어를 포함할 수 있다. 프로세서(620)는 시스템(600)의 전체적인 동작을 제어하고, 하나 이상의 프로그래밍가능한 범용 또는 특수 목적 마이크로프로세서, DSP(digital signal processor), 프로그래밍가능한 제어기, ASIC(application specific integrated circuit), PLD(programmable logic device) 등, 또는 그러한 디바이스들의 조합이거나 그것을 포함할 수 있다.
메모리 서브시스템(630)은 시스템(600)의 메인 메모리를 나타내고, 프로세서(620)에 의해 실행될 코드, 또는 루틴을 실행하는 데에 이용될 데이터 값들을 위한 임시 저장소를 제공한다. 메모리 서브시스템(630)은 판독 전용 메모리(ROM), 플래시 메모리, 랜덤 액세스 메모리(RAM)의 하나 이상의 변종, 또는 다른 메모리 디바이스, 또는 그러한 디바이스들의 조합을 포함할 수 있는 하나 이상의 메모리 디바이스를 나타내는 메모리(632)를 포함한다. 일 실시예에서, 메모리(632)는 적어도 하나의 DRAM 디바이스를 포함한다. 메모리 서브시스템(630)은 프로세서(620)에 의해 직접 판독가능하지 않은 레지스터를 나타내는 레지스터(634)를 포함한다. 그러한 레지스터는 분리된 레지스터라고 지칭될 수 있고, 여기에 설명된 바와 같이 간접적으로 판독될 수 있다.
메모리 서브시스템(630)은 특히, 시스템(600) 내에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하기 위해, 운영 체제(OS)(636)를 저장하고 호스팅한다. 추가로, 시스템(600)의 처리 및 로직을 제공하기 위해, 다른 명령어들(638)이 메모리 서브시스템(630)으로부터 저장 및 실행된다. OS(636) 및 명령어들(638)은 프로세서(620)에 의해 실행된다.
프로세서(620) 및 메모리 서브시스템(630)은 버스/버스 시스템(610)에 연결된다. 버스(610)는 적절한 브리지, 어댑터 및/또는 제어기에 의해 접속된 임의의 하나 이상의 별개의 물리 버스, 통신 라인/인터페이스, 및/또는 점-대-점 접속을 나타내는 추상화(abstraction)이다. 그러므로, 버스(610)는 예를 들어 시스템 버스, PCI(Peripheral Component Interconnect) 버스, 하이퍼트랜스포트(HyperTransport) 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(통상적으로 "파이어와이어"라고 지칭됨) 중 하나 이상을 포함할 수 있다. 또한, 버스(610)의 버스들은 네트워크 인터페이스(650) 내의 인터페이스들에 대응할 수 있다.
일 실시예에서, 버스(610)는 메모리 서브시스템(630) 내에 포함된 데이터 버스인 데이터 버스를 포함하며, 그를 통해, 프로세서(630)는 메모리(632)로부터 값들을 판독할 수 있다. 프로세서(620)를 메모리 서브시스템(630)에 연결하는 것으로 도시된 추가의 라인은 커맨드 버스를 나타내는데, 그를 통해, 프로세서(620)는 커맨드 및 어드레스를 액세스 메모리(632)에 제공한다. 레지스터(634)는 버스(610)의 데이터 버스가 아니라, 메모리 서브시스템(630)의 데이터 버스에 접속된다.
시스템(600)은 또한 버스(610)에 연결된 하나 이상의 입력/출력(I/O) 인터페이스(들)(640), 네트워크 인터페이스(650), 하나 이상의 내부 대용량 저장 디바이스(들)(660), 및 주변장치 인터페이스(670)를 포함한다. I/O 인터페이스(640)는 사용자가 그를 통하여 시스템(600)과 상호작용(예를 들어, 비디오, 오디오 및/또는 영숫자 인터페이싱)하는 하나 이상의 인터페이스 컴포넌트를 포함할 수 있다. 네트워크 인터페이스(650)는 시스템(600)에게 하나 이상의 네트워크를 통해 원격 디바이스들(예를 들어, 서버, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(650)는 이더넷 어댑터, 무선 상호접속 컴포넌트, USB(universal serial bus), 또는 다른 유선 또는 무선의 표준 기반 또는 전용 인터페이스를 포함할 수 있다.
저장소(660)는 하나 이상의 자기, 고체 상태 또는 광학 기반 디스크, 또는 그들의 조합과 같이, 대량의 데이터를 비휘발성으로 저장하기 위한 임의의 통상의 매체이거나 그것을 포함할 수 있다. 저장소(660)는 코드 또는 명령어들 및 데이터(662)를 영구적인 상태로 유지한다(즉, 시스템(600)에의 전력이 차단되더라도 값이 보유됨). 저장소(660)는 포괄적으로 "메모리"라고 간주될 수 있지만, 메모리(630)는 프로세서(620)에 명령어들을 제공하기 위한 실행 또는 운영 메모리이다. 저장소(660)가 비휘발성인 반면, 메모리(632)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(600)에의 전력이 차단되면, 데이터의 값 또는 상태가 비결정적(indeterminate)임).
주변장치 인터페이스(670)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변장치들은 일반적으로 시스템(600)에 의존적으로 접속하는 디바이스들을 지칭한다. 의존적인 접속은, 시스템(600)이 그 위에서 동작을 실행하고 사용자 상호작용에 이용할 소프트웨어 및/또는 하드웨어 플랫폼을 제공하는 것이다.
도 7은 메모리 서브시스템의 레지스터가 호스트 프로세서에 의해 간접적으로 액세스되는 이동 디바이스의 실시예의 블록도이다. 디바이스(700)는 컴퓨팅 태블릿, 이동 전화 또는 스마트폰, 무선 가능 전자 리더(wireless-enabled e-reader), 또는 다른 이동 디바이스와 같은 이동 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 일부가 개괄적으로 도시되어 있으며, 그러한 디바이스의 모든 컴포넌트가 디바이스(700) 내에 도시되어 있지 않음을 이해할 것이다.
디바이스(700)는 디바이스(700)의 주요 처리 동작들을 수행하는 프로세서(710)를 포함한다. 프로세서(710)는 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그래밍가능한 로직 디바이스, 또는 다른 처리 수단과 같은 하나 이상의 물리 디바이스를 포함할 수 있다. 프로세서(710)에 의해 수행되는 처리 동작들은 그 위에서 애플리케이션 및/또는 디바이스 기능이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작은 인간 사용자 또는 다른 디바이스와의 I/O(입력/출력)에 관련된 동작, 전력 관리에 관련된 동작, 및/또는 디바이스(700)를 다른 디바이스에 접속하는 것에 관련된 동작을 포함한다. 또한, 처리 동작은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 포함할 수 있다.
일 실시예에서, 디바이스(700)는 컴퓨팅 디바이스에 오디오 기능을 제공하는 것에 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예를 들어, 드라이버, 코덱) 컴포넌트들을 나타내는 오디오 서브시스템(720)을 포함한다. 오디오 기능은 스피커 및/또는 헤드폰 출력과, 마이크로폰 입력을 포함할 수 있다. 그러한 기능을 위한 디바이스들은 디바이스(700) 내에 통합되거나, 디바이스(700)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(710)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 디바이스(700)와 상호작용한다.
디스플레이 서브시스템(730)은 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스) 및 소프트웨어(예를 들어, 드라이버) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(730)은 사용자에게 디스플레이를 제공하기 위해 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(732)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(732)는 적어도, 디스플레이에 관련된 소정의 처리를 수행하기 위해 프로세서(710)로부터 분리된 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(730)은 출력 및 입력 둘 다를 사용자에게 제공하는 터치스크린 디바이스를 포함한다.
I/O 제어기(740)는 사용자와의 상호작용에 관련된 하드웨어 디바이스 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(740)는 오디오 서브시스템(720) 및/또는 디스플레이 서브시스템(730)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가로, I/O 제어기(740)는 디바이스(700)에 접속하는 추가의 디바이스들을 위한 접속점을 나타내며, 그를 통하여, 사용자가 시스템과 상호작용할 수 있다. 예를 들어, 디바이스(700)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 판독기 또는 다른 디바이스와 같은 특정 응용과 함께 사용할 다른 I/O 디바이스를 포함할 수 있다.
위에서 언급된 바와 같이, I/O 제어기(740)는 오디오 서브시스템(720) 및/또는 디스플레이 서브시스템(730)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(700)의 하나 이상의 애플리케이션 또는 기능을 위한 입력 또는 커맨드를 제공할 수 있다. 추가로, 오디오 출력은 디스플레이 출력을 대신하여, 또는 그에 추가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하는 경우, 디스플레이 다바이스는 I/O 제어기(740)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서도 기능한다. 또한, I/O 제어기(740)에 의해 관리되는 I/O 기능을 제공하기 위해, 디바이스(700) 상에 추가의 버튼 또는 스위치가 존재할 수 있다.
일 실시예에서, I/O 제어기(740)는 가속도계, 카메라, 광 센서 또는 다른 환경 센서, 자이로스코프, GPS(global positioning system), 또는 디바이스(700) 내에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 집적 사용자 상호작용의 일부일 수 있고, 또한 시스템의 동작(예를 들어, 잡음에 대한 필터링, 밝기 검출을 위한 디스플레이의 조절, 카메라를 위한 플래시의 적용, 또는 다른 특징들)에 영향을 주도록 시스템에 환경적 입력을 제공하는 것일 수 있다.
일 실시예에서, 디바이스(700)는 배터리 전력 사용, 배터리의 충전, 및 전력 절약 동작에 관련된 특징들을 관리하는 전력 관리부(750)를 포함한다. 메모리 서브시스템(760)은 디바이스(700) 내에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에의 전력이 차단되는 경우, 상태가 변화하지 않음) 및/또는 휘발성(메모리 디바이스에의 전력이 차단되는 경우, 상태는 비결정적임) 메모리 디바이스를 포함할 수 있다. 메모리 서브시스템(760)의 메모리 자원들은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서 또는 다른 데이터와, 시스템(700)의 애플리케이션들 및 기능들의 실행에 관련된 시스템 데이터(장기적이든 임시적이든)를 저장할 수 있다.
일 실시예에서, 적어도 하나의 메모리 디바이스(762)는 프로세서(710)에 의해 직접 액세스가능한 레지스터를 포함한다. 메모리 서브시스템(760)의 레지스터 디바이스(764)는 메모리 디바이스들(762)의 외부에 있고, 프로세서(710)에 의해 직접 액세스가능하지 않지만, 위에서 설명된 바와 같이 어드레스 버스를 통해 메모리 디바이스(762)에 통신적으로 연결된다. 레지스터 디바이스(764) 내에 저장된 데이터는 프로세서(710)에 의해 판독되도록 메모리 디바이스(762)의 레지스터에 전달될 수 있다.
접속성부(connectivity)(770)는 디바이스(700)가 외부 디바이스들과 통신할 수 있도록 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버, 프로토콜 스택들)을 포함한다. 디바이스는 다른 컴퓨팅 디바이스, 무선 액세스 포인트 또는 기지국과, 헤드셋, 프린터 또는 다른 디바이스와 같은 주변 장치들 등의 별개의 디바이스들일 수 있다.
접속성부(770)는 복수의 상이한 유형의 접속성부를 포함할 수 있다. 일반화하기 위해, 디바이스(700)는 셀룰러 접속성부(772) 및 무선 접속성부(774)를 갖고서 도시되어 있다. 셀룰러 접속성부(772)는 일반적으로 GSM(global system for mobile communications) 또는 변종(variations) 또는 파생물(derivatives), CDMA(code division multiple access) 또는 변종 또는 파생물, TDM(time division multiplexing) 또는 변종 또는 파생물, 또는 다른 셀룰러 서비스 표준을 통해 제공되는 것과 같이, 무선 캐리어에 의해 제공되는 셀룰러 네트워크 접속성부를 지칭한다. 무선 접속성부(774)는 셀룰러가 아닌 무선 접속성부를 지칭하며, (블루투스와 같은) 개인 영역 네트워크, (WiFi와 같은) 근거리 네트워크, 및/또는 (WiMax와 같은) 광역 네트워크, 또는 다른 무선 통신을 포함할 수 있다. 무선 통신은 비-고체 매체(non-solid medium)를 통한 변조된 전자기 방사를 이용하는 것을 통한 데이터의 전달을 지칭한다. 유선 통신은 고체 통신 매체를 통해 발생한다.
주변장치 접속부(peripheral connections)(780)는 주변장치 접속을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버, 프로토콜 스택)과, 하드웨어 인터페이스 및 커넥터를 포함한다. 디바이스(700)는 다른 컴퓨팅 디바이스들에 대한 주변 디바이스일 수 있는 동시에(782의 "으로"), 거기에 주변 디바이스가 접속되어 있을 수도 있다(784의 "로부터")는 것이 이해될 것이다. 디바이스(700)는 통상적으로 디바이스(700) 상의 컨텐츠를 관리(예를 들어, 다운로드 및/또는 갱신, 변경, 동기화)하는 것과 같은 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 갖는다. 추가로, 도킹 커넥터는 디바이스(700)가 예를 들어 시청각 또는 다른 시스템에의 컨텐츠 출력을 제어할 수 있게 해 주는 특정 주변장치들에 디바이스(700)가 접속하는 것을 허용할 수 있다.
전용의 도킹 커넥터 또는 다른 전용 접속 하드웨어에 더하여, 디바이스(700)는 공통 또는 표준 기반 커넥터들을 통해 주변장치 접속부들(780)을 형성할 수 있다. 통상의 유형들은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함하는 디스플레이 포트, HDMI(High Definition Multimedia Interface), 파이어와이어 또는 다른 유형을 포함할 수 있다.
여기에 도시된 것과 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스의 예를 제공한다. 구체적인 시퀀스 또는 순서로 보여졌지만, 다르게 명시되지 않는 한, 액션들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 예시로서만 이해되어야 하고, 프로세서는 다른 순서로 수행될 수 있으며, 일부 액션들은 병렬로 수행될 수 있다. 추가로, 다양한 실시예들에서 하나 이상의 액션이 생략될 수 있고; 따라서 모든 액션이 모든 실시예에서 필요하지는 않다. 다른 프로세스 흐름들이 가능하다.
다양한 동작들 또는 기능들이 여기에 설명되는 한, 그들은 소프트웨어 코드, 명령어, 구성 및/또는 데이터로서 기술 또는 정의될 수 있다. 컨텐츠는 직접 실행가능한 것(executable)("개체" 또는 "실행가능" 형태), 소스 코드, 또는 차분 코드(difference code)("델타" 또는 "패치" 코드)일 수 있다. 여기에 설명된 실시예들의 소프트웨어 컨텐츠는 컨텐츠가 저장되어 있는 제조 물품(article of manufacture)을 통해, 또는 통신 인터페이스를 통해 데이터를 송신하기 위해 통신 인터페이스를 작동시키는 방법을 통해 제공될 수 있다. 머신 판독가능한 저장 매체는 머신이 설명된 기능들 또는 동작들을 수행하게 할 수 있으며, 기록가능/비-기록가능 매체(예를 들어, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스 등)과 같이, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의한 액세스가 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같이, 다른 디바이스에 통신하기 위해 유선, 무선, 광학 등의 매체 중의 임의의 것에 인터페이스하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 컨텐츠를 기술하는 데이터 신호를 제공하도록 통신 인터페이스를 준비하기 위해 구성 파라미터들을 제공하고/거나 신호들을 송신함으로써 구성될 수 있다. 통신 인터페이스는 통신 인터페이스에 송신된 하나 이상의 커맨드 또는 신호를 통해 액세스될 수 있다.
여기에 설명되는 다양한 컴포넌트들은 기술되는 동작들 또는 기능들을 수행하기 위한 수단일 수 있다. 여기에 설명된 각각의 컴포넌트는 소프트웨어, 하드웨어 또는 이들의 조합을 포함한다. 컴포넌트들은 소프트웨어 모듈, 하드웨어 모듈, 특수 목적의 하드웨어(예를 들어, 애플리케이션 특정 하드웨어, 애플리케이션 특정 집적 회로(ASIC), 디지털 신호 프로세서(DSP) 등), 내장형 제어기, 유선 회로망 등으로서 구현될 수 있다.
여기에 설명된 것들 외에, 본 발명의 개시된 실시예들 및 구현들에 대하여 본 발명의 범위를 벗어나지 않고서 다양한 수정이 행해질 수 있다. 그러므로, 여기에서의 도시 및 예시들은 제한적인 의미가 아니라 예시의 의미로서 해석되어야 한다. 본 발명의 범위는 이하의 청구항을 참조해서만 판단되어야 한다.

Claims (20)

  1. 메모리 서브시스템에서,
    상기 메모리 서브시스템의 어드레스 버스를 통해 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 디바이스에 연결된 레지스터 디바이스 내에 메모리 커맨드에 관한 정보를 기록(logging)하는 단계 - 상기 레지스터 디바이스는 상기 메모리 서브시스템의 데이터 버스에 연결되지 않음 - ;
    상기 레지스터 디바이스 내의 로그 정보(log information)에 대한 판독 트리거(read trigger)를 검출하는 단계; 및
    상기 판독 트리거를 검출한 것에 응답하여, 상기 DRAM 디바이스의 다목적 레지스터(MPR: multipurpose register)에 상기 로그 정보를 기입하는 단계 - 상기 MPR은 상기 로그 정보가 상기 데이터 버스를 통해 호스트 프로세서에 액세스가능하게 함 -
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 레지스터 디바이스는 메모리 커맨드 패리티 에러 체크(memory command parity error checking)를 수행하고, 상기 정보를 기록하는 단계는 패리티 에러 정보를 상기 레지스터 디바이스 내에 기록하는 단계를 포함하고, 상기 판독 트리거를 검출하는 단계는 상기 레지스터 디바이스에서 상기 메모리 커맨드를 중단시키고, 상기 커맨드를 상기 DRAM 디바이스에 송신하지 않는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 정보를 기록하는 단계는 상기 레지스터 디바이스 내에 디버그 정보(debugging information)를 기록하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 레지스터 디바이스는 모드 레지스터(Mode Register)를 포함하고, 상기 정보를 기록하는 단계는 판독 트리거에 응답하여 상기 데이터 버스를 통해 판독되도록 상기 레지스터 디바이스 내에 모드 레지스터 구성을 기입하는 단계를 포함하는 방법.
  5. 제1항에 있어서, 상기 판독 트리거를 검출하는 단계는 소스로서의 상기 레지스터 디바이스로부터 목적지로서의 상기 MPR에의 기입을 트리거하기 위해, 어드레스 및 커맨드 정보 둘 다를 포함하는 메모리 제어기로부터의 커맨드를 검출하는 단계를 포함하는 방법.
  6. 제1항에 있어서, 상기 MPR에 상기 로그 정보를 기입하는 단계는 판독 트리거 커맨드 내에 MPR 선택 코드를 포함시키는 단계를 더 포함하는 방법.
  7. 제1항에 있어서, 상기 어드레스 버스는 어드레스 또는 커맨드 버스를 포함하는 방법.
  8. 메모리 서브시스템 내에서 실행될 때, 상기 메모리 서브시스템이,
    상기 메모리 서브시스템의 어드레스 버스를 통해 동적 랜덤 액세스 메모리(DRAM) 디바이스에 연결된 레지스터 디바이스 내에 메모리 커맨드에 관한 정보를 기록하는 동작 - 상기 레지스터 디바이스는 상기 메모리 서브시스템의 데이터 버스에 연결되지 않음 - ;
    상기 레지스터 디바이스 내의 로그 정보에 대한 판독 트리거를 검출하는 동작; 및
    상기 판독 트리거를 검출한 것에 응답하여, 상기 DRAM 디바이스의 다목적 레지스터(MPR)에 상기 로그 정보를 기입하는 동작 - 상기 MPR은 상기 로그 정보가 상기 데이터 버스를 통해 호스트 프로세서에 액세스가능하게 함 -
    을 수행하게 하는 컨텐츠가 저장되어 있는 컴퓨터 판독가능한 저장 매체를 포함하는 제조 물품.
  9. 제8항에 있어서, 상기 레지스터 디바이스는 메모리 커맨드 패리티 에러 체크를 수행하고, 상기 정보를 기록하는 동작을 수행하기 위한 컨텐츠는 패리티 에러 정보를 상기 레지스터 디바이스 내에 기록하는 동작을 수행하기 위한 컨텐츠를 포함하고, 상기 판독 트리거를 검출하는 동작을 수행하기 위한 컨텐츠는 상기 레지스터 디바이스에서 상기 메모리 커맨드를 중단시키고, 상기 커맨드를 상기 DRAM 디바이스에 송신하지 않는 동작을 수행하기 위한 컨텐츠를 더 포함하는 제조 물품.
  10. 제8항에 있어서, 상기 정보를 기록하는 동작을 수행하기 위한 컨텐츠는 상기 레지스터 디바이스 내에 디버그 정보를 기록하는 동작을 수행하기 위한 컨텐츠를 포함하는 제조 물품.
  11. 제8항에 있어서, 상기 레지스터 디바이스는 모드 레지스터를 포함하고, 상기 정보를 기록하는 동작을 수행하기 위한 컨텐츠는 판독 트리거에 응답하여 상기 데이터 버스를 통해 판독되도록 상기 레지스터 디바이스 내에 모드 레지스터 구성을 기입하는 동작을 수행하기 위한 컨텐츠를 포함하는 제조 물품.
  12. 제8항에 있어서, 상기 판독 트리거를 검출하는 동작을 수행하기 위한 컨텐츠는 소스로서의 상기 레지스터 디바이스로부터 목적지로서의 상기 MPR에의 기입을 트리거하기 위해, 어드레스 및 커맨드 정보 둘 다를 포함하는 메모리 제어기로부터의 커맨드를 검출하는 동작을 수행하기 위한 컨텐츠를 포함하는 제조 물품.
  13. 제8항에 있어서, 상기 MPR에 상기 로그 정보를 기입하는 동작을 수행하기 위한 컨텐츠는 판독 트리거 커맨드 내에 MPR 선택 코드를 제공하는 동작을 수행하기 위한 컨텐츠를 더 포함하는 제조 물품.
  14. 메모리 서브시스템으로서,
    동적 랜덤 액세스 메모리(DRAM) 디바이스의 다목적 레지스터(MPR) - 상기 MPR은 상기 메모리 서브시스템의 어드레스 버스를 통해 기입가능하고 상기 메모리 서브시스템의 데이터 버스를 통해 판독가능함 - ; 및
    상기 어드레스 버스 상에서 상기 MPR에 연결되고 상기 메모리 서브시스템의 데이터 버스에는 연결되지 않는 레지스터 디바이스 - 상기 레지스터 디바이스는 메모리 커맨드에 관한 정보를 기록하고, 상기 레지스터 디바이스에서 수신된 판독 트리거에 응답하여 로그 정보를 상기 MPR에 기입하여, 상기 로그 정보가 상기 MPR에서 액세스가능하도록 함 -
    를 포함하고,
    상기 메모리 서브시스템에 연결된 호스트 프로세서는 상기 데이터 버스를 통해 상기 MPR로부터 상기 로그 정보를 판독하는 메모리 서브시스템.
  15. 제14항에 있어서, 상기 레지스터 디바이스는 또한 메모리 커맨드 패리티 에러 체크를 수행하고, 패리티 에러 정보를 기록하고, 또한 상기 메모리 커맨드를 상기 DRAM 디바이스에 송신하는 대신에, 상기 메모리 커맨드를 상기 레지스터 디바이스에서 중단시키는 메모리 서브시스템.
  16. 제14항에 있어서, 상기 레지스터 디바이스는 디버그 정보를 기록하는 메모리 서브시스템.
  17. 제14항에 있어서, 상기 레지스터 디바이스는 모드 레지스터를 포함하고, 상기 모드 레지스터는 판독 트리거에 응답하여 상기 데이터 버스를 통해 판독되도록 모드 레지스터 구성을 기록하는 메모리 서브시스템.
  18. 제14항에 있어서, 상기 판독 트리거는 소스로서의 상기 레지스터 디바이스로부터 목적지로서의 상기 MPR에의 기입을 트리거하기 위해, 어드레스 및 커맨드 정보 둘 다를 포함하는 메모리 제어기로부터의 커맨드를 포함하는 메모리 서브시스템.
  19. 제14항에 있어서, 상기 레지스터 디바이스는 판독 트리거 커맨드 내의 MPR 선택 코드에 따라 상기 로그 정보를 상기 MPR에 기입하는 메모리 서브시스템.
  20. 제14항에 있어서, 상기 레지스터 디바이스는 상기 어드레스 버스 상에서 상기 DRAM 디바이스와 메모리 제어기 사이에 연결되고, 상기 어드레스 버스 상에서 상기 메모리 제어기로부터 상기 DRAM으로 송신되는 모든 통신은 상기 레지스터 디바이스를 통과하는 메모리 서브시스템.
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