KR20140084517A - Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same - Google Patents

Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same Download PDF

Info

Publication number
KR20140084517A
KR20140084517A KR1020120154046A KR20120154046A KR20140084517A KR 20140084517 A KR20140084517 A KR 20140084517A KR 1020120154046 A KR1020120154046 A KR 1020120154046A KR 20120154046 A KR20120154046 A KR 20120154046A KR 20140084517 A KR20140084517 A KR 20140084517A
Authority
KR
South Korea
Prior art keywords
interposer
via hole
penetrating electrode
substrate
exposed
Prior art date
Application number
KR1020120154046A
Other languages
Korean (ko)
Inventor
김현주
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR1020120154046A priority Critical patent/KR20140084517A/en
Publication of KR20140084517A publication Critical patent/KR20140084517A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Abstract

An interposer of the present invention includes a substrate which includes a first surface and a second surface, a via hole which connects the first and the second surfaces, a first buffer cavity and a second buffer cavity where the diameter of the via hole is extended in the first and the second surfaces, a through electrode which allows a first and a second boning surfaces to be exposed through the via hole and has a lateral surface which is partly exposed through the buffer cavities, and a first solder cap and a second solder cap which are partly bonded to the lateral surface and are entirely bonded to the first and the second bonding surfaces.

Description

버퍼 캐비티를 포함하는 인터포저, 적층 인터포저, 및 그 제조방법{Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same}[0001] Interposer including a buffer cavity, a lamination interposer, and a manufacturing method thereof [0002]

본 발명은, 버퍼 캐비티를 포함하는 인터포저, 적층 인터포저, 및 그 제조방법에 관한 것으로, 특히 버퍼 캐비티를 통해서 관통 전극의 측면이 노출됨으로써, 별도의 범프를 구비하지 않더라도 솔더 캡이 접합되는 면적 및 강도가 높아지며, 또한 관통 전극의 접합면 레벨이 기판의 표면 레벨보다 높아짐으로써 솔더 캡과의 접합 강도가 한층 더 높아지는 인터포저, 적층 인터포저 및 그 제조방법에 관한 것이다.The present invention relates to an interposer including a buffer cavity, a lamination interposer, and a method of manufacturing the same. More particularly, since the side surface of the penetrating electrode is exposed through the buffer cavity, And a method of manufacturing the interposer and the lamination interposer in which the bonding strength with the solder cap is further increased because the bonding surface level of the penetrating electrode becomes higher than the surface level of the substrate.

일반적으로 최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 나아가고 있다. 이를 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package)기술이다. 일반적으로, 패키지기술 중에서 삼차원 구조와 소형화를 실현한 것이 인터포저 기판(Interposer substrate)이다.In recent years, trends in the electronics industry are generally moving toward the manufacture of lightweight, compact, high-speed, multi-functional and highly reliable products at low cost. One of the important technologies that make this possible is package technology. Generally, the interposer substrate is one of the package technologies that realizes the three-dimensional structure and miniaturization.

도 1a 및 도 1b에는 종래 기술에 의한 인터포저 및 적층 인터포저의 구성이 단면도로 나타나 있다.1A and 1B are cross-sectional views of the structure of the interposer and the lamination interposer according to the prior art.

도 1a 및 도 1b를 참조하면, 인터포저(10)는 적어도 하나의 관통 전극(12)을 포함하는 기판(14), 및 관통 전극(12)의 양 단에 접합되는 솔더 캡(16)을 포함한다. 도 1b를 참조하면, 적층 인터포저는 제1인터포저(10), 제1인터포저(10)와 솔더 캡(16)을 통하여 접합되는 제2인터포저(20)를 포함한다. 1A and 1B, the interposer 10 includes a substrate 14 including at least one penetrating electrode 12, and a solder cap 16 bonded to both ends of the penetrating electrode 12 do. 1B, the lamination interposer includes a first interposer 10, a second interposer 20 joined to the first interposer 10 through a solder cap 16,

이때, 솔더 캡(16)은 관통 전극(14)의 상면 혹은 저면과 접합되어 있기 때문에 결합이 취약하고 범프 기능이 상실되며, 상하 인터포저(10, 20)의 접합 시 리플로우 공정에 의하여 솔더 캡(16)은 기판(12)의 표면을 따라 퍼지기 때문에 이웃하는 솔더 캡(16)과 쇼트될 염려가 높다.At this time, since the solder cap 16 is bonded to the upper surface or the lower surface of the penetrating electrode 14, the bonding is weak and the bump function is lost. When the upper and lower interposers 10 and 20 are joined, (16) spread along the surface of the substrate (12), there is a high possibility that the solder cap (16) will be short-circuited with the adjacent solder cap (16).

따라서 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 관통 전극이 범프 기능을 수행하는 인터포저, 적층 인터포저, 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide an interposer, a lamination interposer, and a method of manufacturing the same.

본 발명의 다른 목적은 리플로우 시 이웃하는 솔더 사이의 쇼트를 방지하는 인터포저, 적층 인터포저, 및 그 제조방법을 제공하는 것이다.It is another object of the present invention to provide an interposer, a lamination interposer, and a method of manufacturing the same that prevent shorts between neighboring solders during reflow.

본 발명의 또 다른 목적은 관통 전극과 솔더 사이의 접합 강도를 강화하는 인터포저, 적층 인터포저, 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide an interposer, a lamination interposer, and a method of manufacturing the interposer for enhancing the bonding strength between the penetrating electrode and the solder.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 인터포저는, 제1표면과 제2표면을 포함하는 기판, 상기 제1 및 제2표면을 연결하는 비아 홀, 상기 비아 홀의 직경이 상기 제1 및 제2표면에서 각각 확장되는 제1 및 제2버퍼 캐비티, 상기 비아 홀을 통하여 제1 및 제2접합면이 노출되고, 상기 버퍼 캐비티들을 통하여 측면 일부가 노출되는 관통 전극, 및 상기 제1 및 제2접합면 전부 그리고 상기 측면 일부에 각각 접합되는 제1 및 제2솔더 캡을 포함한다.According to an aspect of the present invention, there is provided an interposer comprising: a substrate including a first surface and a second surface; a via hole connecting the first surface and the second surface; A first and a second buffer cavities each having a hole diameter expanded on the first and second surfaces, first and second bonding surfaces exposed through the via hole, and a through- And first and second solder caps respectively bonded to all of the first and second bonding surfaces and the side surface portion.

본 발명의 적층 인터포저는, 제1인터포저와 제2인터포저가 상하로 적층되고, 제1인터포저는 제1표면을 통과하는 하부 비아 홀과, 상기 하부 비아 홀의 직경이 상기 제1표면에서 확장되는 제1버퍼 캐비티를 포함하는 하부 기판, 상기 하부 비아 홀을 통하여 제1접합면이 노출되고, 상기 제1버퍼 캐비티를 통하여 측면 일부가 노출되는 하부 관통 전극, 및 상기 하부 관통 전극의 제1접합면 전부 및 측면 일부와 접합되는 제1솔더 캡을 포함하고, 제2인터포저는 제2표면을 통과하는 상부 비아 홀과, 상기 상부 비아 홀의 직경이 상기 제2표면에서 확장되는 제2버퍼 캐비티를 포함하는 상부 기판, 상기 상부 비아 홀을 통하여 제2접합면이 노출되고, 상기 제2버퍼 캐비티를 통하여 측면 일부가 노출되는 상부 관통 전극, 및 상기 상부 관통 전극의 제2접합면 전부 및 측면 일부와 접합되는 제2솔더 캡을 포함한다.A laminated interposer according to the present invention is a laminated interposer comprising: a first interposer and a second interposer stacked one on top of the other; a first interposer having a lower via hole passing through the first surface; A lower substrate including a first buffer cavity extending through the first via hole, a lower through-hole through which the first junction surface is exposed through the lower via-hole, and a portion of the side surface is exposed through the first buffer cavity, And a first solder cap that is joined to a front surface and a side surface of the bonding surface, the second interposer includes an upper via hole passing through the second surface, and a second buffer cavity An upper through-hole electrode through which the second bonding surface is exposed through the upper via-hole and a portion of the side surface is exposed through the second buffer cavity, and a second through- And a second solder cap joined to the side portion.

위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.As described above, according to the configuration of the present invention, the following effects can be expected.

첫째, 버퍼 캐비티를 통해서 관통 전극 주위에 완충 공간을 마련함으로써, 리플로우 공정 시 잉여 솔더가 이웃하는 솔더로 번지는 것을 방지할 수 있다.First, by providing a buffer space around the penetrating electrode through the buffer cavity, surplus solder can be prevented from spreading to the neighboring solder during the reflow process.

둘째, 관통 전극의 접합면이 기판의 표면보다 높은 레벨을 가지기 때문에, 관통 전극은 범프 기능을 수행할 수 있다.Second, since the bonding surface of the penetrating electrode has a higher level than the surface of the substrate, the penetrating electrode can perform a bump function.

셋째, 솔더 캡은 관통 전극의 접합면 이외에도 측면과도 결합하기 때문에, 관통 전극은 솔더와 접합 면적이 넓어지고 접합 강도가 강화될 수 있다.Third, since the solder cap is bonded to the side surface in addition to the bonding surface of the penetrating electrode, the penetrating electrode can have a wider bonding area with the solder, and the bonding strength can be enhanced.

도 1a 및 도 1b는 종래 기술에 의한 인터포저 및 적층 인터포저의 구성을 각각 나타내는 단면도.
도 2a 및 도 2b는 본 발명에 의한 버퍼 캐비티를 포함하는 인터포저 및 적층 인터포저의 구성을 각각 나타내는 단면도.
도 3a 내지 도 3h는 본 발명에 의한 버퍼 캐비티를 포함하는 인터포저 및 적층 인터포저의 제조방법을 각각 나타내는 단면도들.1A and 1B are cross-sectional views respectively showing structures of an interposer and a lamination interposer according to the related art.
FIG. 2A and FIG. 2B are cross-sectional views respectively showing configurations of an interposer and a lamination interposer including a buffer cavity according to the present invention; FIG.
3A to 3H are cross-sectional views each illustrating a method of manufacturing an interposer and a laminated interposer including a buffer cavity according to the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Brief Description of the Drawings The advantages and features of the present invention, and how to achieve them, will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The dimensions and relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.Embodiments described herein will be described with reference to plan views and cross-sectional views, which are ideal schematics of the present invention. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are produced according to the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 버퍼 캐비티를 포함하는 인터포저, 적층 인터포저 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.Hereinafter, preferred embodiments of the interposer, the lamination interposer and the fabrication method thereof including the buffer cavity according to the present invention having the above-described structure will be described in detail with reference to the accompanying drawings.

도 2a에는 본 발명에 의한 버퍼 캐비티를 포함하는 인터포저의 구성이 단면도로 도시되어 있고, 도 2b에는 본 발명에 의한 버퍼 캐비티를 포함하는 적층 인터포저의 구성이 단면도로 도시되어 있다.FIG. 2A is a cross-sectional view of a structure of an interposer including a buffer cavity according to the present invention, and FIG. 2B is a cross-sectional view of a structure of a lamination interposer including a buffer cavity according to the present invention.

도 2a를 참조하면, 본 발명의 인터포저(100)는 기판(110), 기판(110)을 통과하는 관통 전극(120), 및 관통 전극(120)의 양측에 각각 접합되는 제1 및 제2솔더 캡(140, 142)을 포함한다.Referring to FIG. 2A, the interposer 100 of the present invention includes a substrate 110, a penetrating electrode 120 passing through the substrate 110, and first and second And includes solder caps 140 and 142.

기판(110)은 제1표면(110a) 및 제2표면(110b) 그리고 양측 표면(110a, 110b)을 연결하는 비아 홀(H)을 포함한다. 비아 홀(H)의 직경이 제1 및 제2표면(110a, 110b)에서 각각 확장되는 제1 및 제2버퍼 캐비티(C)를 포함한다. 제1 및 제2버퍼 캐비티(C)는 환형의 링(ring) 형상이다. 버퍼 캐비티(C)는 접합에 사용되고 남은 잉여 솔더가 잔류할 수 있는 완충 공간으로 작용하기 때문에, 솔더가 이웃하는 솔더 혹은 관통 전극으로 넘어가는 쇼트의 염려가 없다.The substrate 110 includes a via hole H connecting the first surface 110a and the second surface 110b and the both surfaces 110a and 110b. And the first and second buffer cavities C, in which the diameter of the via hole H extends at the first and second surfaces 110a and 110b, respectively. The first and second buffer cavities C are annular ring-shaped. Since the buffer cavity C serves as a buffer space in which remaining surplus solder can be used for bonding, there is no fear of shorting the solder to the neighboring solder or penetrating electrode.

관통 전극(120)은 제1 및 제2접합면(120a, 120b) 그리고 측면(120c)을 포함한다. 따라서 관통 전극(120)은 비아 홀(H)을 통하여 제1 및 제2접합면(120a, 120b)이 노출되고, 버퍼 캐비티들(C)을 통하여 측면(120c) 일부가 노출된다. 관통 전극(120)의 제1 및 제2접합면(120a, 120b) 레벨은 기판(110)의 제1 및 제2표면(120a, 120b) 레벨보다 높기 때문에, 관통 전극(120)은 기판(110)과 비교하여 상대적으로 돌출된다. 따라서 관통 전극(120)의 측면(120c)은 더 노출될 수 있다. 특히, 돌출되는 관통 전극(120)은 범프(bump)와 동일한 기능을 수행할 수 있다. 본 발명에 의하면, 관통 전극(120)의 일부가 범프 기능을 수행하기 때문에, 별도의 범프 공정을 실시하지 않아도 무방하다. 관통 전극(120)은 구리(Cu) 등의 도전성 물질로 형성될 수 있다.The penetrating electrode 120 includes first and second bonding surfaces 120a and 120b and a side surface 120c. The first and second bonding surfaces 120a and 120b are exposed through the via hole H and a portion of the side surface 120c is exposed through the buffer cavities C. Accordingly, Since the level of the first and second bonding surfaces 120a and 120b of the penetrating electrode 120 is higher than the level of the first and second surfaces 120a and 120b of the substrate 110, ). Therefore, the side surface 120c of the penetrating electrode 120 can be further exposed. In particular, the protruding penetrating electrode 120 can perform the same function as a bump. According to the present invention, since a part of the penetrating electrode 120 performs a bump function, it is not necessary to perform a separate bump process. The penetrating electrode 120 may be formed of a conductive material such as copper (Cu).

제1 및 제2솔더 캡(140, 142)은 비아 홀(H)을 통하여 관통 전극(120)의 제1 및 제2접합면(120a, 120b) 전부와 접합되고, 버퍼 캐비티(C)를 통하여 관통 전극(120)의 측면(120c) 일부에 접합된다. 따라서 솔더 캡(140, 142)은 제1 및 제2접합면(120a, 120b)과 측면(120c)을 동시에 커버하는 캡(cap) 형상일 수 있다. 본 발명에 의하면, 관통 전극(120)은 측면(120c)을 통해서도 솔더 캡(140, 142)과 결합하기 때문에 접합 강도가 강화될 수 있다. 솔더 캡(140, 142)은 주석(Sn)이나 이의 합금으로 형성될 수 있다.The first and second solder caps 140 and 142 are bonded to all of the first and second bonding surfaces 120a and 120b of the penetrating electrode 120 through the via hole H and through the buffer cavity C Is bonded to a part of the side surface (120c) of the penetrating electrode (120). Accordingly, the solder caps 140 and 142 may be cap-shaped to cover the first and second joint surfaces 120a and 120b and the side surface 120c at the same time. According to the present invention, since the penetrating electrode 120 is bonded to the solder caps 140 and 142 through the side surface 120c, the bonding strength can be enhanced. The solder caps 140 and 142 may be formed of tin (Sn) or an alloy thereof.

비아 홀(H) 상에 절연막(112)이 더 포함될 수 있다. 절연막(112) 상에는 베리어막(도시되지 않음)이나 시드막(도시되지 않음)이 더 포함될 수 있다. 제1 및 제2표면(110a, 110b) 상에는 각각 제1보호막(130) 및 제2보호막(132)이 더 포함될 수 있다. 제1 및 제2보호막(130, 132)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.The insulating film 112 may further be included on the via hole (H). A barrier film (not shown) or a seed film (not shown) may be further included on the insulating film 112. A first protective layer 130 and a second protective layer 132 may be further formed on the first and second surfaces 110a and 110b. The first and second protective films 130 and 132 may include a silicon oxide film or a silicon nitride film.

도 2b를 참조하면 본 발명의 다른 실시예에 의하면, 본 발명의 적층 인터포저는 제1인터포저(100)와 제2인터포저(200)가 솔더 캡(140, 242)을 통하여 상하로 적층된다. 2B, according to another embodiment of the present invention, the first interposer 100 and the second interposer 200 are stacked up and down through the solder caps 140 and 242 in the stacked interposer of the present invention .

제1인터포저(100)는, 제1표면(110a)과 제2표면(110b)을 통과하는 하부 비아 홀(H1)과, 하부 비아 홀(H1)의 직경이 제1 및 제2표면(110a, 110b)에서 각각 확장되는 제1 및 제2버퍼 캐비티(C1)를 포함하는 하부 기판(110), 하부 비아 홀(H1)을 통하여 제1 및 제2접합면(120a, 120b)이 노출되고, 제1 및 제2버퍼 캐비티(C1)를 통하여 측면(120c) 일부가 노출되는 하부 관통 전극(120), 및 하부 관통 전극(120)의 제1 및 제2접합면(120a, 120b) 전부와 측면(120c) 일부와 접합되는 제1 및 제2솔더 캡(140, 142)을 포함한다.The first interposer 100 has a lower via hole H1 passing through the first surface 110a and the second surface 110b and a lower via hole H1 having a diameter smaller than that of the first and second surfaces 110a The first and second bonding surfaces 120a and 120b are exposed through the lower substrate 110 and the lower via hole H1 including the first and second buffer cavities C1 extending in the first and second buffer cavities 110a and 110b, The lower penetrating electrode 120 in which a part of the side surface 120c is exposed through the first and second buffer cavities C1 and the entirety of the first and second bonding surfaces 120a and 120b of the lower penetrating electrode 120, And first and second solder caps 140 and 142 that are joined to a part of the solder cap 120c.

제2인터포저(200)는, 제1표면(210a)과 제2표면(210b)을 통과하는 상부 비아 홀(H2)과, 상부 비아 홀(H2)의 직경이 제1 및 제2표면(210a, 210b)에서 각각 확장되는 제1 및 제2버퍼 캐비티(C2)를 포함하는 상부 기판(210), 상부 비아 홀(H2)을 통하여 제1 및 제2접합면(220a, 220b)이 노출되고, 제1 및 제2버퍼 캐비티(C2)를 통하여 측면(220c) 일부가 노출되는 상부 관통 전극(220), 및 상부 관통 전극(220)의 제1 및 제2접합면(220a, 220b) 전부와 측면(220c) 일부와 접합되는 제1 및 제2솔더 캡(240, 242)을 포함한다.The second interposer 200 has an upper via hole H2 passing through the first surface 210a and the second surface 210b and a second via hole H2 connecting the first and second surfaces 210a The first and second bonding surfaces 220a and 220b are exposed through the upper substrate 210 and the upper via hole H2 including the first and second buffer cavities C2 extended from the first and second buffer cavities 210a and 210b, An upper penetrating electrode 220 through which a part of the side surface 220c is exposed through the first and second buffer cavities C2 and a second connecting surface 220b on both sides of the first and second bonding surfaces 220a and 220b of the upper penetrating electrode 220, And first and second solder caps 240 and 242 which are joined to a part of the solder cap 220c.

도면에는 도시되어 있지 않지만, 제2인터포저(200) 상에는 전자 부품이 실장될 수 있다. 전자 부품은 다이오드나 트랜지스터 등의 능동 반도체 소자 외에 저항 소자나 콘덴서 등의 수동소자를 이용할 수 있다.Although not shown in the drawings, electronic components may be mounted on the second interposer 200. [ In addition to active semiconductor elements such as diodes and transistors, passive elements such as resistors and capacitors can be used as electronic components.

이와 같이, 하부의 제1솔더 캡(140)과 상부의 제2솔더 캡(242)은 제1버퍼 캐비티(C1)와 제2버퍼 캐비티(C2) 내부에 존재하기 때문에, 솔더가 주변으로 번질 염려가 없으며, 이웃하는 솔더와의 전기적 쇼트(short)가 방지될 수 있다.Since the lower first solder cap 140 and the upper second solder cap 242 exist in the first buffer cavity C1 and the second buffer cavity C2 in this way, And an electrical short with the neighboring solder can be prevented.

이하, 본 발명에 의한 인터포저 및 적층 인터포저의 제조방법을 도면을 참조하면 자세히 설명한다.Hereinafter, a method of manufacturing an interposer and a laminated interposer according to the present invention will be described in detail with reference to the drawings.

도 3a 내지 도 3h에는 본 발명에 의한 인터포저 및 적층 인터포저의 제조방법이 단면도로 도시되어 있다.3A to 3H are sectional views illustrating a method of manufacturing an interposer and a laminated interposer according to the present invention.

도 3a를 참조하면, 기판(110)이 준비된다. 기판(110)의 제1표면(110a)을 패터닝하여, 기판(110)의 소정 영역에 일정한 깊이로 비아 홀(H)이 형성된다. 비아 홀(H)은 사진 식각 공정을 통하여 형성될 수 있다. 혹은 레이저 공정을 통하여 형성될 수 있다. 비아 홀(H)은 한 번의 공정에 의하여 형성될 수 있고, 혹은 여러 번의 공정으로 나뉘어 형성될 수 있다.Referring to FIG. 3A, a substrate 110 is prepared. The first surface 110a of the substrate 110 is patterned to form a via hole H in a predetermined region of the substrate 110 to a predetermined depth. The via hole H may be formed through a photolithography process. Or may be formed through a laser process. The via hole H may be formed by a single process or may be divided into several processes.

도 3b를 참조하면, 비아 홀(H)을 포함하는 기판(110)의 제1표면(110a)에 CVD 혹은 PVD 공정을 통하여 절연막(112)이 형성될 수 있다. 절연막(112)은 제1표면(110a)을 포함하여 비하 홀(H) 상에도 일정한 두께로 증착될 수 있다. 절연막(112) 상에 확산을 방지하는 베리어막(도시되지 않음)이 더 형성될 수 있다. 도금 공정을 이용하여 관통 전극(120)을 형성하는 경우 절연막(112) 상에 시드막(도시되지 않음)이 더 형성될 수 있다. 절연막(112) 상에 비아 홀(H)을 채우는 관통 전극(120)이 형성될 수 있다. 이때, 기판(110)의 제1표면(110a)에 형성된 상기 배리어막 및 시드막은 평탄화 공정에 의하여 제거될 수 있다. 평탄화 공정을 통하여 관통 전극(120)의 제1접합면(120a)이 노출될 수 있다. 평탄화 공정은 화학 기계적 연마(CMP), 에치백(Etch back), 또는 그라인딩(grinding) 공정에 의하여 수행될 수 있다.Referring to FIG. 3B, an insulating layer 112 may be formed on the first surface 110a of the substrate 110 including the via hole H through CVD or PVD. The insulating layer 112 may include a first surface 110a and may be deposited to a predetermined thickness on the lower hole H as well. A barrier film (not shown) may be further formed on the insulating film 112 to prevent diffusion. When the penetrating electrode 120 is formed using a plating process, a seed film (not shown) may be further formed on the insulating film 112. The penetrating electrode 120 filling the via hole H may be formed on the insulating film 112. At this time, the barrier film and the seed film formed on the first surface 110a of the substrate 110 may be removed by a planarization process. The first bonding surface 120a of the penetrating electrode 120 can be exposed through the planarization process. The planarization process may be performed by chemical mechanical polishing (CMP), etch back, or grinding processes.

도 3c를 참조하면, 에치백 공정을 통하여 관통 전극(120)이 기판(110)으로부터 돌출될 수 있다. 가령, 관통 전극(120)의 제1접합면(120a) 전부와 측면(120c) 일부가 제1표면(110a)에서 노출될 수 있다. 에치백 공정은 건식 식각 또는 습식 식각 공정에 의하여 수행될 수 있다. 에치백 공정은 반응성 이온 식각법(RIE)에 의하여 수행될 수 있다. 관통 전극들(120)의 측면(120c) 일부를 노출시키는 것은, 후술하는 솔더 캡(140, 142)과의 접촉 면적을 높여 그 결합력을 강화하기 위한 것이다.Referring to FIG. 3C, the penetrating electrode 120 may protrude from the substrate 110 through an etch-back process. For example, a portion of the first bonding surface 120a of the penetrating electrode 120 and a portion of the side surface 120c may be exposed at the first surface 110a. The etch-back process can be performed by a dry etching or a wet etching process. The etch-back process can be performed by reactive ion etching (RIE). Exposing a part of the side surface 120c of the penetrating electrodes 120 is intended to enhance the bonding force of the solder caps 140 and 142 by increasing the contact area with the solder caps 140 and 142 described later.

도 3d를 참조하면, 기판(110)의 일부를 제거하는 리세스 공정이 실시될 수 있다. 관통 전극(120)의 가장자리를 둘러 환형의 링(ring) 형상의 버퍼 캐비티(C)가 형성될 수 있다. 이때, 절연막(112)의 일부도 함께 제거될 수 있다. 버퍼 캐비티(C)는 후술하는 솔더 캡(140, 142)의 일부가 잔류할 수 있는 완충 공간으로 작용할 수 있다. 리세스 공정으로 관통 전극(120)의 측면(120c)의 일부가 더 노출될 수 있다.Referring to FIG. 3D, a recessing process for removing a portion of the substrate 110 may be performed. An annular ring-shaped buffer cavity C surrounding the edge of the penetrating electrode 120 can be formed. At this time, a part of the insulating film 112 may also be removed together. The buffer cavity C can function as a buffer space in which a part of the solder caps 140 and 142 to be described later can remain. A part of the side surface 120c of the penetrating electrode 120 can be further exposed by the recess process.

도 3e를 참조하면, 기판(110)의 제1표면(110a)에 제1보호막(130)이 형성될 수 있다. CVD 공정을 통하여 기판(110) 상에 소정 두께의 제1보호막(130)이 증착될 수 있다. 제1보호막(130)은 실리콘 산화막 혹은 실리콘 질화막을 포함할 수 있다. 제1보호막(130)의 일부는 CMP, 에치백, 또는 그라인딩 공정을 통하여 제거될 수 있다. 가령, 관통 전극(120)의 제1접합면(120a)이 노출되도록, 관통 전극(120)의 제1접합면(120a) 및 측면(120c) 일부를 덮고 있는 제1보호막(130)은 평면화 공정을 통하여 제거될 수 있다.Referring to FIG. 3E, the first passivation layer 130 may be formed on the first surface 110a of the substrate 110. FIG. A first protective layer 130 having a predetermined thickness may be deposited on the substrate 110 through a CVD process. The first passivation layer 130 may include a silicon oxide layer or a silicon nitride layer. A part of the first protective film 130 may be removed through a CMP, etch-back, or grinding process. The first protective layer 130 covering a part of the first bonding surface 120a and the side surface 120c of the penetrating electrode 120 is formed in a planarizing process so that the first bonding surface 120a of the penetrating electrode 120 is exposed. Lt; / RTI >

도 3f를 참조하면, 기판(110)이 캐리어(136)에 부착될 수 있다. 캐리어(136)는 유리나 폴리머와 같은 절연성 물질을 포함할 수 있다. 캐리어(136)는 접착제(138)를 통하여 기판(110)의 제1표면(110a)에 접착될 수 있다. 캐리어(136)는 제1표면(110a)에 고정된 상태에서 기판(110)을 지지하기 때문에 제2표면(110b)을 용이하게 가공할 수 있도록 도와주는 동시에 제1표면(110a)을 보호하는 기능을 수행한다. 제2표면(110b)이 가공될 수 있다. 예컨대, 화학 기계적 연마(CMP) 공정 혹은 에치백(etch back) 공정을 이용하여 기판(110)에 매립되어 있던 관통 전극(120)의 제2접합면(120b)을 노출시키는 씨닝 공정이 수행될 수 있다. 이와 같이 씨닝 공정에 의하여 기판(110)의 두께는 줄어든다.Referring to FIG. 3F, a substrate 110 may be attached to the carrier 136. The carrier 136 may comprise an insulating material such as glass or polymer. The carrier 136 may be bonded to the first surface 110a of the substrate 110 via an adhesive 138. Since the carrier 136 supports the substrate 110 in a state fixed to the first surface 110a, the carrier 136 functions to easily process the second surface 110b while protecting the first surface 110a . The second surface 110b can be machined. A thinning process for exposing the second bonding surface 120b of the penetrating electrode 120 buried in the substrate 110 may be performed using a chemical mechanical polishing (CMP) process or an etch back process have. The thickness of the substrate 110 is reduced by the thinning process.

도 3g를 참조하면, 제2표면(110b)에 솔더 캡 공정이 실시될 수 있다. 관통 전극(120)의 제2접합면(120b) 및 측면(120c) 일부를 커버하는 솔더 캡(142)이 형성될 수 있다. Referring to FIG. 3G, a solder cap process may be performed on the second surface 110b. A solder cap 142 may be formed to cover a part of the second joint surface 120b and the side surface 120c of the penetrating electrode 120. [

도 3h를 참조하면, 제1표면(110a)에도 솔더 캡 공정이 실시된다. 제1표면(110a)에 부착된 캐리어(136) 및 접착제(138)를 제거하고, 관통 전극(120)의 제1접합면(120a)에도 제2솔더 캡(142)과 동일한 공정을 통하여 제1솔더 캡(140)을 부착한다. 솔더 캡(140)은 관통 전극(120)에 접착되며, 후술하는 공정에서 상부 인터포저(도 2의 200 참조)의 솔더 캡(242)과 결합되어 인터포저(100)와 인터포저(200)를 연결하는 기능을 수행한다.Referring to FIG. 3H, the first surface 110a is also subjected to a solder cap process. The carrier 136 and the adhesive 138 adhered to the first surface 110a are removed and the first bonding surface 120a of the penetrating electrode 120 is also subjected to the same process as the second solder cap 142, Attach the solder cap 140. The solder cap 140 is bonded to the penetrating electrode 120 and is bonded to the solder cap 242 of the upper interposer (see 200 in FIG. 2) in a process to be described below to form the interposer 100 and the interposer 200 And performs a connection function.

다시 도 2를 참조하면, 인터포저(100)와 인터포저(200)를 연결하여 적층 인터포저를 구성한다. 리플로우 공정으로 인하여 제1솔더 캡(140)과 제2솔더 캡(242)은 상호 접합된다.Referring again to FIG. 2, the interposer 100 and the interposer 200 are connected to constitute a laminated interposer. Due to the reflow process, the first solder cap 140 and the second solder cap 242 are bonded to each other.

이상에서 살펴본 바와 같이, 본 발명은 관통 전극 주변의 기판 일부를 제거함으로써, 솔더 리플로우 공정 시 솔더가 기판의 표면을 따라 번지는 것을 방지하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.As described above, according to the present invention, it is understood that the technical idea is to prevent the solder from spreading along the surface of the substrate during the solder reflow process by removing a part of the substrate around the penetrating electrode. Many other modifications will be possible to those skilled in the art, within the scope of the basic technical idea of the present invention.

100: 인터포저 110: 기판
110a: 제1표면 110b: 제2표면
112: 절연막 120: 관통 전극
120a: 제1접합면 120b: 제2접합면
120c: 측면 130: 제1보호막
132: 제2보호막 136: 캐리어
140: 제1솔더 캡 142: 제2솔더 캡
H: 비아 홀 C: 버퍼 캐비티100: interposer 110: substrate
110a: first surface 110b: second surface
112: insulating film 120: penetrating electrode
120a: first bonding surface 120b: second bonding surface
120c: side surface 130: first protective film
132: second protective film 136: carrier
140: first solder cap 142: second solder cap
H: via hole C: buffer cavity

Claims (8)

제1표면과 제2표면을 포함하는 기판;
상기 제1 및 제2표면을 연결하는 비아 홀;
상기 비아 홀의 직경이 상기 제1 및 제2표면에서 각각 확장되는 제1 및 제2버퍼 캐비티;
상기 비아 홀을 통하여 제1 및 제2접합면이 노출되고, 상기 버퍼 캐비티들을 통하여 측면 일부가 노출되는 관통 전극; 및
상기 제1 및 제2접합면 전부 그리고 상기 측면 일부에 각각 접합되는 제1 및 제2솔더 캡을 포함하는 것을 특징으로 하는 인터포저.A substrate comprising a first surface and a second surface;
A via hole connecting the first and second surfaces;
First and second buffer cavities, the diameter of the via hole extending from the first and second surfaces, respectively;
A through electrode through which the first and second bonding surfaces are exposed through the via hole and a part of the side surface is exposed through the buffer cavities; And
And first and second solder caps respectively bonded to all of the first and second bonding surfaces and the side surface portion. 제 1 항에 있어서,
상기 제1 및 2표면의 레벨은 상기 제1 및 제2접합면의 레벨보다 각각 낮아, 상기 관통 전극이 상기 기판에 대하여 돌출되고, 상기 돌출되는 관통 전극은 범프 기능을 수행하는 것을 특징으로 하는 인터포저.The method according to claim 1,
Wherein the levels of the first and second surfaces are lower than the levels of the first and second bonding surfaces so that the penetrating electrode protrudes from the substrate and the protruding penetrating electrode performs a bump function. Poser. 제 2 항에 있어서,
상기 제1 및 제2버퍼 캐비티는 환형의 링 형상이고, 상기 솔더 캡은 상기 관통 전극의 제1 및 제2접합면과 상기 측면 일부를 커버하는 캡 형상인 것을 특징으로 하는 인터포저.3. The method of claim 2,
Wherein the first and second buffer cavities are ring-shaped and the solder cap is cap-shaped to cover the first and second bonding surfaces of the penetrating electrode and a portion of the side surface. 제1인터포저와 제2인터포저가 상하로 적층되고,
제1인터포저는,
제1표면을 통과하는 하부 비아 홀, 및 상기 하부 비아 홀의 직경이 상기 제1표면에서 확장되는 제1버퍼 캐비티를 포함하는 하부 기판;
상기 하부 비아 홀을 통하여 제1접합면이 노출되고, 상기 제1버퍼 캐비티를 통하여 측면 일부가 노출되는 하부 관통 전극; 및
상기 하부 관통 전극의 제1접합면 전부 및 측면 일부와 접합되는 제1솔더 캡을 포함하고,
제2인터포저는,
제2표면을 통과하는 상부 비아 홀 및 상기 상부 비아 홀의 직경이 상기 제2표면에서 확장되는 제2버퍼 캐비티를 포함하는 상부 기판;
상기 상부 비아 홀을 통하여 제2접합면이 노출되고, 상기 제2버퍼 캐비티를 통하여 측면 일부가 노출되는 상부 관통 전극; 및
상기 상부 관통 전극의 제2접합면 전부 및 측면 일부와 접합되는 제2솔더 캡을 포함하는 것을 특징으로 하는 적층 인터포저.A first interposer and a second interposer are stacked one above the other,
The first interposer includes:
A lower substrate including a lower via hole passing through the first surface and a first buffer cavity with a diameter of the lower via hole extending from the first surface;
A lower penetrating electrode exposing a first junction surface through the lower via hole and a portion of a side surface exposed through the first buffer cavity; And
And a first solder cap joined to all of the first bonding surface and the side surface of the lower penetrating electrode,
The second interposer includes:
An upper substrate including an upper via hole passing through a second surface and a second buffer cavity with a diameter of the upper via hole extending from the second surface;
An upper via electrode through which the second bonding surface is exposed through the upper via hole and a part of the side surface is exposed through the second buffer cavity; And
And a second solder cap joined to all of the second bonding surface and the side surface of the upper through-hole electrode. 제 4 항에 있어서,
상기 제1솔더 캡 및 제2솔더 캡이 상호 접합되고, 접합된 부분은 제1 및 제2버퍼 캐비티 내부에 위치하는 것을 특징으로 하는 적층 인터포저.5. The method of claim 4,
Wherein the first solder cap and the second solder cap are bonded to each other, and the bonded portion is located inside the first and second buffer cavities. 제 5 항에 있어서,
상기 기판의 제1표면 레벨은 상기 관통 전극의 제1접합면 레벨보다 낮은 것을 특징으로 하는 적층 인터포저. 6. The method of claim 5,
Wherein the first surface level of the substrate is lower than the first junction level of the penetrating electrode. 기판의 제1표면에 일정한 깊이의 비아 홀을 형성하는 단계;
상기 비아 홀에 관통 전극을 형성하는 단계;
상기 제1표면 일부를 제거하여 상기 관통 전극의 측면 일부를 노출시키는 단계;
상기 제1표면의 관통 전극 주변을 제거하여 제1버퍼 캐비티를 형성하는 단계; 및
적어도 상기 노출된 관통 전극의 측면 일부에 접합되는 제1솔더 캡을 형성하는 단계를 포함하는 것을 특징으로 하는 인터포저 제조방법.Forming a via hole having a predetermined depth on a first surface of a substrate;
Forming a via electrode in the via hole;
Removing a portion of the first surface to expose a portion of the side surface of the penetrating electrode;
Removing a periphery of the penetrating electrode of the first surface to form a first buffer cavity; And
Forming a first solder cap that is bonded to at least a portion of a side surface of the exposed penetrating electrode. 제 7 항에 있어서,
상기 제1버퍼 캐비티를 형성한 후에,
상기 제1표면에 접착제를 이용하여 캐리어를 부착하는 단계;
상기 제2표면에 상기 관통 전극을 노출시키는 단계;
상기 기판의 제2표면 일부를 더 제거하여 상기 관통 전극의 측면 일부를 노출시키는 단계; 및
적어도 상기 노출된 관통 전극의 측면 일부에 접합되는 제2솔더 캡을 형성하는 단계를 더 포함하는 인터포저 제조방법.
8. The method of claim 7,
After forming the first buffer cavity,
Attaching a carrier to the first surface using an adhesive;
Exposing the penetrating electrode to the second surface;
Further removing a portion of the second surface of the substrate to expose a portion of the side surface of the penetrating electrode; And
Forming a second solder cap that is bonded to at least a portion of a side surface of the exposed through electrode.
KR1020120154046A 2012-12-27 2012-12-27 Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same KR20140084517A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120154046A KR20140084517A (en) 2012-12-27 2012-12-27 Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120154046A KR20140084517A (en) 2012-12-27 2012-12-27 Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same

Publications (1)

Publication Number Publication Date
KR20140084517A true KR20140084517A (en) 2014-07-07

Family

ID=51734381

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120154046A KR20140084517A (en) 2012-12-27 2012-12-27 Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR20140084517A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269362A (en) * 2014-09-10 2015-01-07 南通富士通微电子股份有限公司 Manufacturing method for through silicon via metal column back face protruding blocks
CN104347494A (en) * 2014-09-10 2015-02-11 南通富士通微电子股份有限公司 Back surface interconnection method for through silicon via metal posts
CN110164786A (en) * 2019-06-17 2019-08-23 德淮半导体有限公司 The method and semiconductor structure of thermal expansion after improving metal bonding
WO2021225323A1 (en) * 2020-05-08 2021-11-11 삼성전자 주식회사 Interposer structure and electronic device comprising same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269362A (en) * 2014-09-10 2015-01-07 南通富士通微电子股份有限公司 Manufacturing method for through silicon via metal column back face protruding blocks
CN104347494A (en) * 2014-09-10 2015-02-11 南通富士通微电子股份有限公司 Back surface interconnection method for through silicon via metal posts
CN110164786A (en) * 2019-06-17 2019-08-23 德淮半导体有限公司 The method and semiconductor structure of thermal expansion after improving metal bonding
WO2021225323A1 (en) * 2020-05-08 2021-11-11 삼성전자 주식회사 Interposer structure and electronic device comprising same
EP4149217A4 (en) * 2020-05-08 2024-01-24 Samsung Electronics Co Ltd Interposer structure and electronic device comprising same

Similar Documents

Publication Publication Date Title
US11127699B2 (en) Chip package structure and manufacturing method thereof
US10269668B2 (en) System and method for bonding package lid
CN111710660B (en) Interconnect structures with redundant electrical connectors and related systems and methods
EP2647046B1 (en) Stacked microelectronic assembly having interposer connecting active chips
KR101473093B1 (en) Semiconductor device and manufacturing method thereof
TW201611186A (en) Manufacturing method for semiconductor device
KR20040083796A (en) WL CSP, stack package stacking the same and manufacturing method thereof
KR20080107288A (en) Semiconductor device, and method for manufacturing the same
TWI717255B (en) Package structure and manufacturing method thereof
WO2012107971A1 (en) Semiconductor device and method for manufacturing same
TWI390688B (en) Semiconductor device and method for manufacturing semiconductor device
US10014240B1 (en) Embedded component package and fabrication method
KR20140084517A (en) Interposer inculding buffer cavity, stack type interposer and method for manufacturing the same
JP2009176978A (en) Semiconductor device
JP2013247139A (en) Semiconductor device and method of manufacturing the same
TWI544555B (en) Semiconductor packaging structure and manufacturing method for the same
CN105489564A (en) Electronic monomer and preparation method thereof
US20220344300A1 (en) Electronic device and manufacturing method thereof
TWI552304B (en) Package on package and manufacturing method thereof
US9153510B2 (en) Semiconductor device and method of manufacturing the same
TWI397157B (en) Package structure have micromechanical electric elements and fabrication method thereof
KR20210053537A (en) A semiconductor package
KR20140081550A (en) Package substrate structure having interconnection structure, semiconductor package including package substrate structure and method of fabricating package substrate structure and semiconductor package
KR20140082406A (en) Interposer having protruding through interconnection and method for manufacturing the same
US9761535B1 (en) Interposer, semiconductor package with the same and method for preparing a semiconductor package with the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right