KR20140081305A - 내부 바이어스된 압전막을 이용한 자이로센서 및 그 제조방법 - Google Patents

Abstract

본 발명은 내부 바이어스된 압전막을 이용한 자이로센서에 관한 것으로, 하부전극 상에 형성되고, 제1 분극방향을 갖는 제1 분극층; 제1 분극층 상에 형성되고, 제1 분극층과 동일한 분극방향을 갖고, 내부 바이어스된 압전막을 형성하는 제2 분극층; 제2 분극층 상에 형성된 상부전극; 및 상부전극이 실장된 기판;을 포함한다.
본 발명에 따르면, 분극층에 압전막을 증착하는 과정에서 분극방향이 자발적으로 형성됨으로써, 별도의 폴링공정이 필요하지 않으며 열 공정시 열에 의한 압전막의 열화를 방지할 수 있을 뿐만 아니라, 공정의 단순화, 공정시간 및 공정비용의 감소가 가능하다. 또한, 분극방향이 초기부터 일정하게 배열되었기 때문에 열처리에 의한 열화(분극방향이 초기상태로 원복하려는 성질에 의한 열화)를 최소화시키는 것이 가능하여 원래의 압전막의 특성을 모두 활용할 수 있게 되어 우수한 자이로센서를 제조할 수 있다.

Description

내부 바이어스된 압전막을 이용한 자이로센서 및 그 제조방법{Gyro sensor using piesoelectric film having internal bias and fabrication method thereof}

본 발명은 내부 바이어스된 압전막을 이용한 자이로센서 및 그 제조방법에 관한 것이다.

근래에 압전박막은 MEMS(Micro Electromechanical System) 등 경박 소형화하고 있는 다양한 소자로의 활용을 위해 그 중요성이 부각되고 있다. 소자에 압전박막을 증착할 때는 소자의 특성 발현이나 균일성 확보를 위해 일정한 전압을 인가하여 압전막 내의 쌍극자(dipole)들을 일정한 방향으로 배열하는 폴링(polling) 공정을 반드시 실시하여야 한다.

현재, MEMS 공정으로 제조되고 있는 자이로센서의 경우, 웨이퍼(wafer) 내에 3000~10000개의 센서를 제조하고 있는데, 각각의 소자를 웨이퍼로부터 분리한 후 이들을 PCB에 실장하여 와이어 본딩(wire bonding) 등의 패키지 공정을 진행한다. 이후, 저전압에서 구동되는 센서의 특성 발현을 위해 소자에 개별적으로 폴링 공정을 진행하고 있는데, 이는 공정시간이나 공정비용이 많이 소요된다.

게다가, 폴링공정 이후 제품제작을 위한 실장을 위해서는 최소 260°이상의 고온에서 솔더링(soldering) 등이 이루어지는데, 열처리 과정에서 폴링에 의해 일방향으로 배열된 쌍극자들이 열에너지에 의해 열화되는 현상이 발생한다. 최종적으로, 이러한 열화를 고려하여 소자의 특성을 설계하므로 소자의 특성이 기대치보다 낮는 것이 현실이다.

도 1은 종래의 자이로센서 제조방법의 흐름도이다. 도 1을 참조하면, 자이로 센서를 제조하는 방법을 보이고 있는데, 압전막 증착 후 적은 전압에 구동하고 감지할 수 있는 특성을 확보하기 위해 반드시 폴링 공정을 진행하여야 한다. 이때, 폴링을 위해서는 모든 구동 및 감지 전극이 전기적으로 연결되어 있어야 하기 때문에 각각의 소자를 웨이퍼로부터 개별적으로 분리하여(S10) 와이어 본딩을 통해 전기적으로 연결한 후(S20), 폴링 공정을 진행한다(S30). 이후, 전기적 특성 평가를 통해 각 소자의 불량여부를 검사하고(S40), 양품소자를 IC 등과 연결하고(S50) 캡핑(capping)하는 패키지(package) 공정을 진행한다(S60). 제작이 완료된 소자는 실제 기기에 솔더링 등을 통해 실장된다(S70). 이때, 최소 260°이상의 온도에서 진행되기 때문에 압전막의 열적인 열화가 발생하여 소자의 특성이 저하된다. 열화 이후의 특성을 향상시키기 위해서는 100kV/cm 이상의 고전압으로 폴링을 다시 실시하여야 하는데, IC 회로 등은 폴링전압에서 심한 손상(damage)을 입기 때문에 폴링을 다시 실시하는 것은 불가능하다.

하기의 선행기술문헌에 기재된 특허문헌은 자이로센서의 제조를 위해 사용될 수 있는 압전소자의 제조방법에 관한 것인데, 그 내용을 간략히 살펴보면 다음과 같다.

이와 같은 압전소자 제조방법에서는 기판 상에 소정의 격자면에 우선 배향한 소정의 조성비를 갖는 배향층을 가열 성막하는 제1 공정, 배향층 상에 소정의 조성비를 갖는 무정형(amorphous) 층을 비가열 성막하는 제2 공정, 및 무정형층을 가열처리하고 소정의 격자면과 동일 격자면에 우선 배향한 압전층을 얻는 제3 공정을 포함한다.

이 제조방법에 의하면, 제1 공정으로 형성한 배향층이 제3 공정으로 무정형층을 가열처리하는 때의 시즈(seeds)층으로서 가능하기 때문에 소정의 격자면에 우선 배향한 압전층이 얻어진다. 이것에 의해, 배향층 및 압전층은 전체로서 일방향에 우선 배향된다.

또한, 압전층을 형성하기 위한 무정형층은 비가열 성막에 의하여 형성되는 것으로 원하는 조성비로 조성될 수 있다. 제3 공정의 가열처리에서는 무정형층의 조성비가 대부분 유지되고 있기 때문에 압전층을 원하는 조성비, 구체적으로는 압전 특성상 최대치 또는 그것에 가까운 값을 얻을 수 있다.

그러나, 압전특성을 발현하기 위해서는 별도의 폴링 공정이 필요하며, 열 공정시 열에 의한 압전막의 열화를 방지할 수 없는 문제점이 있다.

일본 공개특허공보 제2004-214270호

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 분극층에 압전막을 증착하는 과정에서 분극방향이 자발적으로 형성되는 것이다.

또한, 본 발명의 다른 측면은 스퍼터링 방식을 이용하여 내부 바이어스된 압전막을 형성하여 일정한 분극방향을 가질 수 있는 것이다.

본 발명의 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서는, 하부전극 상에 형성되고, 제1 분극방향을 갖는 제1 분극층; 상기 제1 분극층 상에 형성되고, 상기 제1 분극층과 동일한 분극방향을 갖고, 내부 바이어스된 압전막을 형성하는 제2 분극층; 상기 제2 분극층 상에 형성된 상부전극; 및 상기 상부전극이 실장된 기판을 포함한다.

여기서, 상기 제1 분극층은 양전하 충전영역을 갖는다.

또한, 상기 양전하 충전영역은 산소결함부, 전자/정공 트랩, 및 도핑(doping) 원소에 의한 양이온을 포함한다.

또한, 상기 도핑 원소는 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 중 어느 하나일 수 있다.

또한, 상기 양전하 충전영역은 상기 하부전극의 열처리 온도, 상기 제1 분극층의 종류, 또는 상기 제1 분극층의 두께 중에서 적어도 하나의 조절에 의해 양전하로 충전된다.

또한, 상기 제2 분극층은 스퍼터링 방식으로 형성된다.

한편, 본 발명의 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법은, 하부전극 상에 제1 분극방향을 갖는 제1 분극층을 형성하는 제1 단계; 상기 제1 분극층 상에 상기 제1 분극층과 동일한 분극방향을 갖는 제2 분극층을 형성하여 내부 바이어스된 압전막을 형성하는 제2 단계; 상기 제2 분극층 상에 상부전극을 형성하는 제3 단계; 및 상기 상부전극을 기판 상에 실장하는 제4 단계를 포함한다.

여기서, 상기 제1 분극층은 양전하 충전영역을 갖는다.

또한, 상기 양전하 충전영역은 산소결함부, 전자/정공 트랩, 및 도핑(doping) 원소에 의한 양이온을 포함한다.

또한, 상기 도핑 원소는 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 중 어느 하나일 수 있다.

또한, 상기 양전하 충전영역은 상기 하부전극의 열처리 온도, 상기 제1 분극층의 종류, 또는 상기 제1 분극층의 두께 중에서 적어도 하나의 조절에 의해 양전하로 충전된다.

또한, 상기 제2 단계는 스퍼터링 방식을 이용한다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명에 따르면, 분극층에 압전막을 증착하는 과정에서 분극방향이 자발적으로 형성됨으로써, 별도의 폴링공정이 필요하지 않으며, 열 공정시 열에 의한 압전막의 열화를 방지할 수 있다.

또한, 본 발명에 따르면, 분극층에 압전막을 증착하는 과정에서 분극방향이 자발적으로 형성됨으로써, 공정의 단순화, 공정시간 및 공정비용의 감소가 가능하다.

또한, 본 발명에 따르면, 분극층에 압전막을 증착하는 과정에서 분극방향이 자발적으로 형성됨으로써, 분극방향이 초기부터 일정하게 배열되었기 때문에 열처리에 의한 열화(분극방향이 초기상태로 원복하려는 성질에 의한 열화)를 최소화시키는 것이 가능하여 원래의 압전막의 특성을 모두 활용할 수 있게 되어 우수한 자이로센서를 제조할 수 있다.

도 1은 종래의 자이로센서 제조방법의 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 하부전극 상에 제1 분극층이 형성된 상태를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 제1 분극층 상에 제2분극층이 형성된 상태를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 제2 분극층 상에 상부전극이 형성된 상태를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 상부전극이 기판에 실장된 상태를 나타낸 단면도이다.
도 6은 내부 바이어스된 압전막을 이용한 자이로센서 제조방법의 흐름도이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 하부전극 상에 제1 분극층이 형성된 상태를 나타낸 단면도이고, 도 3은 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 제1 분극층 상에 제2분극층이 형성된 상태를 나타낸 단면도이고, 도 4는 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 제2 분극층 상에 상부전극이 형성된 상태를 나타낸 단면도이고, 도 5는 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법에서 상부전극이 기판에 실장된 상태를 나타낸 단면도이다.

먼저, 도 5를 참조하면, 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서의 제조가 완료된 상태를 나타내고 있는데, 하부전극(100), 제1 분극층(200), 제2 분극층(300), 상부전극(400) 및 기판(500)을 포함한다.

하부전극(100)은 예를 들면, 실리콘 산화막 상에 전체 면에 걸쳐 접합층 (adhesion layer)으로서 티탄(Ti) 또는 텅스텐티탄 (TiW)을 스퍼터링하여 티탄/텅스텐티탄류의 박막층을 형성하는 공정과, 이 티탄(Ti) 또는 텅스텐티탄(TiW) 박막층 상에 플라티넘(백금)(Pt)과 같은 전도성 금속 또는 이리듐(Ir)/산화이리듐 (IrO2)과 같은 전도성 산화물을 스퍼터링하여 다층 구성의 하부전극(400)을 적층하여 형성하는 공정으로 이루어질 수 있다.

제1 분극층(200)은 도 2에 도시된 바와 같이 하부전극(100) 상에 형성되고, 제1 분극방향을 갖는다. 제1 분극층(200)은 양전하(+) 충전영역(positively charged area)을 갖는다. 여기서, 양전하 충전영역은 산소결함부(oxygen vacancies), 전자/정공 트랩(electron/hole trap), 및 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 등과 같은 도핑(doping) 원소에 의한 양이온(caption)을 포함한다. 그리고, 양전하 충전영역은 하부전극(100)의 열처리 온도, 제1 분극층(200)의 종류, 또는 제1 분극층(200)의 두께 중에서 적어도 하나의 조절에 의해 양전하로 충전된다. 제1 분극층(200)은 하부전극(100) 상에 전체 면에 걸쳐, 예를 들면 티탄산지르콘산납(PZT)이나 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 등이 도핑 (doping)된 PZT를 스퍼터링하여 소정의 두께로 적층 형성한다.

제2 분극층(300)은 도 3에 도시된 바와 같이 제1 분극층(200) 상에 형성되고, 제1 분극층(200)과 동일한 분극방향을 갖고, 내부 바이어스된 압전막을 형성한다. 이때, 제2 분극층(300)은 스퍼터링 방식으로 형성된다. 제2 분극층(300) 형성 공정은, 제1 분극층(200) 형성 공정과 유사한 방식으로 Pb(1+x)(Zr0.53Ti0.47)MyO3 산화물(여기서, M은 도핑(dopping) 원소인 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 등과 같은 금속임)을 이용하여, 예를 들면 가스압 0.7 Pa, RF 파워 0.5kW의 스퍼터 조건으로 제1 분극층(200) 상에 막두께가 1㎛ 정도인 PZT 층으로 이루어지는 제2 분극층(300)을 적층 형성한다.

스퍼터링 방식은 물질에 이온 충격을 가해 원자나 분자를 물체에 부착시키는 물리 증착기술의 하나다. 스퍼터링 방식은 물질에 이온 충격을 가하면 그 물질을 구성하는 원자나 분자가 튀어나와 주위의 물체면에 부착하는 현상인데, 타격을 주어 튀어나오게 하는 것을 스터퍼링이라 한다. 이것을 적극적으로 이용하여 물체 면에 박막을 형성하는 데 쓴다. 진공 통안의 Ar, Kr 등 주로 불활성 기체 중의 방전으로 타겟의 원자나 분자를 튀어 나오게 하여 기판 위에 막을 형성한다. 기본적으로는 스퍼터라는 타겟과 기판을 두 전극으로 한 직류 방전이나 고주파 방전이 사용되지만, 스퍼터 때의 진공도의 저하를 피하고, 방전 전압과 전류를 독립적으로 제어하며 방전을 안정화 시키는 등의 요청에 따라 3극 또는 4극의 방전이 쓰이는 경우도 있다. 직류 방전에서는 금속밖에 스퍼터할 수 없지만, 고주파 방전에서는 금속이나 절연체를 불문하고 모두 스퍼터할 수 있다.

상부전극(400)은 도 4에 도시된 바와 같이 제2 분극층(300) 상에 형성된다. 상부전극(400)은 제2 분극층(300) 상에 전체 면에 걸쳐 플라티넘(백금)(Pt) 및 금/티타늄(Au/Ti)과 같은 전도성 금속을 스퍼터링하여 금속층을 형성함으로써 형성된다. 예를 들면, 상부전극(400)은 가스압 0.5Pa, RF 파워 0.5kW의 스퍼터 조건으로 제2 분극층(300) 상에 막 두께가 200㎚ 정도의 플라티넘 박막층이 성막되어 형성된다.

기판(500)은 도 5에 도시된 바와 같이 상부전극(400)이 실장되어 있다.

도 6은 내부 바이어스된 압전막을 이용한 자이로센서 제조방법의 흐름도이다. 도 2 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 제조방법은 다음과 S100 내지 S4OO 단계를 갖는다.

먼저, 하부전극(100) 상에 제1 분극방향을 갖는 제1 분극층(200)을 형성한다 (S100). 여기서, 제1 분극층(200)은 양전하 충전영역(positively charged area)을 갖는다. 양전하 충전영역은 산소결함부(oxygen vacancies), 전자/정공 트랩 (electron/hole trap), 및 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 등과 같은 도핑 (doping) 원소에 의한 양이온(caption)을 포함한다. 그리고, 양전하 충전영역은 하부전극(100)의 열처리 온도, 제1 분극층(200)의 종류, 또는 제1 분극층(200)의 두께 중에서 적어도 하나의 조절에 의해 양전하로 충전된다.

하부전극(100) 상에 제1 분극층(200)을 형성하기 전에, 하부전극(100) 형성 공정은 예를 들면, 실리콘 산화막 상에 전체 면에 걸쳐 접합층 (adhesion layer)으로써 티탄 또는 텅스텐티탄 (TiW)을 스퍼터링하여 티탄/텅스텐티탄류의 박막층을 형성하는 공정과, 이 티탄 박막층 상에 플라티넘(백금)(Pt)과 같은 전도성 금속 또는 이리듐 (Ir)/산화이리듐 (IrO2)과 같은 전도성 산화물을 스퍼터링하여 다층 구성의 하부전극(400)을 적층하여 형성하는 공정으로 이루어질 수 있다. 티탄 박막층 형성 공정은, 예를 들면 가스압 0.5 Pa, RF(고주파) 파워 1 kW의 스퍼터 조건으로 실리콘 산화막 상에 막두께가 50㎚ 이하(예를 들면 5㎚∼20㎚) 정도의 티탄 박막층을 성막한다. 그리고, 플라티넘층 형성 공정은, 예를 들면 가스압 0.5 Pa, RF 파워 0.5 kW의 스퍼터 조건으로 티탄 박막층 상에 막두께가 200㎚ 정도의 플라티넘 박막층을 성막한다.

S100 단계 이후, 제1 분극층(200) 상에 제1 분극층(200)과 동일한 분극방향을 갖는 제2 분극층(300)을 형성하여 내부 바이어스된 압전막을 형성한다(S200). 이때, 제2 분극층(300)은 스퍼터링 방식으로 형성된다.

제2 분극층(300) 형성 공정은, 제1 분극층(200) 형성 공정과 유사한 방식으로 Pb(1+x)(Zr0.53Ti0.47) MyO3 산화물(여기서, M은 도핑(dopping) 원소인 니오브(Nb), 텅스텐(W) 및 탄탈륨(Ta) 등과 같은 금속임)을 이용하여, 예를 들면 가스압 0.7 Pa, RF 파워 0.5 kW의 스퍼터 조건으로 제1 분극층(200) 상에 막두께가 1㎛ 정도인 PZT 층으로 이루어지는 제2 분극층(300)을 적층 형성한다. 또한, 전기로에 의해 제2 분극층(300)을 베이킹함으로써, 결정화 열처리를 실시한다. 베이킹 처리는, 예를 들면 산소 분위기 하에서, 700℃, 10분간의 조건으로 행한다.

그리고, 제1 분극층(200)의 경우와 마찬가지로 제2 분극층(300)에 대하여 제2 분극층(300) 패터닝 공정에 의해서, 제2 분극층(300)에 대하여 포토리소그래프 처리를 실시하여 레지스트층을 형성하고, 불필요한 부위를 예를 들면 불질산 용액을 이용한 습식 에칭법 등에 의해서 제거한 후에, 레지스트층을 제거하는 등의 공정을 거쳐, 제2 분극층(300)을 형성한다. 또한, 제2 분극층(300)을 습식 에칭법에 의해서 에칭 처리를 실시할 수 있고, 이러한 방법에 한정되지 않고 예를 들면 이온 에칭법이나 반응성 이온 에칭법(RIE : Reactive Ion Etching) 등의 적절한 방법을 실시함으로써 제2 분극층(300)을 형성하여도 되는 것은 물론이다.

제2 분극층(300) 패터닝 공정에서는, 예를 들면, 길이 치수 t가 2.2 ㎜, 폭 치수 t가 90㎛인 제2 분극층(300)을 패턴 형성할 수 있다. 또한, 제2 분극층(300)은 전술한 치수 값에 한정되는 것이 아니고, 가능한 범위에서 적절하게 형성될 수 있다.

S200 단계 이후, 제2 분극층(300) 상에 상부전극(400)을 형성한다(S300). 예를 들면, 상부전극(400)은 가스압 0.5Pa, RF 파워 0.5kW의 스퍼터 조건으로 제2 분극층(300) 상에 막 두께가 200㎚ 정도의 플라티넘 박막층이 성막되어 형성된다. 최상층에 형성된 상부전극(400)에 대하여 패터닝 처리를 실시하는 상부전극(400) 패터닝 공정에서는 상부전극(400)에 대하여 포토리소그래프 처리를 실시한다.

상부전극(400) 패터닝 공정은, 레지스트층을 형성하고, 불필요한 부위의 상부전극(400)을 예를 들면 이온 에칭법 등에 의해서 제거한 후에 레지스트층을 제거하는 등의 공정을 거쳐 패턴을 형성한다. 상부전극(400) 패터닝 공정은 이러한 공정에 한정되지 않고, 반도체 프로세스에 있어서 채용되어 있는 적절한 도전층 형성 공정을 이용하여 형성하도록 하여도 되는 것은 물론이다. 또한, 상부전극(400) 패터닝 공정은 리드 접속부를 패턴 형성한다.

상부전극(400) 패터닝 공정에서는 길이 치수가 각각 50㎛, 폭 치수도 각각 50㎛으로 한 리드 접속부를 패턴 형성할 수 있다. 또한, 상부전극(400)은 이와 같은 치수 값에 한정되는 것이 아니라, 가능한 범위에서 적절하게 형성될 수 있다.

한편, 하부전극(100), 제1 분극층(200), 제2 분극층(300), 상부전극(400)을 밀봉하는 절연보호층(도시되지 않음)이 더 형성될 수 있는데, 절연보호층은 산화실리콘을 포함할 수 있고, 산화실리콘의 상층 및 하층 중 적어도 하층 측에 밀착층이 형성될 수 있다. 밀착층은 알루미나층일 수 있다. 절연보호층은 상부전극(400)에 대해 2배 이상의 두께를 가질 수 있고, 산화실리콘층은 0.4 Pa 이하이고 방전 한계의 하한값 이상의 아르곤 가스 분위기 속에서 스퍼터법에 의해 성막될 수 있다.

이와 같이, 하부전극(100), 제1 분극층(200), 제2 분극층(300), 상부전극 (400)을 밀봉하는 절연 보호층이 형성되어 있기 때문에, 소형, 박형, 협 스페이스화되어 형성한 하부전극(100), 상부전극(400) 등에 수분이나 먼지의 부착을 방지할 수 있다.

S300 단계 이후, 상부전극(400)을 기판(500) 상에 실장한다(S400). 기판 (500)은 실리콘 기판이 사용될 수 있다. 실리콘 기판은 도핑 처리가 실시되지 않은 거의 순 단결정 실리콘 기판 또는 체적 저항율이 100Ω㎝인 단결정 실리콘 기판이 이용될 수 있다. 실리콘 기판(500)은 이러한 단결정 실리콘 기판이 이용됨으로써, 실리콘층이 고 저항값 특성을 갖게 된다.

외형 치수가 공정에 이용되는 설비 사양에 따라 잘라냄 치수가 적절하게 결정되어, 예를 들면 300×300(㎜)로 된다. 실리콘 기판은 평면에서 보아 사각 형상의 기판에 한하지 않고, 원형의 웨이퍼 형상이어도 된다. 실리콘 기판은, 작업성이나 코스트 등에 의해서 두께 치수가 결정되는데, 300㎛ 이상의 기판이 이용될 수 있다.

실리콘 기판에는 열산화 처리가 실시되어 실리콘 산화막(SiO₂막)이 전체 면에 걸쳐서 형성되어 있다. 실리콘 산화막은 실리콘 기판에 결정 이방성 에칭 처리를 실시할 때 보호막으로서의 기능을 한다. 실리콘 산화막은, 보호막 기능을 발휘하면 되고 적절한 두께를 갖고 형성되는데, 예를 들면 0.3㎛ 정도의 두께 치수로 형성될 수 있다.

본 발명의 일 실시예에 따른 내부 바이어스된 압전막을 이용한 자이로센서 및 그 제조방법과 관련하여, 종래에는 압전특성을 발현하기 위해서는 별도의 폴링 공정이 필요하며, 열 공정시 열에 의한 압전막의 열화를 방지할 수 없었다. 그러나, 본 발명의 일 실시예에서는 분극층에 압전막을 증착하는 과정에서 분극방향이 자발적으로 형성됨으로써, 별도의 폴링공정이 필요하지 않으며 열 공정시 열에 의한 압전막의 열화를 방지할 수 있을 뿐만 아니라, 공정의 단순화, 공정시간 및 공정비용의 감소가 가능하다. 또한, 분극방향이 초기부터 일정하게 배열되었기 때문에 열처리에 의한 열화(분극방향이 초기상태로 원복하려는 성질에 의한 열화)를 최소화시키는 것이 가능하여 원래의 압전막의 특성을 모두 활용할 수 있게 되어 우수한 자이로센서를 제조할 수 있다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사항 내에서 당 분야의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100 : 하부전극 200 : 제1 분극층
300 : 제2 분극층 400 : 상부전극
500 : 기판

Claims (12)

1. 하부전극 상에 형성되고, 제1 분극방향을 갖는 제1 분극층;
   상기 제1 분극층 상에 형성되고, 상기 제1 분극층과 동일한 분극방향을 갖고, 내부 바이어스된 압전막을 형성하는 제2 분극층;
   상기 제2 분극층 상에 형성된 상부전극; 및
   상기 상부전극이 실장된 기판을 포함하는 내부 바이어스된 압전막을 이용한 자이로센서.
2. 제1항에 있어서,
   상기 제1 분극층은 양전하 충전영역을 갖는 내부 바이어스된 압전막을 이용한 자이로센서.
3. 제2항에 있어서,
   상기 양전하 충전영역은 산소결함부, 전자/정공 트랩, 및 도핑(doping) 원소에 의한 양이온을 포함하는 내부 바이어스된 압전막을 이용한 자이로센서.
   
4. 청구항 3에 있어서,
   상기 도핑 원소는 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 중 어느 하나인 내부 바이어스된 압전막을 이용한 자이로센서.
5. 제2항에 있어서,
   상기 양전하 충전영역은 상기 하부전극의 열처리 온도, 상기 제1 분극층의 종류, 또는 상기 제1 분극층의 두께 중에서 적어도 하나의 조절에 의해 양전하로 충전된 내부 바이어스된 압전막을 이용한 자이로센서.
6. 제1항에 있어서,
   상기 제2 분극층은 스퍼터링 방식으로 형성된 내부 바이어스된 압전막을 이용한 자이로센서.
7. 하부전극 상에 제1 분극방향을 갖는 제1 분극층을 형성하는 제1 단계;
   상기 제1 분극층 상에 상기 제1 분극층과 동일한 분극방향을 갖는 제2 분극층을 형성하여 내부 바이어스된 압전막을 형성하는 제2 단계;
   상기 제2 분극층 상에 상부전극을 형성하는 제3 단계; 및
   상기 상부전극을 기판 상에 실장하는 제4 단계를 포함하는 내부 바이어스된 압전막을 이용한 자이로센서 제조방법.
8. 제7항에 있어서,
   상기 제1 분극층은 양전하 충전영역을 갖는 내부 바이어스된 압전막을 이용한 자이로센서 제조방법.
9. 제8항에 있어서,
   상기 양전하 충전영역은 산소결함부, 전자/정공 트랩, 및 도핑(doping) 원소에 의한 양이온을 포함하는 내부 바이어스된 압전막을 이용한 자이로센서 제조방법.
10. 제9항에 있어서,
    상기 도핑 원소는 니오브(Nb), 텅스텐(W), 탄탈륨(Ta), 망간(Mn), 및 안티몬(Sb) 중 어느 하나인 내부 바이어스된 압전막을 이용한 자이로센서 제조방법.
11. 제8항에 있어서,
    상기 양전하 충전영역은 상기 하부전극의 열처리 온도, 상기 제1 분극층의 종류, 또는 상기 제1 분극층의 두께 중에서 적어도 하나의 조절에 의해 양전하로 충전된 내부 바이어스된 압전막을 이용한 자이로센서 제조방법.
12. 제7항에 있어서,
    상기 제2 단계는 스퍼터링 방식을 이용하는 내부 바이어스된 압전막을 이용한 자이로센서 제조방법.

Images