KR20140064550A - Method of manufacturing thin film transistor array panel - Google Patents

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Abstract

A method of manufacturing a thin film transistor array panel according to one embodiment of the present invention includes a step of forming semiconductor on a substrate; a step of forming a gate insulating layer on the semiconductor, a step of forming a sacrificial layer having an opening part on the gate insulating layer, a step of forming a Cu layer which fills the opening part on the sacrificial layer, a step of forming a gate line by polishing the Cu layer until the sacrificial layer is exposed by chemical mechanical polishing, a step of removing the sacrificial layer, a step of forming a source region and a drain region by doping the semiconductor with a conductivity impurity by using the gate line as a mask, a step of forming a first interlayer dielectric which covers the gate line, and a step of forming a source electrode and a drain electrode which are respectively connected to the source region and the drain region on the first interlayer dielectric.

Description

박막 트랜지스터 표시판의 제조 방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor (TFT)

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a thin film transistor panel.

일반적으로 박막 트랜지스터 표시판(Thin Firm Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트 배선과, 화상 신호를 전달하는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등으로 이루어져 있다. In general, a thin film transistor (TFT) is used as a circuit substrate for independently driving each pixel in a liquid crystal display or an organic EL (Electro Luminescence) display. The thin film transistor panel includes a gate wiring for transferring a scanning signal, a data wiring for transferring an image signal, a thin film transistor connected to the gate wiring and the data wiring, and a pixel electrode connected to the thin film transistor.

박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 게이트 신호에 따라 데이터 배선을 통하여 전달되는 데이터 전압을 화소 전극에 전달 또는 차단하는 스위칭 소자이다. The thin film transistor is composed of a semiconductor layer forming a channel with a gate electrode which is a part of the gate wiring, and a source electrode and a drain electrode which are part of the data wiring. The thin film transistor is a switching element that transmits or cuts off a data voltage transmitted through a data line to a pixel electrode according to a gate signal transmitted through a gate line.

이러한 박막 트랜지스터 표시판은 기판의 크기가 증가함에 따라서 배선이 가지는 저항 및 커패시턴스로 인하여 RC 지연이 발생하게 되는 문제가 있다. 그 결과 배선을 저저항을 가지도록 형성하는 것이 최근 추세이다.In such a thin film transistor panel, there is a problem that an RC delay occurs due to the resistance and capacitance of the wiring as the size of the substrate increases. As a result, it is a recent trend to form the wiring with a low resistance.

배선을 저저항으로 형성하기 위하여 다양한 금속이 사용되며, 그 중 구리도 저저항 배선용으로 사용된다.Various metals are used to form the wiring with low resistance, and copper is also used for the low resistance wiring.

따라서 본 발명이 이루고자 하는 기술적 과제는 저저항 금속인 구리로 배선을 형성한 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of manufacturing a thin film transistor panel in which wires are formed of copper, which is a low resistance metal.

상기한 과제를 달성하기 위한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 반도체를 형성하는 단계, 반도체 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 개구부를 가지는 희생막을 형성하는 단계, 희생막 위에 상기 개구부를 채우는 구리층을 형성하는 단계, 화학적 기계적 연마로 상기 희생막이 노출될 때까지 상기 구리층을 연마하여 게이트 배선을 형성하는 단계, 희생막을 제거하는 단계, 게이트 배선을 마스크로 상기 반도체에 도전형 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 게이트 배선을 덮는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 상기 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor panel, including forming a semiconductor on a substrate, forming a gate insulating film on the semiconductor, forming a sacrificial film having an opening on the gate insulating film, Forming a copper layer filling the opening on the sacrificial layer; polishing the copper layer until the sacrificial layer is exposed by chemical mechanical polishing to form a gate wiring; removing the sacrificial layer; Forming a source region and a drain region by doping the semiconductor with a conductive impurity; forming a first interlayer insulating film covering the gate wiring; forming a source electrode connected to the source region and the drain region on the first interlayer insulating film, Thereby forming a drain electrode.

상기 희생막은 질화 규소 또는 텅스텐으로 형성하고, 희생막은 3,500Å 내지 4,500Å의 두께로 형성할 수 있다.The sacrificial layer may be formed of silicon nitride or tungsten, and the sacrificial layer may be formed to a thickness of 3,500 to 4,500 angstroms.

상기한 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 반도체를 형성하는 단계, 반도체 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 식각 정지막을 형성하는 단계, 식각 정지막 위에 개구부를 가지는 희생막을 형성하는 단계, 희생막 위에 상기 개구부를 채우는 구리층을 형성하는 단계, 화학적 기계적 연마로 상기 희생막이 노출될 때까지 상기 구리층을 연마하여 게이트 전극의 상부막을 형성하는 단계, 희생막을 제거하는 단계, 노출된 식각 정지막을 제거하여 상기 게이트 전극의 하부막을 형성하는 단계, 게이트 전극을 마스크로 상기 반도체에 도전형 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 게이트 배선을 덮는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 상기 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor panel, including forming a semiconductor on a substrate, forming a gate insulating layer on the semiconductor, forming an etch stop layer on the gate insulating layer, Forming a sacrificial film having an opening over the stop film, forming a copper layer filling the opening on the sacrificial film, polishing the copper layer until the sacrificial film is exposed by chemical mechanical polishing to form an upper film of the gate electrode Removing the etch stop film to form a lower film of the gate electrode; forming a source region and a drain region by doping the semiconductor with a conductive impurity with the gate electrode as a mask; Forming a first interlayer insulating film covering the wiring, And forming a source electrode and a drain electrode on the insulating film respectively connected to the source region and the drain region.

상기 희생막은 질화 규소로 형성하고, 희생막은 3,500Å 내지 4,500Å의 두께로 형성할 수 있다.The sacrificial layer may be formed of silicon nitride, and the sacrificial layer may be formed to a thickness of 3,500 to 4,500 angstroms.

상기 식각 정지막은 텅스텐으로 형성하고, 식각 정지막은 100Å 내지 500Å의 두께로 형성할 수 있다. The etch stop layer may be formed of tungsten, and the etch stop layer may be formed to a thickness of 100 to 500 ANGSTROM.

본 발명에서와 같은 방법으로 박막 트랜지스터 표시판을 제조하면 저저항 배선을 형성할 수 있다. Low-resistance wiring can be formed by manufacturing a thin film transistor display panel in the same manner as in the present invention.

도 1은 본 발명의 한 실시예에 따른 유기 발광 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 2는 도 1의 유기 발광 표시 장치의 한 화소에 대한 배치도이다.
도 3은 도 2의 III-III선을 따라 잘라 도시한 단면도이다.
도 4 내지 도 10은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 제조 방법을 공정 순서대로 도시한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도로, 도 2의 III-III선을 따라 잘라 도시한 단면도이다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 제조하는 방법을 도시한 단면도이다. 1 is a circuit diagram showing a pixel circuit included in an organic light emitting display according to an embodiment of the present invention.
2 is a layout view of one pixel of the OLED display of FIG.
3 is a cross-sectional view taken along line III-III in FIG.
FIGS. 4 to 10 are views illustrating a method of manufacturing an organic light emitting display according to an embodiment of the present invention in the order of steps.
FIG. 11 is a cross-sectional view of an organic light emitting display according to another embodiment of the present invention, taken along the line III-III of FIG. 2. Referring to FIG.
12 to 15 are cross-sectional views illustrating a method of manufacturing an OLED display according to another embodiment of the present invention.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. Like parts are designated with like reference numerals throughout the specification. Whenever a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle.

이하 도면을 참고하여 본 발명의 한 실시예에 따른 유기 발광 표시 장치에 대해서 구체적으로 설명한다.Hereinafter, an organic light emitting display according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 한 실시예에 따른 유기 발광 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.1 is a circuit diagram showing a pixel circuit included in an organic light emitting display according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 본 실시예의 한 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수개의 화소(PX)를 포함한다.1, the OLED display includes a plurality of signal lines 121, 171, and 172, a plurality of pixels connected to the plurality of signal lines 121 and arranged in a matrix form, (PX).

신호선은 게이트 신호(또는 주사 신호)를 전달하는 복수의 게이트선(121), 데이터 신호를 전달하는 복수의 데이터선(171) 및 구동 전압(Vdd)을 전달하는 복수의 구동 전압선(172)을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171)과 구동 전압선(172)의 수직 방향 부분은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The signal line includes a plurality of gate lines 121 for transmitting gate signals (or scanning signals), a plurality of data lines 171 for transmitting data signals, and a plurality of driving voltage lines 172 for transmitting driving voltages Vdd do. The gate lines 121 extend substantially in the row direction, are substantially parallel to each other, and the vertical portions of the data lines 171 and the driving voltage lines 172 extend in a substantially column direction and are substantially parallel to each other.

각 화소(PX)는 스위칭 박막 트랜지스터(switching thin film transistor)(Qs), 구동 박막 트랜지스터(driving thin film transistor)(Qd), 유지 축전기(storage capacitor)(Cst) 및 유기 발광 소자(organic light emitting diode, OLED)(LD)를 포함한다.Each pixel PX includes a switching thin film transistor Qs, a driving thin film transistor Qd, a storage capacitor Cst, and an organic light emitting diode , OLED (LD).

스위칭 박막 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 박막 트랜지스터(Qd)에 연결되어 있다. 스위칭 박막 트랜지스터(Qs)는 게이트선(121)에 인가되는 주사 신호에 응답하여 데이터선(171)에 인가되는 데이터 신호를 구동 박막 트랜지스터(Qd)에 전달한다.The switching thin film transistor Qs has a control terminal, an input terminal and an output terminal. The control terminal is connected to the gate line 121, the input terminal is connected to the data line 171, And is connected to the transistor Qd. The switching thin film transistor Qs transfers a data signal applied to the data line 171 to the driving thin film transistor Qd in response to a scanning signal applied to the gate line 121. [

구동 박막 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 박막 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 소자(LD)에 연결되어 있다. 구동 박막 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.The driving thin film transistor Qd also has a control terminal, an input terminal and an output terminal. The control terminal is connected to the switching thin film transistor Qs, the input terminal is connected to the driving voltage line 172, And is connected to the light emitting element LD. The driving thin film transistor Qd delivers an output current ILD whose magnitude varies according to the voltage applied between the control terminal and the output terminal.

축전기(Cst)는 구동 박막 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 박막 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 박막 트랜지스터(Qs)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.The capacitor Cst is connected between the control terminal and the input terminal of the driving thin film transistor Qd. The capacitor Cst charges the data signal applied to the control terminal of the driving thin film transistor Qd and maintains the data signal even after the switching thin film transistor Qs is turned off.

유기 발광 소자(LD)는 구동 박막 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(LD)는 구동 박막 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.The organic light emitting diode LD has an anode connected to the output terminal of the driving thin film transistor Qd and a cathode connected to the common voltage Vss. The organic light emitting diode LD emits light with different intensity according to the output current ILD of the driving thin film transistor Qd to display an image.

이하, 도 2 및 도 3을 참조하여 본 발명의 한 실시예에 따른 유기 발광 표시 장치를 구체적으로 설명한다. Hereinafter, an organic light emitting display according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3. FIG.

도 2는 도 1의 유기 발광 표시 장치의 한 화소에 대한 배치도이고, 도 3은 도 2의 III-III선을 따라 잘라 도시한 단면도이다. 2 is a layout view of one pixel of the OLED display of FIG. 1, and FIG. 3 is a cross-sectional view taken along line III-III of FIG. 2. Referring to FIG.

도 2 및 도 3에 도시한 바와 같이, 기판(111) 위에는 버퍼층(120)이 형성되어 있다. As shown in FIGS. 2 and 3, a buffer layer 120 is formed on the substrate 111.

기판(111)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 투명한 절연성 기판 일 수 있으며, 기판(111)은 스테인리스 강 등으로 이루어진 금속성 기판일 수 있다. The substrate 111 may be a transparent insulating substrate made of glass, quartz, ceramics, plastic, or the like, and the substrate 111 may be a metallic substrate made of stainless steel or the like.

버퍼층(120)은 질화 규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다. Buffer layer 120 may be formed of a single film or a silicon nitride (SiNx) and silicon oxide (SiO 2) is a laminated double film structure of silicon nitride (SiNx). The buffer layer 120 serves to prevent the penetration of unnecessary components such as impurities or moisture and at the same time to flatten the surface.

버퍼층(120) 위에는 다결정 규소로 이루어진 제1 반도체(135a) 및 제2 반도체(135b)와 제1 축전기 전극(138)이 형성되어 있다.On the buffer layer 120, a first semiconductor 135a, a second semiconductor 135b, and a first capacitor electrode 138 made of polycrystalline silicon are formed.

제1 반도체(135a) 및 제2 반도체(135b)는 채널 영역(1355a, 1355b)과 채널 영역(1355a, 1355b)의 양측에 각각 형성된 소스 영역(1356a, 1356b) 및 드레인 영역(1357a, 1357b)으로 구분된다. 제1 반도체(135a) 및 제2 반도체(135b)의 채널 영역(1355a, 1355b)은 불순물이 도핑되지 않은 다결정 규소, 즉 진성 반도체(intrinsic semiconductor)이다. 제1 반도체(135a) 및 제2 반도체(135b)의 소스 영역(1356a, 1356b) 및 드레인 영역(1357a, 1357b)은 도전성 불순물이 도핑된 다결정 규소, 즉 불순물 반도체(impurity semiconductor)이다. The first semiconductor 135a and the second semiconductor 135b are formed by forming source regions 1356a and 1356b and drain regions 1357a and 1357b formed on both sides of the channel regions 1355a and 1355b and the channel regions 1355a and 1355b Respectively. The channel regions 1355a and 1355b of the first semiconductor 135a and the second semiconductor 135b are polycrystalline silicon that is not doped with an impurity, that is, an intrinsic semiconductor. The source regions 1356a and 1356b and the drain regions 1357a and 1357b of the first semiconductor 135a and the second semiconductor 135b are polycrystalline silicon doped with a conductive impurity, that is, impurity semiconductors.

소스 영역(1356a, 1356b), 드레인 영역(1357a, 1357b)과 제1 축전기 전극(138)에 도핑되는 불순물은 p형 불순물 및 n형 불순물 중 어느 하나 일 수 있다. The impurities to be doped into the source regions 1356a and 1356b, the drain regions 1357a and 1357b and the first capacitor electrode 138 may be any one of a p-type impurity and an n-type impurity.

제1 반도체(135a), 제2 반도체(135b)와 제1 축전기 전극(138) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다. A gate insulating film 140 is formed on the first semiconductor 135a, the second semiconductor 135b, and the first capacitor electrode 138. The gate insulating layer 140 may be a single layer or a plurality of layers including at least one of tetra ethyl orthosilicate (TEOS), silicon nitride, and silicon oxide.

게이트선(121)은 가로 방향으로 길게 뻗어 게이트 신호를 전달하며, 게이트선(121)로부터 제1 반도체(135a)로 돌출한 제1 게이트 전극(155a)을 포함한다. The gate line 121 includes a first gate electrode 155a that extends in the lateral direction to transmit a gate signal and protrudes from the gate line 121 to the first semiconductor 135a.

제1 게이트 전극(155a) 및 제2 게이트 전극(155b)은 각각 채널 영역(1355a, 1355b)과 중첩하고, 제2 축전기 전극(158)은 제1 축전기 전극(138)과 중첩한다.The first gate electrode 155a and the second gate electrode 155b overlap the channel regions 1355a and 1355b respectively and the second capacitor electrode 158 overlaps the first capacitor electrode 138. [

제2 축전기 전극(158), 게이트선(121) 및 제2 게이트 전극(155b)은 구리(Cu) 또는 구리 합금으로 이루어질 수 있다. The second capacitor electrode 158, the gate line 121 and the second gate electrode 155b may be made of copper (Cu) or a copper alloy.

제1 축전기 전극(138)과 제2 축전기 전극(158)은 게이트 절연막(140)을 유전체로 하여 축전기(80)를 이룬다. 한편, 축전기(80)는 제1 축전기 전극(138) 대신 제2 축전기 전극(158)과 절연막을 사이에 두고 중첩하는 별도의 금속 패턴으로 MIM 형태의 축전기를 형성할 수 있다. 예를 들어, 제2 축전기 전극(158)과 후술하는 제1 층간 절연막 또는 제2 층간 절연막을 유전체로 하고, 드레인 전극 또는 제1 전극과 동일한 층에 형성되는 금속 패턴을 중첩하여 형성할 수 있다.The first capacitor electrode 138 and the second capacitor electrode 158 form a capacitor 80 with the gate insulating film 140 as a dielectric. Meanwhile, the capacitor 80 may form a MIM type capacitor with a separate metal pattern that overlaps the second capacitor electrode 158 with the insulating film in between, instead of the first capacitor electrode 138. For example, the second capacitor electrode 158 and a first interlayer insulating film or a second interlayer insulating film, which will be described later, are used as a dielectric, and a metal pattern formed on the same layer as the drain electrode or the first electrode can be formed by overlapping.

게이트선(121), 제2 게이트 전극(155b) 및 제2 축전기 전극(158) 위에는 제1 층간 절연막(160)이 형성된다. A first interlayer insulating film 160 is formed on the gate line 121, the second gate electrode 155b, and the second capacitor electrode 158.

제1 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 또는 산화 규소 등으로 단층 또는 복수층으로 형성될 수 있다.The first interlayer insulating layer 160 may be formed of a single layer or a plurality of layers of tetraethyl orthosilicate (TEOS), silicon nitride, silicon oxide, or the like as the gate insulating layer 140.

제1 층간 절연막(160)과 게이트 절연막(140)에는 소스 영역(1356a, 1356b)과 드레인 영역(1357a, 1357b)을 각각 노출하는 소스 접촉 구멍(166)과 드레인 접촉 구멍(167)을 갖는다.The first interlayer insulating film 160 and the gate insulating film 140 have source contact holes 166 and drain contact holes 167 which respectively expose source regions 1356a and 1356b and drain regions 1357a and 1357b.

제1 층간 절연막(160) 위에는 제1 소스 전극(176a)을 가지는 데이터선(171), 제2 소스 전극(176b)을 가지는 구동 전압선(172) 및 제1 드레인 전극(177a) 및 제2 드레인 전극(177b)이 형성되어 있다. A data line 171 having a first source electrode 176a and a driving voltage line 172 having a second source electrode 176b and a first drain electrode 177a and a second drain electrode 176b are formed on the first interlayer insulating film 160. [ (Not shown).

데이터선(171)은 데이터 신호를 전달하며 게이트선(121)과 교차하는 방향으로 뻗어 있고, 구동 전압선(172)은 일정 전압을 전달하며 데이터선(171)과 분리되어 데이터선(171)과 같은 방향으로 뻗어 있다. The data line 171 carries a data signal and extends in a direction intersecting the gate line 121. The driving voltage line 172 transmits a constant voltage and is separated from the data line 171 and is connected to the data line 171 Direction.

제1 소스 전극(176a)은 데이터선(171)으로부터 제1 반도체(135a)를 향해서 돌출되어 있으며, 제2 소스 전극(176b)은 구동 전압선(172)으로부터 제2 반도체(135b)을 향해서 돌출되어 있다. 제1 소스 전극(176a)과 제2 소스 전극(176b)은 각각 소스 접촉 구멍(166)을 통해서 소스 영역(1356a, 1356b)과 연결되어 있다. The first source electrode 176a protrudes from the data line 171 toward the first semiconductor 135a and the second source electrode 176b protrudes from the driving voltage line 172 toward the second semiconductor 135b have. The first source electrode 176a and the second source electrode 176b are connected to the source regions 1356a and 1356b through the source contact hole 166, respectively.

제1 드레인 전극(177a)은 제1 소스 전극(176a)과 마주하며 접촉 구멍(167)을 통해서 드레인 영역(1357a)과 연결되어 있다. 그리고 제2 드레인 전극(177b)은 제1 소스 전극(176b)과 마주하며 접촉 구멍(167)을 통해서 드레인 영역(1357b)과 연결되어 있다.The first drain electrode 177a faces the first source electrode 176a and is connected to the drain region 1357a through a contact hole 167. [ The second drain electrode 177b faces the first source electrode 176b and is connected to the drain region 1357b through the contact hole 167. [

제1 드레인 전극(177a)은 게이트선을 따라 연장되어 있으며, 접촉 구멍(81)을 통해서 제2 게이트 전극(158b)과 전기적으로 연결되어 있다.The first drain electrode 177a extends along the gate line and is electrically connected to the second gate electrode 158b through the contact hole 81. [

데이터선(171), 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b)은 Al, Ti, Mo, Cu, Ni 또는 이들의 합금과 같이 저저항 물질 또는 부식이 강한 물질을 단층 또는 복수층으로 형성할 수 있다. 예를 들어, Ti/Cu/Ti, Ti/Ag/Ti, Mo/Al/Mo의 삼중층일 수 있다. The data line 171, the driving voltage line 172, the first drain electrode 177a and the second drain electrode 177b are formed of a low resistance material or a material having high corrosion resistance such as Al, Ti, Mo, Cu, The material may be formed as a single layer or a plurality of layers. For example, Ti / Cu / Ti, Ti / Ag / Ti, and Mo / Al / Mo.

제1 게이트 전극(155a), 제1 소스 전극(176a) 및 제1 드레인 전극(177a)은 제1 반도체(135a)와 함께 각각 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며, 제2 게이트 전극(155b), 제2 소스 전극(176b) 및 제2 드레인 전극(177b)은 제2 반도체(135b)와 함께 각각 제2 박막 트랜지스터(Qb)를 이룬다. The first gate electrode 155a, the first source electrode 176a and the first drain electrode 177a form a first thin film transistor (TFT) Qa together with the first semiconductor 135a, The second gate electrode 155b, the second source electrode 176b and the second drain electrode 177b form the second thin film transistor Qb together with the second semiconductor 135b.

제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 채널(channel)은 각각 제1 소스 전극(176a)과 제1 드레인 전극(176a) 사이의 제1 반도체(135a)와 제2 소스 전극(176b)과 제2 드레인 전극(177b) 사이의 제2 반도체(135b)에 형성된다.The channels of the first thin film transistor Qa and the second thin film transistor Qb are connected to the first semiconductor 135a and the second source electrode 176b between the first source electrode 176a and the first drain electrode 176a, Is formed in the second semiconductor 135b between the second drain electrode 176b and the second drain electrode 177b.

데이터선(171), 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b) 위에는 제2 층간 절연막(180)이 형성되어 있다.A second interlayer insulating film 180 is formed on the data line 171, the driving voltage line 172, the first drain electrode 177a, and the second drain electrode 177b.

제2 층간 절연막(180)은 제1 층간 절연막과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 또는 산화 규소 등으로 단층 또는 복수층으로 형성할 수 있으며, 저유전율 유기 물질로 이루어질 수 있다. The second interlayer insulating film 180 may be formed of a single layer or a plurality of layers of tetraethyl orthosilicate (TEOS), silicon nitride, silicon oxide, or the like as in the case of the first interlayer insulating film, .

제2 층간 절연막(180)은 제2 드레인 전극(177b)을 노출하는 접촉 구멍(82)이 형성되어 있다. In the second interlayer insulating film 180, a contact hole 82 for exposing the second drain electrode 177b is formed.

제2 층간 절연막(180) 위에는 제1 전극(710)이 형성되어 있다. 제1 전극(710)은 도 1의 유기 발광 소자의 애노드 전극일 수 있다. 본 발명의 한 실시예에서는 제1 전극(710)과 제2 드레인 전극(177b) 사이에 층간 절연막을 형성하였으나, 제1 전극(710)은 제2 드레인 전극(177b)과 동일한 층에 형성할 수 있으며, 제2 드레인 전극(177b)과 일체형일 수 있다. A first electrode 710 is formed on the second interlayer insulating film 180. The first electrode 710 may be an anode electrode of the organic light emitting device of FIG. The interlayer insulating layer is formed between the first electrode 710 and the second drain electrode 177b in the exemplary embodiment of the present invention. However, the first electrode 710 may be formed in the same layer as the second drain electrode 177b And may be integrated with the second drain electrode 177b.

제1 전극(710)위에는 화소 정의막(190)이 형성되어 있다. A pixel defining layer 190 is formed on the first electrode 710.

화소 정의막(190)은 제1 전극(710)을 노출하는 개구부(195)를 가진다. 화소 정의막(190)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다.The pixel defining layer 190 has an opening 195 for exposing the first electrode 710. The pixel defining layer 190 may include a resin such as polyacrylates or polyimides, and a silica-based inorganic material.

화소 정의막(190)의 개구부(195)에는 유기 발광층(720)이 형성되어 있다. An organic light emitting layer 720 is formed in the opening 195 of the pixel defining layer 190.

유기 발광층(720)은 발광층과 정공 수송층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수층으로 형성된다. The organic light emitting layer 720 may include a light emitting layer, a hole-injection layer (HIL), a hole transporting layer (HTL), an electron transporting layer (ETL) EIL). ≪ / RTI >

유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.When the organic light emitting layer 720 includes both of them, the hole injection layer may be disposed on the pixel electrode 710, which is an anode electrode, and a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer may be sequentially stacked thereon.

화소 정의막(190) 및 유기 발광층(720) 위에는 제2 전극(730)이 형성된다. A second electrode 730 is formed on the pixel defining layer 190 and the organic light emitting layer 720.

제2 전극(730)은 유기 발광 소자의 캐소드 전극이 된다. 따라서 제1 전극(710), 유기 발광층(720) 및 제2 전극(730)은 유기 발광 소자(70)를 이룬다.The second electrode 730 is a cathode electrode of the organic light emitting device. Accordingly, the first electrode 710, the organic light emitting layer 720, and the second electrode 730 constitute the organic light emitting device 70.

유기 발광 소자(70)가 빛을 방출하는 방향에 따라서 유기 발광 표시 장치는 전면 표시형, 배면 표시형 및 양면 표시형 중 어느 한 구조를 가질 수 있다.Depending on the direction in which the organic light emitting diode 70 emits light, the organic light emitting display device may have any one of a front display type, a back display type, and a double-sided display type.

전면 표시형일 경우 제1 전극(710)은 반사막으로 형성하고 제2 전극(730)은 반투과막 또는 투과막으로 형성한다. 반면, 배면 표시형일 경우 제1 전극(710)은 반투과막으로 형성하고 제2 전극(730)은 반사막으로 형성한다. 그리고 양면 표시형일 경우 제1 전극(710) 및 제2 전극(730)은 투명막 또는 반투과막으로 형성한다.In the case of the front display type, the first electrode 710 is formed as a reflective film and the second electrode 730 is formed as a semi-transparent film or a transmissive film. On the other hand, in the case of the backside display type, the first electrode 710 is formed as a semi-transmissive film and the second electrode 730 is formed as a reflective film. In the case of the double-sided display type, the first electrode 710 and the second electrode 730 are formed of a transparent film or a semi-transparent film.

반사막 및 반투과막은 마그네슘(Mg), 은(Ag), 금(Au), 칼슘(Ca), 리튬(Li), 크롬(Cr) 및 알루미늄(Al) 중 하나 이상의 금속 또는 이들의 합금을 사용하여 만들어진다. 반사막과 반투과막은 두께로 결정되며, 반투과막은 200nm 이하의 두께로 형성될 수 있다. 두께가 얇아질수록 빛의 투과율이 높아지나, 너무 얇으면 저항이 증가한다.The reflective film and the semi-transparent film may be formed using at least one of magnesium (Mg), silver (Ag), gold (Au), calcium (Ca), lithium (Li), chromium (Cr) Is made. The reflective film and the semi-transmissive film are determined to have a thickness, and the semi-transmissive film can be formed to a thickness of 200 nm or less. The thinner the thickness, the higher the transmittance of light, but if it is too thin, the resistance increases.

투명막은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(산화 아연) 또는 In2O3(indium oxide) 등의 물질로 이루어진다. The transparent film is made of a material such as ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), or In 2 O 3 (indium oxide).

그럼 이상의 유기 발광 표시 장치를 제조하는 방법에 대해서 도 4 내지 10과 기 설명한 도 2 및 3을 참조하여 구체적으로 설명한다.A method for manufacturing the organic light emitting display device will now be described in detail with reference to FIGS. 4 to 10 and FIGS. 2 and 3 described above.

도 4 내지 도 10은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 제조 방법을 공정 순서대로 도시한 도면이다.FIGS. 4 to 10 are views illustrating a method of manufacturing an organic light emitting display according to an embodiment of the present invention in the order of steps.

먼저, 도 4에 도시한 바와 같이, 기판(111) 위에 버퍼층(120)을 형성한다. 버퍼층(120)은 질화 규소 또는 산화 규소로 형성할 수 있다. First, as shown in FIG. 4, a buffer layer 120 is formed on a substrate 111. The buffer layer 120 may be formed of silicon nitride or silicon oxide.

그리고 버퍼층(120) 위에 비정질 규소막을 형성하고 결정화한 후 패터닝하여 반도체(135a, 135b)를 형성한다. An amorphous silicon film is formed on the buffer layer 120, crystallized, and patterned to form semiconductors 135a and 135b.

다음, 도 5에 도시한 바와 같이, 반도체(135a, 135b) 위에 게이트 절연막(140) 및 희생 패턴(50)을 형성한다. Next, as shown in Fig. 5, a gate insulating film 140 and a sacrificial pattern 50 are formed on the semiconductors 135a and 135b.

게이트 절연막(140)은 산화 규소 또는 질화 규소를 1,000Å 내지 1,300Å의 두께로 형성할 수 있다. 그리고 희생막은 질화 규소 또는 텅스텐을 3,500Å 내지 4,500Å의 두께로 형성할 수 있다. The gate insulating layer 140 may be formed of silicon oxide or silicon nitride to a thickness of 1,000 ANGSTROM to 1,300 ANGSTROM. The sacrificial layer may be formed of silicon nitride or tungsten in a thickness of 3,500 to 4,500 angstroms.

희생 패턴(50)은 희생막을 사진 식각 공정으로 패터닝하여 형성할 수 있으며, 형성하고자 하는 배선과 동일한 개구부(55)를 가진다. The sacrificial pattern 50 can be formed by patterning the sacrificial film by a photolithography process, and has the same opening 55 as the wiring to be formed.

다음, 도 6에 도시한 바와 같이, 개구부(55)를 채우도록 구리층(60)을 형성한다. 이때, 구리층은 3,000Å 내지 5,000Å의 두께로 형성할 수 있다. 구리층(60)은 스퍼터링 또는 도금 등의 방법으로 형성할 수 있다. Next, as shown in Fig. 6, the copper layer 60 is formed so as to fill the opening portion 55. Next, as shown in Fig. At this time, the copper layer may be formed to a thickness of 3,000 to 5,000. The copper layer 60 can be formed by a method such as sputtering or plating.

다음, 도 7에 도시한 바와 같이, 화학적 기계적 연마(chemical mechanical polishing)로 제1 게이트 전극(155a)을 가지는 게이트선과 제2 게이트 전극(155b)을 형성한다. Next, as shown in FIG. 7, the gate line having the first gate electrode 155a and the second gate electrode 155b are formed by chemical mechanical polishing.

이때, 연마는 희생 패턴(50)이 노출될 때까지 연마하며 전극 위에 남겨질 희생 패턴까지 충분히 제거하기 위해서, 희생 패턴(50)의 상부를 일부 제거할 수 있다. 따라서 연마는 구리층이 1,000Å 내지 3,000Å 남겨질 때까지 진행할 수 있다.At this time, polishing may be performed to remove the upper portion of the sacrificial pattern 50, in order to abrade the sacrificial pattern 50 until it is exposed and to sufficiently remove the sacrificial pattern to be left on the electrode. The polishing may therefore proceed until the copper layer is left between 1,000 and 3,000 A thick.

다음, 도 8에 도시한 바와 같이, 희생 패턴을 제거한 후 게이트 전극(155a, 155b)을 가지는 게이트선을 마스크로 반도체(135a, 135b)에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역(1356a, 1356b) 및 드레인 영역(1357a, 1357b)을 형성한다. 소스 영역(1356a, 1356b)과 드레인 영역(1357a, 1357b) 사이는 채널 영역(1355a, 1355b)이 된다. 8, after the sacrificial pattern is removed, conductive impurity ions are doped to the semiconductors 135a and 135b at a high concentration using the gate line having the gate electrodes 155a and 155b as masks to form source regions 1356a, 1356b and drain regions 1357a, 1357b. Between the source regions 1356a and 1356b and the drain regions 1357a and 1357b, channel regions 1355a and 1355b are formed.

다음, 도 9에 도시한 바와 같이, 게이트 전극(155a, 155b) 위에 제1 층간 절연막(160)을 형성한다. Next, as shown in Fig. 9, a first interlayer insulating film 160 is formed on the gate electrodes 155a and 155b.

이후 제1 층간 절연막(160), 게이트 절연막(140)을 식각하여 제1 반도체(135a) 및 제2 반도체(135b)를 노출하는 접촉 구멍(166, 167)을 형성하고, 제1 층간 절연막(160)을 식각하여 제2 게이트 전극을 노출하는 접촉 구멍(도시하지 않음)을 형성한다. The contact holes 166 and 167 for exposing the first semiconductor 135a and the second semiconductor 135b are formed by etching the first interlayer insulating film 160 and the gate insulating film 140 to form the first interlayer insulating film 160 ) Is etched to form contact holes (not shown) for exposing the second gate electrodes.

다음, 도 10에 도시한 바와 같이, 제1 층간 절연막(160) 위에 금속막을 형성한 후 패터닝하여 접촉 구멍(166, 167)을 통해서 소스 영역(1356a, 1356b) 및 드레인 영역(1357a, 1357b)과 각각 연결되는 제1 소스 전극(176a)을 가지는 데이터선(도시하지 않음), 제2 소스 전극(176b)을 가지는 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b)을 형성한다. 10, a metal film is formed on the first interlayer insulating film 160 and patterned to form source regions 1356a and 1356b and drain regions 1357a and 1357b through contact holes 166 and 167, A driving voltage line 172 having a second source electrode 176b, a first drain electrode 177a, and a second drain electrode 177b, each having a data line (not shown) having a first source electrode 176a connected thereto, .

그리고 제1 소스 전극(176a)을 가지는 데이터선, 제2 소스 전극(176b)을 가지는 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b) 위에 제2 층간 절연막(180)을 형성한다. A second interlayer insulating film 180 (not shown) is formed on the data line having the first source electrode 176a, the driving voltage line 172 having the second source electrode 176b, the first drain electrode 177a and the second drain electrode 177b. ).

이후, 제2 층간 절연막(180)을 식각하여 제2 드레인 전극(177b)을 노출하는 접촉 구멍(82)을 형성한다. Then, the second interlayer insulating film 180 is etched to form a contact hole 82 for exposing the second drain electrode 177b.

다음, 도 3에 도시한 바와 같이 제2 층간 절연막(180) 위에 금속막을 형성한 후 패터닝하여 제1 전극(710)을 형성한다.Next, as shown in FIG. 3, a metal film is formed on the second interlayer insulating film 180 and then patterned to form the first electrode 710.

그리고 제1 전극(710) 위에 개구부(195)를 가지는 화소 정의막(190)을 형성하고, 화소 정의막(190)의 개구부(195) 내에 유기 발광층(720)을 형성하고 유기 발광층(720) 위에 제2 전극(730)을 형성한다. A pixel defining layer 190 having an opening 195 is formed on the first electrode 710 and an organic light emitting layer 720 is formed in the opening 195 of the pixel defining layer 190. On the organic light emitting layer 720, A second electrode 730 is formed.

도 11은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도로, 도 2의 III-III선을 따라 잘라 도시한 단면도이다.FIG. 11 is a cross-sectional view of an organic light emitting display according to another embodiment of the present invention, taken along the line III-III of FIG. 2. Referring to FIG.

도 11에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 대부분 도 2의 층간 구성과 동일하므로 다른 부분에 대해서 구체적으로 설명한다. As shown in FIG. 11, the organic light emitting diode display according to another embodiment of the present invention is substantially the same as the interlayer structure shown in FIG. 2, and therefore different portions will be described in detail.

도 11의 유기 발광 표시 장치의 제1 게이트 전극(155a), 제2 게이트 전극(155b)은 하부막(1551a, 1551b, 158a)과 상부막(1553a, 1553b, 158b)을 포함한다. The first gate electrode 155a and the second gate electrode 155b of the OLED display of FIG. 11 include the lower films 1551a, 1551b and 158a and the upper films 1553a, 1553b and 158b.

하부막(1551a, 1551b)은 텅스텐(W)으로 이루어지고, 상부막(1553a, 1553b)은 구리(Cu)로 이루어진다. The lower films 1551a and 1551b are made of tungsten (W), and the upper films 1553a and 1553b are made of copper (Cu).

하부막은 상부막의 구리가 하부의 게이트 절연막(140)과 직접 접촉하지 않으므로, 구리가 게이트 절연막(140)으로 확산되는 것을 방지한다.The lower film prevents the copper of the upper film from directly contacting the lower gate insulating film 140, thus preventing copper from diffusing into the gate insulating film 140.

이하에서는 도 11의 유기 발광 표시 장치를 제조하는 방법에 도 12 내지 도 15와 기 설명한 도 4, 도 9 및 도 10을 참조하여 구체적으로 설명한다. Hereinafter, a method for manufacturing the OLED display of FIG. 11 will be described in detail with reference to FIGS. 12 to 15 and FIGS. 4, 9, and 10 described above.

도 12 내지 도 15는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 제조하는 방법을 도시한 단면도이다. 12 to 15 are cross-sectional views illustrating a method of manufacturing an OLED display according to another embodiment of the present invention.

먼저, 도 4에 도시한 바와 같이, 기판(111) 위에 버퍼층(120)을 형성한다. 버퍼층(120)은 질화 규소 또는 산화 규소로 형성할 수 있다. First, as shown in FIG. 4, a buffer layer 120 is formed on a substrate 111. The buffer layer 120 may be formed of silicon nitride or silicon oxide.

그리고 버퍼층(120) 위에 비정질 규소막을 형성하고 결정화한 후 패터닝하여 반도체(135a, 135b)를 형성한다. An amorphous silicon film is formed on the buffer layer 120, crystallized, and patterned to form semiconductors 135a and 135b.

다음, 도 12에 도시한 바와 같이, 반도체(135a, 135b) 위에 게이트 절연막(140), 식각 정지막(45)을 적층하고, 식각 정지막60) 위에 희생 패턴(50)을 형성한다. 12, a gate insulating film 140 and an etching stopper film 45 are laminated on the semiconductors 135a and 135b, and a sacrificial pattern 50 is formed on the etching stopper film 60. Next, as shown in Fig.

게이트 절연막(140)은 산화 규소 또는 질화 규소를 1,000Å 내지 1,300Å의 두께로 형성할 수 있고, 식각 정지막(45)은 텅스텐으로 100Å 내지 500Å의 두께로 형성할 수 있다. The gate insulating layer 140 may be formed of silicon oxide or silicon nitride to a thickness of 1,000 ANGSTROM to 1,300 ANGSTROM and the etch stop layer 45 may be formed of tungsten to a thickness of 100 ANGSTROM to 500 ANGSTROM.

그리고 희생 패턴(50)은 질화규소를 3,500Å 내지 4,500Å의 두께로 형성한 후, 사진 식각 공정으로 패터닝할 수 있다. 이때, 식각은 식각 정지막(45)이 노출될 때까지 진행할 수 있다. The sacrificial pattern 50 may be formed by forming silicon nitride in a thickness of 3,500 to 4,500 angstroms, and then patterning the silicon nitride by a photolithography process. At this time, the etching can proceed until the etching stopper film 45 is exposed.

이처럼 식각 정지막(45)을 형성하면 식각시 게이트 절연막(140)이 식각 공정에 노출되어 표면이 손상되는 것을 방지할 수 있다. When the etch stop layer 45 is formed as described above, the gate insulating layer 140 is exposed to the etching process during the etching process to prevent the surface from being damaged.

다음, 도 13에 도시한 바와 같이, 개구부(55)를 채우도록 구리층(60)을 형성한다. 이때, 구리층은 3,000Å 내지 5,000Å의 두께로 형성할 수 있다.Next, as shown in Fig. 13, the copper layer 60 is formed so as to fill the opening portion 55. Next, as shown in Fig. At this time, the copper layer may be formed to a thickness of 3,000 to 5,000.

다음, 도 14에 도시한 바와 같이, 화학적 기계적 연마(chemical mechanical polishing)를 이용하여 희생 패턴(50)이 노출될 때까지 연마한다. Next, as shown in FIG. 14, the sacrificial pattern 50 is polished using chemical mechanical polishing until the sacrificial pattern 50 is exposed.

연마 후 구리층의 두께는 1,000Å 내지 3,000Å일 수 있다.The thickness of the copper layer after polishing may range from 1,000 A to 3,000 A.

다음, 도 15에 도시한 바와 같이, 희생 패턴(50) 및 희생 패턴 하부의 식각 정지막(45)을 제거하여 하부막(1551a, 1551b, 158a)과 상부막(1553a, 1553b, 158b)으로 이루어지는 제1 게이트 전극(155a)을 가지는 게이트선과 제2 게이트 전극(155b)을 형성한다. Next, as shown in FIG. 15, the sacrificial pattern 50 and the etch stop film 45 under the sacrificial pattern are removed to form the upper films 1553a, 1553b, and 158b, which are the lower films 1551a, 1551b, and 158a, The gate line having the first gate electrode 155a and the second gate electrode 155b are formed.

희생 패턴(50)은 인산으로 제거하고, 식각 정지막(45)은 과수로 제거할 수 있다. The sacrificial pattern 50 may be removed with phosphoric acid, and the etch stop film 45 may be removed with a citric acid solution.

이후, 도 9에 도시한 바와 같이, 게이트 전극(155a, 155b) 위에 제1 층간 절연막(160)을 형성하고, 접촉 구멍(166, 167)을 형성한다. 9, a first interlayer insulating film 160 is formed on the gate electrodes 155a and 155b, and contact holes 166 and 167 are formed.

다음, 도 10에 도시한 바와 같이, 제1 층간 절연막(160) 위에 접촉 구멍(166, 167)을 통해서 소스 영역(1356a, 1356b) 및 드레인 영역(1357a, 1357b)과 각각 연결되는 제1 소스 전극(176a)을 가지는 데이터선(171), 제2 소스 전극(176b)을 가지는 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b)을 형성한다. Next, as shown in Fig. 10, a first source electrode 1356a, 1357b connected to the source regions 1356a, 1356b and drain regions 1357a, 1357b through the contact holes 166, 167 over the first interlayer insulating film 160, A data line 171 having a first source electrode 176a, a driving voltage line 172 having a second source electrode 176b, a first drain electrode 177a and a second drain electrode 177b.

그리고 제1 소스 전극(176a)을 가지는 데이터선(171), 제2 소스 전극(176b)을 가지는 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b) 위에 제2 층간 절연막(180)을 형성한다. The data line 171 having the first source electrode 176a, the driving voltage line 172 having the second source electrode 176b, the first drain electrode 177a, and the second drain electrode 177b, An insulating film 180 is formed.

이후, 제2 층간 절연막(180)을 식각하여 제2 드레인 전극(177b)을 노출하는 접촉 구멍(82)을 형성한다. Then, the second interlayer insulating film 180 is etched to form a contact hole 82 for exposing the second drain electrode 177b.

다음, 도 11에 도시한 바와 같이, 제2 층간 절연막 제2 층간 절연막(180) 위에 금속막을 형성한 후 패터닝하여 제1 전극(710)을 형성한다. 그리고 제1 전극(710) 위에 개구부(195)를 가지는 화소 정의막(190)을 형성하고, 화소 정의막(190)의 개구부(195) 내에 유기 발광층(720)을 형성하고 유기 발광층(720) 위에 제2 전극(730)을 형성한다. Next, as shown in FIG. 11, a first electrode 710 is formed by forming a metal film on the second interlayer insulating film 180 and patterning the second interlayer insulating film 180. A pixel defining layer 190 having an opening 195 is formed on the first electrode 710 and an organic light emitting layer 720 is formed in the opening 195 of the pixel defining layer 190. On the organic light emitting layer 720, A second electrode 730 is formed.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

Claims (8)

기판 위에 반도체를 형성하는 단계,
상기 반도체 위에 게이트 절연막을 형성하는 단계,
상기 게이트 절연막 위에 개구부를 가지는 희생막을 형성하는 단계,
상기 희생막 위에 상기 개구부를 채우는 구리층을 형성하는 단계,
상기 화학적 기계적 연마로 상기 희생막이 노출될 때까지 상기 구리층을 연마하여 게이트 배선을 형성하는 단계,
상기 희생막을 제거하는 단계,
상기 게이트 배선을 마스크로 상기 반도체에 도전형 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계,
상기 게이트 배선을 덮는 제1 층간 절연막을 형성하는 단계,
상기 제1 층간 절연막 위에 상기 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는 박막 트랜지스터 표시판의 제조 방법.Forming a semiconductor on the substrate,
Forming a gate insulating film on the semiconductor,
Forming a sacrificial film having an opening over the gate insulating film,
Forming a copper layer on the sacrificial layer to fill the opening,
Polishing the copper layer until the sacrificial film is exposed by the chemical mechanical polishing to form a gate wiring,
Removing the sacrificial film,
Forming a source region and a drain region by doping the semiconductor with a conductive impurity using the gate wiring as a mask,
Forming a first interlayer insulating film covering the gate wiring,
Forming a source electrode and a drain electrode that are respectively connected to the source region and the drain region on the first interlayer insulating film;
And forming a thin film transistor on the substrate. 제1항에서,
상기 희생막은 질화 규소 또는 텅스텐으로 형성하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 1,
Wherein the sacrificial layer is formed of silicon nitride or tungsten. 제1항에서,
상기 희생막은 3,500Å 내지 4,500Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 1,
Wherein the sacrificial layer is formed to a thickness of 3,500 to 4,500 angstroms. 기판 위에 반도체를 형성하는 단계,
상기 반도체 위에 게이트 절연막을 형성하는 단계,
상기 게이트 절연막 위에 식각 정지막을 형성하는 단계,
상기 식각 정지막 위에 개구부를 가지는 희생막을 형성하는 단계,
상기 희생막 위에 상기 개구부를 채우는 구리층을 형성하는 단계,
상기 화학적 기계적 연마로 상기 희생막이 노출될 때까지 상기 구리층을 연마하여 게이트 전극의 상부막을 형성하는 단계,
상기 희생막을 제거하는 단계,
상기 노출된 식각 정지막을 제거하여 상기 게이트 전극의 하부막을 형성하는 단계,
상기 게이트 전극을 마스크로 상기 반도체에 도전형 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계,
상기 게이트 배선을 덮는 제1 층간 절연막을 형성하는 단계,
상기 제1 층간 절연막 위에 상기 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는 박막 트랜지스터 표시판의 제조 방법.Forming a semiconductor on the substrate,
Forming a gate insulating film on the semiconductor,
Forming an etching stopper film on the gate insulating film,
Forming a sacrificial film having an opening on the etch stop film,
Forming a copper layer on the sacrificial layer to fill the opening,
Polishing the copper layer until the sacrificial film is exposed by the chemical mechanical polishing to form an upper film of the gate electrode;
Removing the sacrificial film,
Removing the exposed etch stop layer to form a lower layer of the gate electrode,
Forming a source region and a drain region by doping the semiconductor with a conductive impurity using the gate electrode as a mask,
Forming a first interlayer insulating film covering the gate wiring,
Forming a source electrode and a drain electrode respectively connected to the source region and the drain region on the first interlayer insulating film;
And forming a thin film transistor on the substrate. 제4항에서,
상기 희생막은 질화 규소로 형성하는 박막 트랜지스터 표시판의 제조 방법.5. The method of claim 4,
Wherein the sacrificial layer is formed of silicon nitride. 제5항에서,
상기 희생막은 3,500Å 내지 4,500Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 5,
Wherein the sacrificial layer is formed to a thickness of 3,500 to 4,500 angstroms. 제4항에서,
상기 식각 정지막은 텅스텐으로 형성하는 박막 트랜지스터 표시판의 제조 방법.5. The method of claim 4,
Wherein the etch stop film is formed of tungsten. 제1항에서,
상기 식각 정지막은 100Å 내지 500Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 1,
Wherein the etch stop layer is formed to a thickness of 100 to 500 ANGSTROM.
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