KR101799034B1 - Substrate for organic electro luminescent device and method of fabricating the same - Google Patents

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Abstract

본 발명은, 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 표시영역에는 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 폴리실리콘의 반도체층을 형성하고, 상기 스토리지 영역에 폴리실리콘의 반도체 패턴을 형성하는 단계와; The present invention, a display area and outside the defined non-display region thereof, and the display area, the gate wiring and data wiring, a pixel region defined by crossing, and the element region where a thin film transistor formed in the pixel region, the storage capacitor the semiconductor layer of polysilicon to the device region on the storage region formed defining the substrate, comprising the steps of: forming a semiconductor pattern the polysilicon to the storage area; 상기 반도체층 및 반도체 패턴 위로 게이트 절연막을 형성하는 단계와; Forming a semiconductor layer over the gate insulating film and the semiconductor pattern, and; 상기 게이트 절연막 위로, 상기 반도체층의 중앙부에 대응하여 제 1 폭을 갖는 하부층과 상기 제 1 폭보다 작은 제 2 폭을 갖는 상부층으로 이루어진 다중층 구조의 게이트 전극을 형성하고 상기 반도체 패턴에 대응하여 제 1 스토리지 전극을 형성하는 단계와; To form the gate insulating film over the gate electrode of a multilayer structure consisting of a top layer having the smaller second width than the lower layer and the first width having a first width corresponding to the central portion of the semiconductor layer corresponding to the semiconductor pattern the 1 to form a storage electrode; 불순물 도핑을 실시하여, 상기 반도체층 중 상기 게이트 전극의 하부층 외측으로 노출된 부분에 대응하여 제 1 도즈량의 불순물이 도핑된 오믹콘택층을 이루도록 하며 상기 게이트 전극의 상부층 외측으로 노출된 상기 게이트 전극의 하부층에 대응하는 부분은 상기 제 1 도즈량보다 작은 제 2 도즈량의 불순물이 도핑된 LDD 층을 이루도록 하며, 상기 반도체 패턴은 제 2 도즈량의 불순물이 도핑됨으로써 상기 반도체 패턴의 도전성을 향상시켜 제 2 스토리지 전극을 이루도록 하는 단계와; Said gate electrodes by performing an impurity doping, corresponding to the portion exposed to the lower layer outside the gate electrode of the semiconductor layer achieve the ohmic contact layer of the impurity of the first dose of the doping, and exposed to the upper outer side of said gate electrode part corresponding to the lower layer shall fulfill the first dose is smaller second dose of the doped LDD layer impurities than the semiconductor pattern is to enhance the conductivity of the semiconductor pattern by being doped with impurities of the second dose of the method comprising achieve the second storage electrode; 상기 게이트 전극 및 제 1 스토리지 전극 위로 상기 오믹콘택층을 노출시키는 층간절연막을 형성하는 단계와; The gate electrode and the first storage electrode to the top and forming an interlayer insulating film to expose the ohmic contact layer; 상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 제 1 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계와; Over the interlayer insulating film and forming the ohmic contact layer and the third storage electrode contact, and in response to the first storage electrode, and at the same time form the source and drain electrodes spaced apart from each other, respectively; 상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 드레인 전극을 노출시키는 제 1 보호층을 형성하는 단계와; Forming a first protective layer to expose the drain electrode over the source and drain electrodes and the third storage electrode; 상기 보호층 위로 상기 드레인 전극과 접촉하는 제 1 전극을 형성하는 단계와; And forming a first electrode in contact with the drain electrode over the passivation layer; 상기 제 1 전극 위로 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계를 포함하는 유기전계 발광소자용 기판의 제조 방법 및 이를 통해 제조된 유기전계 발광소자용 기판을 제공한다. To form a bank having a first height at a boundary on the pixel regions over the first electrode, at the same time comprises the step of forming a spacer having a selectively high second height greater than the first height in the boundary between the pixel regions It provides a method for manufacturing a substrate for an organic EL device, and it the organic light emitting element substrate prepared in.

Description

유기전계 발광소자용 기판 및 그 제조 방법{Substrate for organic electro luminescent device and method of fabricating the same} Substrate and a manufacturing method for the organic EL device {Substrate for organic electro luminescent device and method of fabricating the same}

본 발명은 유기전계 발광소자용 기판에 관한 것으로, 특히 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비하면서도 제조 공정이 단순화되며 오프 전류 특성이 향상된 유기전계 발광소자용 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to that, in particular polysilicon this having a thin-film transistor, while the manufacturing process is simplified, and the off current characteristics of the semiconductor layer improved the organic light emitting element array substrate for, and a manufacturing method of the substrate for the organic EL device .

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치가 제안되고 있다. Came in recent years, a display (display) fields to process and view a large amount of information in accordance with the plunge society has entered a full-scale information age has developed rapidly, in recent years, especially thinning, weight reduction, the flat panel display device having a superior performance of the low power consumption It has been proposed.

이 중 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현에 안정적이다. Is the organic electroluminescent device has high luminance and low operating voltage characteristics, is large, can be in the ultra-thin display implementation, and the number, the response time in microseconds the contrast (contrast ratio) because the self-luminous self-luminous ( ㎲) it is stable enough to implement the moving picture.

또한, 유기전계 발광소자는 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하며, 증착(Deposition) 및 인캡슐레이션(encapsulation) 장비가 전부라고 할 수 있기 때문에 제조 공정이 매우 단순하다. Further, no organic EL device has limited field of view and stable even at a low temperature, because the driving with a direct current low voltage of 5 to 15V, and the manufacturing and designing of a driving circuit easily, deposited (Deposition) and encapsulated (encapsulation) equipment because all you can say is very simple manufacturing process.

이와 같은 장점으로 인해 유기전계 발광소자는 차세대 평판표시장치로서 가장 주목받고 있다. Due to this advantage, such an organic EL device has received the most attention as a next generation flat panel display.

이러한 유기전계 발광소자에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다. This has the essential array substrate having a thin-film transistor in order to eliminate on (on) / off (off) to each pixel area is provided in the organic electroluminescent device.

이때, 유기전계 발광소자용 어레이 기판의 경우, 소자적 안정성을 위해 이동도 특성이 뛰어난 폴리실리콘을 반도체층으로 하는 박막트랜지스터가 구비되고 있다. At this time, it is provided with a case of an array substrate for an organic electroluminescence device excellent in the mobile devices to the stability characteristic of polysilicon thin film transistor of the semiconductor layer.

이러한 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 제조에는 통상 10회의 마스크 공정을 진행되고 있다. Preparation of an array substrate for an organic EL device equipped with thin-film transistors that these conventional polysilicon as a semiconductor layer has been going on for ten times the normal mask process.

즉, 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판은 유기 발광층을 형성하기 이전까지, 폴리실리콘의 반도체층 형성/제 1 스토리지 전극 형성/게이트 전극 형성/반도체층 콘택홀을 갖는 층간절연막 형성/소스 및 드레인 전극 형성/무기막의 제 1 보호층 형성/유기막의 제 2 보호층 형성/애노드 전극 형성/뱅크 형성/스페이서 형성의 총 10회의 마스크 공정을 진행하고 있는 실정이다. That is, an array substrate for an organic EL device equipped with thin-film transistors to the conventional polysilicon as a semiconductor layer is up to prior to the formation of the organic light-emitting layer, polysilicon for the semiconductor layer formation / first storage electrode formation / gate electrode formation / semiconductor that proceed a total of ten mask process of the interlayer insulating film forming / source and drain electrodes formed / inorganic film first protective layer / organic layer a second protective layer formation / anode electrode formation / bank formation / spacer formed with a layer contact holes is the actual circumstances.

마스크 공정이라 함을 포토리소그래피 공정을 의미하며 패터닝하기 위한 물질층을 기판 상에 형성한 후, 그 상부에 감광성 특성을 갖는 포토레지스트층의 형성, 빛의 투과영역과 차단영역을 갖는 노광 마스크를 이용한 노광, 노광된 포토레지스트층의 현상, 현상되고 남은 포토레지스트 패턴을 이용한 상기 물질층의 식각, 포토레지스트 패턴의 스트립 등 일련의 복잡한 단위공정을 포함한다. Masking process means a photolithography process to the term, and after forming a layer of a material for patterning on a substrate, forming a photoresist layer having a photosensitive characteristic to the top, using the exposure mask having a transmission region and the blocking region of the light exposure, and includes a complex series of unit process of developing the exposed photoresist layer, and developing the remaining photoresist pattern by etching of the material layer, the photoresist pattern strips and the like.

1회의 마스크 공정을 진행하기 위해서는 각 단위 공정 진행을 위한 단위 공정 장비와 각 단위 공정 진행을 위한 재료를 필요로 하며, 나아가 각 단위 공정 장비를 통한 각 공정 진행 시간이 필요로 되고 있다. In order to proceed with a single mask process it has been required by the progress of time each process requires a material basis for the progress of each unit process and process equipment for the progression of each unit process and go through each unit process equipment.

따라서, 유기전계 발광소자의 각 제조사는 어레이 기판의 제조 비용 저감 및 생산성 향상을 위해 마스크 공정을 저감시키기 위한 노력을 하고 있다. Thus, each manufacturer of an organic EL device has been an effort to reduce the mask process to the production cost reduction and productivity improvement in the array substrate.

한편, 종래의 유기전계 발광소자용 기판에 있어 폴리실리콘의 반도체층을 이용함으로써 이동도 특성이 우수하지만, 순수 폴리실리콘으로 이루어진 액티브층과 불순물이 도핑된 부분에서의 경계에서의 누설전류가 커져 오프 전류 특성이 저하되는 문제가 발생하고 있다. On the other hand, in the conventional substrate for an organic EL device by using a semiconductor layer of polysilicon mobility characteristics it is excellent, but the leakage current at the interface in the active layer with impurities consisting of pure polysilicon doped portion becomes large off and the problem that the current characteristic degradation.

본 발명은 전술한 문제를 해결하기 위하 안출된 것으로, 본 발명은 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비하면서도 마스크 공정 수를 저감시키며, 나아가 오프 전류 특성을 향상시킬 수 있는 수 있는 유기전계 발광소자용 어레이 기판 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다. The present invention has been conceived in order to solve the foregoing problem, the present invention is polysilicon while still having a thin-film transistor of the semiconductor layer sikimyeo reducing the number of mask processes, and even off the organic electroluminescent that can improve current characteristics to provide an array substrate for a device and a method for that purpose.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 유기전계 발광소자용 기판의 제조 방법은, 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 표시영역에는 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 폴리실리콘의 반도체층을 형성하고, 상기 스토리지 영역에 폴리실리콘의 반도체 패턴을 형성하는 단계와; In order to achieve the above object, the manufacturing method of the substrate for an organic EL device according to the embodiment of the present invention, and the non-display area defined by the display area and the outside thereof, the display area, the gate line and the data line intersect the pixel area is defined, and the element region where a thin film transistor formed in the pixel region, and the element region on the storage region in which storage capacitors are formed defining a substrate to form a semiconductor layer of polysilicon, polysilicon in the storage area step of forming the semiconductor pattern; 상기 반도체층 및 반도체 패턴 위로 게이트 절연막을 형성하는 단계와; Forming a semiconductor layer over the gate insulating film and the semiconductor pattern, and; 상기 게이트 절연막 위로, 상기 반도체층의 중앙부에 대응하여 제 1 폭을 갖는 하부층과 상기 제 1 폭보다 작은 제 2 폭을 갖는 상부층으로 이루어진 다중층 구조의 게이트 전극을 형성하고 상기 반도체 패턴에 대응하여 제 1 스토리지 전극을 형성하는 단계와; To form the gate insulating film over the gate electrode of a multilayer structure consisting of a top layer having the smaller second width than the lower layer and the first width having a first width corresponding to the central portion of the semiconductor layer corresponding to the semiconductor pattern the 1 to form a storage electrode; 불순물 도핑을 실시하여, 상기 반도체층 중 상기 게이트 전극의 하부층 외측으로 노출된 부분에 대응하여 제 1 도즈량의 불순물이 도핑된 오믹콘택층을 이루도록 하며 상기 게이트 전극의 상부층 외측으로 노출된 상기 게이트 전극의 하부층에 대응하는 부분은 상기 제 1 도즈량보다 작은 제 2 도즈량의 불순물이 도핑된 LDD 층을 이루도록 하며, 상기 반도체 패턴은 제 2 도즈량의 불순물이 도핑됨으로써 상기 반도체 패턴의 도전성을 향상시켜 제 2 스토리지 전극을 이루도록 하는 단계와; Said gate electrodes by performing an impurity doping, corresponding to the portion exposed to the lower layer outside the gate electrode of the semiconductor layer achieve the ohmic contact layer of the impurity of the first dose of the doping, and exposed to the upper outer side of said gate electrode part corresponding to the lower layer shall fulfill the first dose is smaller second dose of the doped LDD layer impurities than the semiconductor pattern is to enhance the conductivity of the semiconductor pattern by being doped with impurities of the second dose of the method comprising achieve the second storage electrode; 상기 게이트 전극 및 제 1 스토리지 전극 위로 상기 오믹콘택층을 노출시키는 층간절연막을 형성하는 단계와; The gate electrode and the first storage electrode to the top and forming an interlayer insulating film to expose the ohmic contact layer; 상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 제 1 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계와; Over the interlayer insulating film and forming the ohmic contact layer and the third storage electrode contact, and in response to the first storage electrode, and at the same time form the source and drain electrodes spaced apart from each other, respectively; 상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 드레인 전극을 노출시키는 제 1 보호층을 형성하는 단계와; Forming a first protective layer to expose the drain electrode over the source and drain electrodes and the third storage electrode; 상기 보호층 위로 상기 드레인 전극과 접촉하는 제 1 전극을 형성하는 단계와; And forming a first electrode in contact with the drain electrode over the passivation layer; 상기 제 1 전극 위로 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계를 포함한다. Wherein optionally at a boundary of the first electrode up to form a bank having a first height at the boundary of each pixel area, while the pixel regions includes forming a spacer having a higher second height greater than the first height .

이때, 상기 제 1 보호층을 형성하기 전에, 상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 제 2 보호층을 형성하는 단계를 포함한다. In this case, before forming the first protective layer, and on the data line and the source and drain electrodes over the front and forming a second protective layer to expose the drain electrode.

또한, 상기 제 1 전극 위로 상기 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계는, 상기 제 1 전극 위로 감광성 유기절연물질을 도포하여 유기 물질층을 형성하는 단계와; Further, the step of selectively forming a spacer having a higher second height greater than the first height of the first to form a bank having a first height at a boundary on the pixel regions over the first electrode, at the same time, the boundaries of the pixel regions It includes a step of forming the organic material layer by coating a photosensitive organic insulating material over the first electrode; 상기 유기 물질층에 대해 투과영역과 차단영역 및 반투과영역을 갖는 노광 마스크를 이용하여 회절노광 또는 하프톤 노광을 실시하는 단계와; The method comprising: using an exposure mask having a transmission region and the blocking region and the semi-transmission region on the organic material layer is subjected to exposure or diffraction half-tone exposure; 상기 회절노광 또는 하프톤 노광된 상기 유기 물질층을 현상함으로써 각 화소영역의 경계에 상기 제 1 높이를 갖는 상기 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 2 높이를 갖는 상기 스페이서를 형성하는 단계를 포함한다. Wherein having said diffraction exposed or alternatively the second height by developing the halftone exposed the organic material layer forming the bank having the first height in the boundary of the pixel regions, and at the same time, the boundaries of the pixel regions and forming a spacer.

또한, 상기 제 1 전극 위로 상기 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계는, 상기 제 1 전극 위로 감광성 제 1 유기절연물질을 도포하여 제 1 유기 물질층을 형성하는 단계와; Further, the step of selectively forming a spacer having a higher second height greater than the first height of the first to form a bank having a first height at a boundary on the pixel regions over the first electrode, at the same time, the boundaries of the pixel regions includes a step of applying a first photosensitive organic insulating material over the first electrode forming a first organic material layer; 상기 제 1 유기 물질층을 패터닝하여 각 화소영역의 경계에 상기 제 1 높이를 갖는 상기 뱅크를 형성하는 단계와; Forming the bank having the first height in the boundary of the pixel region by patterning the first organic material layer; 상기 뱅크 위로 제 2 유기절연물질을 도포하여 제 2 유기 물질층을 형성하는 단계와; And forming a second organic material layer by applying the bank over the second organic insulating material; 상기 제 2 유기 물질층을 패터닝하여 상기 각 화소영역의 경계에 위치한 상기 뱅크 상에 선택적으로 상기 제 2 높이를 갖는 상기 스페이서를 형성하는 단계를 포함한다. The second patterned layer of organic material and optionally on said bank located at the boundary of the pixel regions includes forming the spacer having the second height.

상기 소자영역에 폴리실리콘의 반도체층을 형성하고, 상기 스토리지 영역에 폴리실리콘의 반도체 패턴을 형성하는 단계는, 상기 기판 상에 비정질 실리콘층을 형성하는 단계와; Forming a semiconductor layer of polysilicon in the device region to form a semiconductor pattern the polysilicon to the storage area, the method comprising: forming an amorphous silicon layer on the substrate; 상기 비정질 실리콘층을 폴리실리콘층으로 결정화하는 단계와; Crystallizing the amorphous silicon layer into a polysilicon layer; 상기 폴리실리콘층을 패터닝하는 단계를 포함한다. And a step of patterning the polysilicon layer.

또한, 상기 게이트 절연막 위로, 상기 반도체층의 중앙부에 대응하여 제 1 폭을 갖는 하부층과 상기 제 1 폭보다 작은 제 2 폭을 갖는 상부층으로 이루어진 다중층 구조의 게이트 전극을 형성하고 상기 반도체 패턴에 대응하여 제 1 스토리지 전극을 형성하는 단계는, 상기 게이트 절연막 위로 투명 도전성 물질층과 금속물질층을 형성하는 단계와; In addition, by forming the gate insulating film over the gate electrode of a multilayer structure consisting of a top layer having the smaller second width than the lower layer and the first width having a first width corresponding to the central portion of the semiconductor layer corresponding to the semiconductor pattern by forming a first storage electrode, comprising: forming a transparent conductive material layer and the metal layer over the gate insulating film and; 상기 금속물질층 위로 상기 스토리지 영역에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고 상기 소자영역에 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; Forming a second photoresist pattern to form a first photoresist pattern having a first thickness in correspondence with the storage area above the metal layer and having a thick second thickness greater than the first thickness on said device region; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 금속물질층과 투명 도전성 물질층을 식각비를 갖는 식각액을 이용하여 식각을 진행하여 순차적으로 제거함으로써 상기 스토리지 영역에 순차 적층된 상기 제 1 스토리지 전극과 더미 금속패턴을 형성하고, 상기 소자영역에 순차적으로 적층된 투명 도전성 물질로 이루어지며 상기 제 1 폭을 갖는 하부층과 금속물질로 이루어지며 상기 제 2 폭을 갖는 상부층으로 이루어진 상기 게이트 전극을 형성하는 단계와; The first and second photo-resist pattern of the metal layer and the transparent said sequentially formed on the storage area by the process advances to remove in order to etch the conductive material layer using an etching liquid having an etching ratio first storage exposed to the outside forming an electrode and a dummy metal pattern, made of a transparent conductive material, which are sequentially stacked on the device region is made in the lower layer and the metal material having the first width to form the gate electrode consisting of a top layer having the second width and the step of; 애싱(ashing)을 진행하여 상기 제 1 두께의 제 1 포토레지스트 패턴을 제거함으로써 상기 금속 더미패턴을 노출시키는 단계와; Proceeds to ashing (ashing) by removing the first photoresist pattern of the first thickness and exposing the metallic dummy pattern; 상기 금속 더미패턴을 제거하여 상기 제 1 스토리지 전극을 노출시키는 단계와; And exposing the first storage electrode by removing the metal dummy pattern; 상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다. And removing the second photoresist pattern.

또한, 상기 소스 전극과 상기 제 3 스토리지 전극은 서로 연결되도록 형성하는 것이 특징이다. Further, the source electrode and the third storage electrode is characterized by formed to be connected to each other.

또한, 상기 제 1 보호층은 유기절연물질로 상기 표시영역에 대응하여 표면이 평탄하도록 형성하는 것이 특징이다. In addition, the first protective layer is characterized by a surface formed to be flat in correspondence to the display area of ​​the organic insulating material.

또한, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연막 위로 상기 각 화소영역에 일 방향으로 연장하는 게이트 배선과 상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함하며, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 데이터 배선 일끝단에 데이터 패드전극을 형성하고, 동시에 상기 데이터 배선과 이격하여 나란하게 전원배선을 형성하는 단계를 포함한다. Further, the step of forming the gate electrode includes a step of forming a gate pad electrode on the gate wiring and the gate wiring one end extending in one direction in each of the pixel regions over the gate insulating film, the source and drain electrodes forming by crossing the gate wires over the interlayer insulating film above and the data line and the data line one end to define a pixel area to form a data pad electrode, and at the same time side-by-side to form a power supply wiring and spaced apart from the data line, and a step.

이때, 상기 층간절연막을 형성하는 단계는 상기 오믹콘택층을 노출시키는 액티브 콘택홀과, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 형성하는 단계를 포함하며, 상기 제 1 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극을 형성하고, 상기 데이터 패드전극을 덮는 보조 데이터 패드전극을 형성하는 단계를 포함한다. In this case, the step of forming the interlayer insulating film includes the steps of and forming a gate pad contact hole of the active contact holes to expose the ohmic contact layer, exposing the gate pad electrode, forming the first electrode is forming an auxiliary gate pad electrode in contact with the gate pad electrode through the gate pad contact hole over the interlayer insulating film, and a step of forming the auxiliary data pad electrode covers the data pad electrode.

또한, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연막 위로 상기 각 화소영역에 일 방향으로 연장하는 게이트 배선과 상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함하며, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 데이터 배선 일끝단에 데이터 패드전극을 형성하고, 동시에 상기 데이터 배선과 이격하여 나란하게 전원배선을 형성하는 단계를 포함하며, 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함한다. Further, the step of forming the gate electrode includes a step of forming a gate pad electrode on the gate wiring and the gate wiring one end extending in one direction in each of the pixel regions over the gate insulating film, the source and drain electrodes forming by crossing the gate wires over the interlayer insulating film above and the data line and the data line one end to define a pixel area to form a data pad electrode, and at the same time side-by-side to form a power supply wiring and spaced apart from the data line, and a step, the step of forming the second passivation layer comprises forming a data pad, a contact hole to the gate pad contact hole exposing the gate pad electrode, exposing the data pad electrode.

상기 제 1 전극을 형성하는 단계는, 상기 제 2 보호층 위로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극을 형성하고, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극을 형성하는 단계를 포함한다. Forming the first electrode, the second protective layer over the gate pad, the via contact hole through the forming the auxiliary gate pad electrode in contact with the gate pad electrode, and the data pad contact hole, the data pad electrode and and a step of forming the auxiliary data pad electrode in contact.

또한, 상기 기판 상에 상기 폴리실리콘의 반도체층과 상기 반도체 패턴을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함한다. Further, a step of forming a buffer layer on the substrate surface before forming the semiconductor layer and the semiconductor pattern of the polysilicon on the substrate.

또한, 상기 제 1 전극을 형성하는 단계는, 상기 제 1 보호층 위로 반사효율이 우수한 금속물질을 증착하여 하부 금속층을 형성하는 단계와, 상기 하부 금속층 위로 투명 도전성 물질을 증착하여 상부 도전층을 형성하는 단계와, 상기 상부 도전층 및 하부 금속층을 연속적으로 패터닝함으로써 이중층 구조를 갖는 상기 제 1 전극을 형성하는 단계를 포함하거나, 또는 상기 제 1 보호층 위로 투명 도전성 물질층을 형성하고 이를 패터닝함으로써 단일층 구조를 갖는 상기 제 1 전극을 형성하는 단계를 포함한다. Further, forming the first electrode, the first comprising the steps of: by a protective layer over the reflection efficiency is deposited superior metal material forming the lower metal layer, by depositing a transparent conductive material over the bottom metal layer forming the top conductive layer single by by patterning step and the upper conductive layer and a bottom metal layer to continuously and forming a first electrode having a double layer structure, or a transparent conductive material layer over the first passivation layer and patterning the having a layer structure and forming a first electrode.

본 발명의 실시예에 따른 유기전계 발광소자용 기판은, 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 표시영역에는 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 형성되며 중앙부의 제 1 영역과 상기 제 1 영역 양측의 제 1 도즈량의 불순물이 도핑된 제 2 영역과 상기 제 2 영역 외측에 상기 제 1 도즈량보다 큰 제 2 도즈량의 불순물이 도핑된 제 3 영역으로 구성된 폴리실리콘의 반도체층과, 상기 스토리지 영역에 형성된 불순물 폴리실리콘의 제 1 스토리지 전극과; The substrate for an organic EL device according to the embodiment of the present invention, in a display area and outside the defined non-display region thereof, and the display area, the gate line and the data line is intersects the pixel region defined by the pixel regions the thin film transistor is formed in the element region and a storage capacitor is formed in the device region on a defined substrate storage region formed in the first region and the first dose of the impurity of the first region on both sides of the central portion doped to be 2 region and the second in an area outside the first semiconductor layer of a dose of greater second dose of polysilicon consisting of a doped third region of impurities than the first storage electrode of the impurity polysilicon formed in the storage area and .; 상기 반도체층 및 제 1 스토리지 전극 위로 형성된 게이트 절연막과; Said semiconductor layer and a gate insulating film formed over the first storage electrode; 상기 게이트 절연막 위로 상기 제 1 스토리지 전극에 대응하여 형성된 제 2 스토리지 전극과, 상기 폴리실리콘의 반도체층의 상기 제 1 및 제 2 영역에 대응하여 형성된 하부층과 상기 제 1 영역에 대응하여 형성된 상부층의 다중층 구조를 가지며 형성된 게이트 전극과; Multiple of the upper layer are formed in correspondence with the formed lower layer and the first region corresponding to the first and second regions of the second storage electrode and a semiconductor layer of the polysilicon over the gate insulating film is formed corresponding to the first storage electrode the gate electrode has a layer structure formed with; 상기 제 2 스토리지 전극과 상기 게이트 전극을 덮으며 상기 반도체층의 상기 제 3 영역을 각각 노출시키며 형성된 층간절연막과; The second covers the storage electrode and the gate electrode formed sikimyeo respectively exposing the third region of the semiconductor layer and the interlayer insulating film; 상기 층간절연막 위로, 상기 반도체층의 제 3 영역과 각각 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극과 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극과; Over the interlayer insulating film, the third storage electrode and the third region in contact with and spaced apart, and formed the source and drain electrodes to each other, each of the semiconductor layers formed in correspondence to the second storage electrode; 상기 소스 및 드레인 전극과 상기 제 3 스토리지 전극을 덮으며 상기 드레인 전극을 노출시키며 상기 표시영역에 형성된 제 1 보호층과; It covers the third storage electrode and the source and drain electrodes, the first protective layer exposes the drain electrode formed in the display region; 상기 제 1 보호층 상부로 상기 드레인 전극과 접촉하며 각 화소영역에 형성된 제 1 전극과; To the first upper protective layer in contact with the drain electrode and the first electrode formed in the pixel regions; 상기 제 1 전극의 가장자리와 중첩하며 제 1 높이를 가지며 각 화소영역의 경계에 형성된 뱅크와, 상기 뱅크 상부에 선택적으로 형성된 스페이서를 포함한다. Overlapping the edges of the first electrode and having a first height and a bank, a spacer selectively formed on an upper part of the banks formed on the boundaries of each pixel region.

또한, 상기 제 1 보호층 하부로 상기 표시영역 및 비표시영역에 무기절연물질로 이루어지며 상기 드레인 전극을 노출시키는 제 2 보호층이 구비될 수 있다. Further, as the first lower protective layer made of an inorganic insulating material in the display region and the non-display area it may be provided with a second protective layer to expose the drain electrode.

또한, 상기 제 2 스토리지 전극과 상기 게이트 전극의 하부층은 투명 도전성 물질로 이루어지며, 100Å 내지 500Å의 두께를 가지며, 상기 게이트 전극의 상부층은 하나 또는 둘 이상의 금속물질로 이루어진 것이 특징이다. Also, the second storage electrode and the lower layer of the gate electrode is formed of a transparent conductive material, has a thickness from 100Å to 500Å, the upper layer of the gate electrode is characterized by consisting of one or two or more metal materials.

또한, 상기 제 1 스토리지 전극과 게이트 절연막과 제 2 스토리지 전극은 제 1 스토리지 커패시터를 이루며, 상기 제 2 스토리지 전극과 층간절연막과 제 3 스토리지 전극은 제 2 스토리지 커패시터를 이루며, 상기 제 1, 2 스토리지 커패시터는 병렬 구조로 연결된 것이 특징이다. In addition, the first storage electrode and the gate insulating film and the second storage electrode has a first constitutes the storage capacitor and the second storage electrode and the interlayer insulating film and the third storage electrode forms a second storage capacitor, the first and second storage capacitor is characterized in parallel structure.

또한, 상기 게이트 전극이 형성된 동일한 층에 각 화소영역의 경계에 형성된 게이트 배선과; The gate wiring is formed on the border of the pixel regions in the same layer and the gate electrode is formed and; 상기 소스 및 드레인 전극이 형성된 동일한 층에 각 화소영역의 경계에 상기 게이트 배선과 교차하며 형성된 데이터 배선과; Intersecting the gate lines to the boundary of the pixel regions in the same layer wherein the source and drain electrodes are formed, and the data line and; 상기 데이터 배선과 나란하게 이격하며 형성된 전원배선을 포함한다. Side-by-side spaced apart from the data line, and includes the power supply wiring is formed.

또한, 상기 반도체층 및 제 1 스토리지 전극 하부로 상기 기판 전면에 버퍼층이 형성될 수 있다. Further, in the semiconductor layer and the first storage electrode lower portion can be a buffer layer formed on the substrate.

이와 같이, 본 발명의 각 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 기판은 유기 발광층을 형성하기 이전까지 총 9회의 내지 7회의 마스크 공정을 진행함을 특징으로 함으로써 종래대비 1회 내지 3회의 마스크 공정을 단축시키며 나아가 제조 비용을 저감시키는 효과가 있다. In this way, a substrate for an organic electroluminescent device having a thin-film transistor having a semiconductor layer of polysilicon according to each embodiment of the present invention is characterized in that it proceeds to the total nine times to seven times mask process to the previous to form the organic light-emitting layer as by the effect of the shorten once to three times compared to a conventional mask process further reduce the manufacturing cost.

또한, 본 발명의 각 실시예에 유기전계 발광소자용 기판은 순수 폴리실리콘의 액티브층과 고 도즈량을 갖는 불순물이 도핑된 영역 사이에 저도즈량의 불순물이 도핑된 LDD층이 구비됨으로써 누설전류 발생을 억제함으로써 오프 전류 특성을 향상시키는 효과가 있다. Further, the substrate for an organic electroluminescent device in each embodiment of the present invention, leakage current being between the impurities with the active layer and the high dose of pure polysilicon doped region I having a doped LDD layer impurity dose by inhibiting the effect of improving the off current characteristics.

또한, 본 발명의 실시예에 따른 유기전계 발광소자용 어레이 기판은 다수의 스토리지 커패시터가 중첩하여 병렬 연결되는 구성을 가짐으로서 단위 면적당 스토리지 커패시터의 용량을 향상시키는 효과가 있다. In addition, the array substrate for an organic EL device according to the embodiment of the present invention has the effect of improving the capacity per unit area of ​​the storage capacitor as to overlap a plurality of the storage capacitor having a configuration in which a parallel connection.

도 1a 내지 도 1n은 본 발명의 제 1 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도. Figure 1a to 1n is made in step-by-step cross-sectional views of one pixel region of the organic light emitting element array substrates having a thin-film transistor having a semiconductor layer of polysilicon according to a first embodiment of the present invention.
도 2a 내지 2b는 본 발명의 제 2 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도. Figures 2a to 2b is prepared step-by-step cross-sectional views of one pixel region of the organic light emitting element array substrates having a thin-film transistor having a semiconductor layer of polysilicon according to the second embodiment of the present invention.
도 3은 본 발명의 제 3 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 기판의 하나의 화소영역에 대한 단면도. 3 is a cross-sectional view of one pixel region of a substrate for an organic electroluminescent device having a thin-film transistor having a semiconductor layer of polysilicon according to a third embodiment of the present invention.

이하, 본 발명의 실시예에 따른 폴리실리콘을 이용한 유기전계 발광소자용 기판 및 그 제조 방법을 도면을 참조하여 설명한다. It will be described below with reference to the accompanying drawings a substrate and a manufacturing method for an organic electroluminescence device using the polysilicon in the embodiment;

도 1a 내지 도 1n은 본 발명의 제 1 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. Figure 1a to 1n is a manufacturing step sectional views of one pixel region of the organic light emitting element array substrates having a thin-film transistor having a semiconductor layer of polysilicon according to a first embodiment of the present invention.

설명의 편의를 위해 각 화소영역 내에서 박막 트랜지스터가 형성되는 영역을 소자영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의하며, 게이트 패드전극이 형성되는 부분을 게이트 패드부(GPA), 데이터 패드전극이 형성되는 부분을 데이터 패드부(DPA)라 정의한다. For convenience of explanation, a region where a thin film transistor formed in each pixel area, the device area (DA), a region where the storage capacitor is formed in a storage area (StgA) as defined, and a portion of the gate pad electrode formed of a gate pad section (GPA), the portion in which the data pad electrode is formed is defined as a data pad unit (DPA).

상기 소자영역(DA)에 형성되는 박막트랜지스터(Tr)는 유기전계 발광 다이오드와 연결되는 구동 박막트랜지스터가 되며, 게이트 및 데이터 배선과 연결되는 스위칭 박막트랜지스터는 상기 구동 박막트랜지스터와 동일한 구조를 가지므로 도시하지 않았다. A thin film transistor (Tr) formed on the device region (DA) is a driving thin film transistor connected to the organic light emitting diode, a gate and a switching thin film transistor connected to the data line is shown because of the same structure as the driving thin film transistor Did not do it. 또한, 설명에 있어서 스위칭 및 구동 박막트랜지스터를 구분하지 않고 박막트랜지스터라 명명하였다. In addition, without regard to the switching and driving thin film transistors in the description was named thin film transistor.

우선, 도 1a에 도시한 바와 같이, 기판(110) 상에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO 2 )을 증착하여 버퍼층(111)을 형성한다. First, forming a buffer layer 111, and depositing a substrate 110 of silicon nitride (SiNx) or silicon oxide inorganic insulating material on the (SiO 2) as shown in Figure 1a. 상기 버퍼층(111)은 비정질 실리콘층(미도시)을 폴리실리콘층(180)으로 재결정화 할 경우, 레이저 조사 또는 열처리 시에 의해 발생하는 열로 인해 기판(110) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다. The buffer layer 111 is an alkaline ion existing inside the heat substrate 110 due caused by the time, if you want to re-crystallization of the amorphous silicon layer (not shown), a polysilicon layer 180, a laser irradiation or heat treatment, e. There are others for potassium ion (K +), sodium ion (Na +) may occur, it is to prevent this by the alkali ions that a film property of the semiconductor layer made of polysilicon decreases. 이때, 상기 버퍼층(111)은 상기 기판(110)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다. In this case, the buffer layer 111 may be omitted depending on the substrate 110. Winning or made of any material.

이후, 상기 버퍼층(111) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 전면에 형성한다. Then, by depositing amorphous silicon over the buffer layer 111 to form an amorphous silicon layer (not shown) on the front.

다음, 상기 순수 비정질 실리콘층(미도시)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(미도시)이 결정화되어 순수 폴리실리콘층(180)을 이루도록 한다. Next, the pure amorphous silicon layer proceeds by the crystallization process of the mobile (not shown) also in order to improve the properties such as the pure amorphous silicon layer (not shown) is crystallized to achieve a pure polysilicon layer 180. 이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하다. In this case, the crystallization step is a solid phase crystallization: is preferably (Solid Phase Crystallization SPC) or crystallization process using a laser.

상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하며, 상기 레이저를 이용하는 결정화는 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법, SLS(Sequential lateral Solidification) 결정화인 것이 바람직하다. The solid phase crystallization (SPC) process Thermal through a heat treatment at 600 ℃ to an atmosphere of 800 ℃ example crystallization (Thermal Crystallization) or alternating magnetic field alternating magnetic field crystallization in the crystallizer for using 600 ℃ to 700 ℃ temperature atmosphere of (Alternating Magnetic crystallization Field) and that the process preferably, the crystallization using the laser is preferably an ELA (excimer laser Annealing) method, SLS (Sequential lateral Solidification) crystallized using excimer laser.

다음, 도 1b에 도시한 바와 같이, 상기 폴리실리콘층(도 1a의 180)을 포토레지스트 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립 의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 소자영역(DA)에 폴리실리콘의 반도체층(113)을 형성하고, 상기 스토리지 영역(StgA)에는 폴리실리콘의 반도체 패턴(114)을 형성한다. Next, as shown in Figure 1b, a masking process comprising a unit process of the polysilicon layer (180 in Fig. 1a), a photoresist coating, exposure, development, etching and stripping of the exposed photoresist using an exposure mask proceeding to form the device region (DA) of the polysilicon semiconductor layer 113, the formation, wherein the storage area (StgA), the polysilicon semiconductor pattern 114 by patterning on. 이때, 상기 반도체 패턴(114)은 추후 불순물이 도핑됨으로서 도전성 특성이 향상된 후에는 제 1 스토리지 전극(도 1n의 115)을 이루게 된다. At this time, the semiconductor pattern 114 after a conductive property enhanced by being further impurity is doped are formed a first storage electrode (115 of FIG. 1n).

다음, 도 1c에 도시한 바와 같이, 상기 반도체 패턴(114)과 폴리실리콘의 반도체층 위로 전면에 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO 2 )을 증착하여 게이트 절연막(116)을 형성한다. Next, Fig. 1c above, by depositing the semiconductor pattern 114 and the polysilicon of example an inorganic insulating material, for example, on the front to the top semiconductor layer of silicon nitride (SiNx) or silicon oxide (SiO 2) gate insulating film (116, as shown in ) to form.

이후, 상기 게이트 절연막(116) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착함으로써 100Å 내지 500Å 정도의 두께를 갖는 투명 도전성 물질층(182)을 형성하고, 연속하여 상기 투명 도전성 물질층(182) 상부로 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상의 물질을 증착하여 단일층 또는 다중층 구조의 게이트 금속층(184)을 형성한다. Since, for a transparent conductive material, for example, the front onto the gate insulating film 116, an indium-tin-transparent conductive material layer having a thickness of 100Å to 500Å degree by depositing an oxide (IZO) (- oxide (ITO) or indium-zinc 182) is formed, and continuously to the top of the transparent conductive material layer 182, for a low resistance metallic material for example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), Molly depositing the one or more than one material selected from the group consisting of titanium (MoTi) to form a single layer or a gate metal layer 184 of the multilayer structure. 도면에서는 단일층 구조를 갖는 게이트 금속층(184)을 형성한 것을 도시하였다. In the figure it is shown that the formation of the gate metal layer 184 has a single layer structure.

다음, 도 1d에 도시한 바와 같이, 상기 게이트 금속층(184) 위로 포토레지스트를 도포함으로써 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시) 위로 빛의 투과영역과 차단영역 그리고 빛의 투과량을 조절할 수 있는 반투과영역을 갖는 노광 마스크(미도시)를 위치시키고, 상기 노광 마스크(미도시)를 통한 노광을 실시한다. Next, as shown in FIG. 1d, the transmission region and the blocking region of the gate metal layer 184 to the top, by applying a photoresist layer of photoresist, to form a (not shown), the photo-resist layer (not shown) over the light, and positioning the exposure mask (not shown) having a semi-transmission region, which can control the transmission amount of light and will be subjected to exposure through the exposure mask (not shown).

이때, 상기 반투과영역을 통과하는 빛은 일례로써 상기 반투과영역을 슬릿형태로 구성한 노광 마스크(미도시)의 경우 상기 슬릿에 의해 노광된 빛이 회절함으로써, 또는 다중층의 코팅막이 구비되도록 하는 경우 상기 다중층의 코팅막에 의해 빛량이 조절된다. At this time, in the case of the half (not shown), the exposure mask configured the transmission region of a slit shape as the light is an example that has passed through the semi-transmission region by the light exposed by the slit diffraction, or such that provided with a coating layer of a multilayer If the amount of light is adjusted by a coating layer of the multiple layer.

따라서, 상기 노광 마스크(미도시) 상의 반투과영역에 대응하는 포토레지스트층(미도시) 영역에는 전면에 빛이 도달하지만, 상기 투과영역을 통과한 빛의 세기 또는 빛량 보다는 작게 된다. Therefore, the exposure mask (not shown), the photoresist layer corresponding to the semi-transmission region on the (not shown) area, the light reaches the front, however, is smaller than or bitryang intensity of light passing through the transmission region.

이렇게 노광 마스크를 개재하여 노광된 상기 포토레지스트층(미도시)을 현상하면, 상기 노광 마스크(미도시)의 투과영역에 대응된 부분은 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)이 형성되고, 상기 노광 마스크(미도시)의 반투과영역에 대응된 부분은 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)이 형성되며, 상기 노광 마스크(미도시)의 차단영역에 대응된 부분은 모두 제거되어 상기 게이트 금속층(도 1c의 184)을 노출시키게 된다. This allows the (not shown) exposing the exposure the photoresist layer through a mask, developing, the part corresponding to the transmission region of the exposure mask (not shown) is first photoresist pattern (191a) is formed having a first thickness and, blocks of the second photoresist pattern (191b) is formed, wherein the exposure mask (not shown) having a thin second thickness greater than the first thickness, the portion corresponding to the semi-transmission region of the exposure mask (not shown) the portion corresponding to the area is removed, thereby exposing all of the gate metal layer (184 in Fig. 1c).

따라서, 상기 노광 마스크(미도시)의 반사투과영역에 대응되는 스토리지 영역(StgA)에는 제 2 두께를 갖는 상기 제 2 포토레지스트 패턴(191b)이 형성되고, 상기 노광 마스크(미도시)의 투과영역에 대응되는 소자영역(DA)의 상기 폴리실리콘의 반도체층(113) 중앙부에 대응해서는 제 1 두께를 갖는 상기 제 1 포토레지스트 패턴(191a)이 형성된다. Therefore, the transmission region of the second photoresist pattern, and (191b) are formed, wherein the exposure mask (not shown) having a second thickness, the storage area (StgA) corresponding to the reflected transmitting region of the exposure mask (not shown) the first photoresist pattern (191a) having the element region (DA) not corresponding to the semiconductor layer 113, the central portion of the polysilicon of a first thickness is formed corresponding to the.

다음, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 상기 게이트 금속층(도 1d의 184)과 그 하부의 투명 도전성 물질층(도 1d의 182)을 순차적으로 식각하여 제거함으로써 상기 소자영역(DA)에는 상기 게이트 절연막(116) 위로 상기 폴리실리콘의 반도체층(113)의 중앙부에 대응하여 순차적으로 적층된 형태로 투명 도전성 물질로 이루어진 하부층(120a)과 저저항 금속물질로 이루어진 상부층(120b)을 갖는 다중층 구조의 게이트 전극(120)을 형성하고, 동시에 스토리지 영역(StgA)에 있어서는 순차적으로 투명 도전성 물질로 이루어진 제 2 스토리지 전극(118)과 더미 금속패턴(119)을 형성한다. Next, by removing by etching the first and second photoresist pattern (191a, 191b) of the gate metal layer exposed to the outside (184 of Fig. 1d) and a lower portion of the transparent conductive material layer (182 of FIG. 1d) in order the device region (DA) is made of a lower layer (120a) and a low-resistance metal material made of a transparent conductive material in a sequentially laminated form in correspondence with the central portion of the semiconductor layer 113 of the polysilicon over the gate insulating film 116, and forming an upper layer (120b), a gate electrode 120 of a multilayer structure having, with the same storage area (StgA) in order to a second storage electrode 118 and dummy metal patterns 119 made of a transparent conductive material to form do.

한편, 도면에 나타나지 않았지만, 상기 게이트 절연막(116) 상부에는 상기 각 화소영역(P)의 경계에 일 방향으로 연장하는 다중층 구조의 게이트 배선(미도시)을 형성한다. On the other hand, did not appear in the figure, the gate insulating film 116, the upper portion to form a gate wiring (not shown) of the multilayer structure extending in one direction on a boundary of the pixel regions (P). 이때, 상기 게이트 배선(미도시)은 스위칭 박막트랜지스터(미도시)의 게이트 전극(120)과 연결되도록 형성한다. At this time, the gate wiring (not shown) is formed to be connected with the gate electrode 120 of the switching thin film transistor (not shown).

또한, 게이트 패드부(GPA)에 있어서는 상기 게이트 절연막(116) 위로 상기 게이트 배선(120)의 일끝단과 연결되는 게이트 패드전극(121)을 형성한다. Further, in the gate pad part (GPA) over the gate insulating film 116, a gate pad electrode 121 connected to one end of the gate wiring 120. 이때, 상기 게이트 패드전극(121) 또한 상기 게이트 전극(120)과 동일한 다중층 구조를 이룬다. In this case, the gate pad electrode 121 also forms the same multilayer structure as the gate electrode 120.

한편, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 상기 게이트 금속층(도 1c의 184)과 상기 투명 도전성 물질층(도 1c의 182)의 식각은 식각액을 이용한 습식식각이 바람직하다. On the other hand, the etching of the first and second photoresist pattern (191a, 191b) of the gate metal layer exposed to the outside (184 of Fig. 1c) and said transparent layer of conductive material (182 of Fig. 1c) is a wet etching using an etchant desirable. 이때, 상기 게이트 금속층(도 1c의 184)의 식각비가 상기 투명 도전성 물질층(도 1c의 182)의 식각비보다 큰 식각액을 이용함으로써 최종적으로 상기 게이트 금속층(도 1c의 184)과 투명 도전성 물질층(도 1c의 182)의 식각이 완료되면 상기 게이트 금속층(도 1c의 184)에 대해서는 과식각이 진행됨으로써 상기 다중층 구조를 갖는 게이트 배선(미도시)과 게이트 전극(120)과 게이트 패드전극(121)은 각각의 상부층(미도시, 120b, 121b)이 하부층(미도시, 120b, 121b)의 폭보다 작은 폭을 가지며 형성되도록 하는 것이 특징이다. At this time, the gate metal layer (184 in Fig. 1c) and finally the gate metal layer (184 in Fig. 1c) by using a large etching liquid than the etching ratio of the etching ratio of the transparent conductive material layer (182 in Fig. 1c) of the transparent layer of conductive material the gate metal layer (184 in Fig. 1c) on for purifying each of the progression being the multilayer structure, the gate wire (not shown) having the gate pad electrode and the gate electrode 120. when the etching is completed (182 in Fig. 1c) ( 121) is characterized by to be formed has a width less than that of each of the upper layer (not shown, 120b, 121b) the lower layer (not shown, 120b, 121b).

이렇게 게이트 금속층(도 1c의 184)이 과식각 되도록 하여 특히, 게이트 전극(120)에 있어서 그 하부층(120a)의 양끝단이 상부층(120b)의 외측으로 노출되도록 형성하는 이유는 추후 진행되는 불순물의 도핑 시 도핑되는 반도체층(113) 내부에서 도즈량을 달리하는 영역을 형성하기 위함이다. This gate metal layer (184 in Fig. 1c) according to, in particular, the gate electrode 120 such that each of the dietary reason for forming such that the outer exposed in the lower layer (120a), both ends of the upper layer (120b) of the impurities that are conducted later in the semiconductor layer 113 is doped during the doping is to form regions with different dose amounts.

다음, 도 1e에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 1d의 191b)을 제거함으로써 상기 스토리지 영역(StgA)에 있어서 상기 금속 더미패턴(119)을 노출시킨다. Next, a second photoresist the metal pile in by removing a pattern (191b in FIG. 1d) wherein the storage area (StgA) pattern having a second thickness, the process proceeds to ashing (ashing), as shown in Fig 1e ( 119) to expose.

이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a) 또한 그 두께가 줄어들지만, 여전히 상기 게이트 전극(120) 및 게이트 배선(미도시) 상부에 남아있게 된다. In this case, the ashing (ashing), a first photoresist pattern (191a) having the first thickness by a advances also only reduced in thickness, so that still remain in the upper part of the gate electrode 120 and the gate wiring (not shown) .

다음, 도 1f에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(도 1d의 191b)이 제거됨으로써 새롭게 노출된 상기 금속더미 패턴(도 1e의 119)을 제거함으로써 상기 스토리지 영역(StgA)에 있어 투명 도전성 물질로 이루어진 상기 제 2 스토리지 전극(118)을 노출시킨다. Next, as shown in Figure 1f, whereby the second photoresist pattern is removed (191b in FIG. 1d) by removing the newly exposed the metallic dummy pattern (119 in Fig. 1e) in the storage area (StgA) Transparent exposing the second storage electrode 118 made of a conductive material.

다음, 도 1g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 제 1 포토레지스트 패턴(도 1f의 191a)을 제거함으로써 다중층 구조의 게이트 전극(120)과 게이트 배선(미도시) 및 게이트 패드전극(121)을 노출시킨다. Next, as shown in Fig. 1g, a strip (strip) proceeds by the first photoresist pattern the gate electrode 120 of a multilayer structure by removing (191a in Fig. 1f) and the gate wiring (not shown) and the gate of thereby exposing the pad electrode 121.

이후, 상기 다중층 구조의 게이트 전극(120)과 게이트 배선(미도시) 및 게이트 패드전극(121)이 형성된 상태에서 상기 게이트 전극(120) 더욱 정확히는 상기 게이트 전극의 상부층을 도핑 블록킹 마스크로 하여 p형 불순물 예를들면 붕소(B), 인듐(In), 갈륨(Ga) 또는 n형 불순물 예를들면 인(P), 비소(As), 안티몬(Sb) 중 어느 하나의 물질의 도핑을 실시한다. Thereafter, in a state in which the gate electrode 120 and the gate wiring (not shown) and a gate pad electrode 121 of the multiple layer structure is formed, the more exactly the top layer of the gate electrode and the gate electrode 120 to the doped blocking mask p conduct-type impurity, for example boron (B), indium (in), gallium-doped of any one material selected from the group consisting of (Ga) or of (P) n-type impurity, for example, arsenic (as), antimony (Sb) .

도면에서는 p형 불순물이 도핑된 것을 일례로 나타내었다. In the drawings are shown as an example that a p-type impurity doped.

한편, 이러한 불순물의 도핑에 의해 상기 스토리지 영역(StgA)에 있어서는 상기 폴리실리콘의 반도체 패턴(도 1h의 114)에 대해 제 1 도즈량을 갖는 불순물이 도핑됨으로써 전도성 특성이 향상되어 전극의 역할을 할 수 있게 됨으로서 제 1 스토리지 전극(115)을 이루게 된다. On the other hand, this by the doping of the impurity in the said storage area (StgA) the doped first impurity having a dose of the semiconductor pattern (114 in FIG. 1h) of the polysilicon thereby improves the conducting properties to serve as electrode by being able to be formed a first storage electrode 115.

상기 스토리지 영역(StgA)에는 투명 도전성 물질로 이루어진 제 2 스토리지 전극(118)이 형성되어 있지만, 이러한 투명 도전성 물질로 이루어진 제 2 스토리지 전극(118)은 100Å 내지 500Å 정도의 두께를 가지므로 불순물의 도핑 시 에너지 밀도 등을 적절히 조절함으로써 불순물 이온이 상기 제 2 스토리지 전극(118)을 관통하여 상기 폴리실리콘의 반도체 패턴(도 1h의 114) 내부에 도달하도록 할 수 있으므로 문제되지 않는다. The storage area (StgA), the second storage electrode 118, but is formed, the transparent made of a conductive material a second storage electrode 118 is doped with the so have a thickness of about 100Å to about 500Å impurities, consisting of a transparent conductive material, by appropriately adjusting the energy density, such as when it may be such that the dopant ions reach the inside of the second through the storage electrode 118, a semiconductor pattern on the polysilicon (114 in Fig. 1h) is not a problem.

또한, 소자영역(DA)에 있어서는 상기 불순물의 도핑 진행 시 상기 게이트 전극(120)의 상부층(120b)의 외측으로 노출된 부분의 폴리실리콘의 반도체층(113)에 대해서만 불순물의 도핑이 이루어지게 된다. Furthermore, in the doping of impurity only to the top layer outside of the semiconductor layer 113 of the polysilicon of the portion exposed to the (120b) of doping said gate electrode (120) during the progress of the impurity will be written in the device area (DA) . 이때, 상기 게이트 전극(120)의 하부층(120a)에 의해 상기 게이트 전극(120)의 하부층(120a)과 중첩하는 부분에 대해서는 상기 폴리실리콘의 반도체 패턴(도 1h의 114)에 불순물이 도핑된 동일한 수준 즉, 상기 제 1 도즈량을 갖는 불순물이 도핑됨으로써 LDD영역(113c)을 이루는 것이 특징이다. In this case, the same impurity is doped lower layer (120a) and for the portion overlapping the semiconductor pattern of the polysilicon (114 in FIG. 1h) of the gate electrode 120 by the lower layer (120a) of the gate electrode 120 level, that is, is characterized by an impurity having the first dose of forming the LDD doping region (113c).

또한, 상기 LDD영역(113c)의 외측에 위치하는 폴리실리콘의 반도체층(113) 부분에는 게이트 전극(120)의 하부층(120a)이 형성되지 않음으로써 도핑의 방해요소가 없으므로 상기 제 1 도즈량 보다 큰 제 2 도즈량을 갖는 불순물이 도핑되어 오믹콘택층(113b)을 이루게 된다. In addition, the LDD region (113c), there is no lower layer (120a) of interference of the doped with is not formed in the polysilicon semiconductor layer 113 portion, the gate electrode 120 located on an outer side than the first dose of is the largest impurity doping is formed with a second dose of an ohmic contact layer (113b). 상기 폴리실리콘의 반도체층(113) 중 상기 반도체층(113)의 중앙부에 대해서는 상기 게이트 전극(120)의 상부층(120b)에 의해 불순물의 도핑이 차단됨으로써 여전히 순수한 폴리실리콘 상태를 이룬다. The doping of the impurity for the block central portion by the upper layer (120b) of the gate electrode 120 of the semiconductor layer 113 of the semiconductor layer 113 of the polysilicon thereby still form the pure polysilicon state.

따라서, 불순물의 도핑이 완료된 시점에서는 상기 소자영역(DA)에 형성된 폴리실리콘의 반도체층(113)은 대해서는 순수 폴리실리콘으로 이루어진 액티브층(113a)과 이의 양측으로 제 1 도즈량의 불순물이 도핑된 LDD층(113c)과 상기 각각의 LDD층(113c) 외측으로 상기 제 1 도즈량 보다 큰 제 2 도즈량의 불순물이 도핑된 오믹콘택층(113b)으로 구성되게 된다. Thus, at the time the doping of impurities is complete the polysilicon semiconductor layer 113 is an active layer (113a) consisting of pure polysilicon for and with its both sides impurity of the first dose is formed in the device region (DA) doped is to be composed of the LDD layer (113c) with each of the LDD layer (113c) outward in the first ohmic of the first dose of impurity amount of the second dose is greater than the doped contact layer (113b).

이러한 구성을 갖는 폴리실리콘의 반도체층(113)은 상기 제 2 도즈량의 불순물이 도핑된 상기 오믹콘택층(113b)이 내부 저항이 작아 가장 큰 전도성을 가지며, 그 다음이 LDD층(113c)이 되며, 액티브층(113a)이 가장 작은 전도성을 갖게 된다. Poly semiconductor layer 113 of silicon having such a configuration has the greatest conductivity of the ohmic contact layer (113b) of the second dose amount of the impurity doping decreases the internal resistance, and then the LDD layer (113c) is and, an active layer (113a) is given the lowest conductivity.

한편, 스토리지 영역(StgA)에 있어서 불순물이 도핑되어 전도성이 향상된 상기 제 1 스토리지 전극(115)과 게이트 절연막(116)과 제 2 스토리지 전극(118)은 제 1 스토리지 커패시터(StgC1)를 이룬다. On the other hand, in the storage area (StgA) is an impurity-doped conductive improved the first storage electrode 115 and the gate insulating film 116 and the second storage electrode 118 form the first storage capacitor (StgC1).

다음, 도 1h에 도시한 바와 같이, 상기 게이트 전극(120)과 게이트 배선(미도시)과 게이트 패드전극(121) 및 제 2 스토리지 전극(118) 위로 전면에 무기절연물질인 산화실리콘(SiO 2 ) 또는 질화실리콘(SiNx)을 증착함으로써 층간절연막(123)을 형성한다. Next, a, the gate electrode 120 and the gate wiring (not shown) and the silicon oxide gate pad electrode 121 and the second storage electrode 118 over the inorganic insulating material in the front as shown in Figure 1h (SiO 2 by depositing a) or silicon nitride (SiNx) is formed on the dielectric interlayer 123..

이후, 상기 층간절연막(123)에 대해 마스크 공정을 실시하여 상기 게이트 절연막(116)과 더불어 패터함으로써 상기 반도체층(113) 중 상기 오믹콘택층(113b)을 각각 노출시키는 반도체층 콘택홀(125)을 형성한다. Then, the semiconductor layer contact holes 125 that respectively expose the ohmic contact layer (113b) of the semiconductor layer 113 by patterning with the gate insulating film 116 by performing a masking process on the interlayer insulating film 123, the form.

다음, 도 1i에 도시한 바와 같이, 상기 반도체층 콘택홀(125)이 형성된 층간절연막(123) 위로 전면에 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상을 증착함으로써 제 2 금속층(미도시)을 형성한다. Next, as shown in Fig. 1i, the front over the interlayer insulating film 123, the semiconductor layer, the contact hole 125 is formed, for a metal material for example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper by depositing an alloy, molybdenum (Mo), titanium Morley (MoTi) any one or two or more to form a second metal layer (not shown).

이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 상기 데이터 배선(미도시)과 이격하여 나란하게 전원배선(미도시)을 형성한다. Thereafter, the second (not shown), data lines that define the pixel regions (P) to intersect the pixel regions (P) and the gate wiring (not shown) in the perimeter of the second metal layer (not shown) by patterning proceeds a masking process the formation, and at the same time to form the data line (not shown) and the electrical supply lines spaced side-by-side (not shown). 이때, 데이터 패드부(DPA)에는 상기 데이터 배선(미도시)의 일끝단과 연결된 데이터 패드전극(127)을 형성한다. In this case, the data pad unit (DPA) is to form a data pad electrode 127 is connected with one end of the data line (not shown).

그리고, 동시에 소자영역(DA)에 있어서는 상기 반도체층 콘택홀(125)을 통해 상기 오믹콘택층(113b)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다. And, at the same time In each contact the ohmic contact layer (113b) over the semiconductor layer contact holes 125 in the device area (DA), and forming source and drain electrodes (133, 136) spaced from each other. 이때, 상기 소스 전극(133)은 스토리지 영역(StgA)까지 연장되도록 형성함으로써 제 3 스토리지 전극(134)을 이루도록 하는 것이 특징이다. At this time, the source electrode (133) is characterized by formed so as to extend to a storage area (StgA) fulfill the third storage electrode (134).

이러한 구성에 의해 스토리지 영역(StgA)에는 상기 제 2 스토리지 전극(118)과 상기 층간절연막(123)과 상기 제 3 스토리지 전극(134)이 제 2 스토리지 커패시터(StgC2)를 이루게 된다. With this arrangement the storage area (StgA), the second storage electrode 118 and the interlayer insulating layer 123 and the third storage electrode 134 is led to the second storage capacitor (StgC2).

이때, 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 상기 제 2 스토리지 전극(118)을 매개로 하여 서로 병렬 연결된 구조를 이룸으로써 총 스토리지 커패시터 용량은 증가하게 된다. At this time, the first and second storage capacitor (StgC1, StgC2) has a total storage capacity of the capacitor by the yirum structure connected parallel to each other in the second storage electrode 118 parameter is increased.

다음, 도 1j에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 3 스토리지 전극(134) 위로 전면에 무기절연물질을 증착하여 제 1 보호층(138)을 형성한다. Next, as shown in Fig. 1j, the source and drain electrodes (133, 136) and a data line (not shown) and electrical supply lines (not shown), and a third storage electrode (134) over the depositing inorganic insulating material on the front to form a first protective layer 138.

이후, 상기 제 1 보호층(138)과 그 하부의 층간절연막(123)을 마스크 공정을 진행하여 패터닝함으로써 소자영역(DA)에 있어서는 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성한다. Next, the drain contact hole 143 exposing the first protective layer 138 and the drain electrode 136 in the element region (DA), by the inter-layer insulating film 123 of the lower patterned proceeds a masking process forms.

동시에 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(121)을 노출시키는 게이트 패드 콘택홀(145)을 형성하고, 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(127)을 노출시키는 데이터 패드 콘택홀(146)을 형성한다. In the same time the gate pad part (GPA) In the gate pad contact hole 145 in the formation, and a data pad unit (DPA) exposing the gate pad electrode 121, the data pad, exposing the data pad electrode 127 to form a contact hole 146.

다음, 도 1k에 도시한 바와같이, 상기 제 1 보호층(138) 위로 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 하부 구성요소의 단차를 극복하여 평탄한 표면을 갖는 제 2 보호층(140)을 형성한다. Next, as shown in Fig. 1k, a flat surface to get over the difference in level of the lower component by coating the first protective layer 138 to the top of benzocyclobutene (BCB), an organic insulating material or a photo acrylate (photo acryl) to form a second protective layer 140 having.

이후, 상기 제 2 보호층(140)을 마스크 공정을 진행하여 패터닝함으로써 상기 제 1 보호층(138)에 구비된 드레인 콘택홀(143)과 연결되어 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성한다. Next, the second protective layer 140, the by patterning proceeds a masking process wherein the first protective layer a drain contact is connected to the hole 143, the drain electrode 136 of the thin film transistor (Tr) having a (138) to form a drain contact hole 143 for exposing. 이때, 상기 제 2 보호층(140)은 표시영역에 대응해서만 형성되도록 표시영역 외측의 게이트 및 데이터 패드부(GPA, DPA)를 포함하는 비표시영역에 대해서는 제거되도록 형성하는 것이 특징이다. At this time, the second passivation layer 140 is characterized by forming to be removed for a non-display area including a display area, only the gate and data pad portions of the outer (GPA, DPA) so formed corresponding to the display area.

이렇게 유기절연물질로 이루어진 제 2 보호층(140)을 표시영역에 대응해서만 형성하고 비표시영역에 대해서는 제거하는 것은 접착력을 강화하고, 합착력 강화에 의해 외부로부터 습기나 산소 등의 침투를 억제하기 위함이다. This only in correspondence to the second protective layer 140 made of an organic insulating material on the display area to form and enhance the adhesive force the removal for a non-display area, and the sum inhibit the penetration of such moisture and oxygen from the outside by the adhesion strengthening It is intended to.

유기전계 발광소자용 기판에는 추후 인캡슐레이션을 위해 제 2 기판(미도시)과 합착됨으로써 유기전계 발광소자를 이루게 된다. The organic electroluminescent device substrate, a second substrate (not shown) and attached to each other for later encapsulation for being formed is an organic electroluminescent device. 이때, 비표시영역에는 상기 표시영역을 테두리하며 접착제인 씰패턴(미도시)이 형성되며, 이러한 씰패턴(미도시)에 의해 유기전계 발광소자용 기판(110) 및 제 2 기판(미도시)의 합착이 이루어지게 되며, 유기절연물질로 이루어진 제 2 보호층(140)과 상기 씰패턴의 접착성이 좋지 못하기 때문에 합착 불량이 발생 하며, 접착력 약화에 의해 뜯김이 발생하여 외부로부터 습기 및 산소등이 침투하여 유기 발광층의 열화를 초래할 수 있다. At this time, the non-display area, and a border forming the adhesive of the seal pattern (not shown) of the display area, such a seal pattern (not shown) the substrate 110 and the second substrate for the organic EL device by a (not shown) of cemented and be fulfilled, and the second is attached to each other defects, and occurs because the adhesion of the protective layer 140 and the seal pattern is not good, and tteutgim the generation of moisture and oxygen from the outside by the adhesive force weakened made of an organic insulating material, to such a penetration can result in the degradation of the organic light-emitting layer. 따라서 이러한 문제를 해결하기 위해 상기 제 2 보호층(140)은 비표시영역에 대해서는 제거되도록 하는 것이다. Therefore, the second passivation layer 140 to the top is to be removed for a non-display area.

한편, 상기 드레인 콘택홀(143)은 실질적으로 구동 박막트랜지스터의 드레인 전극(136)과 상기 제 2 보호층(140) 상부에 형성되는 유기전계 발광 다이오드(미도시)의 제 1 전극(도 1n의 147)을 접촉시키기 위한 것이다. On the other hand, the drain contact hole 143 is substantially the first electrode of the organic light emitting diode (not shown) formed on the upper driving thin film a drain electrode 136 and the second protective layer 140 of the transistor (Fig. 1n 147) for contacting the will.

다음, 도 1l에 도시한 바와같이, 상기 드레인 콘택홀(143)이 형성된 제 2 보호층(140) 위로 전면에 일함수 값이 높은 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하는 제 1 전극(147)을 형성한다. Next, as shown in Fig. 1l, the drain contact hole 143 is, for the second protective layer 140 over the high work function value of the front transparent conductive material, for example, formed of indium-tin-oxide (ITO) or indium - zinc-deposited the oxide (IZO) on the front and forming a first electrode 147 in contact with the drain electrode 136 through the drain contact hole 143 is patterned by a masking process proceeds.

동시에 상기 게이트 패드부(GPA)에 있어서는 상기 제 1 보호층(138) 위로 상기 게이트 패드 콘택홀(145)을 통해 상기 게이트 패드전극(121)과 접촉하는 보조 게이트 패드전극(150)을 형성하고, 데이터 패드부(DPA)에 있어서는 상기 제 1 보호층(138) 위로 상기 데이터 패드 콘택홀(146)을 통해 상기 데이터 패드전극(127)과 접촉하는 보조 데이터 패드전극(152)을 형성한다. At the same time to form a In the first passivation layer 138 over the auxiliary gate pad electrode 150 in contact with the gate pad electrode 121 through the gate pad contact hole 145 on the gate pad part (GPA), in the data pad unit (DPA) to form the first protective layer 138 over the data pad contact hole 146, the auxiliary data pad electrode 152 in contact with the data pad electrode 127 through.

한편, 유기전계 발광 다이오드(미도시)의 발광 효율을 높이고자 상기 제 2 보호층(140) 위로 상기 투명 도전성 물질을 증착하기 전에 반사성이 우수한 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag) 중 어느 하나를 우선 증착하고, 이후 상기 투명 도전성 물질을 증착하고, 두 물질층을 패터닝함으로서 반사성이 우수한 금속물질로 이루어진 하부층(미도시)과 일함수 값이 높은 도전성 물질로 이루어진 상부층의 이중층 구조를 갖도록 상기 제 1 전극(147)을 형성할 수도 있다. On the other hand, the organic light emitting diode (not shown) of the characters to increase the luminous efficiency, for the second protective layer 140 over the transparent high reflective metal prior to depositing the conductive material, material for example, aluminum (Al), aluminum alloy (AlNd ), is in any of the first deposition, and after the transparent conductive material is deposited, and the two material layers having a lower layer (not shown), and one high-function, the value of conductive material, by consisting of a high reflectivity metal material is patterned to the one (Ag) so as to have a double-layer structure consisting of an upper layer may be formed on the first electrode (147). 이렇게 반사성이 우수한 물질의 하부층(미도시)을 갖는 제 1 전극을 형성하는 경우, 상부발광 방식의 유기전계 발광소자용 기판(110)을 이루게 된다. So if the reflectivity is to form a first electrode having a lower layer (not shown) of the excellent material and is formed with the substrate 110 for the organic EL device of top emission type.

다음, 도 1m에 도시한 바와 같이, 상기 제 1 전극(147) 위로 유기절연물질 예를들면 포토아크릴, 벤조사이클로부텐, 폴리이미드 중 어느 하나를 증착하여 제 1 유기 절연층(미도시)을 형성하고, 이를 패터닝함으로써 상기 게이트 및 데이터 배선(미도시)에 대응하여 뱅크(155)를 형성한다. Next, also forming the first electrode 147 over the organic insulating material, for example, photo acryl, benzocyclobutene, polyimide either by a deposition first organic insulation of the floor (not shown) as shown in 1m and, forming a bank 155 corresponding to the gate and data lines (not shown) by patterning it. 이때, 상기 뱅크(155)는 각 화소영역(P)에 구비된 상기 제 1 전극(147)의 가장자리와 중첩하도록 형성하는 것이 특징이다. In this case, the bank 155 is a feature to be formed so as to overlap the edge of the first electrode 147 provided in the pixel regions (P).

따라서, 표시영역에 있어 상기 뱅크(155)는 각 화소영역(P)을 테두리하는 형태로 형성됨으로써 평면적으로 격자형태를 이루며, 상기 뱅크(155) 또한 비표시영역에서는 제거된 상태를 이룬다. Therefore, in the display area in the bank 155 constitute the two-dimensional lattice form being formed into a shape which border the pixel regions (P), said bank (155) also forms a non-display area has been removed.

다음, 도 1n에 도시한 바와같이, 상기 뱅크(155) 위로 상기 뱅크(155)를 이루는 물질과 다른 유기절연물질을 도포하여 제 2 유기 절연층(미도시)을 형성하고, 이를 패터닝함으로써 상기 뱅크(155) 위로 스페이서(160)를 형성함으로써 본 발명의 일 실시예에 따른 유기전계 발광소자용 기판(110)을 완성한다. Next, as shown in Fig. 1n, by applying the bank 155 over the bank 155, the forming material and the other an organic insulating material to form a second organic insulating layer (not shown), the bank by patterning the by forming the 155 over the spacer 160, thereby completing a substrate 110 for an organic EL device according to an embodiment of the present invention.

한편, 전술한 바와같이 제조되는 경우 총 9회의 마스크 공정이 소요됨으로써 종래의 10회의 마스크 공정을 진행하는 제조 방법 대비 1회의 마스크 공정을 생략하는 효과를 갖는다. On the other hand, being a total of nine times mask process takes when prepared as described above has the effect of omitting the single mask process compared to the manufacturing method proceeds to the conventional 10 times mask process.

도 2a 내지 2b는 본 발명의 제 2 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. Figures 2a to 2b is a manufacturing step sectional views of one pixel region of the organic light emitting element array substrates having a thin-film transistor having a semiconductor layer of polysilicon according to the second embodiment of the present invention. 본 발명의 제 2 실시예의 경우 뱅크와 스페이서를 형성하는 단계만을 제 1 실시예와 달리하고 그 이외의 구성요소를 형성하는 단계는 동일하므로 제 1 실시예와 차별점이 있는 단계에 대해서만 설명한다. The method comprising if the second embodiment of the present invention only, unlike the step of forming the bank with the spacer of the first embodiment to form the other elements are the same, only it describes the steps in the first embodiment and the differentiator. 이때, 제 1 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였다. At this time, the for the same components as those of the first embodiment were given the same reference numerals.

도 2a에 도시한 바와 같이, 제 1 전극(147) 위로 감광성 특성을 갖는 유기절연물질 예를들면 포토아크릴, 벤조사이클로부텐, 폴리이미드 중 어느 하나를 증착하여 유기 절연층(153)을 형성한다. As shown in Figure 2a, first by depositing any one of an organic insulating material, for example, photo acryl, benzocyclobutene, polyimide having a photosensitive property over the first electrode 147 to form an organic insulating layer 153.

이후, 상기 유기 절연층(153) 위로 투과영역(TA)과 반사영역(BA) 및 반투과영역(HTA)을 갖는 노광 마스크(197)를 위치시키고 이를 통한 회절노광 또는 하프톤 노광을 실시한다. Thereafter, the embodiment of the organic insulating layer 153 over the transmission area (TA) and reflection areas (BA) and the transflective regions (HTA) diffraction exposure or halftone exposure position of the exposure mask 197 with and through it the.

다음, 도 2b에 도시한 바와같이, 회절노광 또는 하프톤 노광된 상기 유기 절연층(도 2a의 153)을 현상하면, 상기 노광 마스크(도 2a의 197)의 투과영역(도 1n의 TA)에 대응된 각 화소영역(P)의 경계 중 일부에는 제 1 높이를 갖는 스페이서(160)가 형성되고, 상기 노광 마스크(도 2a의 197)의 반투과영역(도 2a의 HTA)에 대응된 각 화소영역(P)의 경계에는 상기 스페이서(160) 하부로 상기 제 1 전극(147)의 가장자리와 중첩하는 뱅크(155)가 형성된다. Next, the transmitting region (Fig TA of 1n) of, when developing a diffraction exposure or the half-tone exposure of the organic insulating layer (153 of 2a), wherein the exposure mask (197 in Fig. 2a) as shown in Figure 2b some of the boundaries of the corresponding pixel regions (P), the second is formed in the spacer 160 having a first height, each pixel corresponding to the transflective region (HTA in Fig. 2a) of the exposure mask (197 in Fig. 2a) zone boundaries of (P), the bank 155 that a lower portion wherein the spacer (160) overlap the edge of the first electrode 147 is formed.

이때, 상기 노광 마스크(도 2a의 197)의 차단영역(도 2a의 BA)에 대응된 제 2 절연층(도 2a의 153) 부분은 상기 현상 공정 진행시 모두 제거되어 상기 각 화소영역(P) 내에서 상기 제 1 전극(147)을 노출시킴으로서 본 발명의 제 2 실시예에 따른 유기전계 발광소자용 어레이 기판(110)을 완성한다. In this case, the blocking area (BA in FIG. 2a) the second insulating layer (153 of FIG. 2a) part of said developer is eliminated in full progress process the pixel regions (P) corresponding to the exposure mask (197 in Fig. 2a) in completing the first electrode 147, the array substrate 110 for an organic EL device according to the second embodiment of the present invention sikimeuroseo expose.

이 경우, 본 발명의 실시예에 따른 유기전계 발광소자용 어레이 기판(110)은 상기 뱅크 및 스페이서를 형성하는 단계까지 총 8 회의 마스크 공정을 진행함으로써 총 10회의 마스크 공정을 진행하는 종래대비 2회의 마스크 공정을 단축함으로써 제조 시간 및 제조 비용을 저감하는 효과를 갖는다. In this case, the organic light emitting element array substrate 110 according to the embodiment of the present invention, conventional contrast twice to proceed a total of ten mask process by proceeding to total eight times mask process to the step of forming the bank and the spacer by reducing a masking process has the effect of reducing the manufacturing time and manufacturing cost.

도 3은 본 발명의 제 3 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 기판의 하나의 화소영역에 대한 단면도이다. 3 is a cross-sectional view of one pixel region of a substrate for an organic electroluminescent device having a thin-film transistor having a semiconductor layer of polysilicon according to a third embodiment of the present invention. 본 발명의 제 3 실시예의 경우, 제 1 및 제 2 실시예 대비 무기절연물질로 이루어진 제 1 보호층이 생략된 것과, 게이트 및 데이터 패드 콘택홀을 층간 절연막에 대해서 형성하는 것만이 차이가 있으며, 그 이외의 구성요소를 형성하는 단계는 각각 제 1 및 제 2 실시예와 동일하므로 차별점이 있는 단계에 대해서만 설명한다. When the third embodiment of the present invention, and the first and second embodiments than merely the differences to the first protective layer made of an inorganic insulating material omitted as to form with respect to the gate and data pad contact hole in the interlayer insulating film, forming the other elements, respectively the same as those of the first and second embodiments it will be described only in step with a differentiator. 이때, 제 1 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였다. At this time, the for the same components as those of the first embodiment were given the same reference numerals.

우선, 제 1 실시예에 제시된 방법대로 게이트 배선(미도시)과 게이트 전극(120) 및 게이트 패드전극(121) 위로 전면에 층간절연막(123)을 형성하고, 이를 패터닝함으로써 상기 오믹콘택층(133b)을 각각 노출시키는 액티브 콘택홀(125)과, 상기 게이트 패드전극(121)을 노출시키는 게이트 패드 콘택홀(145)을 형성한다. First, in the way set out in the first embodiment the gate wiring (not shown) and a gate to form the electrode 120 and the gate pad electrode 121 over the interlayer insulating film 123 over the entire surface, the ohmic contact layer (133b by patterning the ) to form the active contact holes 125 and the gate pad contact hole 145 exposing the gate pad electrode 121 that each exposure.

다음, 상기 층간절연막(123) 위로 데이터 배선(미도시) 및 데이터 패드전극(127)과 소스 및 드레인 전극(133, 136)을 형성한다. To form, and then the interlayer insulating layer 123 over the data line (not shown) and a data pad electrode 127 and the source and drain electrodes (133, 136).

이후, 상기 데이터 배선(미도시) 및 데이터 패드전극(127)과 소스 및 드레인 전극(133, 136) 위로 유기절연물질을 도포하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 표시영역에 그 표면이 평탄한 형태를 가지며 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 갖는 보호층(141)을 형성한다. Then, the data line (not shown) and a data pad electrode 127 and the source and drain electrodes (133, 136) over the application of the organic insulating material, whereby the process proceeds to the mask process, even a surface thereof to the display area by patterning for It has a shape to form a protective layer 141 having a drain contact hole 143 exposing the drain electrode 136.

이 경우 상기 보호층(141)은 표시영역에 대해서만 형성됨으로써 표시영역의 외측의 비표시영역에 위치하는 상기 데이터 패드부(DPA)에 있어서는 데이터 패드전극(127)이 완전히 노출된 형태를 이루게 된다. In this case, the protective layer 141 is formed a data pad electrode 127 is completely exposed to the form in the above-mentioned data pad unit (DPA) which is located in the non-display region outside the display area being formed only in the display area.

다음, 상기 보호층(144) 위로 투명 도전성 물질을 증착하고 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)에 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하는 제 1 전극(147)을 형성한다. Next, the first electrode depositing a transparent conductive material over the protective layer 144 in contact with the drain electrode 136 through the drain contact hole 143 in the pixel regions (P) by patterning proceeds a masking process to form a (147).

동시에 상기 게이트 패드부(GPA)에 있어서는 상기 층간절연막(123) 위로 상기 게이트 패드 콘택홀(145)을 통해 상기 게이트 패드전극(121)과 접촉하는 보조 게이트 패드전극(150)을 형성하고, 상기 데이터 패드부(DPA)에 있어서는 상기 층간절연막(123) 위로 상기 데이터 패드전극(127)을 덮는 형태의 보조 데이터 패드전극(152)을 형성한다. At the same time to form the interlayer insulating film 123 over the gate pad contact hole 145, the auxiliary gate pad electrode 150 in contact with the gate pad electrode 121 via the in the above-mentioned gate pad section (GPA), the data to form the interlayer insulating film 123 over the auxiliary data pad electrode 152 in the form of covering the data pad electrode 127 in the pad portion (DPA).

이후, 뱅크(155)와 스페이서(160)를 형성하는 공정은 제 1 실시예 또는 제 2 실시예와 동일하게 진행함으로써 본 발명의 제 3 실시예에 따른 유기전계 발광소자용 기판(110)을 완성한다. Then, the bank 155 and the step of forming the spacer 160 completed the first embodiment or the second embodiment same as the substrate 110 for an organic EL device according to the third embodiment of the present invention by proceeding as in Example do.

이러한 제 3 실시예에 따른 유기전계 발광소자용 기판(110)의 제조 방법에 의해서는 상기 뱅크(155) 및 스페이서(160)를 형성하는 단계까지 총 7 회 또는 8회의 마스크 공정을 진행함으로써 총 10회의 마스크 공정을 진행하는 종래대비 2회 또는 3회의 마스크 공정을 단축함으로써 제조 시간 및 제조 비용을 저감하는 효과를 갖는다. This third embodiment of 10 by going to a total of seven times, or eight times mask process to the step of forming the banks 155 and the spacer 160 by the manufacturing method of the substrate 110 for an organic EL device according to the example by shortening the prior art compared to two or three mask process to proceed with the conference mask process has the effect of reducing the manufacturing time and manufacturing cost.

한편, 도면에 나타나지 않았지만, 전술한 바와같이 본 발명의 제 1, 2, 3 실시예에 따라 제조된 상기 유기전계 발광소자용 기판에 대응하여 화소영역(P)에 대응하여 개구를 갖는 쉐도우 마스크(미도시)를 상기 스페이서(160) 상부에 접촉하도록 위치시킨 후 진공 열 증착을 실시함으로써 상기 뱅크(155)로 둘러싸인 영역의 상기 제 1 전극(147) 상에 유기 발광층(미도시)을 형성하고, 연속하여 상기 유기 발광층(미도시) 상부로 표시영역 전면에 일함수 값이 낮은 금속물질 예를들면 알루미늄(Al), 알루미늄 네오디뮴 합금(AlNd), 알루미늄 마그네슘 합금(AlMg), 마그네슘 은 합금(MgAg), 은(Ag) 중 어느 하나를 증착하여 제 2 전극(미도시)을 형성한다. On the other hand, did not appear in the figure, the shadow mask having openings corresponding to the pixel areas (P) corresponding to the substrate for an organic electroluminescent device produced according to the first, second, and third embodiments of the present invention as described above ( after the not shown) was placed in contact on top of the spacer 160, by carrying out vacuum deposited to form an organic light-emitting layer (not shown) on the first electrode 147 of the region surrounded by the bank 155, continuously work function value of the front display area of ​​the organic light emitting layer (not shown) the upper, for low metal material for example, aluminum (Al), aluminum neodymium alloy (AlNd), aluminum-magnesium alloy (AlMg), magnesium silver alloy (MgAg) , it forms a second electrode (not shown) by depositing any one of (Ag). 이때, 상기 제 1 전극(147)과 유기 발광층(미도시)과 제 2 전극(미도시)은 유기전계 발광 다이오드(미도시)를 이룬다. At this time, the first electrode 147, an organic emission layer (not shown) and a second electrode (not shown) forms an organic light emitting diode (not shown).

이후, 전술한 구성을 갖는 상기 유기전계 발광 소자용 기판(110)에 대응하여 대향기판(미도시)을 위치시킨 후, 진공의 분위기 또는 불활성 가스 분위기에서 상기 유기전계 발광 소자용 기판(110)과 대향기판(미도시)의 테두리를 따라 씰패턴(미도시)을 형성하고 합착하거나, 또는 상기 유기전계 발광 소자용 기판(110)과 대향기판(미도시) 사이에 페이스 씰(미도시)을 개재하여 합착함으로써 유기전계 발광소자(미도시)를 완성한다. Then, corresponding to the substrate 110 for the organic light emitting device opposite to the substrate (not shown), which then, for the organic light emitting device in a vacuum atmosphere or an inert gas atmosphere, the substrate 110 where the having the aforementioned configuration and between the opposed along the edge of the substrate (not shown) to form a seal pattern (not shown) and attached to each other, or the organic light emitting element substrate 110 and the counter substrate (not shown) for sandwiching the face seal (not shown) to complete the organic light emitting device (not shown) by cementation.

110 : 기판 111 : 버퍼층 110: substrate 111: a buffer layer
113 : 반도체층 113a : 액티브층 113: 113a semiconductor layer: an active layer
113b : 오믹콘택층 113 : LDD층 113b: an ohmic contact layer 113: LDD layer
115 : 제 1 스토리지 전극 116 : 게이트 절연막 115: first storage electrode 116: gate insulating film
118 : 제 2 스토리지 전극 120 : 게이트 전극 118: second storage electrode 120: gate electrode
120a : 게이트 전극의 하부층 120b : 게이트 전극의 상부층 120a: gate electrode 120b of the lower layer: an upper layer of the gate electrode
121 : 게이트 패드전극 121a : 게이트 패드전극의 하부층 121: a gate pad electrode 121a: the lower layer of the gate pad electrode
121b : 게이트 패드전극의 상부층 123 : 층간절연막 121b: upper layer of the gate pad electrode 123: interlayer insulating film
125 : 반도체층 콘택홀 127 : 데이터 패드전극 125: semiconductor layer contact hole 127: a data pad electrode
133 : 소스 전극 134 : 제 3 스토리지 전극 133: source electrode 134: a third storage electrode
136 : 드레인 전극 138 : 제 1 보호층 136: drain electrode 138: first protective layer
140 : 제 2 보호층 143 : 드레인 콘택홀 140: The second protective layer 143: drain contact hole,
145 : 게이트 패드 콘택홀 146 : 데이터 패드 콘택홀 145: a gate pad contact hole 146: a data pad contact hole
147 : 제 1 전극 150 : 보조 게이트 패드전극 147: first electrode 150: auxiliary gate pad electrode
152 : 보조 데이터 패드전극 155 : 뱅크 152: the auxiliary data pad electrode 155: Bank
160 : 스페이서 DA : 소자영역 160: spacer DA: the element region
DPA : 데이터 패드부 GPA : 게이트 패드부 DPA: a data pad portion GPA: a gate pad section
StgA : 스토리지 영역 StgA: storage area
StgC1, StgC2 : 제 1, 2 스토리지 커패시터 StgC1, StgC2: first and second storage capacitors
Tr : 박막트랜지스터 Tr: Thin Film Transistor

Claims (20)

  1. 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 표시영역에는 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 폴리실리콘의 반도체층을 형성하고, 상기 스토리지 영역에 폴리실리콘의 반도체 패턴을 형성하는 단계와; Display region and is the non-display area defined by its outer side, wherein the display area, the gate line and the data line is intersects the pixel region defined by, and the element region where a thin film transistor formed in the pixel region, the storage that the storage capacitor is formed region forming a semiconductor layer of polysilicon in the device region defined on a substrate, forming a semiconductor pattern the polysilicon to the storage area;
    상기 반도체층 및 반도체 패턴 위로 게이트 절연막을 형성하는 단계와; Forming a semiconductor layer over the gate insulating film and the semiconductor pattern, and;
    상기 게이트 절연막 위로, 상기 반도체층의 중앙부에 대응하여 제 1 폭을 갖는 하부층과 상기 제 1 폭보다 작은 제 2 폭을 갖는 상부층으로 이루어진 다중층 구조의 게이트 전극을 형성하고 상기 반도체 패턴에 대응하여 단일층의 제 1 스토리지 전극을 형성하는 단계와; Single forming the gate insulating film over the gate electrode of a multilayer structure consisting of a first upper layer having a second width less than the lower layer and the first width having a first width corresponding to the central portion of the semiconductor layer corresponding to the semiconductor pattern forming a first electrode of the storage layer;
    상기 게이트 전극을 마스크로 이용한 불순물 도핑을 실시하여, 상기 반도체층 중 상기 게이트 전극의 하부층 외측으로 노출된 부분에 대응하여 제 1 도즈량의 불순물이 도핑된 오믹콘택층을 이루도록 하며, 상기 게이트 전극의 상부층 외측으로 노출된 상기 게이트 전극의 하부층에 대응하는 부분은 상기 제 1 도즈량보다 작은 제 2 도즈량의 불순물이 도핑된 LDD 층을 이루도록 하며, 상기 반도체 패턴은 제 2 도즈량의 불순물이 도핑됨으로써 상기 반도체 패턴의 도전성을 향상시켜 제 2 스토리지 전극을 이루도록 하는 단계와; By carrying out impurity doping using the gate electrode as a mask, corresponding to the portion exposed to the lower layer outside the gate electrode of the semiconductor layer, and achieve an ohmic contact layer of the impurity of the first dose of the doping, of the gate electrode a portion corresponding to the lower layer of the gate electrode exposed to the upper outer side and achieve the first small second dose of the doped LDD layer of impurities than the first dose amount, wherein the semiconductor pattern is doped with impurities of the second dose amount being the step of improving the conductivity of the semiconductor pattern to fulfill the second storage electrode;
    상기 게이트 전극 및 제 1 스토리지 전극 위로 상기 오믹콘택층을 노출시키는 층간절연막을 형성하는 단계와; The gate electrode and the first storage electrode to the top and forming an interlayer insulating film to expose the ohmic contact layer;
    상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 제 1 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계와; Over the interlayer insulating film and forming the ohmic contact layer and the third storage electrode contact, and in response to the first storage electrode, and at the same time form the source and drain electrodes spaced apart from each other, respectively;
    상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 드레인 전극을 노출시키는 제 1 보호층을 형성하는 단계와; Forming a first protective layer to expose the drain electrode over the source and drain electrodes and the third storage electrode;
    상기 제 1 보호층 위로 상기 드레인 전극과 접촉하는 제 1 전극을 형성하는 단계와; Forming a first electrode in contact with the drain electrode over the first passivation layer;
    상기 제 1 전극 위로 각 화소영역의 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계 The first to form a bank having a first height at the boundary of the pixel regions over the first electrode, at the same time to form the spacer having a second height higher than the first height in the boundary between the pixel regions
    를 포함하는 유기전계 발광소자용 기판의 제조 방법. Method for manufacturing a substrate for an organic electroluminescence device comprising a.

  2. 제 1 항에 있어서, According to claim 1,
    상기 제 1 보호층을 형성하기 전에, 상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 제 2 보호층을 형성하는 단계를 포함하는 유기전계 발광소자용 기판의 제조 방법. Prior to forming the first protective layer, a method for producing the substrate for an organic electroluminescence element and forming a second protective layer to expose the drain electrode to the data line and the source and drain electrodes over the entire surface.
  3. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 제 1 전극 위로 상기 각 화소영역의 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계는, Forming the first spacer to form a bank having a first height at a boundary of the pixel regions over the first electrode, at the same time having a second height higher than the first height in the boundary between the pixel regions, the
    상기 제 1 전극 위로 감광성 유기절연물질을 도포하여 유기 물질층을 형성하는 단계와; Forming an organic material layer by coating a photosensitive organic insulating material over the first electrode;
    상기 유기 물질층에 대해 투과영역과 차단영역 및 반투과영역을 갖는 노광 마스크를 이용하여 회절노광 또는 하프톤 노광을 실시하는 단계와; The method comprising: using an exposure mask having a transmission region and the blocking region and the semi-transmission region on the organic material layer is subjected to exposure or diffraction half-tone exposure;
    상기 회절노광 또는 하프톤 노광된 상기 유기 물질층을 현상함으로써 각 화소영역의 경계에 상기 제 1 높이를 갖는 상기 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 상기 제 2 높이를 갖는 상기 스페이서를 형성하는 단계 At the same time, by developing the diffraction exposure or halftone exposed the organic material layer to form the bank having the first height on the boundaries of each pixel region, the spacer having a second height in the boundary between the pixel regions forming
    를 포함하는 유기전계 발광소자용 기판의 제조 방법. Method for manufacturing a substrate for an organic electroluminescence device comprising a.

  4. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 제 1 전극 위로 상기 각 화소영역의 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계는, Forming the first spacer to form a bank having a first height at a boundary of the pixel regions over the first electrode, at the same time having a second height higher than the first height in the boundary between the pixel regions, the
    상기 제 1 전극 위로 감광성 제 1 유기절연물질을 도포하여 제 1 유기 물질층을 형성하는 단계와; Forming a first organic material layer by applying a photosensitive first organic insulating material over the first electrode;
    상기 제 1 유기 물질층을 패터닝하여 각 화소영역의 경계에 상기 제 1 높이를 갖는 상기 뱅크를 형성하는 단계와; Forming the bank having the first height in the boundary of the pixel region by patterning the first organic material layer;
    상기 뱅크 위로 제 2 유기절연물질을 도포하여 제 2 유기 물질층을 형성하는 단계와; And forming a second organic material layer by applying the bank over the second organic insulating material;
    상기 제 2 유기 물질층을 패터닝하여 상기 각 화소영역의 경계에 위치한 상기 뱅크 상에 상기 제 2 높이를 갖는 상기 스페이서를 형성하는 단계 The step of patterning the second organic material layer to form the spacer having a second height on the bank is located at the boundary of the pixel regions
    를 포함하는 유기전계 발광소자용 기판의 제조 방법. Method for manufacturing a substrate for an organic electroluminescence device comprising a.
  5. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 소자영역에 폴리실리콘의 반도체층을 형성하고, 상기 스토리지 영역에 폴리실리콘의 반도체 패턴을 형성하는 단계는, Forming a semiconductor layer of polysilicon in the device region to form a semiconductor pattern the polysilicon to the storage area,
    상기 기판 상에 비정질 실리콘층을 형성하는 단계와; Forming an amorphous silicon layer on the substrate;
    상기 비정질 실리콘층을 폴리실리콘층으로 결정화하는 단계와; Crystallizing the amorphous silicon layer into a polysilicon layer;
    상기 폴리실리콘층을 패터닝하는 단계 Patterning the polysilicon layer,
    를 포함하는 유기전계 발광소자용 기판의 제조 방법. Method for manufacturing a substrate for an organic electroluminescence device comprising a.
  6. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 게이트 절연막 위로, 상기 반도체층의 중앙부에 대응하여 제 1 폭을 갖는 하부층과 상기 제 1 폭보다 작은 제 2 폭을 갖는 상부층으로 이루어진 다중층 구조의 게이트 전극을 형성하고 상기 반도체 패턴에 대응하여 제 1 스토리지 전극을 형성하는 단계는, To form the gate insulating film over the gate electrode of a multilayer structure consisting of a top layer having the smaller second width than the lower layer and the first width having a first width corresponding to the central portion of the semiconductor layer corresponding to the semiconductor pattern the forming a first storage electrode,
    상기 게이트 절연막 위로 투명 도전성 물질층과 금속물질층을 형성하는 단계와; And forming a transparent conductive material layer and the metal layer over the gate insulating film;
    상기 금속물질층 위로 상기 스토리지 영역에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고 상기 소자영역에 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; Forming a second photoresist pattern to form a first photoresist pattern having a first thickness in correspondence with the storage area above the metal layer and having a thick second thickness greater than the first thickness on said device region;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 금속물질층과 투명 도전성 물질층을 식각비를 갖는 식각액을 이용하여 식각을 진행하여 순차적으로 제거함으로써 상기 스토리지 영역에 순차 적층된 상기 제 1 스토리지 전극과 더미 금속패턴을 형성하고, 상기 소자영역에 순차적으로 적층된 투명 도전성 물질로 이루어지며 상기 제 1 폭을 갖는 하부층과 금속물질로 이루어지며 상기 제 2 폭을 갖는 상부층으로 이루어진 상기 게이트 전극을 형성하는 단계와; The first and second photo-resist pattern of the metal layer and the transparent said sequentially formed on the storage area by the process advances to remove in order to etch the conductive material layer using an etching liquid having an etching ratio first storage exposed to the outside forming an electrode and a dummy metal pattern, made of a transparent conductive material, which are sequentially stacked on the device region is made in the lower layer and the metal material having the first width to form the gate electrode consisting of a top layer having the second width and the step of;
    애싱(ashing)을 진행하여 상기 제 1 두께의 제 1 포토레지스트 패턴을 제거함으로써 상기 더미 금속패턴을 노출시키는 단계와; Proceeds to ashing (ashing) by removing the first photoresist pattern of the first thickness and the step of exposing said dummy metallic patterns;
    상기 더미 금속패턴을 제거하여 상기 제 1 스토리지 전극을 노출시키는 단계와; And exposing the first storage electrode to remove the dummy metal pattern;
    상기 제 2 포토레지스트 패턴을 제거하는 단계 Removing said second photoresist pattern
    를 포함하는 유기전계 발광소자용 기판의 제조 방법. Method for manufacturing a substrate for an organic electroluminescence device comprising a.

  7. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 소스 전극과 상기 제 3 스토리지 전극은 서로 연결되도록 형성하는 것이 특징인 유기전계 발광소자용 기판의 제조 방법. The method is characterized in the substrate for an organic electroluminescent device formed such that the third storage electrodes are connected to each other and the source electrode.
  8. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 제 1 보호층은 유기절연물질로 상기 표시영역에 대응하여 표면이 평탄하도록 형성하는 것이 특징인 유기전계 발광소자용 기판의 제조 방법. The first protective layer is prepared in the organic electroluminescent device is characterized in that a substrate for forming a flat surface corresponding to the display region of the organic insulating material.
  9. 제 1 항에 있어서, According to claim 1,
    상기 게이트 전극을 형성하는 단계는 상기 게이트 절연막 위로 상기 각 화소영역에 일 방향으로 연장하는 게이트 배선과 상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함하며, Forming said gate electrode includes a step of forming a gate electrode on the gate wire pad and the gate wire one end extending in one direction in each of the pixel regions over the gate insulating film,
    상기 소스 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 데이터 배선 일끝단에 데이터 패드전극을 형성하고, 동시에 상기 데이터 배선과 이격하여 나란하게 전원배선을 형성하는 단계를 포함하는 유기전계 발광소자용 기판의 제조 방법. Forming the source and drain electrodes are aligned at the same time over the interlayer insulating film and as to intersect with the gate wiring is formed with the data line and the data line one end data pad electrode for defining the pixel region, spaced apart from the data line, the method of manufacturing a substrate for an organic EL device forming a power supply wiring.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 층간절연막을 형성하는 단계는 상기 오믹콘택층을 노출시키는 액티브 콘택홀과, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 형성하는 단계를 포함하며, And the step of forming the interlayer insulating film comprises a step of forming a gate pad contact hole for exposing the active contact holes and the gate pad electrode to expose the ohmic contact layer,
    상기 제 1 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극을 형성하고, 상기 데이터 패드전극을 덮는 보조 데이터 패드전극을 형성하는 단계를 포함하는 유기전계 발광소자용 기판의 제조 방법. Forming the first electrode is a step of forming the gate pad contacts the auxiliary data pad electrode through-hole forming the auxiliary gate pad electrode in contact with the gate pad electrode, and covering the data pad electrode over the insulating film between layers method for manufacturing a substrate for an organic electroluminescence device comprising.
  11. 제 2 항에 있어서, 3. The method of claim 2,
    상기 게이트 전극을 형성하는 단계는 상기 게이트 절연막 위로 상기 각 화소영역에 일 방향으로 연장하는 게이트 배선과 상기 게이트 배선 일끝단에 게이트 패드전극을 형성하는 단계를 포함하며, Forming said gate electrode includes a step of forming a gate electrode on the gate wire pad and the gate wire one end extending in one direction in each of the pixel regions over the gate insulating film,
    상기 소스 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 데이터 배선 일끝단에 데이터 패드전극을 형성하고, 동시에 상기 데이터 배선과 이격하여 나란하게 전원배선을 형성하는 단계를 포함하며, Forming the source and drain electrodes are aligned at the same time over the interlayer insulating film and as to intersect with the gate wiring is formed with the data line and the data line one end data pad electrode for defining the pixel region, spaced apart from the data line, it comprises a step of forming a power supply wiring,
    상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하는 유기전계 발광소자용 기판의 제조 방법. Forming a second protective layer process for producing a substrate for an organic electroluminescence element and forming a data pad, a contact hole to the gate pad contact hole exposing the gate pad electrode, exposing the data pad electrode .
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 제 1 전극을 형성하는 단계는 상기 제 2 보호층 위로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극을 형성하고, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극을 형성하는 단계를 포함하는 유기전계 발광소자용 기판의 제조 방법. Forming the first electrode is in contact with the data pad electrode through the second passivation layer and the data pad contact hole, and forming an auxiliary gate pad electrode in contact with the gate pad electrode through the gate pad contact hole to the top method for manufacturing a substrate for an organic electroluminescent device includes forming an auxiliary data pad electrode.
  13. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 기판 상에 상기 폴리실리콘의 반도체층과 상기 반도체 패턴을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함하는 유기전계 발광소자용 기판의 제조 방법. The method of an organic electroluminescent device comprising: forming a buffer layer on the substrate surface before forming the semiconductor layer and the semiconductor pattern of the polysilicon on the substrate board.
  14. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 제 1 전극을 형성하는 단계는, Forming the first electrode,
    상기 제 1 보호층 위로 반사효율이 우수한 금속물질을 증착하여 하부 금속층을 형성하는 단계와, 상기 하부 금속층 위로 투명 도전성 물질을 증착하여 상부 도전층을 형성하는 단계와, 상기 상부 도전층 및 하부 금속층을 연속적으로 패터닝함으로써 이중층 구조를 갖는 상기 제 1 전극을 형성하는 단계를 포함하거나, Forming a bottom metal layer to said first protective layer over the reflection efficiency is deposited superior metal material, and forming a top conductive layer by depositing a transparent conductive material over the lower metal layer, the upper conductive layer and a bottom metal layer by subsequently patterned in a step of forming the first electrode having a double layer structure, or
    또는 상기 제 1 보호층 위로 투명 도전성 물질층을 형성하고 이를 패터닝함으로써 단일층 구조를 갖는 상기 제 1 전극을 형성하는 단계 Or the step of forming the first electrode having a single-layer structure by forming and patterning the transparent conductive material layer over the first protective layer
    를 포함하는 유기전계 발광소자용 기판의 제조 방법. Method for manufacturing a substrate for an organic electroluminescence device comprising a.
  15. 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 표시영역에는 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 형성되며 중앙부의 제 1 영역과 상기 제 1 영역 양측의 제 1 도즈량의 불순물이 도핑된 제 2 영역과 상기 제 2 영역 외측에 상기 제 1 도즈량보다 큰 제 2 도즈량의 불순물이 도핑된 제 3 영역으로 구성된 폴리실리콘의 반도체층과, 상기 스토리지 영역에 형성된 불순물 폴리실리콘의 제 1 스토리지 전극과; Display region and is the non-display area defined by its outer side, wherein the display area, the gate line and the data line is intersects the pixel region defined by, and the element region where a thin film transistor formed in the pixel region, the storage that the storage capacitor is formed zone is formed in the device region on a defined substrate and the first region and the first region on both sides the first dose of the doping of the second region and the first outside the second area larger than the first dose amount of impurities of the central portion a second impurity of the first storage electrode of polysilicon formed on the semiconductor layer, and the storage area of ​​the dose of this consists of a doped third region of polysilicon with an impurity;
    상기 반도체층 및 제 1 스토리지 전극 위로 형성된 게이트 절연막과; Said semiconductor layer and a gate insulating film formed over the first storage electrode;
    상기 게이트 절연막 위로 상기 폴리실리콘의 반도체층의 상기 제 1 및 제 2 영역에 대응하여 형성된 하부층과 상기 제 1 영역에 대응하여 형성된 상부층의 다중층 구조를 가지며 형성된 게이트 전극과, 상기 제 1 스토리지 전극에 대응하여 형성되며 상기 하부층과 동일물질로 이루어지는 단일층 구조의 제 2 스토리지 전극과; The first and second gate electrode and the first storage electrodes has a multi-layer structure of an upper layer formed corresponding to the lower layer and the first region is formed in correspondence with the second region of the semiconductor layer of the polysilicon over the gate insulating film corresponding to the second storage electrode is formed of a single layer structure composed of the lower layer and the same material;
    상기 제 2 스토리지 전극과 상기 게이트 전극을 덮으며 상기 반도체층의 상기 제 3 영역을 각각 노출시키며 형성된 층간절연막과; The second covers the storage electrode and the gate electrode formed sikimyeo respectively exposing the third region of the semiconductor layer and the interlayer insulating film;
    상기 층간절연막 위로, 상기 반도체층의 제 3 영역과 각각 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극과 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극과; Over the interlayer insulating film, the third storage electrode and a third region in contact with and spaced apart, and formed the source and drain electrodes to each other, each of the semiconductor layers formed in correspondence to the second storage electrode;
    상기 소스 및 드레인 전극과 상기 제 3 스토리지 전극을 덮으며 상기 드레인 전극을 노출시키며 상기 표시영역에 형성된 제 1 보호층과; It covers the third storage electrode and the source and drain electrodes, the first protective layer exposes the drain electrode formed in the display region;
    상기 제 1 보호층 상부로 상기 드레인 전극과 접촉하며 각 화소영역에 형성된 제 1 전극과; To the first upper protective layer in contact with the drain electrode and the first electrode formed in the pixel regions;
    상기 제 1 전극의 가장자리와 중첩하며 제 1 높이를 가지며 각 화소영역의 경계에 형성된 뱅크와, 상기 뱅크 상부에 형성된 스페이서 And overlapping the edge of the first electrode and having a first height are formed at the boundary of each pixel region of the bank, a spacer formed on the upper bank
    를 포함하는 유기전계 발광소자용 기판. The organic light emitting element substrate comprising a.

  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제 1 보호층 하부로 상기 표시영역 및 비표시영역에 무기절연물질로 이루어지며 상기 드레인 전극을 노출시키는 제 2 보호층이 구비된 유기전계 발광소자용 기판. The first protective layer to the bottom is made of an inorganic insulating material in the display region and the non-display area, the second protective layer is an organic electroluminescent device having a substrate for exposing the drain electrode.
  17. 제 15 항 또는 제 16 항에 있어서, 16. The method of claim 15 or 16,
    상기 제 2 스토리지 전극과 상기 게이트 전극의 하부층은 투명 도전성 물질로 이루어지며, 100Å 내지 500Å의 두께를 가지며, Said second storage electrode and the lower layer of the gate electrode is formed of a transparent conductive material, has a thickness from 100Å to 500Å,
    상기 게이트 전극의 상부층은 하나 또는 둘 이상의 금속물질로 이루어진 것이 특징인 유기전계 발광소자용 기판. The gate electrode upper layer is one or more than one is characterized by the organic light emitting element substrate made of a metallic material.
  18. 제 15 항 또는 제 16 항에 있어서, 16. The method of claim 15 or 16,
    상기 제 1 스토리지 전극과 게이트 절연막과 제 2 스토리지 전극은 제 1 스토리지 커패시터를 이루며, It said first storage electrode and the gate insulating film and the second storage electrode forms the first storage capacitor,
    상기 제 2 스토리지 전극과 층간절연막과 제 3 스토리지 전극은 제 2 스토리지 커패시터를 이루며, It said second storage electrode and the interlayer insulating film and the third storage electrode forms a second storage capacitor,
    상기 제 1, 2 스토리지 커패시터는 병렬 구조로 연결된 것이 특징인 유기전계 발광소자용 기판. The first and second storage capacitor is characterized in that an organic electroluminescent device substrate connected in a parallel configuration.
  19. 제 15 항 또는 제 16 항에 있어서, 16. The method of claim 15 or 16,
    상기 게이트 전극이 형성된 동일한 층에 각 화소영역의 경계에 형성된 게이트 배선과; A gate wiring formed on the boundaries of each pixel region in the same layer and the gate electrode is formed and;
    상기 소스 및 드레인 전극이 형성된 동일한 층에 각 화소영역의 경계에 상기 게이트 배선과 교차하며 형성된 데이터 배선과; Intersecting the gate lines to the boundary of the pixel regions in the same layer wherein the source and drain electrodes are formed, and the data line and;
    상기 데이터 배선과 나란하게 이격하며 형성된 전원배선 Side-by-side spaced apart from the data line and the power source wiring formed
    을 포함하는 유기전계 발광소자용 기판. The organic light emitting element substrate comprising a.
  20. 제 15 항 또는 제 16 항에 있어서, 16. The method of claim 15 or 16,
    상기 반도체층 및 제 1 스토리지 전극 하부로 상기 기판 전면에 버퍼층이 형성된 것이 특징인 유기전계 발광소자용 기판. The organic electroluminescent device is characterized by a substrate for the semiconductor layer and the first storage electrode buffer layer is formed on the lower substrate.
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